KR20060066357A - 레벨 시프터 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 레벨 시프터 및 이를 포함하는 표시 장치에 관한 것이다.
본 발명의 한 특징에 따른 레벨 시프터는, 제1 전압과 입력 전압 사이에 연결되어 있으며 상기 제1 전압과 상기 입력 전압의 중간 전압을 생성하는 분압부, 상기 제1 전압과 제2 전압 사이에 연결되어 있고 상기 분압부의 전압 변화량을 보상하는 제1 및 제2 전압 보상부, 그리고 상기 분압부로부터의 출력을 내보내는 출력부를 포함한다.
이러한 방식으로, 분압부를 이루는 트랜지스터의 문턱 전압이 변경되더라도 이와 연동하여 트랜지스터의 게이트 전압을 변경시켜 줌으로써 안정적인 동작 특성을 얻을 수 있다.
레벨시프터, 표시장치, 문턱전압, 다결정규소, 트랜지스터, 전압, 보상

Description

레벨 시프터 및 이를 포함하는 표시 장치 {LEVEL SHIFTER AND DISPLAY DEVICE INCLUDING THE SAME}
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 레벨 시프터의 회로도이다.
도 4a 및 도 4b는 도 3에 도시한 레벨 시프터의 신호 파형도이다.
도 5는 본 발명의 다른 실시예에 따른 레벨 시프터의 회로도이다.
도 6은 도 5에 도시한 레벨 시프터의 신호 파형도이다.
도 7은 도 5에 도시한 레벨 시프터의 출력부를 이루는 인버터의 전달 특성을 나타내는 그래프이다.
본 발명은 레벨 시프터 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 전계 발광 표시 장치(organic electroluminescence display, OLED), 플라스마 표시 장치 (plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.
PDP는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표시하는 장치이며, 유기 EL 표시 장치는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.
이러한 평판 표시 장치 중에서 예를 들어 액정 표시 장치와 유기 EL 표시 장치는 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 그리고 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부, 표시 신호선 중 데이터선에 데이터 전압을 인가하는 데이터 구동부, 그리고 이들을 제어하는 신호 제어부를 포함하며, 신호 제어부 또는 외부로부터의 일정한 논리 신호를 증폭하여 게이트 구동부와 데이터 구동부 등에 증폭 신호를 제공하는 레벨 시프터를 더 포함한다.
이러한 레벨 시프터는 복수의 트랜지스터로 이루어지는데, 특히 저온 다결정 규소로 이루어지는 경우에는 트랜지스터의 특성, 예를 들어 문턱 전압의 변화에 민감하여 공정상 어려움이 있다. 이로 인해 수율이 저하될 수 있으며, 문턱 전압의 절대값이 커지는 경우에는 트랜지스터가 턴온되지 못하여 오동작의 우려가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이러한 종래 기술의 문제점 을 해결할 수 있는 레벨 시프터 및 이를 포함하는 표시 장치를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 레벨 시프터는, 제1 전압과 입력 전압 사이에 연결되어 있으며 상기 제1 전압과 상기 입력 전압의 중간 전압을 생성하는 분압부, 상기 제1 전압과 제2 전압 사이에 연결되어 있고 상기 분압부의 전압 변화량을 보상하는 제1 및 제2 전압 보상부, 그리고 상기 분압부로부터의 출력을 내보내는 출력부를 포함한다.
이때, 상기 분압부는, 상기 제1 전압에 연결되어 있는 제1 단자, 상기 제2 전압 보상부에 연결되어 있는 제2 단자, 그리고 상기 출력부에 연결된 제1 접점에 연결되어 있는 제3 단자를 갖는 제1 트랜지스터, 그리고 상기 제1 접점에 연결되어 있는 제1 단자, 상기 제1 전압 보상부에 연결되어 있는 제2 단자, 그리고 상기 입력 전압 전압에 연결되어 있는 제3 단자를 갖는 제2 트랜지스터를 포함할 수 있고,
상기 제1 전압 보상부는, 상기 제1 전압에 연결되어 있는 제1 단자, 상기 제2 전압에 연결되어 있는 제2 단자, 그리고 상기 제2 트랜지스터의 제2 단자에 연결된 제2 접점에 연결되어 있는 제3 단자를 갖는 제3 트랜지스터, 그리고 상기 제2 접점에 공통적으로 연결되어 있는 제1 및 제2 단자, 그리고 상기 제2 전압에 연결되어 있는 제3 단자를 갖는 제4 트랜지스터를 포함할 수 있으며,
상기 제2 전압 보상부는, 상기 제1 전압에 연결되어 있는 제1 단자, 그리고 상기 제1 트랜지스터의 상기 제2 단자에 연결된 제3 접점에 공통적으로 연결되어 있는 제2 및 제3 단자를 갖는 제5 트랜지스터, 그리고 상기 제3 접점에 연결되어 있는 제1 단자, 상기 제1 전압에 연결되어 있는 제2 단자, 그리고 상기 제2 전압에 연결되어 있는 제3 단자를 갖는 제6 트랜지스터를 포함할 수 있고,
상기 출력부는 상기 제1 접점과 출력 단자 사이에 직렬로 연결되어 있는 제1 및 제2 인버터를 포함할 수 있다.
여기서, 상기 제3 트랜지스터는 저항 상태(ohmic state)에서 동작하고, 상기 제4 트랜지스터는 포화 상태(saturation state)에서 동작하는 것이 바람직하고, 상기 제5 트랜지스터는 포화 상태에서 동작하고, 상기 제6 트랜지스터는 저항 상태에서 동작하는 것이 바람직하다.
또한, 상기 제1 및 제2 전압 보상부는 상기 제1 및 제2 트랜지스터의 문턱 전압이 변하는 경우, 상기 제1 트랜지스터 및 제2 트랜지스터의 제2 단자의 전압을 상기 문턱 전압의 변화량만큼 변화시키는 것이 바람직하다.
이때, 상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압일 수 있으며, 상기 제1 내지 제6 트랜지스터는 저온 다결정 규소로 이루어질 수 있다.
한편, 상기 제1, 제3 및 제5 트랜지스터는 PMOS형 트랜지스터이고, 상기 제2, 제4 및 제6 트랜지스터는 NMOS형 트랜지스터인 것이 바람직하다.
본 발명의 한 실시예에 따른 표시 장치는, 소정 전압을 인가받아 증폭하여 내보내는 레벨 시프터, 상기 레벨 시프터로부터의 출력에 기초하여 동작하는 게이트 구동부 및 데이터 구동부, 그리고 상기 게이트 구동부 및 데이터 구동부의 동작을 제어하는 신호 제어부를 포함하며, 상기 레벨 시프터는, 제1 전압과 입력 전압 사이에 연결되어 있으며 상기 제1 전압과 상기 입력 전압의 중간 전압을 생성하는 분압부, 상기 제1 전압과 제2 전압 사이에 연결되어 있고 상기 분압부의 전압 변화량을 보상하는 제1 및 제2 전압 보상부, 그리고 상기 분압부로부터의 출력을 내보내는 출력부를 포함한다.
이때, 상기 분압부는, 상기 제1 전압에 연결되어 있는 제1 단자, 상기 제2 전압 보상부에 연결되어 있는 제2 단자, 그리고 상기 출력부에 연결된 제1 접점에 연결되어 있는 제3 단자를 갖는 제1 트랜지스터, 그리고 상기 제1 접점에 연결되어 있는 제1 단자, 상기 제1 전압 보상부에 연결되어 있는 제2 단자, 그리고 상기 입력 전압 전압에 연결되어 있는 제3 단자를 갖는 제2 트랜지스터를 포함하며,
상기 제1 전압 보상부는, 상기 제1 전압에 연결되어 있는 제1 단자, 상기 제2 전압에 연결되어 있는 제2 단자, 그리고 상기 제2 트랜지스터의 제2 단자에 연결된 제2 접점에 연결되어 있는 제3 단자를 갖는 제3 트랜지스터, 그리고 상기 제2 접점에 공통적으로 연결되어 있는 제1 및 제2 단자, 그리고 상기 제2 전압에 연결되어 있는 제3 단자를 갖는 제4 트랜지스터를 포함하고,
상기 제2 전압 보상부는, 상기 제1 전압에 연결되어 있는 제1 단자, 그리고 상기 제1 트랜지스터의 상기 제2 단자에 연결된 제3 접점에 공통적으로 연결되어 있는 제2 및 제3 단자를 갖는 제5 트랜지스터, 그리고 상기 제3 접점에 연결되어 있는 제1 단자, 상기 제1 전압에 연결되어 있는 제2 단자, 그리고 상기 제2 전압에 연결되어 있는 제3 단자를 갖는 제6 트랜지스터를 포함하며,
상기 출력부는 상기 제1 접점과 출력 단자 사이에 직렬로 연결되어 있는 제1 및 제2 인버터를 포함할 수 있다.
여기서, 상기 제3 트랜지스터는 저항 상태(ohmic state)에서 동작하고, 상기 제4 트랜지스터는 포화 상태(saturation state)에서 동작하며, 상기 제5 트랜지스터는 포화 상태에서 동작하고, 상기 제6 트랜지스터는 저항 상태에서 동작하는 것이 바람직하다.
또한, 상기 제1 및 제2 전압 보상부는 상기 제1 및 제2 트랜지스터의 문턱 전압이 변하는 경우, 상기 제1 트랜지스터 및 제2 트랜지스터의 제2 단자의 전압을 상기 문턱 전압의 변화량만큼 변화시키는 것이 바람직하다.
이때, 상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압일 수 있으며, 상기 제1 내지 제6 트랜지스터는 저온 다결정 규소로 이루어질 수 있는데, 상기 제1, 제3 및 제5 트랜지스터는 PMOS형 트랜지스터이고, 상기 제2, 제4 및 제6 트랜지스터는 NMOS형 트랜지스터일 수 있다.
한편, 상기 레벨 시프터는 상기 표시 장치에 집적되어 있을 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 레벨 시프터 및 이를 포함하는 표시 장치에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 표시판부(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
표시판부(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm )과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(Px)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 화소 회로(pixel circuit)를 포함한다.
스위칭 소자(Q)는 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이 트선(G1-Gn) 및 데이터선(D1-Dm)에 연결되어 있으며, 출력 단자는 화소 회로에 연결되어 있다. 또한, 스위칭 소자(Q)는 박막 트랜지스터인 것이 바람직하며, 특히 비정질 규소를 포함하는 것이 좋다.
평판 표시 장치의 대표격인 액정 표시 장치의 경우, 도 2에 도시한 바와 같이 하부 표시판(100)과 상부 표시판(200) 및 그 사이의 액정층(3)을 포함한다. 표시 신호선(G1-Gn, D1-Dm)과 스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있다. 액정 표시 장치의 화소 회로는 스위칭 소자(Q)에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.
유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190) 이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 삼원색, 예를 들면 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.
액정 표시 장치의 표시판부(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.
다시 도 1을 참조하면, 계조 전압 생성부(800)는 화소의 휘도와 관련된 한 벌 또는 두 벌의 복수 계조 전압을 생성한다. 두 벌이 있는 경우 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 표시판부(300)의 게이트선(G1-Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다. 이러한 게이트 구동부(400)는 실질적으로 시프트 레지스터로서 일렬로 배열된 복수의 스테이지(stage)를 포함한다.
데이터 구동부(500)는 표시판부(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가한다.
레벨 시프터(700)는 신호 제어부(600) 또는 외부로부터 일정한 논리 전압 (VIN)을 입력받아 이를 증폭된 논리 전압(VLOG)으로 변환한 후 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.
그러면 이러한 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호 및 입력 영상 신호(R, G, B)를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 표시판부(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)는 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 게이트 온 전압(Von)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 전압(Von)의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(DAT)의 입력 시작을 알리는 수평 동 기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 도 2에 도시한 액정 표시 장치 등의 경우, 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS)도 포함될 수 있다.
데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(DAT)를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써, 영상 데이터(DAT)를 해당 데이터 전압으로 변환하고 이를 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G 1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다. 데이터선(D1-Dm)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.
도 2에 도시한 액정 표시 장치의 경우, 화소에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(CLC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리한다. 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.
1 수평 주기(또는 "1H")[수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기]가 지나면 데이터 구동부(500)와 게이트 구동부(400)는 다음 행의 화소에 대하여 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소에 데이터 전압을 인가한다. 도 2에 도시한 액정 표시 장치의 경우, 특히 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(보기: "행 반전", "점 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(보기: "열 반전", "점 반전")
그러면, 본 발명의 실시예에 따른 레벨 시프터(700)에 대하여 도 3 내지 도 7을 참고로 하여 상세히 설명한다.
도 3은 본 발명의 한 실시예에 따른 레벨 시프터의 회로도이고, 도 4a 및 도 4b는 도 3에 도시한 레벨 시프터의 신호 파형도이다.
먼저, 도 4를 참고하면, 본 발명의 한 실시예에 따른 레벨 시프터(700)는 분압부(10), 인버터부(20) 및 출력부(30)를 포함한다.
분압부(10)는 전원 전압(VDD)과 입력 전압(VIN) 사이에 연결되어 있는 한 쌍 의 트랜지스터(MP11, MN11)를 포함한다. 트랜지스터(MP11)는 PMOS형으로서 게이트는 접지 전압(GND)에 연결되어 있고, 트랜지스터(MN11)는 NMOS형으로서 게이트는 전원 전압(VDD)에 연결되어 있으며, 두 트랜지스터(MP11, MN11)의 드레인은 접점(N10)에 연결되어 있다.
인버터부(20)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되어 있는 한 쌍의 트랜지스터(MP21, MN21)를 포함한다. 트랜지스터(MP21)는 PMOS형이고 트랜지스터(MN21)는 NMOS형이며, 두 트랜지스터(MP21, MN21)의 게이트는 접점(N10)에 연결되어 있고 드레인은 접점(N20)에 연결되어 있다.
출력부(30)는 전원 전압(VDD)과 접점(N30)과 출력 단자(OUT) 사이에 각각 연결되어 있는 한 쌍의 트랜지스터(MP31, MP32), 접점(N30)과 접점(N10) 사이와 출력 단자(OUT)와 접점(N20) 사이에 각각 연결되어 있는 트랜지스터(MN31, MN32)를 포함한다.
분압부(10)는 전원 전압(VDD)과 입력 전압(VIN)의 중간 전압을 제공하고, 인버터부(20)는 중간 전압을 입력받아 중간 전압의 반전 신호를 제공하며, 출력부(30)는 중간 전압과 중간 전압의 반전 전압 크기를 비교하여 비교 결과에 따라서 전원 전압(VDD) 또는 접지 전압(GND)을 출력한다.
분압부(10)는 두 트랜지스터(MP11, MN11)의 턴온시의 저항값에 의하여 결정되는 전압을 접점(N10)으로 출력한다. 예를 들어, 로우값을 갖는 입력 전압(VIN)이 입력되는 경우에는 접점(N10)의 전압은 트랜지스터(MP21)를 턴온시킬 수 있는 정도의 저전압을 출력하고, 이와 반대인 경우에는 트랜지스터(MN21)를 턴온시킬 수 있는 정도의 고전압을 출력하는 것이 바람직하다.
도 4b에는 고전압과 저전압의 예로서, 로우값을 갖는 입력 전압(VIN), 예를 들어 OV가 입력될 경우에는 접점(N10)의 전압(V10)이 4.5V를, 하이값을 갖는 입력 전압(VIN), 예를 들어 3.3V가 입력되는 경우에는 전압(V10)은 8V를 나타내었다.
인버터부(20)는 저전압과 고전압의 중간 전압을 입력받아 이의 반전 신호를 접점(N20)으로 출력한다.
저전압의 중간 전압이 인버터부(20)로 전달되는 경우에는 트랜지스터(MP21)가 턴온되어 도 4a에 도시한 것처럼 전원 전압(VDD)에 가까운 전압이 접점(N20)으로 전달되고, 고전압의 중간 전압이 인버터부(20)로 전달되는 경우에는 트랜지스터(MN21)가 턴온되어 접지 전압(GND)에 가까운 전압이 출력 노드(N20)로 전달된다.
이 때, 고전압의 중간 전압은 하이값의 입력 전압(VIN)보다 더 크기 때문에 트랜지스터(MN21)의 문턱 전압 또는 서브쓰레숄드 스윙(subthreshold swing)이 높거나, 전계 효과 이동도(mobility; μ)가 낮아도 트랜지스터(MN21)를 충분히 턴온시킬 수 있다. 그러므로 하이값의 입력 전압(VIN)의 이 작아지더라도 트랜지스터(MN21)를 충분히 턴온시킬 수 있어 인버터부(20)의 접점(N20)으로 중간 전압의 반전 전압을 제공할 수 있다. 또한 트랜지스터(MN21)의 문턱 전압, 서브쓰레숄드 스윙 또는 전계 효과 이동도에 편차가 존재하더라도 트랜지스터(MN21)를 충분히 턴온시킬 수 있다.
출력부(30)는 접점(N20)의 전압을 전달받아 전원 전압(VDD) 또는 접지 전압(GND)을 출력한다. 이때, 두 트랜지스터(MP31, MP32)는 소스와 게이트가 서로 연 결되어 있어 전류 미러(current mirror)를 이룬다.
접점(N20)의 출력이 전원 전압(VDD)에 가까운 전압인 경우, 트랜지스터(MN31)가 턴온되어 접점(N10)의 전압인 저전압의 중간 전압을 접점(N30)으로 전달하여 트랜지스터(MP32)를 턴온시킨다. 이에 따라, 출력 전압(VLOG)은 전원 전압(AVDD)이 된다.
이와는 달리, 접점(N20)의 출력이 접지 전압(GND)에 가까운 경우, 트랜지스터(MN31)는 턴오프되고, 접점(N10)의 전압인 고전압의 중간 전압이 트랜지스터(MN32)의 게이트에 입력되어 트랜지스터(MN32)를 턴온시킨다. 이에 따라 접점(N20)의 전압인 접지 전압(GND)을 출력단(OUT)으로 전달한다.
정리하면, 도 4a에 도시한 것처럼, 로우값의 입력 전압(VIN)이 인가되면 출력 전압(VLOG)은 전원 전압(VDD)이 되고, 하이값의 입력 전압(VIN)이 인가되면 출력 전압(VLOG)은 접지 전압(GND)이 된다.
본 발명의 한 실시예에 따른 복수의 트랜지스터(MP11, MN11, MP21, MN21, MP31, MN31, MP32, MN32)는 저온 다결정 규소로 이루어질 수 있으며, 이와는 달리 비정질 규소로 이루어질 수 있다.
본 발명의 한 실시예에 따른 레벨 시프터(700)는 별도의 입력 전압(VIN)의 반전 신호가 필요하지 않기 때문에 입력 전압(VIN)의 반전 신호를 전달하는 배선이 별도로 필요하지 않게 되어 레벨 시프터(700)가 차지하는 면적이 증가되지 않는다. 또한 별도의 기준 전압도 필요하지 않기 때문에 기준 전압이 전달되는 배선이 다른 전압 신호를 전달하는 배선과 커플링(coupling)하여 유발할 수 있는 오동작을 방지 할 수 있다.
그러면 본 발명의 다른 실시예에 따른 레벨 시프터(700)에 대하여 도 5 내지 도 7을 참고로 하여 상세히 설명한다.
도 5는 본 발명의 다른 실시예에 따른 레벨 시프터(700)의 회로도이고, 도 6은 도 5에 도시한 레벨 시프터의 신호 파형도이며, 도 7은 도 5에 도시한 인버터의 입출력 특성을 나타내는 그래프이다.
도 5를 보면, 본 발명의 다른 실시예에 따른 레벨 시프터(700)는 분압부(10), 제1 및 제2 전압 보상부(20, 30), 그리고 출력부(40)를 포함한다.
분압부(10)는 도 3에 도시한 분압부(10)와 마찬가지로 전원 전압(VDD)과 입력 전압(VIN) 사이에 연결되어 있는 서로 다른 종류의 트랜지스터(MP11, MN11)를 포함하며, 전원 전압(VDD)과 입력 전압(VIN)의 중간 전압을 접점(N1)으로 출력한다. 트랜지스터(MP11)의 게이트는 접점(N3)에 연결되어 있고, 트랜지스터(MN11)의 게이트는 접점(N2)에 연결되어 있다.
제1 전압 보상부(20)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되어 있는 서로 다른 종류의 트랜지스터(MP21, MN21)를 포함한다. 트랜지스터(MP21)의 드레인은 접점(N2)에, 게이트는 접지 전압(GND)에 연결되어 있고, 트랜지스터(MN21)의 드레인과 게이트는 접점(N2)에 공통적으로 연결되어 있다.
제2 전압 보상부(30)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되어 있는 서로 다른 종류의 트랜지스터(MP31, MN31)를 포함하며, 트랜지스터(MP31)의 게이트와 드레인은 접점(N3)에 공통적으로 연결되어 있고 트랜지스터(MN31)의 게이 트는 전원 전압(VDD)에 연결되어 있다.
출력부(40)는 접점(N1)에 직렬로 연결되어 있는 한 쌍의 인버터(INV1, INV2)를 포함한다. 이러한 인버터(INV1, INV2)는 도 3에 도시한 인버터부(20)로 이루어질 수 있다.
그러면 이러한 레벨 시프터(700)의 동작에 대하여 도 6 및 도 7을 참고로 하여 상세하게 설명한다.
입력 전압(VIN)은 도 3에 도시한 실시예와 마찬가지로 로우값의 OV와 하이값의 3.3V가 입력되며, 출력 전압(VLOG)은 OV와 5V를 출력하는 것으로 하여 설명한다.
두 트랜지스터(MP11, MN11)는 앞서 설명한 것처럼 턴온시의 저항값에 의하여 분압되는 전압을 접점(N1)으로 출력한다. 이 접점(N1)의 전압은 도 6에 도시한 것처럼, 입력 전압(VIN)이 로우값인 경우에는 2V가 되고, 입력 전압(VIN)이 하이값인 경우에는 4V가 된다.
이때, 접점(N1)의 전압이 2V인 경우, 인버터(INV1)의 출력 전압은 도 7에 도시한 바와 같이 거의 5V가 되고, 이 전압이 인버터(INV2)로 입력되면 출력 전압(VLOG)은 거의 0V가 된다.
또한, 접점(N2)의 전압이 4V인 경우, 인버터(INV)의 출력 전압은 거의 OV가 되고, 이 전압이 인버터(INV2)로 입력되면 출력 전압(VLOG)은 거의 5V가 된다.
즉, 입력 전압(VIN)이 로우값이면 출력 전압(VLOG)은 OV가 되고, 입력 전압(VIN)이 하이값이면 출력 전압(VLOG)은 5V가 된다.
한편, 제1 및 제2 전압 보상부(20, 30)는 트랜지스터(MN11)와 트랜지스터(MP11)의 문턱 전압이 변경되는 경우, 변경된 문턱 전압만큼 트랜지스터(MN11)의 게이트 소스간 전압(Vgs)을 변경시키는데 이에 대하여 상세하게 설명한다.
여기서, NMOS형 트랜지스터(MN11, MN21, MN31)는 문턱 전압이 모두 1V이고, PMOS형 트랜지스터(MP11, MP21, MP31)는 문턱 전압이 모두 -1V로 동일하다고 가정한다.
예를 들어, 트랜지스터(MN11)는 게이트 소스간 전압(Vgs)이 문턱 전압 이상이 되어야 턴온되고, 트랜지스터(MP11)는 게이트 소스간 전압(Vgs)이 문턱 전압 이하가 되어야 턴온된다. 그런데, 문턱 전압의 절대값이 작아지는 경우에는 별 문제가 되지 않지만, 문턱 전압의 절대값이 커지는 경우에는 게이트 소스간 전압(Vgs)의 절대값도 그만큼 커져야 트랜지스터(MN11, MP11)가 턴온된다. 도 3에 도시한 실시예의 경우에는 분압부(10)의 트랜지스터(MN11, MP11)가 일정한 전원 전압(VDD) 또는 접지 전압(GND)에 연결되어 있으므로 문턱 전압의 절대값이 커지는 경우에는 턴온되지 못하는 경우가 생길 수 있다.
여기서, 제1 전압 보상부(20)의 두 트랜지스터(MP21, MN21) 중 트랜지스터(MP21)는 트랜지스터의 동작 범위 중 저항 상태(ohmic state)로 동작하고, 트랜지스터(MN21)는 포화 상태(saturation state)에서 동작한다. 또한, 제2 전압 보상부(30)의 두 트랜지스터(MP31, MN31) 중 트랜지스터(MP31)는 포화 상태에서 동작하고, 트랜지스터(MN31)는 저항 상태에서 동작한다.
이때, 포화 상태에서 동작하는 두 트랜지스터(MN21, MP31)에 흐르는 전류는,
Figure 112004058622393-PAT00001
로 각각 나타낼 수 있다. 여기서, IN21는 트랜지스터(MN21)에 흐르는 전류를, IP31은 트랜지스터(MP31)에 흐르는 전류를, k는 전달컨덕턴스(transconductance)를, Vt는 문턱 전압을 나타내고, Vgs는 각 트랜지스터(MN21, MP31)의 게이트 소스간 전압을 나타낸다.
또한, 저항 상태에서 동작하는 두 트랜지스터(MP21, MN31)는 드레인 소스간 전압(Vds)이 매우 작을 경우에는 알려진 바와 같이 다음과 같이 선형화할 수 있다.
Figure 112004058622393-PAT00002
Figure 112004058622393-PAT00003
여기서, RP21,N31는 RP21 및 RN31을 나타내며 두 트랜지스터(MP21, MN31)가 저항 상태에서 동작할 때의 각각의 저항값이고, IP21 및 IN31는 각각 두 트랜지스터(MP21, MN31)를 흐르는 전류이다.
이 경우, 예를 들어 트랜지스터(MN11)의 문턱 전압이 1V에서 2V로 변경되었 을 때, 동일한 공정으로 형성되는 다른 트랜지스터, 특히 게이트가 연결되어 있는 트랜지스터(MN21)의 문턱 전압도 동일하게 2V로 변경된다. 이때, 제1 전압 보상부(20)의 두 트랜지스터(MP21, MN21)는 직렬로 연결되어 있고, 트랜지스터(MP21)에서 출력되는 전류는 그대로 트랜지스터(MN21)로 입력되므로, 두 트랜지스터(MP21, MN21)에 흐르는 전류는 동일하다. 따라서, 수학식 1 및 3에서,
Figure 112004058622393-PAT00004
와 같이 놓을 수 있다.
그런데, 문턱 전압이 1V에서 2V로 바뀌었으므로 이전 전압과 동일한 전압을 출력하려면 게이트 소스간 전압(Vgs)이 역시 상승분만큼 커져야 한다. 그러므로, 트랜지스터(MN21)의 게이트는 트랜지스터(MN11)의 게이트와 공통적으로 연결되어 있고, 트랜지스터(MN21)의 소스는 OV인 접지 전압(GND)에 연결되어 있으므로 트랜지스터(MN11)의 게이트 전압이 그만큼 커진다. 예를 들어, 트랜지스터(MN11)의 게이트 전압이 5V였다면 6V로 커진다.
이와 마찬가지로, 트랜지스터(MP11)의 문턱 전압이 -1V에서 -2V로 작아지는 경우에도 앞서 설명한 것처럼 절대값을 크게, 즉 트랜지스터(MP11)의 게이트 전압을 작게 할 수 있다. 예를 들어, 게이트 전압이 -5V였다면 -6V로 작아진다.
앞서 설명한 것처럼, 입력 전압(VIN)의 반전 신호를 전달하는 별도의 배선이 필요하지 않아 레벨 시프터가 차지하는 면적을 줄일 수 있다.
또한, 분압부(10) 양쪽에 전압 보상부(20, 30)를 둠으로써 트랜지스터(MP11, MN11)의 문턱 전압이 변하는 경우에도 이와 연동하여 트랜지스터(MP11, MN11)의 게이트 전압을 변화시켜 오동작을 방지할 수 있다. 따라서, 신뢰성있는 레벨 시프터를 제공할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 제1 전압과 입력 전압 사이에 연결되어 있으며 상기 제1 전압과 상기 입력 전압의 중간 전압을 생성하는 분압부,
    상기 제1 전압과 제2 전압 사이에 연결되어 있고 상기 분압부의 전압 변화량을 보상하는 제1 및 제2 전압 보상부, 그리고
    상기 분압부로부터의 출력을 내보내는 출력부
    를 포함하는 레벨 시프터.
  2. 제1항에서,
    상기 분압부는
    상기 제1 전압에 연결되어 있는 제1 단자, 상기 제2 전압 보상부에 연결되어 있는 제2 단자, 그리고 상기 출력부에 연결된 제1 접점에 연결되어 있는 제3 단자를 갖는 제1 트랜지스터, 그리고
    상기 제1 접점에 연결되어 있는 제1 단자, 상기 제1 전압 보상부에 연결되어 있는 제2 단자, 그리고 상기 입력 전압 전압에 연결되어 있는 제3 단자를 갖는 제2 트랜지스터
    를 포함하는
    레벨 시프터.
  3. 제2항에서,
    상기 제1 전압 보상부는
    상기 제1 전압에 연결되어 있는 제1 단자, 상기 제2 전압에 연결되어 있는 제2 단자, 그리고 상기 제2 트랜지스터의 제2 단자에 연결된 제2 접점에 연결되어 있는 제3 단자를 갖는 제3 트랜지스터, 그리고
    상기 제2 접점에 공통적으로 연결되어 있는 제1 및 제2 단자, 그리고 상기 제2 전압에 연결되어 있는 제3 단자를 갖는 제4 트랜지스터
    를 포함하는
    레벨 시프터.
  4. 제3항에서,
    상기 제2 전압 보상부는
    상기 제1 전압에 연결되어 있는 제1 단자, 그리고 상기 제1 트랜지스터의 상기 제2 단자에 연결된 제3 접점에 공통적으로 연결되어 있는 제2 및 제3 단자를 갖는 제5 트랜지스터, 그리고
    상기 제3 접점에 연결되어 있는 제1 단자, 상기 제1 전압에 연결되어 있는 제2 단자, 그리고 상기 제2 전압에 연결되어 있는 제3 단자를 갖는 제6 트랜지스터
    를 포함하는
    레벨 시프터.
  5. 제4항에서,
    상기 출력부는 상기 제1 접점과 출력 단자 사이에 직렬로 연결되어 있는 제1 및 제2 인버터를 포함하는 레벨 시프터.
  6. 제5항에서,
    상기 제3 트랜지스터는 저항 상태(ohmic state)에서 동작하고, 상기 제4 트랜지스터는 포화 상태(saturation state)에서 동작하는 레벨 시프터.
  7. 제6항에서,
    상기 제5 트랜지스터는 포화 상태에서 동작하고, 상기 제6 트랜지스터는 저항 상태에서 동작하는 레벨 시프터.
  8. 제7항에서,
    상기 제1 및 제2 전압 보상부는 상기 제1 및 제2 트랜지스터의 문턱 전압이 변하는 경우, 상기 제1 트랜지스터 및 제2 트랜지스터의 제2 단자의 전압을 상기 문턱 전압의 변화량만큼 변화시키는 레벨 시프터.
  9. 제8항에서,
    상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압인 레벨 시프터.
  10. 제8항에서,
    상기 제1 내지 제6 트랜지스터는 저온 다결정 규소로 이루어지는 레벨 시프터.
  11. 제8항 또는 제9항에서,
    상기 제1, 제3 및 제5 트랜지스터는 PMOS형 트랜지스터이고, 상기 제2, 제4 및 제6 트랜지스터는 NMOS형 트랜지스터인 레벨 시프터.
  12. 소정 전압을 인가받아 증폭하여 내보내는 레벨 시프터, 상기 레벨 시프터로부터의 출력에 기초하여 동작하는 게이트 구동부 및 데이터 구동부, 그리고 상기 게이트 구동부 및 데이터 구동부의 동작을 제어하는 신호 제어부를 포함하는 표시 장치로서,
    상기 레벨 시프터는
    제1 전압과 입력 전압 사이에 연결되어 있으며 상기 제1 전압과 상기 입력 전압의 중간 전압을 생성하는 분압부,
    상기 제1 전압과 제2 전압 사이에 연결되어 있고 상기 분압부의 전압 변화량을 보상하는 제1 및 제2 전압 보상부, 그리고
    상기 분압부로부터의 출력을 내보내는 출력부
    를 포함하는
    표시 장치.
  13. 제12항에서,
    상기 분압부는
    상기 제1 전압에 연결되어 있는 제1 단자, 상기 제2 전압 보상부에 연결되어 있는 제2 단자, 그리고 상기 출력부에 연결된 제1 접점에 연결되어 있는 제3 단자를 갖는 제1 트랜지스터, 그리고
    상기 제1 접점에 연결되어 있는 제1 단자, 상기 제1 전압 보상부에 연결되어 있는 제2 단자, 그리고 상기 입력 전압 전압에 연결되어 있는 제3 단자를 갖는 제2 트랜지스터
    를 포함하며,
    상기 제1 전압 보상부는
    상기 제1 전압에 연결되어 있는 제1 단자, 상기 제2 전압에 연결되어 있는 제2 단자, 그리고 상기 제2 트랜지스터의 제2 단자에 연결된 제2 접점에 연결되어 있는 제3 단자를 갖는 제3 트랜지스터, 그리고
    상기 제2 접점에 공통적으로 연결되어 있는 제1 및 제2 단자, 그리고 상기 제2 전압에 연결되어 있는 제3 단자를 갖는 제4 트랜지스터
    를 포함하고,
    상기 제2 전압 보상부는
    상기 제1 전압에 연결되어 있는 제1 단자, 그리고 상기 제1 트랜지스터의 상기 제2 단자에 연결된 제3 접점에 공통적으로 연결되어 있는 제2 및 제3 단자를 갖 는 제5 트랜지스터, 그리고
    상기 제3 접점에 연결되어 있는 제1 단자, 상기 제1 전압에 연결되어 있는 제2 단자, 그리고 상기 제2 전압에 연결되어 있는 제3 단자를 갖는 제6 트랜지스터
    를 포함하며,
    상기 출력부는 상기 제1 접점과 출력 단자 사이에 직렬로 연결되어 있는 제1 및 제2 인버터
    를 포함하는
    표시 장치.
  14. 제13항에서,
    상기 제3 트랜지스터는 저항 상태(ohmic state)에서 동작하고, 상기 제4 트랜지스터는 포화 상태(saturation state)에서 동작하는 표시 장치.
  15. 제14항에서,
    상기 제5 트랜지스터는 포화 상태에서 동작하고, 상기 제6 트랜지스터는 저항 상태에서 동작하는 표시 장치.
  16. 제15항에서,
    상기 제1 및 제2 전압 보상부는 상기 제1 및 제2 트랜지스터의 문턱 전압이 변하는 경우, 상기 제1 트랜지스터 및 제2 트랜지스터의 제2 단자의 전압을 상기 문턱 전압의 변화량만큼 변화시키는 표시 장치.
  17. 제16항에서,
    상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압인 표시 장치.
  18. 제16항에서,
    상기 제1 내지 제6 트랜지스터는 저온 다결정 규소로 이루어지는 표시 장치.
  19. 제17항 또는 제18항에서,
    상기 제1, 제3 및 제5 트랜지스터는 PMOS형 트랜지스터이고, 상기 제2, 제4 및 제6 트랜지스터는 NMOS형 트랜지스터인 표시 장치.
  20. 제12항에서,
    상기 레벨 시프터는 상기 표시 장치에 집적되어 있는 표시 장치.
KR1020040104935A 2004-12-13 2004-12-13 레벨 시프터 및 이를 포함하는 표시 장치 KR101039027B1 (ko)

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