JPS63272120A

JPS63272120A - 半導体集積回路

Info

Publication number: JPS63272120A
Application number: JP62104541A
Authority: JP
Inventors: Haruo Shimizu; 清水　治夫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-04-30
Filing date: 1987-04-30
Publication date: 1988-11-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕半導体集積回路であって、製造過程で閾値電圧がばらつ
く対象回路のＦＥＴと同じＦＥＴを備えた補償回路を設
け、レベルシフト回路でシフトされた制御信号を対象回
路の閾値電圧のばらつきと同様に変化させることによっ
て、対象回路の閾値電圧のばらつきを補償することを可
能とする。

〔産業上の利用分野〕

本発明は、半導体集積回路に関し、特に、ＧａＡｓ　−
ＭＥＳＦＥＴ　（ガリウム砒素・ショットキー接合型Ｆ
ＥＴ）を用いた半導体集積回路に関する。

〔従来の技術〕

ＭＥＳＦＥＴを用いた論理回路としては、例えば、Ｂ　
Ｆ　Ｌ　（Ｂｕｆｆｅｒｅｄ　ＦＥＴ　Ｌｏｇｉｃ　）
や５ＣＦＬ（５ｏｕｒｃｅ　Ｃｏｕｐｌｅｄ　ＦＥＴ　
Ｌｏｇｉｃ　）がある。

第６図は従来の半導体集積回路の一例を示す回路図であ
り、■はレベルシフト回路、３はＢＦＬ回路である。

レベルシフト回路１はＧａＡｓ　−ＭＥＳＦＥＴを使用
した一般的なレベルシフト回路であり、ソースフォロワ
ＦＥＴ　Ｑ３、ダイオードＤ１および定電流源ＦＥＴＱ
４を備えている。このレベルシフト回路１は、レベルシ
フト素子としてダイオードＤ１を使用したものである。

ＢＦＬ回路３は、論理部３ａおよび出力ドライブ兼レベ
ルシフト部３ｂで構成されている。論理部３ａは、閾値
電圧の異なる２つのＦＥＴＱ、およびＱ２で構成された
インバータである。ＰＥＴ　Ｑ。

はレベルシフト回路ｌのＦＥＴ（ＩｌｌおよびＱ４と同
様なＦＥＴで、その閾値電圧ｖｔｈ、は深くなされてお
り、そして、ＦＥＴ　Ｑ２の閾値電圧Ｖｔｔ＋１はＦＥ
ＴＱｌの閾値電圧Ｖｔｈ２よりも浅くなされている。

また、出力ドライブ兼レベルシフト部３ｂは、レベルシ
フト回路１と同様な構成であり、ソースフォロワＦ［！
ＴＱ１、レベルシフト素子Ｄ３および定電流源ＦＥＴＱ
ａで構成されている。

ところで、例えば、ＧａＡｓ−ＭＥＳＦＥＴを現在の半
導体素子製造技術で行う場合、一定の閾値電圧を有する
ＦＥＴを再現性良く安定して製造することが困難である
。これは、現在の技術ではＧａＡｓ結晶を高純度に製造
することが難しいこと、また、ＧａＡｓ基板に一定の不
純物濃度および深さの活性層を正確に制御して再現性よ
く製造するのが難しいこと等が起因している。そのため
、ＧａＡｓ−ＭＥＳＦＥＴの閾値電圧は、個々の半導体
装置において成る程度のばらつきを生じることになる。

〔発明が解決しようとする問題点〕

上述したように、従来の半導体集積回路、例えば、Ｇａ
Ａｓ−ＭＥＳＦＥＴを使用した半導体集積回路は、ＦＥ
Ｔの閾値電圧のばらつきにより正確な動作を行うことが
できない。

第７図は第６図の半導体集積回路におけるＦＥＴの閾値
電圧のばらつきとレベルシフト電位および論理閾値電圧
との関係を示す図である。

まず、第７図（ａ）に示されるように、レベルシフト回
路ｌにおいて、ＦＨＴＱｉおよびＱ４の閾値電圧Ｖｔｈ
２が正側にばらつくと（ＯＦＦ側に変動すると）、レベ
ルシフト電位は高くなる。一方、第７図（ｂ）に示され
るように、ＢＦＬ回路３において、インバータ３ａを構
成しているＦＥＴＱ＋の閾値電圧ｖｔｈ、が正側にばら
つくと（ＯＦＦ側に変動すると）、ＢＦＬ回路３の論理
閾値電圧は低くなる。

このように、例えば、閾値電圧ｖｔｈ、のＦＥＴがばら
つくと、このＨ４Ｍ電圧ｖｔｈｚを有するＰＥＴＱ、お
よびＱ４によりレベルシフト回路１のレベルシフト電位
は高くなり、逆に、閾値電圧ｖｔｈｔを有するＦ［ｓＴ
Ｑ、によりＢＦＬ回路３の論理閾値電圧は低くなる。そ
のため、半導体素子の製造技術等によりＦＥＴの閾値電
圧が変動すると、その’ｌ　！ＩＪ　（Ｍの影響がレベ
ルシフト回路１とＢＦＬ回路３とで加算され、ＢＦＬ回
路３は正確な動作を行わないことになる。

また、ＢＦＬ回路３において、インバータ３ａを構成し
ているＦＥＴＱｚの閾値電圧ｖｔｈ、が正側にばらつく
と（ＯＦＦ側に変動すると）、ＢＦＬ回路３の論理閾値
電圧は高くなるが、このＦＥＴ　Ｑ２の閾値電圧の変動
は、レベルシフト回路１では何ら補償されることがなく
、ＢＦＬ回路３の動作も変動することになる。

このように、従来の半導体集積回路、例えば、ＧａＡｓ
−ＭＥＳＦＥＴを使用したレベルシフト回路ｌおよびＢ
ＦＬ回路３を備える半導体集積回路は、ＦＥＴの閾値電
圧のばらつき対して十分な対策がなされていない。

本発明は、上述した従来形の半導体集積回路が有する問
題点に鑑み、製造過程で閾値電圧がばらつく対象回路の
ＦＥＴと同じＦＥＴを備えた補償回路を設け、レベルシ
フト回路でシフトされた制御信号を対象回路の閾値電圧
のばらつきと同様に変化させることによって、対象回路
の閾値電圧のばらつきを補償することを目的とする。

Ｃ問題点を解決するための手段〕第１図は本発明に係る半導体集積回路の原理を示すブロ
ック回路図である。

本発明によれば、ＦＥＴを有する対象回路３と、制御信
号を前記対象回路３に適したレベルにシフトするレベル
シフト回路１と、製造過程で閾値電圧がばらつく前記対
象回路３のＦＥＴと同じＦＥＴを備え、前記レベルシフ
ト回路１でシフトされた制御信号を前記対象回路３の閾
値電圧のばらつきと同様に変化させる補償回路２と、を
具備し、前記補償回路２によって前記対象回路３の閾値
電圧のばらつきを補償することを特徴とする半導体集積
回路が提供される。

〔作　用〕

上述した構成を有する本発明の半導体集積回路によれば
、補償回路２は製造過程で閾値電圧がばらつ（対象回路
３のＦＥＴと同じＦＥＴを備えており、この補償回路２
によりレベルシフト回路１でシフトされた制御信号は対
象回路３の閾値電圧のばらつきと同様に変化させられる
。これによって、製造過程で生じた対象回路３の閾値電
圧のばらつきを補償することができる。

〔実施例〕

以下、図面を参照して本発明に係る半導体集積回路の実
施例を説明する。

第２図は本発明の半導体集積回路の一実施例を示す回路
図であり、１はレベルシフト回路、２は補償回路、３は
ＢＦＬ回路である。

レベルシフト回路１はＧａＡｓ−ＭＥＳＦＥＴを使用し
た一般的なレベルシフト回路であり、ソースフォロワＦ
ＥＴ　Ｑ３　と、レベルシフト素子Ｄ１と、定電流源Ｆ
ＨＴ　Ｑ４とで構成されている。

ソースフォロワＦＥＴＱ３のドレインには電源電圧ＶＤ
Ｉが印加され、そのゲートには入力信号■１゜が供給さ
れている。定電流源ＦＥＴＱ４のゲートおよびソースに
は電源電圧■８．が印加されている。

これらソースフォロワＦＥＴＱ：＋および定電流源ＦＥ
ＴＱ４は飽和領域で使用されるものである。

レベルシフト回路子り、のアノードはソースフォロワＦ
ＥＴ　Ｑ、のソースに接続され、また、そのカッ−１は
定電流源ＦＥＴ　Ｑ４のドレインに接続されている。そ
して、レベルシフト素子Ｄ１のカソードと定電流源ＦＩ
ｉＴＱ：＋のドレインとの接続個所から入力信号Ｖ、、
、のレヘルがシフトされた出力信号が送出されることに
なる。

このようなレベルシフＩ・回路１において、レベルシフ
ト回路の出力信号のレヘルは、人力信号Ｖ１、のレヘル
からソースフォロワＦＥＴＱ３の閾値電圧Ｖｔｈｚとレ
ベルシフト素子り、の両端子電圧■、との和（Ｖ　Ｌｈ
　ｚ　＋　ｖ　＋　）だけの電圧がシフトすることにな
る。

Ｂ　Ｉ”　Ｌ回路３は、論理部３ａおよび出力ドライブ
兼レベルシフト部３ｂで構成されている。論理部３ａは
、閾値電圧の異なる２つのＦＥＴＱ＋およびＱ２で構成
されたインバータである。このＦＨＴＱｌのトレーイン
には電源電圧■、が印加され、そのゲートおよびソース
にはＦＥＴ　Ｑ２のドレインが共通接続されている。Ｆ
ＩＥＴＱｚのゲートには、レベルシフト回路１の出力信
号が供給され、ＦＥＴＱ２ソースには電源電圧ＶＳ２が
印加されている。そして、ＦＩＥＴ　Ｑ２のドレインか
ら出力ドライブ兼レベルシフト部３ｂに信号が供給され
るようになされている。ここで、ＦＥＴＱ、はレベルシ
フト回路ｌのＦＥＴ　ＱｌおよびＱ４と同様なＦＩＥＴ
で、その閾値電圧ｖｔｈ、は深い値（例えば、０．７Ｖ
程度）になされている。また、ＦＥＴ　Ｑ２の閾値電圧
Ｖｔｈ＋　はＦＩＥＴＱ、の閾値電圧ｖｔｈ２よりも浅
い値（例えば、０．３Ｖ程度）になされている。また、
出力ドライブ兼レベルシフト部３ｂは、レベルシフト回
路ｌと同じ構成であり、ソースフォロワＰＥＴ　Ｑ？　
、レベルシフト素子Ｄ３および定電流源ＦＥＴＱｅで構
成されている。

補償回路２は、定電流源ＦＥＴ　Ｑ３、補償用１’ＥＴ
Ｑ６およびダイオードＤ２で構成されている。定電流源
ＦＥＴＱｓのドレインには電源電圧Ｖ　Ｄｌが印Ｊ」１
１され、そのゲートおよびソースは補償用ＦＥＴＱｂの
ゲートおよびダイオードＤ２のカソードに共通接続され
ている。補償用ＦＥＴ　Ｑ６のドレインおよびソースは
レベルシフ］・回路１の定電流源ｐｇｒ　Ｑ４のトレイ
ンおよびソースに共通接続されている。

ダイオードＤ２のアノードは補償用ＦＥＴＱｂのソース
に接続され電源電圧Ｖ　５３印加されるよううなされて
いる。ここで、ダイオードＤ２は補償用ＰＥＴＱ６のゲ
ートとソースとの間に一定電圧を印加するためのもので
ある。

第３図は第２図の半導体集積回路におけるＦＥ１゛の閾
値電圧のばらつきと補償されたレベルシフト電位および
論理閾値電圧との関係を示す図である。

まず、第３図（ｂ）に示されるように、ＢＦＬ回路３に
おいて、インバータ３ａのＦＥＴ　Ｑ２の閾値電圧Ｖｔ
ｈ＋が正側にばらつくと（ＯＦＦ側に変％ＪＩすると）
、ＢＦＬ回路３の論理閾値電圧は高くなる。このとき、
補償回路２の補償用ＦＥＴＱ６の閾値電圧Ｖｔｈ＋　も
ＦＩ２ＴＱｉと同様にＯＦＦ側に変動する。これにより
、レベルシフト回路１におけるソースフォロワＦＥＴＣ
ｈのゲート・ソース間電圧■９３はより負側にバイアス
され、その結果、レベルシフト回路１の出力レベルは正
側に変動する。

すなわち、レベルシフト回路１の出力レベルの変動がＢ
ＦＬｕ路３の論理閾値電圧の変動を打ち消すことになり
、閾値電圧ｖｔｈ、にばらつきが存在しない時の入力信
号のレヘルでインバータ３ａが動作することになる。そ
して、出カドライブ兼しヘルシフト部３ｂを介し°ζ所
定の出力信号■。ｕＬが送出されることになる。

また、インバータ３ａのＦＥＴＱ、の閾値電圧Ｖｔｈ□
が正側にばらつくと（ＯＦＩ’側に変動すると）、ＢＦ
Ｌ回路３の論理閾値電圧は低くなる。このとき、レベル
シフト回路１におけるソースフォロワＦＩＥＴＱ３のゲ
ート・ソース間電圧Ｖ９．はより正側にバイアスされ、
その結果、レベルシフト回路１の出力レベルは負側に変
動する。すなわち、レベルシフト回路１の出力レベルの
変動がＢＦＬ回路３の論理閾値電圧の変動を打ち消すこ
とになり、閾値電圧ＶｔｈＺにばらつきが存在しない時
の入力信号のレベルでインバータ３ａが動作することに
なる。そして、出力ドライブ兼レベルシフト部３ｂを介
して所定の出力信号■。、が送出されることになる。

以上の説明は、ＦＥＴの閾値電圧Ｖｔｈ＋およびＶｔｈ
２が正側にばらつくときを説明したが、負側にばらつく
ときも同様である。このように、本実施例回路は、ＦＥ
Ｔの閾値電圧ｖｔｈ＋およびｖｔｈｚがばらつくことに
起因するＢＦＬ回路３の論理閾値電圧の変動は、補償回
路２によって補償されたレベルシフト回路１の出力レベ
ルの変動により吸収されることになる。

第４図は本発明の半導体集積回路の他の実施例を示す回
路図である。

この第４図に示される実施例は、第３図のＢＦＬ回路の
代わりに対象回路としてスタティック型ＲＡＭのビット
線プルアップＦＥＴに適用したものである。この第４図
に示されるＳＲＡＭは、メモリセル４がワード線Ｗ［４
と一対のビット綿ＢＬ。

およびＢＬ２に接続されている。ピッｌ−線ＢＬ。

にはビット線プルアップＩ’ＥＴ　Ｑ、、が接続され、
また、ビット線ＢＬ２にはビット線プルアソ’７’ＰＩ
ＥＴＱ３□が接続されている。これらビット線プルアッ
プＦＥＴ　Ｃｈ＋およびＱ３□は、書込み可能化信号Φ
ＷＥによって制御されるようになされている。すなわち
、書込み時に書込み可能化信号Φ８うでビット線プルア
ップＦＥＴＣ１＋＋およびＱ□２をターンオフさせて高
インピーダンス状態とするようになされている。これに
より、ピッｌ−線ＢＬ、およびＢＬ２を介して書込まれ
るデータパルスの幅を増大して書込み動作を高速化する
ことができる。

第５図は従来および第４図の半導体集積回路におけるＦ
ＥＴの閾値電圧のばらつきとビット線電位との関係を示
す図である。

従来の回路は、レベルシフト回路１だけを介して可能化
信号Φい、がビット線プルアップＦＥＴＱ３１およびＱ
。に供給される。しかし、この従来の回路では、Ｆ［ｉ
Ｔ　Ｑ１＋およびＱ３□の閾値電圧Ｖｔｔ＋＋が正側に
ばらつくと（ＯＦＦ側に変動すると）、書込み時に書込
み可能化信号Φ、１１でＦＥＴＱ３１およびＱ３！をタ
ーンオフさせる閾値電圧（Ｖｔｈ１）は高くなる。その
結果、第５図（ａ）に示されるように、ピント線Ｂ　Ｌ
　＋およびＢＬ２の低レベル（Ｌレベル）の電位（ビッ
ト線プルアップＦＥＴ　Ｑｚ＋およびＱ３□がターンオ
フした時の電位）が変動する。

ところで、第４図中のレベルシフト回路１および補償回
路２は、第２図のレベルシフト回路１および補償回路２
と同様であり、閾値電圧Ｖｔｈｌ　のばらつきによりビ
ット線プルアップＦＥＴ　Ｑ３１およびＱ３□の閾値電
圧が高くなるとき、第３図（ａ）および（ｂ）を参照し
て説明したように、補償回路２で補償されたレベルシフ
ト回路１の出力レベルは高くなる。すなわち、補償回路
で補償されたレベルシフト回路１の出力レベルの変動が
ビット線プルアップＦＩＥＴ　Ｑ、ｌ、およびＱ３□の
閾値電圧の変動を打ち消すことになる。その結果、第５
図（ｂ）に示されるように、ビット線ＢＬ、およびＢＬ
。

のＬレベルの電位に閾値電圧ｖｔｈ、のばらつきによる
変動が生じないことになる。

以上に実施例では、対象回路３として１３ＦＬ回路およ
びＳＲＡＭのビット線プルアップＦＥＴについて説明し
たが、本発明の半導体集積回路における対象回路はこれ
らの回路に限定されるものではない。

−〔発明の効果〕以上、詳述したように、本発明に係る半導体集積回路は
、製造過程で閾値電圧がばらつ（対象回路のＦＥＴと同
じＦＥＴを（ｌｉｉｉ’えた補償回路を設け、レベルシ
フト回路でシフトされた制御信号を対象回路の閾値電圧
のばらつきと同様に変化させることによって、対象回路
の閾値電圧のばらつきを補償することができる。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路の原理を示すブロ
ック図、第２図は本発明の半導体集積回路の一実施例を示す回路
図、第３図は第２図の半導体集積回路におけるＦＥＴの閾値
電圧のばらつきと補償されたレベルシフト電位および論
理閾値電圧との関係を示す図、第４図は本発明の半導体
集積回路の他の実施例を示す回路図、第５図は従来および第４図の半導体集積回路におけるＦ
　Ｅ　Ｔの閾値電圧のばらつきとビット線電位との関係
を示す図、第６図は従来の半導体集積回路の一例を示す回路図、第７図は第６図の半導体集積回路におけるＦＥＴの閾値
電圧のばらつきとレベルシフト電位および論理閾値電圧
との関係を示す図である。（符号の説明） ■・・・レベルシフト回路、２・・・補償回路、３・・・対象回路、３ａ・・・論理部、３ｂ・・・出力ドライブ兼レベルシフト部、Ｑ、・・・
第１のＦＥＴ。Ｑ２・・・第２のＦＥＴ。Ｑ３・・・第３のＦＥＴ。Ｑ４・・・第４のＦＥＴ。Ｑ、・・・第５のＦＥＴ。Ｑ６・・・第６のＦＥＴ。Ｄｌ・・・第１のダイオード、Ｄ２・・・第２のダイオード、Ｖ　ｉ　ｎ・・・入力信号、ＶＤＩ・・・第１の電源手段、ＶＳ２・・・第２の電源手段、 ■、３・・・第３の電源手段。

Claims

【特許請求の範囲】１、ＦＥＴを有する対象回路（３）と、制御信号を前記対象回路（３）に適したレベルにシフト
するレベルシフト回路（１）と、製造過程で閾値電圧がばらつく前記対象回路（３）のＦ
ＥＴと同じＦＥＴを備え、前記レベルシフト回路（１）
でシフトされた制御信号を前記対象回路（３）の閾値電
圧のばらつきと同様に変化させる補償回路（２）と、を具備し、前記補償回路（２）によって前記対象回路（
３）の閾値電圧のばらつきを補償することを特徴とする
半導体集積回路。２、前記対象回路（３）は、閾値電圧の異なる２つのＦ
ＥＴで構成されたインバータ（３ａ）を備えた論理回路
であり、製造過程で生じる前記インバータ（３ａ）の論
理閾値電圧のばらつきを補償するようになっている特許
請求の範囲第１項に記載の半導体集積回路。３、前記インバータ（３ａ）は、ドレインに第１の電源
手段（Ｖ＿Ｄ＿１）が接続され、第１の閾値電圧（Ｖｔ
ｈ＿２）を有する第１のＦＥＴ（Ｑ＿１）と、ドレイン
に前記第１のＦＥＴ（Ｑ＿１）のゲートおよびソースが
共通接続され、ソースに第２の電源手段（Ｖ＿Ｓ＿２）
が接続され、且つ、第２の閾値電圧（Ｖｔｈ＿１）を有
する第２のＦＥＴ（Ｑ＿２）とで構成されている特許請
求の範囲第２項に記載の半導体集積回路。４、前記レベルシフト回路（１）は、ドレインに前記第
１の電源手段（Ｖ＿Ｄ＿１）が接続され、ゲートに入力
信号（Ｖ＿ｉ＿ｎ）が供給され、且つ、前記第１の閾値
電圧（Ｖｔｈ＿２）を有する第３のＦＥＴ（Ｑ＿３）と
、アノードに前記第３のＦＥＴ（Ｑ＿３）のソースが接
続された第１のダイオード（Ｄ＿１）と、ドレインに前
記第１のダイオード（Ｄ＿１）のカソードが接続され、
前記第１の閾値電圧（Ｖｔｈ＿２）を有する第４のＦＥ
Ｔ（Ｑ＿４）と、を具備する特許請求の範囲第３項に記
載の半導体集積回路。５、前記補償回路（２）は、ドレインに前記第１の電源
手段（Ｖ＿Ｄ＿１）が接続され、前記第１の閾値電圧（
Ｖｔｈ＿２）を有する第５のＦＥＴ（Ｑ＿５）と、アノ
ードが前記第５のＦＥＴ（Ｑ＿５）のゲートおよびソー
スに共通接続され、カソードが前記第４のＦＥＴ（Ｑ＿
４）のゲート、ソースおよび第３の電源手段（Ｖ＿Ｓ＿
３）に共通接続された第２のダイオード（Ｄ＿２）と、
ソースおよびドレインに前記第４のＦＥＴ（Ｑ＿４）の
ソースおよびドレインが接続され、ゲートに前記第２の
ダイオード（Ｄ＿２）のアノードが接続され、前記第２
の閾値電圧（Ｖｔｈ＿１）を有する第６のＦＥＴ（Ｑ＿
６）と、を具備し、前記第１のダイオード（Ｄ＿１）の
カソードと前記第４のＦＥＴ（Ｑ＿４）のドレインおよ
び前記第６のＦＥＴ（Ｑ＿６）のドレインとの共通接続
個所から送出される信号が前記第１のＦＥＴ（Ｑ＿１）
のゲートに供給されて前記対象回路（３）を制御するよ
うになっている特許請求の範囲第４項に記載の半導体集
積回路。６、前記対象回路（３）は、ＳＲＡＭのビット線プルア
ップＦＥＴであり、前記プルアップＦＥＴの製造過程で
生じる閾値電圧のばらつきを補償するようになっている
特許請求の範囲第１項に記載の半導体集積回路。