JP2000058671A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
- Publication number
- JP2000058671A JP2000058671A JP10227864A JP22786498A JP2000058671A JP 2000058671 A JP2000058671 A JP 2000058671A JP 10227864 A JP10227864 A JP 10227864A JP 22786498 A JP22786498 A JP 22786498A JP 2000058671 A JP2000058671 A JP 2000058671A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- source
- gate
- nmos
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】小型化で、消費電力が小さい、レベルシフト回
路と出力段回路を有する半導体集積回路とその製造方法
を提供すること。 【解決手段】ＰＭＯＳ１１のソースは低電圧電源の高電
位端子ＶＤＤに接続し、ドレインは抵抗Ｒ１１を介して
ＮＭＯＳ１１およびＮＭＯＳ１２のドレインに接続し、
ＮＭＯＳ１１およびＮＭＯＳ１２のソースはＧＮＤに接
続している。ＮＭＯＳ１２とＮＭＯＳ１は電流ミラー回
路を構成し、ＮＭＯＳ１、ＰＭＯＳ１およびＲ１でレベ
ルシフト回路３１を構成する。ハイサイドのＮＭＯＳ３
とローサイドのＮＭＯＳ２で出力段回路３２を構成し、
ＮＭＯＳ３のゲート５１とソース５２の間には抵抗Ｒ２
とダイオードＤが並列に接続され、ＮＭＯＳ３のゲート
５１とダイオードＤのカソード５３、ＮＭＯＳ３のソー
ス５２とダイオードＤのアノード５４が接続する。
路と出力段回路を有する半導体集積回路とその製造方法
を提供すること。 【解決手段】ＰＭＯＳ１１のソースは低電圧電源の高電
位端子ＶＤＤに接続し、ドレインは抵抗Ｒ１１を介して
ＮＭＯＳ１１およびＮＭＯＳ１２のドレインに接続し、
ＮＭＯＳ１１およびＮＭＯＳ１２のソースはＧＮＤに接
続している。ＮＭＯＳ１２とＮＭＯＳ１は電流ミラー回
路を構成し、ＮＭＯＳ１、ＰＭＯＳ１およびＲ１でレベ
ルシフト回路３１を構成する。ハイサイドのＮＭＯＳ３
とローサイドのＮＭＯＳ２で出力段回路３２を構成し、
ＮＭＯＳ３のゲート５１とソース５２の間には抵抗Ｒ２
とダイオードＤが並列に接続され、ＮＭＯＳ３のゲート
５１とダイオードＤのカソード５３、ＮＭＯＳ３のソー
ス５２とダイオードＤのアノード５４が接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ型電界効
果トランジスタ（以下、ＭＯＳＦＥＴと称す）で構成さ
れたレベルシフト回路と出力段回路を有する半導体集積
回路に関する。
果トランジスタ（以下、ＭＯＳＦＥＴと称す）で構成さ
れたレベルシフト回路と出力段回路を有する半導体集積
回路に関する。
【０００２】
【従来の技術】現在、ＭＯＳＦＥＴは、低消費電力で集
積化が容易なことから、多くの半導体集積回路に用いら
れている。プラズマディスプレイパネル（ＰＤＰ）やエ
レクトロルミネッセンス装置（ＥＬ）を駆動するために
は、駆動電圧として６０Ｖ程度から２００Ｖ程度まで必
要である。これらを駆動する半導体集積回路（以下、Ｉ
Ｃと称す）には、この高電圧を出力する出力段回路を構
成する高耐圧素子と、この高耐圧素子を駆動するため
に、低電圧部からの低電圧レベルの信号を高電圧レベル
に変換するレベルシフト回路が不可欠となる。
積化が容易なことから、多くの半導体集積回路に用いら
れている。プラズマディスプレイパネル（ＰＤＰ）やエ
レクトロルミネッセンス装置（ＥＬ）を駆動するために
は、駆動電圧として６０Ｖ程度から２００Ｖ程度まで必
要である。これらを駆動する半導体集積回路（以下、Ｉ
Ｃと称す）には、この高電圧を出力する出力段回路を構
成する高耐圧素子と、この高耐圧素子を駆動するため
に、低電圧部からの低電圧レベルの信号を高電圧レベル
に変換するレベルシフト回路が不可欠となる。
【０００３】従来から使われてきたレベルシフト回路お
よび出力段回路の動作をつぎに説明する。図４は、従来
のレベルシフト回路と出力段回路を含む回路である。こ
のレベルシフト回路８１はＮＭＯＳ６、Ｒ６およびダイ
オードＤで構成され、出力段回路８２はＰＭＯＳ６およ
びＮＭＯＳ７で構成される。この回路で使用されるすべ
てのＭＯＳＦＥＴのゲート絶縁膜の厚みは低電圧で動作
できるように、低電圧回路８３を構成するＭＯＳＦＥＴ
のゲート絶縁膜と同じ厚さになっている。尚、前記のＮ
ＭＯＳはｎチャネルＭＯＳＦＥＴ、ＰＭＯＳはｐチャネ
ルＭＯＳＦＥＴおよびＲは抵抗である。
よび出力段回路の動作をつぎに説明する。図４は、従来
のレベルシフト回路と出力段回路を含む回路である。こ
のレベルシフト回路８１はＮＭＯＳ６、Ｒ６およびダイ
オードＤで構成され、出力段回路８２はＰＭＯＳ６およ
びＮＭＯＳ７で構成される。この回路で使用されるすべ
てのＭＯＳＦＥＴのゲート絶縁膜の厚みは低電圧で動作
できるように、低電圧回路８３を構成するＭＯＳＦＥＴ
のゲート絶縁膜と同じ厚さになっている。尚、前記のＮ
ＭＯＳはｎチャネルＭＯＳＦＥＴ、ＰＭＯＳはｐチャネ
ルＭＯＳＦＥＴおよびＲは抵抗である。
【０００４】この回路の動作を説明する。Ｓ１１は信号
端子で、このＳ１１からの信号がＬレベル（低電位レベ
ル）のとき、ＰＭＯＳ６１、ＮＭＯＳ６２がオンし、Ｎ
ＭＯＳ６２と電流ミラー回路を構成するＮＭＯＳ６がオ
ンする。そうすると、高電圧電源の高電圧端子（以下、
ＨＶＣＣと称す）から接地端子（以下、ＧＮＤと称す）
に電流が流れて、Ｒ６に電圧降下を生じる。このときの
電圧降下で、ＰＭＯＳ６がオンするようにＲ６の値を設
定すると、ＰＭＯＳ６がオンする。 このとき、ＮＭＯ
Ｓ７には、Ｓ１１からＬレベルの信号（ＮＭＯＳ６と逆
相の信号となる）が入力されているために、ＮＭＯＳ７
はオフしており、出力端子（以下、ＯＵＴと称す）には
ＨＶＣＣの電位が出力される。逆にＮＯＭＳ６がオフ
し、ＮＭＯＳ７がオンすると、Ｒ６には電流が流れない
ため、ＰＭＯＳ６はオフし、ＮＭＯＳ７がオンしている
ので、ＯＵＴにはＧＮＤの電位が出力される。
端子で、このＳ１１からの信号がＬレベル（低電位レベ
ル）のとき、ＰＭＯＳ６１、ＮＭＯＳ６２がオンし、Ｎ
ＭＯＳ６２と電流ミラー回路を構成するＮＭＯＳ６がオ
ンする。そうすると、高電圧電源の高電圧端子（以下、
ＨＶＣＣと称す）から接地端子（以下、ＧＮＤと称す）
に電流が流れて、Ｒ６に電圧降下を生じる。このときの
電圧降下で、ＰＭＯＳ６がオンするようにＲ６の値を設
定すると、ＰＭＯＳ６がオンする。 このとき、ＮＭＯ
Ｓ７には、Ｓ１１からＬレベルの信号（ＮＭＯＳ６と逆
相の信号となる）が入力されているために、ＮＭＯＳ７
はオフしており、出力端子（以下、ＯＵＴと称す）には
ＨＶＣＣの電位が出力される。逆にＮＯＭＳ６がオフ
し、ＮＭＯＳ７がオンすると、Ｒ６には電流が流れない
ため、ＰＭＯＳ６はオフし、ＮＭＯＳ７がオンしている
ので、ＯＵＴにはＧＮＤの電位が出力される。
【０００５】
【発明が解決しようとする課題】前記の回路において、
出力段回路のハイサイド素子がＰＭＯＳ６である。ＰＭ
ＯＳはＮＭＯＳと比べてオン抵抗が高く、そのため、こ
のＰＭＯＳを製作する領域（専有面積）が大きくなり、
出力段回路が大型化する。また、ゲート・ソース間、ゲ
ート・ドレイン間の電気的な容量（キャパシタンス）が
大きくなり、出力が高圧電位から接地電位になる瞬間
に、ＰＭＯＳ６のオフ移行時間が遅れて、ＰＭＯＳ６と
ＮＭＯＳ７が同時にオン状態となる期間が発生し、ＨＶ
ＣＣからＧＮＤに向かって貫通電流が流れる。そのため
に、消費電流が大きくなり、その結果、消費電力が大き
くなる。
出力段回路のハイサイド素子がＰＭＯＳ６である。ＰＭ
ＯＳはＮＭＯＳと比べてオン抵抗が高く、そのため、こ
のＰＭＯＳを製作する領域（専有面積）が大きくなり、
出力段回路が大型化する。また、ゲート・ソース間、ゲ
ート・ドレイン間の電気的な容量（キャパシタンス）が
大きくなり、出力が高圧電位から接地電位になる瞬間
に、ＰＭＯＳ６のオフ移行時間が遅れて、ＰＭＯＳ６と
ＮＭＯＳ７が同時にオン状態となる期間が発生し、ＨＶ
ＣＣからＧＮＤに向かって貫通電流が流れる。そのため
に、消費電流が大きくなり、その結果、消費電力が大き
くなる。
【０００６】この発明の目的は、前記の課題を解決し
て、小型化で、消費電力が小さい、レベルシフト回路と
出力段回路を有する半導体集積回路とその製造方法を提
供することにある。
て、小型化で、消費電力が小さい、レベルシフト回路と
出力段回路を有する半導体集積回路とその製造方法を提
供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、レベルシフト回路と出力段回路を有する半導体集
積回路において、レベルシフト回路がｎチャネルＭＯＳ
ＦＥＴおよびｐチャネルＭＯＳＦＥＴで構成し、出力段
回路のハイサイドとローサイドにｎチャネルＭＯＳＦＥ
Ｔを用い、前記ハイサイドの前記ｎチャネルＭＯＳＦＥ
Ｔのゲート・ソース間に抵抗とダイオードとを並設し、
該ダイオードのカソードが前記ゲートと接続し、前記ダ
イオードのアノードが前記ソースと接続する構成とす
る。 前記ハイサイドのｎチャネルＭＯＳＦＥＴのゲー
ト絶縁膜の厚さが、レベルシフト回路に信号を送る低電
圧回路を構成するＭＯＳＦＥＴのゲート絶縁膜の厚さと
同じにする。
めに、レベルシフト回路と出力段回路を有する半導体集
積回路において、レベルシフト回路がｎチャネルＭＯＳ
ＦＥＴおよびｐチャネルＭＯＳＦＥＴで構成し、出力段
回路のハイサイドとローサイドにｎチャネルＭＯＳＦＥ
Ｔを用い、前記ハイサイドの前記ｎチャネルＭＯＳＦＥ
Ｔのゲート・ソース間に抵抗とダイオードとを並設し、
該ダイオードのカソードが前記ゲートと接続し、前記ダ
イオードのアノードが前記ソースと接続する構成とす
る。 前記ハイサイドのｎチャネルＭＯＳＦＥＴのゲー
ト絶縁膜の厚さが、レベルシフト回路に信号を送る低電
圧回路を構成するＭＯＳＦＥＴのゲート絶縁膜の厚さと
同じにする。
【０００８】前記ハイサイドのｎチャネルＭＯＳＦＥＴ
をｐ形半導体基板にＣＭＯＳプロセスで形成するとよ
い。前記のように、ハイサイド素子にｎチャネルＭＯＳ
ＦＥＴを適用することで、ｐチャネルＭＯＳＦＥＴを適
用する場合に比べ、素子の専有面積を小さくできる。そ
のため、容量（キャパシタンス）が小さくなり、素子の
応答速度が速くなることで、貫通電流を小さく抑制する
ことができる。また、ゲート絶縁膜の厚さを低電圧回路
のＭＯＳＦＥＴのゲート絶縁膜の厚さと同一にできるこ
とで、ｐ形半導体基板を用い、ＣＭＯＳプロセスで素子
を安価に製作できる。
をｐ形半導体基板にＣＭＯＳプロセスで形成するとよ
い。前記のように、ハイサイド素子にｎチャネルＭＯＳ
ＦＥＴを適用することで、ｐチャネルＭＯＳＦＥＴを適
用する場合に比べ、素子の専有面積を小さくできる。そ
のため、容量（キャパシタンス）が小さくなり、素子の
応答速度が速くなることで、貫通電流を小さく抑制する
ことができる。また、ゲート絶縁膜の厚さを低電圧回路
のＭＯＳＦＥＴのゲート絶縁膜の厚さと同一にできるこ
とで、ｐ形半導体基板を用い、ＣＭＯＳプロセスで素子
を安価に製作できる。
【０００９】
【発明の実施の形態】図１は、この発明の第１実施例の
レベルシフト回路と出力段回路を含む回路である。これ
らの回路は半導体集積回路に集積される。信号端子Ｓ１
からオン・オフ信号が低電圧回路３３と出力段回路３２
に送信される。信号端子Ｓ１はＰＭＯＳ１１、ＮＭＯＳ
１１のゲートと出力段回路３２のＮＭＯＳ２のゲートに
接続し、ＰＭＯＳ１１のソースは低電圧電源の高電位端
子（以下、ＶＤＤと称す）に接続し、ドレインは抵抗Ｒ
１１を介してＮＭＯＳ１１およびＮＭＯＳ１２のドレイ
ンに接続し、ＮＭＯＳ１１およびＮＭＯＳ１２のソース
はＧＮＤに接続している。ＮＭＯＳ１２とＮＭＯＳ１は
電流ミラー回路を構成し、ＮＭＯＳ１、ＰＭＯＳ１およ
びＲ１でレベルシフト回路３１を構成する。また、ハイ
サイドのＮＭＯＳ３とローサイドのＮＭＯＳ２で出力段
回路３２を構成する。ハイサイドのＮＭＯＳ３のドレイ
ンはＨＶＣＣに接続し、ローサイドのＮＭＯＳ２のソー
スはＧＮＤに接続する。また、ＮＭＯＳ３のゲート５１
とソース５２の間には抵抗Ｒ２とダイオードＤ（ツェナ
ーダイオード）が並列に接続される。ＮＭＯＳ３のゲー
ト５１とダイオードＤのカソード５３、ＮＭＯＳ３のソ
ース５２とダイオードＤのアノード５４が接続する。
レベルシフト回路と出力段回路を含む回路である。これ
らの回路は半導体集積回路に集積される。信号端子Ｓ１
からオン・オフ信号が低電圧回路３３と出力段回路３２
に送信される。信号端子Ｓ１はＰＭＯＳ１１、ＮＭＯＳ
１１のゲートと出力段回路３２のＮＭＯＳ２のゲートに
接続し、ＰＭＯＳ１１のソースは低電圧電源の高電位端
子（以下、ＶＤＤと称す）に接続し、ドレインは抵抗Ｒ
１１を介してＮＭＯＳ１１およびＮＭＯＳ１２のドレイ
ンに接続し、ＮＭＯＳ１１およびＮＭＯＳ１２のソース
はＧＮＤに接続している。ＮＭＯＳ１２とＮＭＯＳ１は
電流ミラー回路を構成し、ＮＭＯＳ１、ＰＭＯＳ１およ
びＲ１でレベルシフト回路３１を構成する。また、ハイ
サイドのＮＭＯＳ３とローサイドのＮＭＯＳ２で出力段
回路３２を構成する。ハイサイドのＮＭＯＳ３のドレイ
ンはＨＶＣＣに接続し、ローサイドのＮＭＯＳ２のソー
スはＧＮＤに接続する。また、ＮＭＯＳ３のゲート５１
とソース５２の間には抵抗Ｒ２とダイオードＤ（ツェナ
ーダイオード）が並列に接続される。ＮＭＯＳ３のゲー
ト５１とダイオードＤのカソード５３、ＮＭＯＳ３のソ
ース５２とダイオードＤのアノード５４が接続する。
【００１０】つぎに、この回路の動作を説明する。Ｓ１
の信号がＬレベルのとき、ＰＭＯＳ１１がオンし、ＰＭ
ＯＳ１１がオンすると、ＮＭＯＳ１２もオンし、ＶＤＤ
からＰＭＯＳ１１、Ｒ１１、およびＮＭＯＳ１２を通し
てＧＮＤに電流が流れる。ＮＭＯＳ１２とＮＭＯＳ１は
電流ミラー回路を構成するために、ＨＶＣＣから、Ｒ１
とＮＭＯＳ１を通して、Ｒ１１に流れる電流と等しい電
流がＧＮＤに流れる。
の信号がＬレベルのとき、ＰＭＯＳ１１がオンし、ＰＭ
ＯＳ１１がオンすると、ＮＭＯＳ１２もオンし、ＶＤＤ
からＰＭＯＳ１１、Ｒ１１、およびＮＭＯＳ１２を通し
てＧＮＤに電流が流れる。ＮＭＯＳ１２とＮＭＯＳ１は
電流ミラー回路を構成するために、ＨＶＣＣから、Ｒ１
とＮＭＯＳ１を通して、Ｒ１１に流れる電流と等しい電
流がＧＮＤに流れる。
【００１１】この電流によるＲ１の電位降下で、ＰＭＯ
Ｓ１がオンするようにＲ１の値を設定しておけば、ＰＭ
ＯＳ１がオンする。このとき、ＮＭＯＳ２のゲートに
は、Ｓ１からＬレベルの信号が入力されており、ＮＭＯ
Ｓ２はオフしている。このＳ１からの信号はＮＭＯＳ１
に与えられるゲート信号とは逆相の信号となる。つぎ
に、ＰＭＯＳ１がオンすることによって、ＨＶＣＣから
ＯＵＴに電流が流れて、Ｒ２間に電圧降下を生じる。Ｎ
ＭＯＳ３がオンするようにＲ２の値を設定しておけば、
ＮＭＯＳ３がオンし、ＯＵＴから、ＨＶＣＣの電位が出
力される。このＲ２に並設されているダイオードＤ（ツ
ェナーダイオード）の働きは、ＮＭＯＳ３のゲートとソ
ース間に過大な電圧が印加されるのを防止することであ
る。そのため、ＮＭＯＳ３のゲート電圧は低電圧回路３
３のＮＭＯＳ１１、ＮＭＯＳ１２およびＰＭＯＳ１１な
どのＭＯＳＦＥＴに印加されるゲート電圧と同一にでき
る。
Ｓ１がオンするようにＲ１の値を設定しておけば、ＰＭ
ＯＳ１がオンする。このとき、ＮＭＯＳ２のゲートに
は、Ｓ１からＬレベルの信号が入力されており、ＮＭＯ
Ｓ２はオフしている。このＳ１からの信号はＮＭＯＳ１
に与えられるゲート信号とは逆相の信号となる。つぎ
に、ＰＭＯＳ１がオンすることによって、ＨＶＣＣから
ＯＵＴに電流が流れて、Ｒ２間に電圧降下を生じる。Ｎ
ＭＯＳ３がオンするようにＲ２の値を設定しておけば、
ＮＭＯＳ３がオンし、ＯＵＴから、ＨＶＣＣの電位が出
力される。このＲ２に並設されているダイオードＤ（ツ
ェナーダイオード）の働きは、ＮＭＯＳ３のゲートとソ
ース間に過大な電圧が印加されるのを防止することであ
る。そのため、ＮＭＯＳ３のゲート電圧は低電圧回路３
３のＮＭＯＳ１１、ＮＭＯＳ１２およびＰＭＯＳ１１な
どのＭＯＳＦＥＴに印加されるゲート電圧と同一にでき
る。
【００１２】これとは逆に、Ｓ１の信号をＨレベルにし
て、ＮＭＯＳ１をオフさせたとき、ＮＭＯＳ２はオン
し、結果的にＯＵＴからＧＮＤの電位が出力される。こ
のように、本発明による回路構成によれば、出力段回路
のハイサイドをｎチャネルＭＯＳＦＥＴであるＮＭＯＳ
３で構成することで、専有面積を小さくできる。また、
ＮＭＯＳ３のゲートに信号を送るレベルシフト回路を構
成するＰＭＯＳ１の専有面積も小さくできる。ＮＭＯＳ
３とＰＭＯＳ１の専有面積を小さくすることで、容量が
小さくなり、出力がＨＶＣＣの電位からＧＮＤの電位に
なる瞬間の貫通電流を減少させることができる。そのこ
とで、低消費電力の出力段回路が実現される。
て、ＮＭＯＳ１をオフさせたとき、ＮＭＯＳ２はオン
し、結果的にＯＵＴからＧＮＤの電位が出力される。こ
のように、本発明による回路構成によれば、出力段回路
のハイサイドをｎチャネルＭＯＳＦＥＴであるＮＭＯＳ
３で構成することで、専有面積を小さくできる。また、
ＮＭＯＳ３のゲートに信号を送るレベルシフト回路を構
成するＰＭＯＳ１の専有面積も小さくできる。ＮＭＯＳ
３とＰＭＯＳ１の専有面積を小さくすることで、容量が
小さくなり、出力がＨＶＣＣの電位からＧＮＤの電位に
なる瞬間の貫通電流を減少させることができる。そのこ
とで、低消費電力の出力段回路が実現される。
【００１３】図２は、この発明の第２実施例で、図１の
回路のハイサイドのＮＭＯＳ３の要部断面図である。同
図（ａ）に続く右側の図は同図（ｂ）に描かれている。
図示しない平面パターンについて説明すると、ｎウエル
領域２は円形をしており、この円形のｎウエル領域２内
にリング状のｎソース領域５ａ、５ｂ、ゲート電極１０
およびｎドレイン領域７ａ、７ｂが形成され、図中の同
一符号で示される領域はリング状に繋がっている。
回路のハイサイドのＮＭＯＳ３の要部断面図である。同
図（ａ）に続く右側の図は同図（ｂ）に描かれている。
図示しない平面パターンについて説明すると、ｎウエル
領域２は円形をしており、この円形のｎウエル領域２内
にリング状のｎソース領域５ａ、５ｂ、ゲート電極１０
およびｎドレイン領域７ａ、７ｂが形成され、図中の同
一符号で示される領域はリング状に繋がっている。
【００１４】ｐ基板１の表面層にｎウエル領域２を形成
し、このｎウエル領域２の表面層にｐウエル領域４ａ、
４ｂを形成する。このｐウエル領域４ａ、４ｂの表面層
にｎソース領域５ａ、５ｂを形成し、このｎソース領域
５ａ、５ｂとｎウエル領域２に挟まれたｐウエル領域４
ａ、４ｂ上にゲート酸化膜９を介してゲート電極９が形
成される。図１で説明したようにＮＭＯＳ３のゲートに
は高電圧が印加されないために、このゲート酸化膜９
は、ｐ基板１に形成される、図示しない前記の低電圧回
路を構成するＭＯＳＦＥＴのゲート酸化膜と同一の厚さ
としてよい。露出したｐウエル領域４ａ、４ｂの表面層
にｐ+ 領域６ａ、６ｂを形成し、ｎソース領域５ａ、５
ｂ上とｐ+ 領域６ａ、６ｂ上にソース電極１１ａ、１１
ｂを形成する。ｐウエル領域４ａ、４ｂの外周部に接し
てｐオフセット領域３ｂ、３ｃを形成する。また素子分
離領域にもｐオフセット領域３ａを形成する。これらの
ｐオフセット領域３ａ、３ｂ、３ｃ上にフィールド酸化
膜１３ａ、１３ｂ、１３ｃが形成される。このｐオフセ
ット領域１３ａ、１３ｂ、１３ｃに接して、ｎウエル領
域２の表面層にｎドレイン領域７ａ、７ｂが形成され、
このｎドレイン領域７ａ、７ｂ上にドレイン電極１２ａ
が形成される。ｎウエル領域２の外側にｐ基板１のコン
タクト領域にｐ+ 領域８を形成し、このｐ+ 領域８が接
地端子ＧＮＤと接続する。このｎウエル領域２の外側の
領域に図示しない、ＮＭＯＳ２、ＰＭＯＳ１やＮＭＯＳ
１などが形成される。
し、このｎウエル領域２の表面層にｐウエル領域４ａ、
４ｂを形成する。このｐウエル領域４ａ、４ｂの表面層
にｎソース領域５ａ、５ｂを形成し、このｎソース領域
５ａ、５ｂとｎウエル領域２に挟まれたｐウエル領域４
ａ、４ｂ上にゲート酸化膜９を介してゲート電極９が形
成される。図１で説明したようにＮＭＯＳ３のゲートに
は高電圧が印加されないために、このゲート酸化膜９
は、ｐ基板１に形成される、図示しない前記の低電圧回
路を構成するＭＯＳＦＥＴのゲート酸化膜と同一の厚さ
としてよい。露出したｐウエル領域４ａ、４ｂの表面層
にｐ+ 領域６ａ、６ｂを形成し、ｎソース領域５ａ、５
ｂ上とｐ+ 領域６ａ、６ｂ上にソース電極１１ａ、１１
ｂを形成する。ｐウエル領域４ａ、４ｂの外周部に接し
てｐオフセット領域３ｂ、３ｃを形成する。また素子分
離領域にもｐオフセット領域３ａを形成する。これらの
ｐオフセット領域３ａ、３ｂ、３ｃ上にフィールド酸化
膜１３ａ、１３ｂ、１３ｃが形成される。このｐオフセ
ット領域１３ａ、１３ｂ、１３ｃに接して、ｎウエル領
域２の表面層にｎドレイン領域７ａ、７ｂが形成され、
このｎドレイン領域７ａ、７ｂ上にドレイン電極１２ａ
が形成される。ｎウエル領域２の外側にｐ基板１のコン
タクト領域にｐ+ 領域８を形成し、このｐ+ 領域８が接
地端子ＧＮＤと接続する。このｎウエル領域２の外側の
領域に図示しない、ＮＭＯＳ２、ＰＭＯＳ１やＮＭＯＳ
１などが形成される。
【００１５】図３は、この発明の第３実施例で、図２の
ＮＭＯＳ３の製造方法を、工程順に同図（ａ）〜同図
（ｃ）に示す。図３は図２（ａ）に相当する部分を抜き
書きしている。同図（ａ）において、比抵抗１０Ω・ｃ
ｍから１５Ω・ｃｍのｐ基板１に、リンを１００ｋｅＶ
から２００ｋｅＶの加速エネルギーで５×１０12ｃｍ-2
から１×１０13ｃｍ-2程度のドーズ量でイオン注入した
後、アニールしてｎウエル領域２を形成する。つぎに、
フォトレジストをマスクに所定のパターンでボロンを、
ｐオフセット領域３ａ、３ｂ、３ｃの場合はドーズ量が
５×１０12ｃｍ-2から１．５×１０13ｃｍ-2程度、ｐウ
エル領域４ａ、４ｂの場合は５×１０13ｃｍ-2から１．
５×１０14ｃｍ-2程度のドーズ量で、５０ｋｅＶから１
００ｋｅＶの加速エネルギーでイオン注入する。このイ
オン注入の後で、アニールする。
ＮＭＯＳ３の製造方法を、工程順に同図（ａ）〜同図
（ｃ）に示す。図３は図２（ａ）に相当する部分を抜き
書きしている。同図（ａ）において、比抵抗１０Ω・ｃ
ｍから１５Ω・ｃｍのｐ基板１に、リンを１００ｋｅＶ
から２００ｋｅＶの加速エネルギーで５×１０12ｃｍ-2
から１×１０13ｃｍ-2程度のドーズ量でイオン注入した
後、アニールしてｎウエル領域２を形成する。つぎに、
フォトレジストをマスクに所定のパターンでボロンを、
ｐオフセット領域３ａ、３ｂ、３ｃの場合はドーズ量が
５×１０12ｃｍ-2から１．５×１０13ｃｍ-2程度、ｐウ
エル領域４ａ、４ｂの場合は５×１０13ｃｍ-2から１．
５×１０14ｃｍ-2程度のドーズ量で、５０ｋｅＶから１
００ｋｅＶの加速エネルギーでイオン注入する。このイ
オン注入の後で、アニールする。
【００１６】同図（ｂ）において、続いて、ＬＯＣＯＳ
法によって、素子分離用のフィールド酸化膜１３ａ、１
３ｂ、１３ｃを形成し、ゲート酸化膜９を形成した上に
ポリシリコンでゲート電極１０を形成する。このゲート
酸化膜９の厚さは、図１の回路で分かるように、ＮＭＯ
Ｓ３のゲート・ソース間には高電圧が印加されないの
で、低電圧回路を構成するＮＭＯＳ１１、ＮＭＯＳ１２
などのゲート酸化膜と同一にできる。
法によって、素子分離用のフィールド酸化膜１３ａ、１
３ｂ、１３ｃを形成し、ゲート酸化膜９を形成した上に
ポリシリコンでゲート電極１０を形成する。このゲート
酸化膜９の厚さは、図１の回路で分かるように、ＮＭＯ
Ｓ３のゲート・ソース間には高電圧が印加されないの
で、低電圧回路を構成するＮＭＯＳ１１、ＮＭＯＳ１２
などのゲート酸化膜と同一にできる。
【００１７】同図（ｃ）において、ｎソース領域５ａ、
５ｂ、ｎドレイン領域７ａ、７ｂおよびｐ基板１のコン
タクト用のｐ+ 領域８をイオン注入とアニールで形成
し、ソース電極１１ａ、１１ｂやドレイン電極１２ａ、
１２ｂを形成し、図示しない層間絶縁膜、コンタクト孔
開口、金属配線および保護膜などを形成して、ハイサイ
ドのＮＭＯＳ３が形成される。図示されないレベルシフ
ト回路や出力段回路を構成する他のＭＯＳＦＥＴも同様
のプロセスで製造できる。これらの製造工程は、ＩＣ製
造で多用されるＣＭＯＳプロセスを活用できるために、
製造コストが安い。
５ｂ、ｎドレイン領域７ａ、７ｂおよびｐ基板１のコン
タクト用のｐ+ 領域８をイオン注入とアニールで形成
し、ソース電極１１ａ、１１ｂやドレイン電極１２ａ、
１２ｂを形成し、図示しない層間絶縁膜、コンタクト孔
開口、金属配線および保護膜などを形成して、ハイサイ
ドのＮＭＯＳ３が形成される。図示されないレベルシフ
ト回路や出力段回路を構成する他のＭＯＳＦＥＴも同様
のプロセスで製造できる。これらの製造工程は、ＩＣ製
造で多用されるＣＭＯＳプロセスを活用できるために、
製造コストが安い。
【００１８】
【発明の効果】この発明によれば、低電位から高電位へ
レベル変換するレベルシフト回路からの信号で動作する
出力段回路のハイサイド素子にＮＭＯＳを使用すること
で、専有面積を小さくして、ゲート・ソース間やゲート
・ドレイン間の容量を小さくする。容量を小さくするこ
とで、ハイサイド素子の応答速度を速め、ハイサイド素
子とローサイド素子が同時にオン状態となる期間を短縮
して、ＨＶＣＣからＧＮＤに流れる貫通電流の低減を図
る。貫通電流を抑制することで、消費電力を低減するこ
とができる。また、このハイサイドのＮＭＯＳのゲート
絶縁膜の厚さを低電圧回路のＭＯＳＦＥＴのゲート絶縁
膜と同じにできるために、ＩＣ製造で多用される安価な
ＣＭＯＳプロセスで製作することができる。
レベル変換するレベルシフト回路からの信号で動作する
出力段回路のハイサイド素子にＮＭＯＳを使用すること
で、専有面積を小さくして、ゲート・ソース間やゲート
・ドレイン間の容量を小さくする。容量を小さくするこ
とで、ハイサイド素子の応答速度を速め、ハイサイド素
子とローサイド素子が同時にオン状態となる期間を短縮
して、ＨＶＣＣからＧＮＤに流れる貫通電流の低減を図
る。貫通電流を抑制することで、消費電力を低減するこ
とができる。また、このハイサイドのＮＭＯＳのゲート
絶縁膜の厚さを低電圧回路のＭＯＳＦＥＴのゲート絶縁
膜と同じにできるために、ＩＣ製造で多用される安価な
ＣＭＯＳプロセスで製作することができる。
【図１】この発明の第１実施例のレベルシフト回路およ
び出力段回路を含む回路図
び出力段回路を含む回路図
【図２】この発明の第２実施例で、図１の回路のハイサ
イドのＮＭＯＳ３の要部断面図
イドのＮＭＯＳ３の要部断面図
【図３】この発明の第３実施例で、図２のＮＭＯＳ３の
製造方法を、工程順に同図（ａ）〜同図（ｃ）に示した
製造工程断面図
製造方法を、工程順に同図（ａ）〜同図（ｃ）に示した
製造工程断面図
【図４】従来のレベルシフト回路と出力段回路を含む回
路図
路図
１ ｐ基板 ２ ｎウエル領域 ３ａ、３ｂ、３ｃ ｐオフセット領域 ４ａ、４ｂ ｐウエル領域 ５ａ、５ｂ ｎソース領域 ６ａ、６ｂ ｐ+ 領域 ７ａ、７ｂ ｎドレイン領域 ８ ｐ+ 領域 ９ ゲート酸化膜 １０ ゲート電極 １１ａ、１１ｂ ソース電極 １２ａ、１２ｂ ドレイン電極 １３ａ、１３ｂ、１３ｃ フィールド酸化膜 ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ３ ｎチャネルＭ
ＯＳＦＥＴ ＮＭＯＳ１１、ＮＭＯＳ１２ ｎチャネルＭＯＳＦＥ
Ｔ ＰＭＯＳ１、ＰＭＯＳ１１ ｐチャネルＭＯＳＦＥＴ Ｒ１、Ｒ２、Ｒ１１ 抵抗 Ｓ１ 信号端子 ＨＶＣＣ 高電圧電源の高電位端子 ＶＤＤ 低電圧電源の高電位端子 ＧＮＤ 接地端子 ＯＵＴ 出力端子 Ｄ ダイオード
ＯＳＦＥＴ ＮＭＯＳ１１、ＮＭＯＳ１２ ｎチャネルＭＯＳＦＥ
Ｔ ＰＭＯＳ１、ＰＭＯＳ１１ ｐチャネルＭＯＳＦＥＴ Ｒ１、Ｒ２、Ｒ１１ 抵抗 Ｓ１ 信号端子 ＨＶＣＣ 高電圧電源の高電位端子 ＶＤＤ 低電圧電源の高電位端子 ＧＮＤ 接地端子 ＯＵＴ 出力端子 Ｄ ダイオード
フロントページの続き Ｆターム(参考） 5F040 DA25 DB03 DC01 EC01 EC07 EF06 EF07 EF18 EK01 5F048 AA07 AB07 AC03 AC10 BB05 BB16 BC03 BC05 BC07 BE02 BE03 BG12 CC01 CC06 CC13 5J056 AA04 AA32 BB17 BB19 BB51 BB59 CC21 DD13 DD28 DD56 HH00 KK02
Claims (3)
- 【請求項１】レベルシフト回路と出力段回路を有する半
導体集積回路において、レベルシフト回路がｎチャネル
ＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴで構成さ
れ、出力段回路のハイサイドとローサイドにｎチャネル
ＭＯＳＦＥＴを用い、前記ハイサイドの前記ｎチャネル
ＭＯＳＦＥＴのゲート・ソース間に抵抗とダイオードと
を並設し、該ダイオードのカソードが前記ゲートと接続
し、前記ダイオードのアノードが前記ソースと接続する
ことを特徴とする半導体集積回路。 - 【請求項２】前記ハイサイドのｎチャネルＭＯＳＦＥＴ
のゲート絶縁膜の厚さが、レベルシフト回路に信号を送
る低電圧回路を構成するＭＯＳＦＥＴのゲート絶縁膜の
厚さと同じであることを特徴とする請求項１に記載の半
導体集積回路。 - 【請求項３】前記ハイサイドのｎチャネルＭＯＳＦＥＴ
をｐ形半導体基板にＣＭＯＳプロセスで形成することを
特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10227864A JP2000058671A (ja) | 1998-08-12 | 1998-08-12 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10227864A JP2000058671A (ja) | 1998-08-12 | 1998-08-12 | 半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058671A true JP2000058671A (ja) | 2000-02-25 |
Family
ID=16867563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10227864A Withdrawn JP2000058671A (ja) | 1998-08-12 | 1998-08-12 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058671A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661260B2 (en) | 2001-03-27 | 2003-12-09 | Nec Electronics Corporation | Output circuit of semiconductor circuit with power consumption reduced |
| US7498841B2 (en) | 2004-12-13 | 2009-03-03 | Samsung Electronics Co., Ltd. | Level shifter and display device including the same |
-
1998
- 1998-08-12 JP JP10227864A patent/JP2000058671A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661260B2 (en) | 2001-03-27 | 2003-12-09 | Nec Electronics Corporation | Output circuit of semiconductor circuit with power consumption reduced |
| US7498841B2 (en) | 2004-12-13 | 2009-03-03 | Samsung Electronics Co., Ltd. | Level shifter and display device including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5495122A (en) | Insulated-gate semiconductor field effect transistor which operates with a low gate voltage and high drain and source voltages | |
| KR100550173B1 (ko) | Ｅｓｄ 방지 디바이스 및 그 제조 방법 | |
| US6638804B2 (en) | Method of manufacturing semiconductor device with high and low breakdown transistors | |
| JP2003303899A (ja) | 半導体装置の静電破壊防止回路 | |
| US7205201B2 (en) | CMOS compatible process with different-voltage devices | |
| US6188111B1 (en) | Dual gate semiconductor device for shortening channel length | |
| EP0381139B1 (en) | Semiconductor integrated circuit and method of manufacture thereof | |
| JP2000058671A (ja) | 半導体集積回路およびその製造方法 | |
| US6720222B2 (en) | Method of manufacturing semiconductor device | |
| EP1225626B1 (en) | Semiconductor integrated circuit device and manufacture method therefor | |
| JPS63244874A (ja) | 入力保護回路 | |
| JPH04234162A (ja) | 高信頼性半導体装置 | |
| US5602410A (en) | Off-state gate-oxide field reduction in CMOS | |
| KR100212610B1 (ko) | 입력 보호 회로 및 반도체 집적 회로의 제조 방법 | |
| JP2978346B2 (ja) | 半導体集積回路装置の入力回路 | |
| JP2000164881A (ja) | 半導体装置とその製造方法 | |
| JPH11345886A (ja) | 半導体装置の静電破壊防止回路 | |
| JP3138263B2 (ja) | 半導体装置の製造方法 | |
| JPH08102526A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH11251451A (ja) | 埋め込みチャネル型ｎｍｏｓトランジスターを有する半導体装置およびその製造方法 | |
| JP3226252B2 (ja) | 半導体装置の製造方法 | |
| JPH0232562A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JP2001156181A (ja) | 半導体装置 | |
| JP2992073B2 (ja) | 出力回路及びその製造方法 | |
| JPH0320083A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060828 |