JPS6372206A - 基準電源回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はＭＯ３型半導体素子を用いた半導体集積回路に
おける所定の基準電圧を発生させるための基準電源回路
に藺する。

Ｂ１発明の概要 本発明は半導体集積回路における所定の基準電圧を発生
させるための基準電源回路において、工ンハンスメント
型ＰＭＯ５）ランジスタとノンドープ型ＰＭＯＳトラン
ジスタで差動トランジスタ対を構成し、さらにソースフ
ォロヮアとなるノンドープ型ＰＭＯＳトランジスタとエ
ンハンスメント型ＰＭＯ３’）ランジスタをそれぞれ入
出力段に配設して、バフフプを介して帰還をかける構成
とすることにより、製造工程の簡略化を図り安定した基
準電圧を発生させるものである。

Ｃ０従来の技術 ＭＯ３型半導体素子を用いた半導体集積回路における基
準電源回路としては、第４図に示すようないわゆるバー
トン回路構成の基準電源回路が知られている。

この基準電源回路の構成を説明すると、差動アンプを構
成する差動トランジスタ対として、ディプリーション型
ＮＭＯＳ）ランジスタＭ４１とエンハンスメント型ＮＭ
ＯＳ）ランジスタＭ４２がソースを共通に定電流源１０
に接続され、それぞれドレイン側にはカレントミラーに
接続されたＰＭＯＳトランジスタＭ４３．Ｍ４４が接続
されている。上記ディプリーション型ＮＭＯＳ）ランジ
スタＭ４１のゲートは接地されており、差動アンプの出
力は、上記エンハンスメント型ＮＭＯ５トランジスタＭ
４２のドレインからソースフォロワアーを構成するＮＭ
ＯＳ）ランジスタＭ４５のゲートに接続されている。さ
らに、このＮＭＯＳトランジスタＭ４５のソースから上
記エンハンスメントＭＯ３）ランジスタＭ４２のゲート
に帰還がかけられていると共に、当該基準電源回路の出
力電圧ｖｏｕｔが取り出されている。

そして、この基準電源回路の出力電圧Ｖｏｕｔは、エン
ハンスメント型ＰＭＯＳトランジスタの閾値電圧Ｖｔｈ
Ｅとディプリーション型ＰＭＯＳトランジスタの闇値電
圧Ｖ　ｔｈ　Ｄ　（７）電位差（ＶｔｈＥ−ＶｔｈＤ）
になっており、このようなエンハンスメント型とディプ
リーション型の闇値電圧の差を利用して所定の基準電圧
を発生させている。

Ｄ０発明が解決しようとする問題点 上述のように従来の一例としての基準電源回路は、ＭＯ
３型半導体素子を用いた簡単な回路構成であり、基準電
圧を発生させる回路として機能することができる。

しかしながら、この従来の基準電源回路においては、エ
ンハンスメント型ＰＭＯＳトランジスタの閾値電圧Ｖｔ
ｈＥとディプリーション型ＰＭＯＳトランジスタの闇値
電圧ＶｔｈＤの電位差（Ｖ　ｔｈ　Ｅ−ＶｔｈＤ）を出
力電圧Ｖｏｕｔとするため、他の集積回路の部分で必要
とされないディプリーション型のＭＯＳＦＥＴを特に当
該基準電源回路のためだけに形成する必要が生ずること
になる。このディプリーション型のＭＯＳ　Ｆ　ＥＴの
形成には、特別にマスク等を必要とし、それだけ不純物
の導入等の処理を施すことが必要とされる。従って、従
来の基準電源回路においては、ディプリーション型のＭ
ＯＳＦＥＴの形成のために、製造コストの増大や、生産
性の低下等の問題が生じていた。

そこで、本発明は上述の問題点に鑑み、製造工程の簡略
化を図り、しかも安定した基準電圧を発生させる基準電
源回路の提供を目的とする。

Ｅ１問題点を解決するための手段 本発明は、所定電位がゲートに人力されソースに第１の
定電流源が接続されたノンドープ型ＰＭＯＳトランジス
タを有し、そのノンドープ型ＰＭＯＳトランジスタのソ
ースは、第２の定電流源にソース共通接続された差動ト
ランジスタ対を構成するトランジスタの一方のノンドー
プ型ＰＭＯＳトランジスタのゲートに接続され、その差
動トランジスタ対を構成するトランジスタの他方のエン
ハンスメント型ＰＭＯＳトランジスタのドレインは、Ｎ
ＭＯＳ若しくはＰＭＯＳトランジスタのゲートに接続さ
れ、そのＮＭＯＳ若しくはＰＭＯＳトランジスタのソー
ス若しくはドレインから出力電圧が取り出されると共に
、そのＮＭＯＳ若しくはＰＭＯＳトランジスタのソース
若しくはドレインは、上記第１の定電流源と相関した第
３の定電流源と接続するエンハンスメント型ＰＭＯＳト
ランジスタのゲートに接続され、そのエンハンスメント
型ＰＭＯＳ）ランジスタのソースは上記差動トランジス
タ対を構成するトランジスタの他方のエンハンスメント
型ＰＭＯＳトランジスタのゲートに接続されて帰還ルー
プとされる基準電源回路により上述の問題点を解決する
。

ここでノンドープ型ＰＭＯ５）ランジスタとは、闇値電
圧ｖｔｈのアジャストを行わないＰＭＯ３）ランジスク
であり、例えばＮウェル領域をそのままチャンネル形成
領域とするものである。また、所定電圧とは、接地レベ
ルでも良く、所定のＤＣレベル等であっても良い。

Ｆ６作用 差動トランジスタ対の一方をノンドープ型ＰＭＯＳトラ
ンジスタとし、他方をエンハンスメント型ＰＭＯＳトラ
ンジスタとしているため、特にディプリーション型のＭ
ＯＳ　Ｆ　ＥＴの形成のための工程は不要となり、その
製造工程は簡略されたものとなる。

また、差動トランジスタ対の入力側及び出力側に配され
てなり第１及び第３の定電流源に接続されているＰＭＯ
Ｓトランジスタは、特に上記差動トランジスタ対の闇値
電圧ｖｔｈの差を２倍にする機能を有すると共に、ソー
スフォロワア構成となるため、他のトランジスタを飽和
状態で動作させるようにすることができ、これらの十分
なダイナミックレンジを確保することができる。

Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 第１の実施例の基準電源回路は、ノンドープ型のＰＭＯ
５）ランジスタを用いているため、ディプリーション型
ＭＯＳ　Ｆ　ＥＴの形成工程が不要となり、安定した基
準電圧を発生させることができるものである。

まず、第１の実施例の基準電源回路の回路構成は、第１
図に示すような構成とされる。

即ち、所定電位として接地レベルがゲートに人力されソ
ースに第１の定電流源１１が接続されたノンドープ型Ｐ
ＭＯＳトランジスタＭ３を存し、このノンドープ型ＰＭ
Ｏ５）ランジスタＭ３のソースは、第２の定電流源！２
にソース共通接続された差動トランジスタ対を構成する
トランジスタの一方のノンドープ型ＰＭＯＳトランジス
タＭ１のゲートに接続されている。

その差動トランジスタ対を構成するトランジスタの他方
のエンハンスメント型ＰＭＯ５）ランジスタＭ２のドレ
インは、ＮＭＯＳ）ランジスタのＭ５のゲートに接続さ
れており、そのＮＭＯＳ）ランジスタＭ５のソースは、
帰還ループを構成するように、上記第１の定電流源１１
と相関した第３の定電流源■３と接続するエンハンスメ
ント型ＰＭＯＳトランジスタＭ４のゲートに接続されて
いる。ここで相関とは、略同−または一定の比をもって
動作される定電流源の関係をいう。

そして、そのエンハンスメント型ＰＭＯＳトランジスタ
Ｍ４のソースは、上記差動トランジスタ対を構成するト
ランジスタの他方のエンハンスメント型ＰＭＯＳトラン
ジスタＭ２のゲートに接続されて、帰還ループとされて
いる。

上記差動トランジスタ対となるノンドープ型ＰＭＯＳト
ランジスタＭ１とエンハンスメント型ＰＭＯＳトランジ
スタＭ２のそれぞれドレイン側には、カレントミラー構
成となるＮＭＯＳ）ランジスクＭ６若しくはＮＭＯＳ）
ランジスタＭ７が接続されている。

そして、このような構成の基準電源回路の出力電圧Ｖｏ
ｕｔは、上記ＮＭＯＳ）ランジスタＭ５のソースから取
り出されている。

この回路を構成するＰＭＯＳトランジスタのうち、エン
ハンスメント型ＰＭＯＳトランジスタＭ２、Ｍ４の閾値
電圧ＶｔｈＥ（エンハンスメント）は、通常−０，７〜
−０，８ｖ程度であり、一方、閾値電圧のアジャストを
行わないノンドープ型ＰＭＯＳトランジスタＭｌ、Ｍ３
の閾値電圧ＶｔｈＮ（ノンドープ）は、−１，４〜−１
，６ｖ程度である。

ここで、ノンドープ型ＰＭＯＳトランジスタＭｌ。

Ｍ３の閾値電圧ＶｔｈＮは、略Ｎウェルの濃度によって
定まるものであって、特にノンドープ型の闇値電圧Ｖｔ
ｈＮは、温度変動に対してその影響が小さく、また、そ
のばらつきも小さい、このため、ディプリーションの工
程を省略できるにも拘らず、その出力電圧Ｖｏｕｔは極
めて安定したものとなる。

ここで本実施例の基準電源回路の動作について説明する
と、まず、本実施例の基準電源回路は、差動アンプにバ
ッファを介して帰還ループが形成されたバートン回路構
成となっているため、安定した出力電圧が得られること
になる。

即ち、ノンドープ型ＰＭＯＳトランジスタＭ１のソース
−ドレイン電流が、仮に、Δｉだけ増加したとすると、
差動トランジスタ対は定電流源■２に接続され、かつ上
記ＮＭＯＳトランジスタＭ６、Ｍ７はカレントミラー構
成となっていることから、−２Δｉが上記ＮＭＯＳ）ラ
ンジスタＭ５のゲートへ流れることになる。すると当該
ＮＭＯＳトランジスタＭ５のドレイン・ソース間の電流
が減少して、そのソース側の電位は降下することになる
。しかし、このＮＭＯＳ）ランジスタＭ５のソースは、
エンハンスメント型ＰＭＯＳトランジスタＭ４のゲート
に接続され、上述のように当該ＮＭＯＳ）ランジスタＭ
５のソース側の電位が降下した時には、エンハンスメン
ト型ＰＭＯＳトランジスタＭ４のソース−ドレイン間電
流が増大する。そして、これによりエンハンスメント型
ＰＭＯＳトランジスタＭ４のソースと接続する上記エン
ハンスメント型ＰＭＯＳトランジスタＭ２のゲートの電
位は下がるため、結果として当該エンハンスメント型Ｐ
ＭＯＳトランジスタＭ２のソース−ドレイン間電流は増
大することになる。

したがって、定常的には、本実施例の基準電源回路の出
力電圧Ｖｏｕｔは、安定した一定の値となる。この安定
した出力電圧Ｖｏｕｔの大きさについて、さらに説明す
ると、−１１に、ＭＯＳトランジスタのゲート・ソース
電圧Ｖｇｓは、 Ｖｇｓ＝　Ｖ　ｔｈ＋　Ｊ　（Ｉ　ｘ　／　ｋ　）　　
−−−−−−−−−−−・・・・■（ＩｘＨソース−ド
レイン間電流、ｋ；係数。

ｋ　’ｑＷ＃　Ｃｏｘ／　２　Ｌ） で表され、各定電流１ｆｉＩｘ、１２＋　　１３による
電流値を１１．Ｉ２，１３とすると、上記ノンドープ型
ＰＭＯＳトランジスタＭ３のゲートが接地されているこ
とから、相対的に上記ノンドープ型ＰＭＯＳトランジス
タＭ１のソース側の電位は、２ＶｔｈＮ−１−、／　（
１１／ｋ）　＋Ｊ（１２／２　ｋ）とり、ここからエン
ハンスメント型ＰＭＯＳトランジスタＭ２．Ｍ４の閾値
電圧ＶｔｈＥの和である２　ＶｔｈＥ＋Ｊ　（１２／　
２　ｋ）　＋Ｊ　（１３／ｋ）を差し引いたものである
が、エンハンスメント型ＰＭＯＳトランジスタＭ４のゲ
ートの電位即ち出力電圧Ｖｏｕｔとなる。

即ち、 Ｊ（１２／２ｋ）　　） ＃　２　（Ｖ　ｔｈＥ　−Ｖ　ｔｈＮ）　　−−−−−
−−−−−−＠が出力電圧Ｖｏｕｔを与える式となる。

この０式に上述の具体的数値を代入してみると、例えば
ｖｔｈ’Ｅを−０，８Ｖ、ＶｔｈＮを−１，６Ｖ　トす
れば、得うれる基準電圧Ｖｏｕｔは１．６ｖとなる。

このような本実施例の基準電源回路においては、まず、
基準電圧を発生させるためにディプリーション型のＭＯ
Ｓ　Ｆ　ＥＴを形成しないため、特にディプリーション
用の不純物の導入やマスク等は不要となり、その工程の
簡略化を図ることができる。

また、ノンドープ型ＰＭＯＳトランジスタの閾値電圧Ｖ
ｔｈＮは、温度等の変動に対して影響が小さく、さらに
そのばらつきが小さい、このため出力電圧Ｖｏｕｔは電
源電圧や温度の変動に対し安定な電圧を維持することが
できる。

また、ノンドープ型ＰＭＯＳトランジスタＭ３とエンハ
ンスメント型ＰＭＯＳトランジスタＭ４によって、上述
のようにその発生させる基準電圧を２倍である２　（Ｖ
ｔｈＥ−ＶｔｈＮ）にすることができるが、さらに、こ
のＰＭＯ５）ランジスタＭ３、Ｍ４によって、上記ＮＭ
ＯＳ）ランジスタＭ５やカレントミラーを構成するＮＭ
ＯＳ）ランジスタＭ７等をサチュレーシッン動作させる
ために十分なダイナミックレンジを得ることができ、従
って、一層安定した動作が可能となる。

第２の実施例 本発明の第２の実施例は、第２図に示すように、上述の
第１の実施例の基準′Ｅｉｔ源回路におけるＮＭＯＳト
ランジスタＭ５をＰＭＯＳトランジスタＭ２０とし、差
動トランジスタ対の出力側を変更したものであって、そ
の出力は電流出力とされるものである。なお、他の回路
構成要素については、第１図と同じ引用符号を用い、そ
の説明を省略する。

このような第２の実施例の基準電源回路においては、第
２図に示すように、特に差動トランジスタ対を構成する
ノンドープ型ＰＭＯ５）ランジスタＭ１のドレインと上
記ＰＭＯＳトランジスタＭ２０のゲートが接続されて、
そのドレイン側が出力端子となっている。このため、当
ｉＰＭＯＳトランジスタＭ２０はインバータとして機能
し、この出力端が低インピーダンスの電流源となり、例
えばＤＲＡＭの負荷等が出力側に接続する場合であって
も、有効に電流の注入が可能となる。

また、第１の実施例と同様に、同様にディブリーシラン
の工程が省略され、かつ安定した出力電圧Ｖｏｕｔ例え
ば２　（ＶｔｈＥ　　ＶｔｈＮ）を得ることができるこ
とは勿論である。

第３の実施例 本発明の第３の実施例の基準電源回路は、第３図に示す
ように、第１の実施例の基準電源回路において、ノンド
ープ型ＰＭＯＳトランジスタＭ３のゲートに所定の電圧
Ｖｉｎを入力する回路である。

なお、その他の部分については、第１の実施例と同様で
あり、その詳細な説明を省略する。

この第３の実施例においては、電ｔＡ電圧の変動や温度
変化等に対しても、入力電圧Ｖｉｎに対して、一定のレ
ベルシフトを行うことができ、例えばその出力電圧Ｖｏ
ｕｔは、 Ｖｏｕｔ　　＃Ｖｉｎ＋２　　（ＶｔｈＥ−ＶｔｈＮ）
とすることができる。

なお、上述の実施例においては、ソースフォロワアを構
成するＰＭＯＳトランジスタＭ３．Ｍ４を差動トランジ
スタ対に対して、入力側と出力側に各一段ずつ配設する
構成としたが、これに限定されずさらに多くのノンドー
プ型とエンハンスメント型のＰＭＯＳトランジスタを対
称的に配してＶｏｕｔを高電圧にすることもできる。

Ｈ０発明の効果 本発明の基準電源回路は、ノンドープ型とエンハンスメ
ント型の闇値電圧ｖｔｈの差を利用して出力電圧を形成
するため、特にディプリーション型素子の形成工程は不
要となり、製造工程の簡略化から生産性の向上や製造コ
ストの低減を実現することができる。そして、さらにノ
ンドープ型ＰＭＯＳトランジスタを用いることでも十分
に出力電圧を安定させることができ、電源電圧や温度の
変動が生した場合であっても、所定の基１！電圧を発生
させることができる。

【図面の簡単な説明】

第１図は本発明の基準電源回路の第１の実施例を説明す
るための回路図、第２図は本発明の基準電源回路の第２
の実施例を説明するための回路図、第３図は本発明の基
準電源回路の第３の実施例を説明するための回路図、第
４図は従来の基準電源回路の回路図である。 Ｍｌ・・・ノンドープ型ＰＭＯＳトランジスタＭ２・・
・エンハンスメント型ＰＭＯ５）ランジスタ Ｍ３・・・ノンドープ型ＰＭＯＳトランジスタＭ４・・
・エンハンスメント型ＰＭＯＳトランジスタ 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小胞　見回　　　　　　　　　田村榮− 第１図 坪日月の□１ト２のプｅ、亮仲ＩＪめ基準電２．ヤ回！
玲第２図 謁明の第３の＊析ン列の基準電県回浄 第３図 捷水骨１ 第４図

Claims (1)

1. 【特許請求の範囲】 所定電位がゲートに入力されソースに第１の定電流源が
   接続されたノンドープ型ＰＭＯＳトランジスタを有し、 そのノンドープ型ＰＭＯＳトランジスタのソースは、第
   ２の定電流源にソース共通接続された差動トランジスタ
   対を構成するトランジスタの一方のノンドープ型ＰＭＯ
   Ｓトランジスタのゲートに接続され、 その差動トランジスタ対を構成するトランジスタの他方
   のエンハンスメント型ＰＭＯＳトランジスタのドレイン
   は、ＮＭＯＳ若しくはＰＭＯＳトランジスタのゲートに
   接続され、そのＮＭＯＳ若しくはＰＭＯＳトランジスタ
   のソース若しくはドレインから出力電圧が取り出される
   と共に、そのＮＭＯＳ若しくはＰＭＯＳトランジスタの
   ソース若しくはドレインは、上記第１の定電流源と相関
   した第３の定電流源と接続するエンハンスメント型ＰＭ
   ＯＳトランジスタのゲートに接続され、 そのエンハンスメント型ＰＭＯＳトランジスタのソース
   は上記差動トランジスタ対を構成するトランジスタの他
   方のエンハンスメント型ＰＭＯＳトランジスタのゲート
   に接続されて帰還ループとされる基準電源回路。