WO2023190408A1 - 増幅回路 - Google Patents

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WO2023190408A1
WO2023190408A1 PCT/JP2023/012332 JP2023012332W WO2023190408A1 WO 2023190408 A1 WO2023190408 A1 WO 2023190408A1 JP 2023012332 W JP2023012332 W JP 2023012332W WO 2023190408 A1 WO2023190408 A1 WO 2023190408A1
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WO
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circuit
transistor
level shift
type
current
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PCT/JP2023/012332
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French (fr)
Inventor
翔太 香原
鉄男 大森
Original Assignee
ラピステクノロジー株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/42—Modifications of amplifiers to extend the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
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    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics

Definitions

  • the present invention relates to an amplifier circuit.
  • This application claims priority to Japanese Patent Application No. 2022-054390 filed on March 29, 2022, the entire contents of which are incorporated herein by reference.
  • Patent Document 1 discloses a differential amplifier using a folded cascode current mirror circuit.
  • the differential amplifier of Patent Document 1 consumes a large amount of current in order to operate with better frequency characteristics, and this large current consumption is caused by the output stage of the differential amplifier. On the other hand, if the current in the output stage of the differential amplifier is reduced, the current consumption will be reduced, but the reduction in the current consumption will also reduce the frequency characteristic band. What is needed is an amplifier circuit that can provide both high speed operation and low current consumption.
  • An object of the present invention is to provide an amplifier circuit that enables high-speed operation and low current consumption.
  • the amplifier circuit according to the first aspect of the present invention includes a first n-type input transistor and a second n-type input transistor connected to a first signal input and a second signal input, respectively, the first n-type input transistor and the second n-type input transistor.
  • a first differential amplifier stage including a first load circuit and a second load circuit connected to the transistors, respectively, and a first current source that causes current to flow through the first n-type input transistor and the second n-type input transistor; a first p-type input transistor and a second p-type input transistor connected to the first signal input and the second signal input, respectively; a third load circuit connected to the first p-type input transistor and the second p-type input transistor, respectively;
  • a differential amplifier circuit comprising: a fourth load circuit; and a second differential amplifier stage including a second current source that causes current to flow through the first p-type input transistor and the second p-type input transistor; a first path including a fifth load circuit, a first level shift circuit, and a sixth load circuit connected in series in the direction to the low potential line; connected in series in the direction from the high potential line to the low potential line; a second path including a seventh load circuit, a second level shift circuit, and an eighth load circuit, and a first level shift output and
  • a shift circuit is connected between a pre-buffer stage, the high potential line and the output, and includes a current input connected to the seventh load circuit and a current output connected to the eighth load circuit. and an n-type output transistor connected between the low potential line and the output and driven by a signal from the second level shift output.
  • an output stage including an output transistor; and a first transfer circuit connected to the current input of the first level shift circuit; a first transfer circuit configured to generate a mirror current of a current flowing through a first load circuit; and a second transfer circuit connected to the current input of the second level shift circuit,
  • the transfer circuit and the second load circuit are configured such that the second transfer circuit generates a mirror current of the current flowing through the second load circuit.
  • a third transfer circuit connected to a current output, the third transfer circuit and the third load circuit configured such that the third transfer circuit generates a mirror current of the current flowing through the third load circuit; and a fourth transmission circuit connected to the current output of the second level shift circuit, wherein the fourth transmission circuit and the fourth load circuit are connected to the current output of the second level shift circuit.
  • a fourth transfer circuit configured to generate a mirror current of the current flowing in the fourth load circuit, and the first level shift circuit is configured to connect the current input of the first level shift circuit and the current
  • the second level shift circuit includes a first n-type level shift transistor and a first p-type level shift transistor connected in parallel between the current input and the current output of the second level shift circuit.
  • the pre-buffer stage being connected to the gates of the first p-type level shift transistor and the second p-type level shift transistor; a first bias stage having a p-side bias output; and an n-side bias stage having an n-side bias output connected to the gates of the first n-type level shift transistor and the second n-type level shift transistor.
  • the amplifier circuit according to the second aspect of the present invention includes a first input transistor and a second input transistor connected to a first signal input and a second signal input, respectively, and a first input transistor and a second input transistor connected to the first input transistor and the second input transistor, respectively.
  • the differential amplifier circuit comprising: a first load circuit and a second load circuit; Each of the input transistors has a first conductivity type, and the current source is connected between the first input transistor and the second input transistor and a first potential line, and the first load circuit and the second
  • the load circuit includes a differential amplifier circuit connected to a second potential line different from the first potential line, and a first transmission circuit connected to the second potential line, the first transmission circuit and the first transmission circuit connected to the second potential line.
  • the first load circuit includes a first transfer circuit configured such that the first transfer circuit generates a mirror current of a current flowing through the first load circuit, and a second transfer circuit connected to the second potential line.
  • the second transfer circuit and the second load circuit are configured such that the second transfer circuit generates a mirror current of the current flowing through the second load circuit; a first path including a fifth load circuit, a first level shift circuit, and a sixth load circuit connected in series in the direction from the second potential line to the first potential line;
  • a pre-buffer including a second path including a seventh load circuit, a second level shift circuit, and an eighth load circuit connected in series in the direction to the potential line, and a first level shift output and a second level shift output.
  • the first transfer circuit and the first level shift output are connected to a first connection node between the fifth load circuit and the first level shift circuit, and the second level shift output is connected to the first connection node between the fifth load circuit and the first level shift circuit.
  • the second transfer circuit is connected between a first level shift circuit and a second connection node of the sixth load circuit, and the second transfer circuit is connected to a third connection node of the seventh load circuit and the second level shift circuit.
  • the second level shift circuit includes a first n-type level shift transistor and a first p-type level shift transistor connected in parallel between the second level shift circuit and the eighth load circuit.
  • the pre-buffer stage includes a second n-type level shift transistor and a second p-type level shift transistor connected in parallel between the fourth connection node between the first p-type level shift transistor and the third connection node; a first bias stage having a first bias output connected to the gates of the transistor and the second p-type level shift transistor; and a second bias stage connected to the gates of the first n-type level shift transistor and the second n-type level shift transistor. a second bias stage having a bias output.
  • FIG. 1 is a drawing showing the configuration of an amplifier circuit according to this embodiment.
  • FIG. 2 is a diagram showing an example of circuit connections applicable to the differential amplifier circuit shown in FIG. 1.
  • FIG. 3 is a diagram showing an example of circuit connections applicable to the differential amplifier circuit shown in FIG. 1.
  • FIG. 4 is a circuit diagram showing an example of a bias stage for the first level shift circuit and the second level shift circuit of the prebuffer stage shown in FIG. 1.
  • FIG. 5 is a circuit diagram showing an all-transistor level amplifier circuit as an example of the amplifier circuit shown in FIGS. 1 and 2.
  • FIG. 6 is a circuit diagram showing an all-transistor level amplifier circuit as an example of the amplifier circuit shown in FIGS. 1 and 3.
  • FIG. FIG. 1 is a drawing showing the configuration of an amplifier circuit according to this embodiment.
  • FIG. 2 is a diagram showing an example of circuit connections applicable to the differential amplifier circuit shown in FIG. 1.
  • FIG. 3 is a diagram showing an example of circuit connections applicable to the differential amplifier circuit shown in
  • FIG. 7 is a circuit diagram of a folded cascode rail-to-rail operational amplifier, which is different from the amplifier circuits shown in FIGS. 5 and 6.
  • FIG. 8 is a circuit diagram of a rail-to-rail operational transconductance amplifier that is different from the amplifier circuits shown in FIGS. 5 and 6.
  • FIG. 9 is a graph showing the frequency characteristics of the open loop gain of the amplifier circuit of FIG. 5, the amplifier circuit of FIG. 7, and the amplifier circuit of FIG. 8.
  • FIG. 10 is a graph showing response waveforms to the step input S IN in the amplifier circuit of FIG. 5, the amplifier circuit of FIG. 7, and the amplifier circuit of FIG. 8.
  • FIG. 11 is a graph showing current consumption of the amplifier circuit of FIG. 5, the amplifier circuit of FIG. 7, and the amplifier circuit of FIG. 8.
  • FIG. 12 is a graph showing the frequency characteristics of the open loop gain of the amplifier circuit of FIG. 5 and the amplifier circuit of FIG. 6.
  • FIG. 13 is a circuit diagram of an amplifier circuit having a differential amplifier stage including a pair of n-type input transistors according to the present embodiment.
  • FIG. 14 is a circuit diagram of an amplifier circuit having a differential amplifier stage including a pair of p-type input transistors, according to an embodiment of the invention.
  • FIG. 1 is a drawing showing the configuration of an amplifier circuit according to this embodiment.
  • a field effect transistor has a p-type or n-type conductivity type.
  • a field effect transistor has four terminals: a source, a drain, a gate, and a body (substrate or well).
  • the body terminal of the p-type transistor is connected to the high potential line Vdd
  • the body terminal of the n-type transistor is connected to the low potential line Vss.
  • description of the body terminal of the transistor symbol will be omitted in each circuit diagram.
  • the amplifier circuit 11 will be schematically explained with reference to FIG. This general description is followed by a transistor level description.
  • the amplifier circuit 11 includes a differential amplifier circuit 13, a pre-buffer stage 15, an output stage 17, and a transfer circuit 19 (a plurality of transfer circuits 19a, 19b and/or a plurality of transfer circuits 19c, 19d).
  • the differential amplifier circuit 13 is a rail-to-rail amplifier circuit, the present embodiment is not limited to this.
  • the rail-to-rail differential amplifier circuit 13 is connected to an input 21, specifically a first signal input 21a and a second signal input 21b.
  • the signals from the first signal input 21a and the second signal input 21b may have an amplitude between the high potential line Vdd and the low potential line Vss.
  • the pre-buffer stage 15 includes a first path 25 and a second path 27.
  • the first path 25 includes a fifth load circuit 25a as a high-potential load LDH, a first level shift circuit 31, and a sixth load circuit 25c as a low-potential load LDL.
  • the fifth load circuit 25a, the first level shift circuit 31, and the sixth load circuit 25c are connected in series in the direction from the high potential line Vdd to the low potential line Vss.
  • the second path 27 includes a seventh load circuit 27a as a high potential side load LDH, a second level shift circuit 33, and an eighth load circuit 27c as a low potential side load LDL.
  • the seventh load circuit 27a, the second level shift circuit 33, and the eighth load circuit 27c are connected in series in the direction from the high potential line Vdd to the low potential line Vss.
  • the pre-buffer stage 15 has a first level shift output 29a and a second level shift output 29b.
  • the first level shift circuit 31 has a current input 31a connected to the fifth load circuit 25a and the first level shift output 29a, and a current output 31b connected to the sixth load circuit 25c and the second level shift output 29b. include.
  • the first level shift circuit 31 adjusts the voltage levels of the first level shift output 29a and the second level shift output 29b.
  • the second level shift circuit 33 includes a current input 33a connected to the seventh load circuit 27a and a current output 33b connected to the eighth load circuit 27c.
  • the second level shift circuit 33 is configured in the same manner as the first level shift circuit 31.
  • the first level shift circuit 31 includes p-type and n-type level shift transistors connected in parallel between a current input 31a and a current output 31b.
  • the second level shift circuit 33 includes p-type and n-type level shift transistors connected in parallel between a current input 33a and a current output 33b.
  • Each p-type level shift transistor of the first level shift circuit 31 and the second level shift circuit 33 receives the same gate bias.
  • each of the n-type level shift transistors of the first level shift circuit 31 and the second level shift circuit 33 receives the same gate bias.
  • the output stage 17 includes an output 35, a p-type output transistor 37p, and an n-type output transistor 37n.
  • the p-type output transistor 37p is connected between the high potential line Vdd and the output 35, and is driven by a signal from the first level shift output 29a.
  • the n-type output transistor 37n is connected between the low potential line Vss and the output 35, and is driven by a signal from the second level shift output 29b.
  • the differential amplifier circuit 13 has at least one differential amplifier stage, for example, in the amplifier circuit 11 of FIG. 1, a first differential amplifier stage 41 and a second differential amplifier stage 43.
  • Each of the first differential amplification stage 41 and the second differential amplification stage 43 is connected to a plurality of input transistors (for example, a pair of input transistors), a current source connected to the source of these input transistors, and a drain. Including each load.
  • the gates of each of the input transistors are connected to a first signal input 21a and a second signal input 21b.
  • the input transistor in one of the first differential amplification stage 41 and the second differential amplification stage 43 has the first conductivity type, and the input transistor in the other of the first differential amplification stage 41 and the second differential amplification stage 43 has a second conductivity type different from the first conductivity type.
  • the first transfer circuit 19a is connected to the current input 31a of the first level shift circuit 31.
  • the first transfer circuit 19a is configured to generate a mirror current of the current flowing through a load circuit (for example, a first load circuit) connected to one of a pair of input transistors in the first differential amplification stage 41.
  • the second transfer circuit 19b is connected to the current input 33a of the second level shift circuit 33.
  • the second transfer circuit 19b is configured to generate a mirror current of the current flowing through a load circuit (for example, a second load circuit) connected to the other of the pair of input transistors in the first differential amplification stage 41.
  • the third transmission circuit 19c is connected to the current output 31b of the first level shift circuit 31.
  • the third transmission circuit 19c is configured to generate a mirror current of the current flowing through a load circuit (for example, a third load circuit) connected to one of the pair of input transistors in the second differential amplification stage 43.
  • the fourth transfer circuit 19d is connected to the current output 33b of the second level shift circuit 33.
  • the fourth transfer circuit 19d is configured to generate a mirror current of the current flowing through a load circuit (for example, a fourth load circuit) connected to the other of the pair of input transistors in the second differential amplification stage 43.
  • the pre-buffer stage 15 includes a first bias stage 45 and a second bias stage 47.
  • the first bias stage 45 applies a p-side bias voltage to each of the p-type level shift transistors in the first level shift circuit 31 and the second level shift circuit 33 for adjusting the voltage level of the gate of the p-type output transistor 37p. Serve at the gate.
  • the second bias stage 47 applies an n-side bias voltage to each n-type level shift transistor in the first level shift circuit 31 and the second level shift circuit 33 for adjusting the voltage level of the gate of the n-type output transistor 37n. Serve at the gate.
  • the source of the p-type level shift transistor of the first level shift circuit 31 is connected to the current input 31a and the first level shift output 29a, and the first level shift circuit 31 has the source of the p-type output transistor 37p connected to the current input 31a and the first level shift output 29a.
  • Gate voltage level can be defined.
  • the source of the n-type level shift transistor of the first level shift circuit 31 is connected to the current output 31b, so that the first level shift circuit 31 can define the voltage level of the gate of the n-type output transistor 37n.
  • the second level shift circuit 33 is configured in the same manner as the first level shift circuit 31.
  • a differential amplifier circuit 13 includes a first differential amplifier stage 41 and a second differential amplifier stage 43 configured to be able to receive rail-to-rail input.
  • the first differential amplification stage 41 and the second differential amplification stage 43 receive a pair of signals from the first signal input 21a and the second signal input 21b.
  • the pre-buffer stage 15 can control the operating point (gate voltage level) of the output transistors (37p, 37n) of the output stage 17, thereby contributing to low current consumption of the amplifier circuit 11.
  • the voltage of the current input 31a (source of the p-type level shift transistor) of the first level shift circuit 31 is equal to the threshold voltage of the p-type level shift transistor based on the voltage from the first bias stage 45.
  • the voltage of the current output 31b (the source of the n-type level shift transistor) of the first level shift circuit 31 is in a high voltage area, and the voltage of the current output 31b (the source of the n-type level shift transistor) of the first level shift circuit 31 is the same as that of the n-type level shift transistor based on the voltage from the second bias stage 47. It is located in an area where the voltage is as low as the threshold voltage. Therefore, the pre-buffer stage 15 can reduce the current flowing to the output stage 17.
  • the current input 31a of the first level shift circuit 31 receives a mirror current of the current flowing to the first load circuit of the first differential amplifier stage 41 from the first transfer circuit 19a.
  • the current output 31b of the first level shift circuit 31 provides a mirror current of the current flowing through the third load circuit of the second differential amplifier stage 43 to the thirteenth transfer circuit 19c.
  • the current input 33a of the second level shift circuit 33 receives a mirror current of the current flowing to the second load circuit of the first differential amplifier stage 41 from the second transfer circuit 19b.
  • the current output 33b of the second level shift circuit 33 provides a mirror current of the current flowing through the fourth load circuit of the second differential amplifier stage 43 to the fourth transfer circuit 19d.
  • the first load circuit and the third load circuit flow current responsive to the signal on the first signal input 21a.
  • the first path 25 is responsive to a current that varies depending on the current in the first load circuit and the current in the third load circuit.
  • the third load circuit and the fourth load circuit flow currents responsive to the signal on the second signal input 21b.
  • the second path 27 is responsive to a current that varies depending on the currents of the second load circuit and the fourth load circuit. Therefore, the pre-buffer stage 15 amplifies the signal from the differential amplifier circuit 13.
  • the high potential side load LDH (coupling of the fifth load circuit 25a and the seventh load circuit 27a) is a mirror current of the current in the second path 27 (current flowing in the seventh load circuit 27a).
  • a current mirror circuit that causes the current to flow through the first path 25 (fifth load circuit 25a) can be included.
  • the low potential side load LDL (coupling of the sixth load circuit 25c and the eighth load circuit 27c) transfers the mirror current of the current of the second path 27 (current flowing to the eighth load circuit 27c) to the first path 25 (the connection of the sixth load circuit 25c and the eighth load circuit 27c). 6 load circuit 25c) may be included.
  • a current mirror circuit can be applied to the load circuit (high potential side load LDH and/or low potential side load LDL) of the prebuffer stage 15.
  • the current mirror circuit connected to the high potential line Vdd causes a mirror current of the current flowing through the seventh load circuit 27a to flow through the fifth load circuit 25a, and the current mirror circuit connected to the low potential line Vss. makes a mirror current of the current flowing through the eighth load circuit 27c flow through the sixth load circuit 25c.
  • a rail-to-rail differential amplifier circuit 13a is shown.
  • the first differential amplification stage 41 includes a first n-type input transistor 51a, a second n-type input transistor 51b, a first load circuit 53a, a second load circuit 53b, and a first current source 55.
  • the gates of the first n-type input transistor 51a and the second n-type input transistor 51b are connected to the first signal input 21a and the second signal input 21b, respectively.
  • the first load circuit 53a and the second load circuit 53b connect the first n-type input transistor 51a and the second n-type input transistor 51b so that currents flow to the first n-type input transistor 51a and the second n-type input transistor 51b, respectively. connected to the drain.
  • the first current source 55 causes a current to flow through the first n-type input transistor 51a and the second n-type input transistor 51b.
  • the first load circuit 53a and the first n-type input transistor 51a are connected in series in the direction from the high potential line Vdd to the low potential line Vss. Further, the second load circuit 53b and the second n-type input transistor 51b are connected in series in the direction from the high potential line Vdd to the low potential line Vss.
  • the first current source 55 is connected to the sources of the first n-type input transistor 51a and the second n-type input transistor 51b.
  • the second differential amplification stage 43 includes a first p-type input transistor 61a, a second p-type input transistor 61b, a third load circuit 63a, a fourth load circuit 63b, and a second current source 65.
  • the gates of the first p-type input transistor 61a and the second p-type input transistor 61b are connected to the first signal input 21a and the second signal input 21b, respectively.
  • the third load circuit 63a and the fourth load circuit 63b connect the first p-type input transistor 61a and the second p-type input transistor 61b so that currents flow to the first p-type input transistor 61a and the second p-type input transistor 61b, respectively. connected to the drain.
  • the first current source 65 causes a current to flow through the first p-type input transistor 61a and the second p-type input transistor 61b.
  • the third load circuit 63a and the first p-type input transistor 61a are connected in series in the direction from the low potential line Vss to the high potential line Vdd. Further, the fourth load circuit 63b and the second p-type input transistor 61b are connected in series in the direction from the low potential line Vss to the high potential line Vdd.
  • the second current source 65 is connected to the sources of the first p-type input transistor 61a and the second p-type input transistor 61b.
  • FIG. 3 a rail-to-rail differential amplifier circuit 13b is shown.
  • circuit elements having the same or similar functions as the circuit elements in FIG. 2 are given the same reference numerals, and repeated explanations will be omitted.
  • the differential amplifier circuit 13b further includes a first feedback circuit 57, a second feedback circuit 59, a third feedback circuit 67, and a fourth feedback circuit 69.
  • the first feedback circuit 57 is configured to generate a first mirror current of the current flowing through the first load circuit 53a and to provide the first mirror current to the fourth load circuit 63b.
  • the second feedback circuit 59 is configured to generate a second mirror current of the current flowing through the second load circuit 53b and to provide the second mirror current to the third load circuit 63a.
  • the third feedback circuit 67 is configured to generate a third mirror current of the current flowing through the third load circuit 63a and to receive the third mirror current from the second load circuit 53b.
  • the fourth feedback circuit 69 is configured to generate a fourth mirror current of the current flowing through the fourth load circuit 63b and to receive the fourth mirror current from the first load circuit 53a.
  • the first differential amplifier stage 41 and the second differential amplifier stage 43 give feedback to each other via the feedback circuit (57, 59, 67, 69). Operate. Both or one feedback reduces the influence of variations in transistor characteristics on circuit characteristics.
  • FIG. 4 is a circuit diagram showing an example of a bias stage for the first level shift circuit and the second level shift circuit.
  • the pre-buffer stage 15 includes a first bias stage 45 and a second bias stage 47.
  • the first bias stage 45 includes a current source 45a connected between a low potential line Vss and a p-side bias output 45bs, and a plurality of current sources connected in series between a high potential line Vdd and a p-side bias output 45bs. It has a diode 45b.
  • Each of the diodes 45b includes a p-type transistor having a gate and a drain connected to each other.
  • the p-side bias output 45bs is connected to the gate of each p-type level shift transistor of the first level shift circuit 31 and the second level shift circuit 33.
  • the second bias stage 47 includes a current source 47a connected between a high potential line Vdd and an n-side bias output 47bs, and a plurality of current sources connected in series between a low potential line Vss and an n-side bias output 47bs. It has a diode 47b. Each of the diodes 47b includes an n-type transistor having a gate and a drain connected to each other. The n-side bias output 47bs is connected to the gates of the n-type level shift transistors of the first level shift circuit 31 and the second level shift circuit 33, respectively.
  • the p-side bias output 45bs of the first bias stage 45 is the product of the threshold value Vtp of the p-type transistor (45b) and the number of p-type transistors (45b) (for example, n).
  • a voltage approximately equivalent to a lower voltage (Vdd-n ⁇ Vtp) with respect to the high potential line Vdd is provided by a voltage (n ⁇ Vtp) of the voltage (n ⁇ Vtp).
  • the second bias stage 47 applies a voltage (m ⁇ Vtn) corresponding to the product of the threshold value Vtn of the n-type transistor (47b) and the number (for example, m) of the n-type transistors (47b) to the low potential line.
  • a voltage approximately equivalent to a high voltage (Vss+m ⁇ Vtn) based on the potential is provided.
  • the potential of the current input 31a of the first level shift circuit 31 of the first path 25 is higher than the bias voltage of the first bias stage 45 (for example, Vdd-2 ⁇ Vtp) by approximately the threshold value Vtp. voltage
  • the potential of the current output of the second level shift circuit 33 of the first path 25 is a voltage lower than the bias voltage of the second bias stage 47 (for example, Vss+2 ⁇ Vtn) by approximately the threshold value Vtn. It is in the area of
  • the first bias stage 45 provides the gate voltage level of the p-type output transistor 37p with a voltage in a region slightly lower than the voltage of the threshold voltage Vtp of the p-type output transistor 37p.
  • the second bias stage 47 provides the gate voltage level of the n-type output transistor 37n with a voltage within a region slightly higher than the voltage of the threshold value Vtn of the n-type output transistor 37n.
  • FIG. 5 shows an all-transistor level circuit diagram of the amplifier circuit 11a as an example of the amplifier circuit shown in FIG.
  • the first differential amplifier stage 41 can include a first n-type input transistor MN1 and a second n-type input transistor MN0.
  • the gates of the first n-type input transistor MN1 and the second n-type input transistor MN0 are connected to the first signal input 21a and the second signal input 21b, respectively.
  • the sources of the first n-type input transistor MN1 and the second n-type input transistor MN0 are connected to the first current source 55.
  • the first differential amplification stage 41 includes a p-type load transistor MP3 as a first load circuit 53a, and a p-type load transistor MP2 as a second load circuit 53b.
  • Each of p-type load transistor MP3 and p-type load transistor MP2 forms a diode connection in which the gate and drain are connected.
  • the p-type load transistor MP3 is connected between the high potential line Vdd and the drain of the first n-type input transistor MN1
  • the p-type load transistor MP2 is connected between the high potential line Vdd and the drain of the second n-type input transistor MN0. connected to.
  • the second differential amplification stage 43 includes a first p-type input transistor MP0 and a second p-type input transistor MP1, and the gates of the first p-type input transistor MP0 and the second p-type input transistor MP1 are connected to the first signal input 21a and the second p-type input transistor MP1, respectively. It is connected to the second signal input 21b.
  • the sources of the first p-type input transistor MP0 and the second p-type input transistor MP1 are connected to the second current source 65.
  • the second differential amplification stage 43 includes an n-type load transistor MN2 as a third load circuit 63a and an n-type load transistor MN3 as a fourth load circuit 63b.
  • Each of the n-type load transistor MN2 and the n-type load transistor MN3 forms a diode connection in which the gate and drain are connected.
  • the n-type load transistor MN2 is connected between the low potential line Vss and the drain of the first p-type input transistor MP0, and the n-type load transistor MN3 is connected between the low potential line Vss and the drain of the second p-type input transistor MP1. connected to.
  • the first path 25 includes a p-type transistor MP11 as a fifth load circuit 25a, a first level shift circuit 31, and an n-type transistor MN11 as a sixth load circuit 25c.
  • the drain of the p-type transistor MP11 is connected to the current input 31a of the first level shift circuit 31, and the drain of the n-type transistor MN11 is connected to the current output 31b of the first level shift circuit 31.
  • the second path 27 includes a p-type transistor MP10 as a seventh load circuit 27a, a second level shift circuit 33, and an n-type transistor MN10 as an eighth load circuit 27c.
  • the drain of the p-type transistor MP10 is connected to the current input 33a of the second level shift circuit 33, and the drain of the n-type transistor MN10 is connected to the current output 33b of the second level shift circuit 33.
  • the first level shift circuit 31 has a p-type transistor MP31 and an n-type transistor MN31 connected in parallel between a current input 31a and a current output 31b.
  • Current input 31a is connected to the source of p-type transistor MP31 and the drain of n-type transistor MN31.
  • Current output 31b is connected to the drain of p-type transistor MP31 and the source of n-type transistor MN31.
  • the second level shift circuit 33 includes a p-type transistor MP33 and an n-type transistor MN33 connected in parallel between a current input 33a and a current output 33b.
  • Current input 33a is connected to the source of p-type transistor MP33 and the drain of n-type transistor MN33.
  • Current output 33b is connected to the drain of p-type transistor MP33 and the source of n-type transistor MN33.
  • the first transfer circuit 19a includes a p-type transistor MP4 connected to the current input 31a of the first level shift circuit 31, and the p-type transistor MP4 and the p-type load transistor MP3 constitute a current mirror circuit.
  • the second transfer circuit 19b includes a p-type transistor MP5 connected to the current input 33a of the second level shift circuit 33, and the p-type transistor MP5 and the p-type load transistor MP2 constitute a current mirror circuit.
  • the third transfer circuit 19c includes an n-type transistor MN5 connected to the current output 31b of the first level shift circuit 31, and the n-type transistor MN5 and the n-type load transistor MN2 constitute a current mirror circuit.
  • the fourth transfer circuit 19d includes an n-type transistor MN4 connected to the current output 33b of the second level shift circuit 33, and the n-type transistor MN4 and the n-type load transistor MN3 constitute a current mirror circuit.
  • FIG. 6 shows an all-transistor level circuit diagram of the amplifier circuit 11b as an example of the amplifier circuit shown in FIG.
  • transistors and current sources that have the same or similar connections as the transistors and current sources in FIG. 6
  • the differential amplifier circuit 13b further includes a first feedback circuit 57, a second feedback circuit 59, a third feedback circuit 67, and a fourth feedback circuit 69.
  • the first feedback circuit 57 includes a p-type transistor MP41 that generates a first mirror current of the current flowing through the p-type load transistor MP3 of the first load circuit 53a, and also transfers the first mirror current to the n-type transistor MP3 of the fourth load circuit 63b.
  • the second feedback circuit 59 includes a p-type transistor MP40 that generates a second mirror current of the current flowing through the p-type load transistor MP2 of the second load circuit 53b, and also transmits the second mirror current to the n-type transistor MP2 of the third load circuit 63a.
  • the third feedback circuit 67 includes an n-type transistor MN40 that generates a third mirror current of the current flowing through the n-type load transistor MN2 of the third load circuit 63a, and also transmits the third mirror current to the p-type load transistor MN2 of the second load circuit 53b.
  • the fourth feedback circuit 69 includes an n-type transistor MN41 that generates a fourth mirror current of the current flowing through the n-type load transistor MN3 of the fourth load circuit 63b, and also transmits the fourth mirror current to the p-type load transistor MN3 of the first load circuit 53a.
  • the first differential amplifier stage 41 and the second differential amplifier stage 43 operate by giving feedback to each other via feedback circuits (57, 59, 67, 69).
  • the first transfer circuit 19a and the second transfer circuit 19b are connected to an intermediate node of the pre-buffer stage 15, specifically, a current input 31a of the first level shift circuit 31 and a current input 33a of the second level shift circuit 33, respectively.
  • the third transfer circuit 19c and the fourth transfer circuit 19d are respectively an intermediate node of the pre-buffer stage 15, specifically, a current output 31b of the first level shift circuit 31 and a current output of the second level shift circuit 33. 33b.
  • FIG. 7 shows a circuit diagram of a folded cascode rail-to-rail operational amplifier, which is different from the amplifier circuits shown in FIGS. 5 and 6.
  • the input stage 71 includes a pair of input transistors (MN0, MN1) connected to a current source (55), and a current source (55). (65) including a pair of input transistors (MP0, MP1) connected to (65).
  • the input transistor (MN1) and the input transistor (MP0) are connected to the first signal input 21a, and the input transistor (MN0) and the input transistor (MP1) are connected to the second signal input 21b.
  • the pre-buffer stage 73 includes a cascode current mirror circuit 73a on the high potential side, a level shift circuit 73b, and a cascode current mirror circuit 73c on the low potential side.
  • the cascode current mirror circuits 73c on the high potential side are connected in order from the high potential line Vdd to the low potential line Vss.
  • Cascode current mirror circuit 73a includes p-type transistors MP10, MP11, MP12, and MP13
  • cascode current mirror circuit 73c includes n-type transistors MN10, MN11, MN12, and MN13.
  • Level shift circuit 73b includes p-type and n-type transistors (MP14 and MN14, and MP15 and MN15) connected in parallel in each of the two paths.
  • the input transistors (MN0, MN1) of the input stage 71 are folded back and connected to respective intermediate nodes in the cascode current mirror circuit 73a on the high potential side. Further, the input transistors (MP0, MP1) are folded back and connected to respective intermediate nodes in the cascode current mirror circuit 73c on the low potential side.
  • the gates of the output transistor MP30 and the output transistor MN30 of the output stage 75 are connected to the current input and current output of the level shift circuit on the output side path of the cascode current mirror circuit of the pre-buffer stage 73, respectively.
  • FIG. 8 shows a circuit diagram of a rail-to-rail operational transconductance amplifier that is different from the amplifier circuits of FIGS. 5 and 6.
  • the differential amplifier stage 77 has a first differential transconductance amplifier in order to receive the rail-to-rail input. It has a pair of p-type input transistors (MP0, MP1) for the amplification stage and a pair of n-type input transistors (MN0, MN1) for the second differential amplification stage. P-type input transistors (MP0, MP1) are connected to respective n-type load transistors MN2 and MN3, and n-type input transistors (MN0, MN1) are connected to respective p-type load transistors MP2 and MP3.
  • the differential amplification stage 77 is connected to a pre-buffer stage 79.
  • Pre-buffer stage 79 does not include a level shift circuit.
  • the pre-buffer stage 79 includes a first amplification stage 79a and a second amplification stage 79b that amplify the differential voltage signals from the first differential amplification stage and the second differential amplification stage, respectively.
  • the first amplification stage 79a includes n-type transistors MN4 and MN5 that receive respective voltage signals from the first differential amplification stage, and current mirror circuits (MP10 and MP11) connected to the n-type transistors MN4 and MN5. .
  • the second amplification stage 79b includes p-type transistors MP4 and MP5 that receive respective voltage signals from the second differential amplification stage, and current mirror circuits (MN10 and MN11) connected to the p-type transistors MP4 and MP5. including.
  • the first amplification stage 79a and the second amplification stage 79b convert the input differential voltage signal into a unipolar voltage signal and drive the p-type output transistor (MP30) and n-type output transistor (MN30) of the output stage 75, respectively. do.
  • FIG. 9 is a graph showing the frequency characteristics (GB11a, GB70a, GB70b) of the open loop gains of the amplifier circuit 11a, the amplifier circuit 70a, and the amplifier circuit 70b.
  • the bandwidth (GB11a) of the amplifier circuit 11a is wider than the bandwidth (GB70a) of the amplifier circuit 70a.
  • the DC characteristics of the amplifier circuit 11a are comparable to those of the amplifier circuit 70b.
  • FIG. 10 is a graph showing response waveforms (TR11a, TR70a, TR70b) to the step input S IN in the amplifier circuit 11a, the amplifier circuit 70a, and the amplifier circuit 70b.
  • the response waveform TR11a of the amplifier circuit 11a changes more quickly than the response waveform TR70a of the amplifier circuit 70a.
  • the settling time of the amplifier circuit 11a is about half the settling time of the amplifier circuit 70a.
  • FIG. 11 is a graph showing the current consumption (PW11a, PW170a, PW70b) of the amplifier circuit 11a, the amplifier circuit 70a, and the amplifier circuit 70b.
  • the current consumption (PW11a) of the amplifier circuit 11a is significantly lower than the current consumption (PW70b) of the amplifier circuit 70b. Further, the current consumption (PW11a) of the amplifier circuit 11a is lower than the current consumption (PW70a) of the amplifier circuit 70a.
  • the amplifier circuit 70a and the amplifier circuit 70b cannot achieve both operating speed and current consumption. Operating speed can be improved by increasing current consumption.
  • FIG. 12 is a graph showing the frequency characteristics (GB11a, GB11b) of the open loop gain of the amplifier circuit 11a and the amplifier circuit 11b.
  • the bandwidth (GB11b) of the amplifier circuit 11b is wider than the bandwidth (GB11a) of the amplifier circuit 11a. Since the amplifier circuit 11b uses a feedback circuit to cause the current flowing through the active load of one differential amplifier stage to flow through the active load of the other differential amplifier stage, the feedback circuit improves the operating speed.
  • the cutoff frequency of the amplifier circuit 11b is higher than the cutoff frequency of the amplifier circuit 11a.
  • the current flowing through the active load of one differential amplification stage is caused to flow through the active load of the other differential amplification stage.
  • This mutual feedback can counter manufacturing variations in transistors and improve circuit characteristics.
  • the amplifier circuit 11 includes an amplifier circuit 11c including a differential amplifier circuit 13c including a pair of n-type input transistors (MN0, MN1), and a differential amplifier circuit 11c including a differential amplifier circuit 13c including a pair of p-type input transistors (MP0, MP1).
  • An amplifier circuit 11d including a dynamic amplifier circuit 13d can be applied.
  • FIG. 13 is a circuit diagram showing an amplifier circuit 11c including a differential amplifier circuit 13c having a pair of n-type input transistors (MN0, MN1).
  • FIG. 14 is a circuit diagram showing an amplifier circuit 11d including a differential amplifier circuit 13d having a pair of p-type input transistors (MP0, MP1).
  • the amplifier circuits 11c and 11d include a differential amplifier circuit 13 (13c or 13d), a pre-buffer stage 15, an output stage 17, and a transfer circuit 19.
  • the amplifier circuit 11c includes a differential amplifier circuit 13c, a pre-buffer stage 15, an output stage 17, and a transmission circuit 19 (19a, 19b).
  • the differential amplifier circuit 13c includes a first input transistor (MN1) 51a and a second input transistor (MN0) 51b, and the gates of the first input transistor (MN1) 51a and the second input transistor (MN0) 51b are, respectively, It is connected to a first signal input 21a and a second signal input 21b.
  • the differential amplifier circuit 13c also includes a first load circuit 53a (transistor MP3) and a second load circuit 53b (transistor MP2). Furthermore, the differential amplifier circuit 13c includes a current source 55 that causes a current to flow through the first input transistor (MN1) 51a and the second input transistor (MN0) 51b.
  • the first input transistor (MN1) 51a and the second input transistor (MN0) 51b have n-type.
  • the current source 55 is connected between the sources of the first input transistor (MN1) 51a and the second input transistor (MN0) 51b and the first potential line (Vss).
  • the first transfer circuit 19a is connected to the second potential line (Vdd), and the first transfer circuit 19a and the first load circuit 53a provide a mirror current of the current flowing in the first transfer circuit 19a to the first load circuit 53a. configured to do so.
  • the second transmission circuit 19b is connected to the second potential line (Vdd), and the second transmission circuit 19b and the second load circuit 53b provide a mirror current of the current flowing from the second transmission circuit 19b to the second load circuit 53b. configured to do so.
  • the pre-buffer stage 15 includes a first path 25 and a second path 27, as well as a first level shift output 29a and a second level shift output 29b.
  • the first path 25 includes a fifth load circuit 25a (p-type transistor MP11), a first level shift circuit 31, and a fifth load circuit 25a (p-type transistor MP11) connected in series in the direction from the second potential line (Vdd) to the first potential line (Vss).
  • a sixth load circuit 25c (n-type transistor MN11) is included.
  • the second path 27 includes a seventh load circuit 27a (p-type transistor MP10), a second level shift circuit 33, and a seventh load circuit 27a (p-type transistor MP10) connected in series in the direction from the second potential line (Vdd) to the first potential line (Vss). It includes an eighth load circuit 27c (n-type transistor MN10).
  • the first level shift circuit 31 includes a first n-type level shift transistor (MN31) and a first p-type level shift transistor (MP31) connected in parallel.
  • the drain of the first n-type level shift transistor (MN31) and the source of the first p-type level shift transistor (MP31) are connected to the first connection node (31a).
  • the drain of the type level shift transistor (MP31) is connected to the second connection node (31b).
  • the second level shift circuit 33 includes a second n-type level shift transistor (MN33) and a second p-type level shift transistor (MP33) connected in parallel.
  • the drain of the second n-type level shift transistor (MN33) and the source of the second p-type level shift transistor (MP33) are connected to the third connection node (33a), and the source of the second n-type level shift transistor (MN33) and the second The drain of the type level shift transistor (MP33) is connected to the fourth connection node (33b).
  • the first transfer circuit 19a and the first level shift output 29a are connected to the first connection node (31a), and the second level shift output 29b is connected to the second connection node (31b).
  • the second transmission circuit 19b is connected to the third connection node (33a).
  • the output stage 17 includes a first output transistor (37p) and a second output transistor (37n).
  • the first output transistor (37p) is connected between the second potential line (Vdd) and the output 35 and is driven by a signal from the first level shift output 29a.
  • the second output transistor (37n) is connected between the first potential line (Vss) and the output 35 and is driven by a signal from the second level shift output 29b.
  • the first bias stage 45 provides a bias voltage for level shifting to the gates of the first p-type level shift transistor (MP31) and the second p-type level shift transistor (MP33).
  • the second bias stage 47 provides a bias voltage for level shifting to the gates of the first n-type level shift transistor (MN31) and the second n-type level shift transistor (MN33).
  • the amplifier circuit 11d includes a differential amplifier circuit 13d, a pre-buffer stage 15, an output stage 17, and a transfer circuit 19 (19c, 19d).
  • the differential amplifier circuit 13d includes a first input transistor (MP0) 61a and a second input transistor (MP1) 61b, and the gates of the first input transistor (MP0) 61a and the second input transistor (MP1) 61b are, respectively, It is connected to a first signal input 21a and a second signal input 21b.
  • the differential amplifier circuit 13d also includes a third load circuit (n-type load transistor MN2) 63a and a fourth load circuit connected to the drains of the first input transistor (MP0) 61a and the second input transistor (MP1) 61b, respectively. (n-type load transistor MN3) 63b.
  • the differential amplifier circuit 13d includes a current source 65 that causes a current to flow through the first input transistor (MP0) 61a and the second input transistor (MP1) 61b.
  • the first input transistor (MP0) 61a and the second input transistor (MP1) 61b have p-type.
  • the current source 65 is connected between the sources of the first input transistor (MP0) 61a and the second input transistor (MP1) 61b and the second potential line (Vdd).
  • the third transmission circuit 19c is connected to the first potential line (Vss), and the third transmission circuit 19c and the third load circuit 63a receive a mirror current of the current flowing through the third load circuit 63a. It is configured as follows.
  • the fourth transmission circuit 19d is connected to the second potential line (Vss), and the fourth transmission circuit 19d and the fourth load circuit 63b receive a mirror current of the current flowing through the fourth load circuit 63b. It is configured as follows.
  • the third transmission circuit 19c and the second level shift output 29b are connected to the second connection node (31b).
  • the fourth transmission circuit 19d is connected to the fourth connection node (33b).
  • the pre-buffer stage 15 of the amplifier circuit 11d has the same circuit configuration as the pre-buffer stage 15 of the amplifier circuit 11c. Further, the output stage 17 of the amplifier circuit 11d has the same circuit configuration as the output stage 17 of the amplifier circuit 11d.
  • the amplifier circuit 11c and the amplifier circuit 11d exhibit the same functions and effects as the amplifier circuit 11a, except that they can receive rail-to-rail input.
  • This embodiment has various aspects exemplified below.
  • the first aspect of this embodiment includes an amplifier circuit.
  • the amplifier circuit includes a first n-type input transistor and a second n-type input transistor connected to the first signal input and the second signal input, respectively, and a first n-type input transistor and the second n-type input transistor connected to the first n-type input transistor and the second n-type input transistor, respectively.
  • a first differential amplification stage including a load circuit and a second load circuit, and a first current source that causes a current to flow through the first n-type input transistor and the second n-type input transistor; a first p-type input transistor and a second p-type input transistor connected to the signal input, respectively; a third load circuit and a fourth load circuit connected to the first p-type input transistor and the second p-type input transistor, respectively; a second differential amplifier stage including a second current source that causes a current to flow through a 1p type input transistor and the second p type input transistor; and a differential amplifier circuit connected in series in a direction from a high potential line to a low potential line.
  • a seventh load circuit connected in series in the direction from the high potential line to the low potential line; a pre-buffer stage including a second path including a two-level shift circuit and an eighth load circuit, and a first level-shift output and a second level-shift output; a current input connected to the circuit and the first level shift output, and a current output connected to the sixth load circuit and the second level shift output, the second level shift circuit being connected to the seventh load circuit and the second level shift output.
  • a pre-buffer stage including a current input connected to the circuit and a current output connected to the eighth load circuit; and a pre-buffer stage connected between the high potential line and the output and from the first level shift output.
  • a first transfer circuit connected to the current input of the first level shift circuit, wherein the first transfer circuit and the first load circuit are connected to the current input of the first level shift circuit.
  • a first transfer circuit configured to generate a mirror current; and a second transfer circuit connected to the current input of the second level shift circuit, the second transfer circuit and the second load circuit. a second transfer circuit configured such that the second transfer circuit generates a mirror current of a current flowing through the second load circuit; and a third transfer circuit connected to the current output of the first level shift circuit.
  • a transfer circuit wherein the third transfer circuit and the third load circuit are configured such that the third transfer circuit generates a mirror current of a current flowing through the third load circuit.
  • a fourth transfer circuit connected to the current output of the second level shift circuit, wherein the fourth transfer circuit and the fourth load circuit are connected to the current output of the second level shift circuit; a fourth transfer circuit configured to generate a mirror current of, the first level shift circuit is connected in parallel between the current input and the current output of the first level shift circuit.
  • the second level shift circuit includes a first n-type level shift transistor and a first p-type level shift transistor connected in parallel between the current input and the current output of the second level shift circuit.
  • the pre-buffer stage having a first p-side bias output connected to the gates of the first p-type level shift transistor and the second p-type level shift transistor.
  • a second bias stage having an n-side bias output connected to the gates of the first n-type level shift transistor and the second n-type level shift transistor.
  • the first bias stage includes a current source connected between the low potential line and the p-side bias output, and a current source connected between the high potential line and the p-side bias output. a plurality of diodes connected in series with each other, each of the diodes including a p-type transistor having a gate and a drain connected to each other, and the second bias stage is connected to the high potential line and the n-side a current source connected between the bias output and a plurality of diodes connected in series between the low potential line and the n-side bias output, each of the diodes being connected to each other. It can include an n-type transistor having a gate and a drain.
  • the fifth load circuit and the seventh load circuit configure a current mirror circuit that causes the current flowing in the seventh load circuit to flow in the fifth load circuit
  • the sixth load circuit and the eighth load circuit can constitute a current mirror circuit that causes a current flowing through the eighth load circuit to flow through the sixth load circuit.
  • the first load circuit includes a first load transistor, and the first n-type input transistor controls the total current flowing through the first load circuit.
  • the first transfer circuit includes a first p-type transistor, the first load transistor and the first p-type transistor are connected to form a first current mirror circuit, and the second load circuit includes a first p-type transistor.
  • the second n-type input transistor includes a second load transistor, and the second n-type input transistor conducts the entire current flowing to the second load circuit, and the second transfer circuit includes a second p-type transistor, and the second n-type input transistor conducts the entire current flowing to the second load circuit.
  • the third load circuit includes a third load transistor
  • the first p-type input transistor conducts all current flowing to the third load circuit.
  • the third transfer circuit includes a third p-type transistor
  • the third load transistor and the third p-type transistor are connected to form a third current mirror circuit
  • the fourth load circuit includes a third p-type transistor
  • the fourth load circuit includes a third p-type transistor.
  • the second p-type input transistor conducts the entire current flowing to the fourth load circuit
  • the fourth transfer circuit includes a fourth p-type transistor
  • the fourth current mirror circuit can be connected to form a fourth current mirror circuit.
  • the differential amplifier circuit generates a first mirror current of the current flowing in the first load circuit and transfers the first mirror current to the first mirror current.
  • a first feedback circuit configured to generate a second mirror current of a current flowing through the second load circuit and provide the second mirror current to the third load circuit;
  • a second feedback circuit configured to generate a third mirror current of the current flowing through the third load circuit, and a third feedback circuit configured to receive the third mirror current from the second load circuit;
  • the device may further include a fourth feedback circuit configured to generate a fourth mirror current of the current flowing through the fourth load circuit and to receive the fourth mirror current from the first load circuit.
  • the sixth aspect of this embodiment includes an amplifier circuit.
  • the amplifier circuit includes a first input transistor and a second input transistor connected to the first signal input and the second signal input, respectively, a first load circuit and a second input transistor connected to the first input transistor and the second input transistor, respectively.
  • a differential amplifier circuit including a two-load circuit and a current source that causes a current to flow through the first input transistor and the second input transistor, wherein each of the first input transistor and the second input transistor has a first conductivity.
  • the current source is connected between the first input transistor and the second input transistor and a first potential line, and the first load circuit and the second load circuit are connected to the first potential line.
  • a differential amplifier circuit connected to a second potential line different from the second potential line; and a first transmission circuit connected to the second potential line, wherein the first transmission circuit and the first load circuit are connected to the first potential line.
  • a first transfer circuit configured to generate a mirror current of a current flowing through the first load circuit; and a second transfer circuit connected to the second potential line, the second transfer circuit configured to generate a mirror current of the current flowing through the first load circuit.
  • the circuit and the second load circuit are configured such that the second transfer circuit generates a mirror current of a current flowing through the second load circuit; a first path including a fifth load circuit, a first level shift circuit, and a sixth load circuit connected in series in the direction to the potential line, and connected in series in the direction from the second potential line to the first potential line; a second path including a seventh load circuit, a second level shift circuit, and an eighth load circuit connected to each other; and a first level shift output and a second level shift output; The transfer circuit and the first level shift output are connected to a first connection node between the fifth load circuit and the first level shift circuit, and the second level shift output is connected to the first connection node between the fifth load circuit and the first level shift circuit.
  • the second transfer circuit is connected to a third connection node between the seventh load circuit and the second level shift circuit; , a first output transistor connected between the second potential line and the output and driven by a signal from the first level shift output; and a first output transistor connected between the first potential line and the output. and an output stage including a second output transistor driven by a signal from the second level shift output, and the first level shift circuit has an output stage between the second connection node and the first connection node.
  • the second level shift circuit includes a first n-type level shift transistor and a first p-type level shift transistor connected in parallel, and the second level shift circuit has a fourth connection node between the second level shift circuit and the eighth load circuit.
  • the pre-buffer stage includes a second n-type level shift transistor and a second p-type level shift transistor connected in parallel with the third connection node, and the pre-buffer stage includes the first p-type level shift transistor and the second p-type level shift transistor.
  • a first bias stage having a first bias output connected to the gate of the transistor; and a second bias stage having a second bias output connected to the gates of the first n-type level shift transistor and the second n-type level shift transistor. and, including.

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Abstract

【解決手段】増幅回路は、一対の入力トランジスタ、並びに第１負荷回路及び第２負荷回路を含む第１差動増幅段を備える差動増幅回路と、高電位線から低電位線への方向に直列に接続された第５負荷回路、第１レベルシフト回路、及び第６負荷回路を含む第１経路、並びに高電位線から低電位線への方向に直列に接続された第７負荷回路、第２レベルシフト回路、及び第８負荷回路を含む第２経路を含むプリバッファ段を備える。第１レベルシフト回路の電流入力及び電流出力は、それぞれ、第１伝達回路及び第２伝達回路に接続され、第１伝達回路及び第２伝達回路は、それぞれ、第１負荷回路及び第２負荷回路に流れる電流のミラー電流を生成する。第１レベルシフト回路の電流入力及び電流出力は、それぞれ、出力段のｐ型出力トランジスタ及びｎ型出力トランジスタに接続される。

Description

増幅回路
　本発明は、増幅回路に関する。
　本出願は、２０２２年３月２９日に出願された日本国特許出願第2022-054390号の優先権を主張し、その全内容は、参照により本明細書に組み込まれる。
　特許文献１は、折り返しカスコード電流ミラー回路を用いる差動増幅器を開示する。
特開2001-144558号公報
　特許文献１の差動増幅器は、より周波数特性の良い動作のためには消費電流が大きくなってしまい、この大きな消費電流は差動増幅器の出力段に起因する。対して差動増幅器の出力段の電流を小さくすれば、消費電流の低減になるが、消費電流の低減は周波数特性の帯域を小さくする。求められていることは、高速動作及び低消費電流の両方を提供できる増幅回路である。
　本発明は、高速動作及び低消費電流を可能にする増幅回路を提供することを目的とする。
　本発明の第１態様に係る増幅回路は、第１信号入力及び第２信号入力にそれぞれ接続された第１ｎ型入力トランジスタ及び第２ｎ型入力トランジスタ、前記第１ｎ型入力トランジスタ及び前記第２ｎ型入力トランジスタにそれぞれ接続された第１負荷回路及び第２負荷回路、並びに前記第１ｎ型入力トランジスタ及び前記第２ｎ型入力トランジスタに流れる電流を流す第１電流源を含む第１差動増幅段と、前記第１信号入力及び前記第２信号入力にそれぞれ接続された第１ｐ型入力トランジスタ及び第２ｐ型入力トランジスタ、前記第１ｐ型入力トランジスタ及び前記第２ｐ型入力トランジスタにそれぞれ接続された第３負荷回路及び第４負荷回路、並びに前記第１ｐ型入力トランジスタ及び前記第２ｐ型入力トランジスタに流れる電流を流す第２電流源を含む第２差動増幅段と、を備える差動増幅回路と、高電位線から低電位線への方向に直列に接続された第５負荷回路、第１レベルシフト回路、及び第６負荷回路を含む第１経路、前記高電位線から前記低電位線への方向に直列に接続された第７負荷回路、第２レベルシフト回路、及び第８負荷回路を含む第２経路、並びに第１レベルシフト出力及び第２レベルシフト出力、を含むプリバッファ段であって、前記第１レベルシフト回路は、前記第５負荷回路及び前記第１レベルシフト出力に接続された電流入力と、前記第６負荷回路及び前記第２レベルシフト出力に接続された電流出力とを含み、前記第２レベルシフト回路は、前記第７負荷回路に接続された電流入力と、前記第８負荷回路に接続された電流出力とを含む、プリバッファ段と、前記高電位線と出力との間に接続されると共に前記第１レベルシフト出力からの信号によって駆動されるｐ型出力トランジスタ、及び前記低電位線と前記出力との間に接続されると共に前記第２レベルシフト出力からの信号によって駆動されるｎ型出力トランジスタを含む出力段と、前記第１レベルシフト回路の前記電流入力に接続された第１伝達回路であって、前記第１伝達回路及び前記第１負荷回路は、前記第１伝達回路が前記第１負荷回路に流れる電流のミラー電流を生成するように構成される、第１伝達回路と、前記第２レベルシフト回路の前記電流入力に接続された第２伝達回路であって、前記第２伝達回路及び前記第２負荷回路は、前記第２伝達回路が前記第２負荷回路に流れる電流のミラー電流を生成するように構成される、第２伝達回路と、前記第１レベルシフト回路の前記電流出力に接続された第３伝達回路であって、前記第３伝達回路及び前記第３負荷回路は、前記第３伝達回路が前記第３負荷回路に流れる電流のミラー電流を生成するように構成される、第３伝達回路と、前記第２レベルシフト回路の前記電流出力に接続された第４伝達回路であって、前記第４伝達回路及び前記第４負荷回路は、前記第４伝達回路が前記第４負荷回路に流れる電流のミラー電流を生成するように構成される、第４伝達回路と、を備え、前記第１レベルシフト回路は、前記第１レベルシフト回路の前記電流入力と前記電流出力との間に並列に接続された第１ｎ型レベルシフトトランジスタ及び第１ｐ型レベルシフトトランジスタを含み、前記第２レベルシフト回路は、前記第２レベルシフト回路の前記電流入力と前記電流出力との間に並列に接続された第２ｎ型レベルシフトトランジスタ及び第２ｐ型レベルシフトトランジスタを含み、前記プリバッファ段は、前記第１ｐ型レベルシフトトランジスタ及び前記第２ｐ型レベルシフトトランジスタのゲートに接続されたｐ側バイアス出力を有する第１バイアス段と、前記第１ｎ型レベルシフトトランジスタ及び前記第２ｎ型レベルシフトトランジスタのゲートに接続されたｎ側バイアス出力を有するｎ側バイアス段と、を含む。
　本発明の第２態様に係る増幅回路は、第１信号入力及び第２信号入力にそれぞれ接続された第１入力トランジスタ及び第２入力トランジスタ、前記第１入力トランジスタ及び前記第２入力トランジスタにそれぞれ接続された第１負荷回路及び第２負荷回路、並びに前記第１入力トランジスタ及び前記第２入力トランジスタに流れる電流を流す電流源を含む差動増幅回路であって、前記第１入力トランジスタ及び前記第２入力トランジスタの各々は第１導電型を有し、前記電流源は前記第１入力トランジスタ及び前記第２入力トランジスタと第１電位線との間に接続されると共に前記第１負荷回路及び前記第２負荷回路は前記第１電位線と異なる第２電位線に接続される、差動増幅回路と、前記第２電位線に接続された第１伝達回路であって、前記第１伝達回路及び前記第１負荷回路は、前記第１伝達回路が前記第１負荷回路に流れる電流のミラー電流を生成するように構成される、第１伝達回路と、前記第２電位線に接続された第２伝達回路であって、前記第２伝達回路及び前記第２負荷回路は、前記第２伝達回路が前記第２負荷回路に流れる電流のミラー電流を生成するように構成される、第２伝達回路と、前記第２電位線から前記第１電位線への方向に直列に接続された第５負荷回路、第１レベルシフト回路、及び第６負荷回路を含む第１経路、前記第２電位線から前記第１電位線への方向に直列に接続された第７負荷回路、第２レベルシフト回路、及び第８負荷回路を含む第２経路、並びに第１レベルシフト出力及び第２レベルシフト出力、を含むプリバッファ段であって、前記第１伝達回路及び前記第１レベルシフト出力は、前記第５負荷回路と前記第１レベルシフト回路との第１接続ノードに接続され、前記第２レベルシフト出力は、前記第１レベルシフト回路と前記第６負荷回路との第２接続ノードとの間に接続され、前記第２伝達回路は、前記第７負荷回路と前記第２レベルシフト回路との第３接続ノードに接続される、プリバッファ段と、前記第２電位線と出力との間に接続されると共に前記第１レベルシフト出力からの信号によって駆動される第１出力トランジスタ、及び前記第１電位線と前記出力との間に接続されると共に前記第２レベルシフト出力からの信号によって駆動される第２出力トランジスタを含む出力段と、を備え、前記第１レベルシフト回路は、前記第２接続ノードと前記第１接続ノードとの間に並列に接続された第１ｎ型レベルシフトトランジスタ及び第１ｐ型レベルシフトトランジスタを含み、前記第２レベルシフト回路は、前記第２レベルシフト回路と前記第８負荷回路との間の第４接続ノードと前記第３接続ノードとの間に並列に接続された第２ｎ型レベルシフトトランジスタ及び第２ｐ型レベルシフトトランジスタを含み、前記プリバッファ段は、前記第１ｐ型レベルシフトトランジスタ及び前記第２ｐ型レベルシフトトランジスタのゲートに接続された第１バイアス出力を有する第１バイアス段と、前記第１ｎ型レベルシフトトランジスタ及び前記第２ｎ型レベルシフトトランジスタのゲートに接続された第２バイアス出力を有する第２バイアス段と、を含む。
図１は、本実施の形態に係る増幅回路の構成を示す図面である。 図２は、図１に示された差動増幅回路に適用可能な回路接続の一例を示す図面である。 図３は、図１に示された差動増幅回路に適用可能な回路接続の一例を示す図面である。 図４は、図１に示されたプリバッファ段の第１レベルシフト回路及び第２レベルシフト回路のためのバイアス段の一例を示す回路図である。 図５は、図１及び図２に示された増幅回路の一例として全トランジスタレベルの増幅回路を示す回路図である。 図６は、図１及び図３に示された増幅回路の一例として全トランジスタレベルの増幅回路を示す回路図である。 図７は、図５及び図６の増幅回路と異なる、折り返しカスコード型レイル・トゥ・レイルオペアンプの回路図である。 図８は、図５及び図６の増幅回路と異なる、レイル・トゥ・レイル・オペレイショナル・トランスコンダクタンスアンプの回路図である。 図９は、図５の増幅回路、図７の増幅回路、及び図８の増幅回路のオープンループ利得の周波数特性を示すグラフである。 図１０は、図５の増幅回路、図７の増幅回路、及び図８の増幅回路における、ステップ入力ＳＩＮに対する応答波形を示すグラフである。 図１１は、図５の増幅回路、図７の増幅回路、及び図８の増幅回路の消費電流を示すグラフである。 図１２は、図５の増幅回路及び図６の増幅回路のオープンループ利得の周波数特性を示すグラフである。 図１３は、本実施の形態に係る、ｎ型入力トランジスタの対を含む差動増幅段を有する増幅回路の回路図である。 図１４は、本発明の一実施の形態に係る、ｐ型入力トランジスタの対を含む差動増幅段を有する増幅回路の回路図である。
　以下、図面を参照して本発明を実施するための各実施の形態を説明する。引き続く説明では、同一又は類似の部分には、同一又は類似の符号を付して、複写的な説明を省略する。
　図１は、本実施の形態に係る増幅回路の構成を示す図面である。引き続く説明において参照される図面は、一例として電界効果トランジスタの回路シンボルを用いた回路接続を開示する。電界効果トランジスタは、ｐ型又はｎ型の導電型を有する。電界効果トランジスタは、ソース、ドレイン、ゲート、及びボディ（基板又はウエル）の４端子を有する。ボディ端子の接続については、特段の説明がない場合には、ｐ型トランジスタのボディ端子は、高電位線Ｖｄｄに接続されると共に、ｎ型トランジスタのボディ端子は、低電位線Ｖｓｓに接続される。この説明により、個々の回路図において、トランジスタシンボルのボディ端子の記載を省略する。
　図１を参照しながら、増幅回路１１を概略的に説明する。この概略的な説明に引き続き、トランジスタレベルの説明が行われる。増幅回路１１は、差動増幅回路１３、プリバッファ段１５、出力段１７、及び伝達回路１９（複数の伝達回路１９ａ、１９ｂ及び／又は複数の伝達回路１９ｃ、１９ｄ）を含む。引き続く説明では、差動増幅回路１３は、レイル・トゥ・レイル（Rail-to-Rail）の増幅回路であるけれども、本実施の形態は、これに限定されない。レイル・トゥ・レイルの差動増幅回路１３は、入力２１、具体的には第１信号入力２１ａ及び第２信号入力２１ｂに接続される。第１信号入力２１ａ及び第２信号入力２１ｂからの信号は、高電位線Ｖｄｄから低電位線Ｖｓｓの間の振幅を有することができる。
　プリバッファ段１５は、第１経路２５及び第２経路２７を含む。第１経路２５は、高電位側負荷ＬＤＨの第５負荷回路２５ａ、第１レベルシフト回路３１、及び低電位側負荷ＬＤＬの第６負荷回路２５ｃを含む。第５負荷回路２５ａ、第１レベルシフト回路３１、及び第６負荷回路２５ｃは、高電位線Ｖｄｄから低電位線Ｖｓｓへの方向に直列に接続される。第２経路２７は、高電位側負荷ＬＤＨの第７負荷回路２７ａ、第２レベルシフト回路３３、及び低電位側負荷ＬＤＬの第８負荷回路２７ｃを含む。第７負荷回路２７ａ、第２レベルシフト回路３３、及び第８負荷回路２７ｃは、高電位線Ｖｄｄから低電位線Ｖｓｓへの方向に直列に接続される。
　プリバッファ段１５は、第１レベルシフト出力２９ａ及び第２レベルシフト出力２９ｂを有する。第１レベルシフト回路３１は、第５負荷回路２５ａ及び第１レベルシフト出力２９ａに接続された電流入力３１ａと、第６負荷回路２５ｃ及び第２レベルシフト出力２９ｂに接続された電流出力３１ｂとを含む。第１レベルシフト回路３１は、第１レベルシフト出力２９ａ及び第２レベルシフト出力２９ｂの電圧レベルを調整する。第２レベルシフト回路３３は、第７負荷回路２７ａに接続された電流入力３３ａと、第８負荷回路２７ｃに接続された電流出力３３ｂとを含む。第２レベルシフト回路３３は、第１レベルシフト回路３１と同じように構成される。
　具体的には、第１レベルシフト回路３１は、電流入力３１ａと電流出力３１ｂとの間に並列に接続されたｐ型及びｎ型レベルシフトトランジスタを含む。第２レベルシフト回路３３は、電流入力３３ａと電流出力３３ｂとの間に並列に接続されたｐ型及びｎ型レベルシフトトランジスタを含む。第１レベルシフト回路３１及び第２レベルシフト回路３３のそれぞれのｐ型レベルシフトトランジスタは、同じゲートバイアスを受ける。また、第１レベルシフト回路３１及び第２レベルシフト回路３３のそれぞれのｎ型レベルシフトトランジスタは、同じゲートバイアスを受ける。これらのレベルシフトトランジスタは、後ほど説明される。
　出力段１７は、出力３５、ｐ型出力トランジスタ３７ｐ、及びｎ型出力トランジスタ３７ｎを含む。ｐ型出力トランジスタ３７ｐは、高電位線Ｖｄｄと出力３５との間に接続されると共に第１レベルシフト出力２９ａからの信号によって駆動される。ｎ型出力トランジスタ３７ｎは、低電位線Ｖｓｓと出力３５との間に接続されると共に第２レベルシフト出力２９ｂからの信号によって駆動される。
　差動増幅回路１３は、少なくとも１つの差動増幅段、例えば図１の増幅回路１１では、第１差動増幅段４１及び第２差動増幅段４３を有する。第１差動増幅段４１及び第２差動増幅段４３の各々は、複数の入力トランジスタ（例えば、一対の入力トランジスタ）、並びにこれら入力トランジスタのソースに接続された電流源及びドレインに接続されたそれぞれの負荷を含む。入力トランジスタのそれぞれのゲートは、第１信号入力２１ａ及び第２信号入力２１ｂに接続される。第１差動増幅段４１及び第２差動増幅段４３の一方における入力トランジスタは、第１導電型を有し、第１差動増幅段４１及び第２差動増幅段４３の他方における入力トランジスタは、第１導電型と異なる第２導電型を有する。
　第１伝達回路１９ａは、第１レベルシフト回路３１の電流入力３１ａに接続されている。第１伝達回路１９ａは、第１差動増幅段４１における一対の入力トランジスタの一方に接続された負荷回路（例えば、第１負荷回路）に流れる電流のミラー電流を生成するように構成される。
　第２伝達回路１９ｂは、第２レベルシフト回路３３の電流入力３３ａに接続されている。第２伝達回路１９ｂは、第１差動増幅段４１における一対の入力トランジスタの他方に接続された負荷回路（例えば、第２負荷回路）に流れる電流のミラー電流を生成するように構成される。
　第３伝達回路１９ｃは、第１レベルシフト回路３１の電流出力３１ｂに接続されている。第３伝達回路１９ｃは、第２差動増幅段４３における一対の入力トランジスタの一方に接続された負荷回路（例えば、第３負荷回路）に流れる電流のミラー電流を生成するように構成される。
　第４伝達回路１９ｄは、第２レベルシフト回路３３の電流出力３３ｂに接続されている。第４伝達回路１９ｄは、第２差動増幅段４３における一対の入力トランジスタの他方に接続された負荷回路（例えば、第４負荷回路）に流れる電流のミラー電流を生成するように構成される。
　プリバッファ段１５は、第１バイアス段４５及び第２バイアス段４７を含む。
　第１バイアス段４５は、ｐ型出力トランジスタ３７ｐのゲートの電圧レベルを調整するためのｐ側バイアス電圧を第１レベルシフト回路３１及び第２レベルシフト回路３３内のそれぞれのｐ型レベルシフトトランジスタのゲートに提供する。
　第２バイアス段４７は、ｎ型出力トランジスタ３７ｎのゲートの電圧レベルを調整するためのｎ側バイアス電圧を第１レベルシフト回路３１及び第２レベルシフト回路３３内のそれぞれのｎ型レベルシフトトランジスタのゲートに提供する。
　具体的には、第１レベルシフト回路３１のｐ型レベルシフトトランジスタのソースは、電流入力３１ａ及び第１レベルシフト出力２９ａに接続されて、第１レベルシフト回路３１は、ｐ型出力トランジスタ３７ｐのゲートの電圧レベルを規定できる。同様に、第１レベルシフト回路３１のｎ型レベルシフトトランジスタのソースは、電流出力３１ｂに接続されて、第１レベルシフト回路３１は、ｎ型出力トランジスタ３７ｎのゲートの電圧レベルを規定できる。本実施例では、第２レベルシフト回路３３は、第１レベルシフト回路３１と同じように構成される。
　この増幅回路１１では、差動増幅回路１３が、レイル・トゥ・レイルの入力を受けることができるように構成された第１差動増幅段４１及び第２差動増幅段４３を備える。第１差動増幅段４１及び第２差動増幅段４３は、第１信号入力２１ａ及び第２信号入力２１ｂからの一対の信号を受ける。
　プリバッファ段１５は、出力段１７の出力トランジスタ（３７ｐ、３７ｎ）の動作点（ゲート電圧のレベル）を制御でき、これによって、増幅回路１１の低消費電流に寄与することができる。具体的には、第１レベルシフト回路３１の電流入力３１ａ（ｐ型レベルシフトトランジスタのソース）の電圧は、第１バイアス段４５からの電圧を基準にｐ型レベルシフトトランジスタのしきい値電圧分ぐらい高い電圧のエリアにあり、また第１レベルシフト回路３１の電流出力３１ｂ（ｎ型レベルシフトトランジスタのソース）の電圧は、第２バイアス段４７からの電圧を基準にｎ型レベルシフトトランジスタのしきい値電圧分ぐらい低い電圧のエリアにある。これ故に、プリバッファ段１５は、出力段１７に流れる電流を低減できる。
　第１経路２５では、第１レベルシフト回路３１の電流入力３１ａは、第１差動増幅段４１の第１負荷回路に流れる電流のミラー電流を第１伝達回路１９ａから受ける。第１レベルシフト回路３１の電流出力３１ｂは、第２差動増幅段４３の第３負荷回路に流れる電流のミラー電流を第１３伝達回路１９ｃへ提供する。第２経路２７では、第２レベルシフト回路３３の電流入力３３ａは、第１差動増幅段４１の第２負荷回路に流れる電流のミラー電流を第２伝達回路１９ｂから受ける。第２レベルシフト回路３３の電流出力３３ｂは、第２差動増幅段４３の第４負荷回路に流れる電流のミラー電流を第４伝達回路１９ｄへ提供する。
　具体的には、第１差動増幅段４１及び第２差動増幅段４３では、第１負荷回路及び第３負荷回路は、第１信号入力２１ａ上の信号に応答する電流を流す。第１経路２５は、第１負荷回路の電流及び第３負荷回路の電流に応じて変化する電流に応答する。また、第１差動増幅段４１及び第２差動増幅段４３では、第３負荷回路及び第４負荷回路は、第２信号入力２１ｂ上の信号に応答する電流を流す。第２経路２７は、第２負荷回路及び第４負荷回路の電流に応じて変化する電流に応答する。これ故に、プリバッファ段１５は、差動増幅回路１３からの信号を増幅する。
　プリバッファ段１５内では、例えば、高電位側負荷ＬＤＨ（第５負荷回路２５ａ及び第７負荷回路２７ａの結合）は、第２経路２７の電流（第７負荷回路２７ａに流れる電流）のミラー電流を第１経路２５（第５負荷回路２５ａ）に流す電流ミラー回路を含むことができる。また、低電位側負荷ＬＤＬ（第６負荷回路２５ｃ及び第８負荷回路２７ｃの結合）は、第２経路２７の電流のミラー電流（第８負荷回路２７ｃに流れる電流）を第１経路２５（第６負荷回路２５ｃ）に流す電流ミラー回路を含むことができる。
　増幅回路１１によれば、プリバッファ段１５において、プリバッファ段１５の負荷回路（高電位側負荷ＬＤＨ及び／又は低電位側負荷ＬＤＬ）に電流ミラー回路を適用できる。具体的には、高電位線Ｖｄｄに接続される電流ミラー回路は、第７負荷回路２７ａに流れる電流のミラー電流を第５負荷回路２５ａに流すと共に、低電位線Ｖｓｓに接続される電流ミラー回路は、第８負荷回路２７ｃに流れる電流のミラー電流を第６負荷回路２５ｃに流す。これらの電流ミラー回路は、プリバッファ段１５が差動増幅回路１３からの信号の増幅率を高めることを可能にする。
　図２及び図３は、それぞれ、差動増幅回路１３に適用可能な回路（１３ａ、１３ｂ）を示す。
　図２を参照すると、レイル・トゥ・レイルの差動増幅回路１３ａが示される。
　第１差動増幅段４１は、第１ｎ型入力トランジスタ５１ａ及び第２ｎ型入力トランジスタ５１ｂ、第１負荷回路５３ａ及び第２負荷回路５３ｂ、並びに第１電流源５５を含む。
　第１ｎ型入力トランジスタ５１ａ及び第２ｎ型入力トランジスタ５１ｂのゲートは、それぞれ、第１信号入力２１ａ及び第２信号入力２１ｂに接続される。第１負荷回路５３ａ及び第２負荷回路５３ｂは、第１ｎ型入力トランジスタ５１ａ及び第２ｎ型入力トランジスタ５１ｂに流れるそれぞれの電流を流すように、第１ｎ型入力トランジスタ５１ａ及び第２ｎ型入力トランジスタ５１ｂのドレインに接続される。第１電流源５５は、第１ｎ型入力トランジスタ５１ａ及び第２ｎ型入力トランジスタ５１ｂに流れる電流を流す。
　具体的には、第１負荷回路５３ａ及び第１ｎ型入力トランジスタ５１ａが、高電位線Ｖｄｄから低電位線Ｖｓｓへの方向に直列に接続される。また、第２負荷回路５３ｂ及び第２ｎ型入力トランジスタ５１ｂが、高電位線Ｖｄｄから低電位線Ｖｓｓへの方向に直列に接続される。第１電流源５５は、第１ｎ型入力トランジスタ５１ａ及び第２ｎ型入力トランジスタ５１ｂのソースに接続される。
　第２差動増幅段４３は、第１ｐ型入力トランジスタ６１ａ及び第２ｐ型入力トランジスタ６１ｂ、第３負荷回路６３ａ及び第４負荷回路６３ｂ、並びに第２電流源６５を含む。第１ｐ型入力トランジスタ６１ａ及び第２ｐ型入力トランジスタ６１ｂのゲートは、第１信号入力２１ａ及び第２信号入力２１ｂにそれぞれ接続される。第３負荷回路６３ａ及び第４負荷回路６３ｂは、第１ｐ型入力トランジスタ６１ａ及び第２ｐ型入力トランジスタ６１ｂに流れるそれぞれの電流を流すように、第１ｐ型入力トランジスタ６１ａ及び第２ｐ型入力トランジスタ６１ｂのドレインに接続される。第１電流源６５は、第１ｐ型入力トランジスタ６１ａ及び第２ｐ型入力トランジスタ６１ｂに流れる電流を流す。
　具体的には、第３負荷回路６３ａ及び第１ｐ型入力トランジスタ６１ａが、低電位線Ｖｓｓから高電位線Ｖｄｄへの方向に直列に接続される。また、第４負荷回路６３ｂ及び第２ｐ型入力トランジスタ６１ｂが、低電位線Ｖｓｓから高電位線Ｖｄｄへの方向に直列に接続される。第２電流源６５は、第１ｐ型入力トランジスタ６１ａ及び第２ｐ型入力トランジスタ６１ｂのソースに接続される。
　図３を参照すると、レイル・トゥ・レイルの差動増幅回路１３ｂが示される。図３の回路素子に関して、図２の回路素子と同一又は類似の働きを有する回路素子には、同じ符号を付して、繰り返しの説明を省略する。
　差動増幅回路１３ｂは、更に、第１帰還回路５７、第２帰還回路５９、第３帰還回路６７、及び第４帰還回路６９を含む。第１帰還回路５７は、第１負荷回路５３ａに流れる電流の第１ミラー電流を生成すると共に第１ミラー電流を第４負荷回路６３ｂに提供するように構成される。第２帰還回路５９は、第２負荷回路５３ｂに流れる電流の第２ミラー電流を生成すると共に第２ミラー電流を第３負荷回路６３ａに提供するように構成される。第３帰還回路６７は、第３負荷回路６３ａに流れる電流の第３ミラー電流を生成すると共に第３ミラー電流を第２負荷回路５３ｂから受けるように構成される。第４帰還回路６９は、第４負荷回路６３ｂに流れる電流の第４ミラー電流を生成すると共に第４ミラー電流を第１負荷回路５３ａから受けるように構成される。
　増幅回路１１によれば、差動増幅回路１３ｂにおいて、第１差動増幅段４１及び第２差動増幅段４３は、帰還回路（５７、５９、６７、６９）を介して互いに帰還を与えて動作する。双方又は片方の帰還は、トランジスタ特性のばらつきが回路特性に与える影響を低減する。
　図４は、第１レベルシフト回路及び第２レベルシフト回路のためのバイアス段の一例を示す回路図である。
　プリバッファ段１５は、第１バイアス段４５及び第２バイアス段４７を含む。
　第１バイアス段４５は、低電位線Ｖｓｓとｐ側バイアス出力４５ｂｓとの間に接続された電流源４５ａと、高電位線Ｖｄｄとｐ側バイアス出力４５ｂｓとの間に直列に接続された複数のダイオード４５ｂとを有する。ダイオード４５ｂの各々は、互いに接続されたゲート及びドレインを有するｐ型トランジスタを含む。ｐ側バイアス出力４５ｂｓは、第１レベルシフト回路３１及び第２レベルシフト回路３３のそれぞれのｐ型レベルシフトトランジスタのゲートに接続される。
　第２バイアス段４７は、高電位線Ｖｄｄとｎ側バイアス出力４７ｂｓとの間に接続された電流源４７ａと、低電位線Ｖｓｓとｎ側バイアス出力４７ｂｓとの間に直列に接続された複数のダイオード４７ｂとを有する。ダイオード４７ｂの各々は、互いに接続されたゲート及びドレインを有するｎ型トランジスタを含む。ｎ側バイアス出力４７ｂｓは、第１レベルシフト回路３１及び第２レベルシフト回路３３のそれぞれのｎ型レベルシフトトランジスタのゲートに接続される。
　この増幅回路１１によれば、第１バイアス段４５のｐ側バイアス出力４５ｂｓは、ｐ型トランジスタ（４５ｂ）のしきい値Ｖｔｐとｐ型トランジスタ（４５ｂ）の個数（例えば、ｎ個）との積の電圧（ｎ×Ｖｔｐ）分だけ高電位線Ｖｄｄを基準に低い電圧（Ｖｄｄ－ｎ×Ｖｔｐ）にほぼ相当する電圧を提供する。第２バイアス段４７は、ｎ型トランジスタ（４７ｂ）のしきい値Ｖｔｎとｎ型トランジスタ（４７ｂ）の個数（例えば、ｍ個）との積に相当する電圧（ｍ×Ｖｔｎ）だけ低電位線の電位を基準に高い電圧（Ｖｓｓ＋ｍ×Ｖｔｎ）にほぼ相当する電圧を提供する。具体的には、第１経路２５の第１レベルシフト回路３１の電流入力３１ａの電位は、第１バイアス段４５のバイアス電圧（例えば、Ｖｄｄ－２×Ｖｔｐ）よりほぼしきい値Ｖｔｐ分だけ高い電圧の領域にあると共に、第１経路２５の第２レベルシフト回路３３の電流出力の電位は、第２バイアス段４７のバイアス電圧（例えば、Ｖｓｓ＋２×Ｖｔｎ）よりほぼしきい値Ｖｔｎ分だけ低い電圧の領域にある。
　この実施例では、第１バイアス段４５は、ｐ型出力トランジスタ３７ｐのゲート電圧レベルに、ｐ型出力トランジスタ３７ｐのしきい値Ｖｔｐの電圧より少し低い領域内の電圧を与える。第２バイアス段４７は、ｎ型出力トランジスタ３７ｎのゲート電圧レベルに、ｎ型出力トランジスタ３７ｎのしきい値Ｖｔｎの電圧より少し高い領域内の電圧を与える。
　図５は、図１に示された増幅回路の一例として増幅回路１１ａの全トランジスタレベルの回路図を示す。
　増幅回路１１ａの差動増幅回路１３ａでは、第１差動増幅段４１は、第１ｎ型入力トランジスタＭＮ１及び第２ｎ型入力トランジスタＭＮ０を含むことができる。第１ｎ型入力トランジスタＭＮ１及び第２ｎ型入力トランジスタＭＮ０のゲートは、それぞれ、第１信号入力２１ａ及び第２信号入力２１ｂに接続される。第１ｎ型入力トランジスタＭＮ１及び第２ｎ型入力トランジスタＭＮ０のソースは、第１電流源５５に接続される。第１差動増幅段４１は、第１負荷回路５３ａとしてｐ型負荷トランジスタＭＰ３、及び第２負荷回路５３ｂとしてｐ型負荷トランジスタＭＰ２を含む。ｐ型負荷トランジスタＭＰ３及びｐ型負荷トランジスタＭＰ２の各々は、ゲート及びドレインが接続されるダイオード接続を形成する。ｐ型負荷トランジスタＭＰ３は、高電位線Ｖｄｄと第１ｎ型入力トランジスタＭＮ１のドレインとの間に接続され、ｐ型負荷トランジスタＭＰ２は、高電位線Ｖｄｄと第２ｎ型入力トランジスタＭＮ０のドレインとの間に接続される。
　第２差動増幅段４３は、第１ｐ型入力トランジスタＭＰ０及び第２ｐ型入力トランジスタＭＰ１を含み、第１ｐ型入力トランジスタＭＰ０及び第２ｐ型入力トランジスタＭＰ１のゲートは、それぞれ、第１信号入力２１ａ及び第２信号入力２１ｂに接続される。第１ｐ型入力トランジスタＭＰ０及び第２ｐ型入力トランジスタＭＰ１のソースは、第２電流源６５に接続される。第２差動増幅段４３は、第３負荷回路６３ａとしてｎ型負荷トランジスタＭＮ２及び第４負荷回路６３ｂとしてｎ型負荷トランジスタＭＮ３を含む。ｎ型負荷トランジスタＭＮ２及びｎ型負荷トランジスタＭＮ３の各々は、ゲート及びドレインが接続されるダイオード接続を形成する。ｎ型負荷トランジスタＭＮ２は、低電位線Ｖｓｓと第１ｐ型入力トランジスタＭＰ０のドレインとの間に接続され、ｎ型負荷トランジスタＭＮ３は、低電位線Ｖｓｓと第２ｐ型入力トランジスタＭＰ１のドレインとの間に接続される。
　プリバッファ段１５では、第１経路２５は、第５負荷回路２５ａとしてｐ型トランジスタＭＰ１１と、第１レベルシフト回路３１と、第６負荷回路２５ｃとしてｎ型トランジスタＭＮ１１と、を含む。ｐ型トランジスタＭＰ１１のドレインは、第１レベルシフト回路３１の電流入力３１ａに接続され、ｎ型トランジスタＭＮ１１のドレインは、第１レベルシフト回路３１の電流出力３１ｂに接続される。
　第２経路２７は、第７負荷回路２７ａとしてｐ型トランジスタＭＰ１０と、第２レベルシフト回路３３と、第８負荷回路２７ｃとしてｎ型トランジスタＭＮ１０と、を含む。ｐ型トランジスタＭＰ１０のドレインは、第２レベルシフト回路３３の電流入力３３ａに接続され、ｎ型トランジスタＭＮ１０のドレインは、第２レベルシフト回路３３の電流出力３３ｂに接続される。
　第１レベルシフト回路３１は、電流入力３１ａと電流出力３１ｂとの間に並列に接続されたｐ型トランジスタＭＰ３１及びｎ型トランジスタＭＮ３１を有する。電流入力３１ａは、ｐ型トランジスタＭＰ３１のソース及びｎ型トランジスタＭＮ３１のドレインに接続される。電流出力３１ｂは、ｐ型トランジスタＭＰ３１のドレイン及びｎ型トランジスタＭＮ３１のソースに接続される。第２レベルシフト回路３３は、電流入力３３ａと電流出力３３ｂとの間に並列に接続されたｐ型トランジスタＭＰ３３及びｎ型トランジスタＭＮ３３を有する。電流入力３３ａは、ｐ型トランジスタＭＰ３３のソース及びｎ型トランジスタＭＮ３３のドレインに接続される。電流出力３３ｂは、ｐ型トランジスタＭＰ３３のドレイン及びｎ型トランジスタＭＮ３３のソースに接続される。
　第１伝達回路１９ａは、第１レベルシフト回路３１の電流入力３１ａに接続されたｐ型トランジスタＭＰ４を含み、ｐ型トランジスタＭＰ４及びｐ型負荷トランジスタＭＰ３は、電流ミラー回路を構成する。第２伝達回路１９ｂは、第２レベルシフト回路３３の電流入力３３ａに接続されたｐ型トランジスタＭＰ５を含み、ｐ型トランジスタＭＰ５及びｐ型負荷トランジスタＭＰ２は、電流ミラー回路を構成する。第３伝達回路１９ｃは、第１レベルシフト回路３１の電流出力３１ｂに接続されたｎ型トランジスタＭＮ５を含み、ｎ型トランジスタＭＮ５及びｎ型負荷トランジスタＭＮ２は、電流ミラー回路を構成する。第４伝達回路１９ｄは、第２レベルシフト回路３３の電流出力３３ｂに接続されたｎ型トランジスタＭＮ４を含み、ｎ型トランジスタＭＮ４及びｎ型負荷トランジスタＭＮ３は、電流ミラー回路を構成する。
　図６は、図１に示された増幅回路の一例として増幅回路１１ｂの全トランジスタレベルの回路図を示す。
　増幅回路１１ｂでは、図６のトランジスタ及び電流源に関して、図５のトランジスタ及び電流源と同一又は類似の接続を有するトランジスタ及び電流源には、同じ符号を付して、繰り返しの説明を省略する。
　差動増幅回路１３ｂは、更に、第１帰還回路５７、第２帰還回路５９、第３帰還回路６７、及び第４帰還回路６９を含む。第１帰還回路５７は、第１負荷回路５３ａのｐ型負荷トランジスタＭＰ３に流れる電流の第１ミラー電流を生成するｐ型トランジスタＭＰ４１を含むと共に、第１ミラー電流を第４負荷回路６３ｂのｎ型負荷トランジスタＭＮ３に提供する。第２帰還回路５９は、第２負荷回路５３ｂのｐ型負荷トランジスタＭＰ２に流れる電流の第２ミラー電流を生成するｐ型トランジスタＭＰ４０を含むと共に、第２ミラー電流を第３負荷回路６３ａのｎ型負荷トランジスタＭＮ２に提供する。第３帰還回路６７は、第３負荷回路６３ａのｎ型負荷トランジスタＭＮ２に流れる電流の第３ミラー電流を生成するｎ型トランジスタＭＮ４０を含むと共に、第３ミラー電流を第２負荷回路５３ｂのｐ型負荷トランジスタＭＰ２から受ける。第４帰還回路６９は、第４負荷回路６３ｂのｎ型負荷トランジスタＭＮ３に流れる電流の第４ミラー電流を生成するｎ型トランジスタＭＮ４１を含むと共に、第４ミラー電流を第１負荷回路５３ａのｐ型トランジスタＭＰ３から受ける。差動増幅回路１３ｂにおいて、第１差動増幅段４１及び第２差動増幅段４３は、帰還回路（５７、５９、６７、６９）を介して互いに帰還を与えて動作する。
　第１伝達回路１９ａ及び第２伝達回路１９ｂは、それぞれ、プリバッファ段１５の中間ノード、具体的には、第１レベルシフト回路３１の電流入力３１ａ及び第２レベルシフト回路３３の電流入力３３ａに接続される。また、第３伝達回路１９ｃ及び第４伝達回路１９ｄは、それぞれ、プリバッファ段１５の中間ノード、具体的には、第１レベルシフト回路３１の電流出力３１ｂ及び第２レベルシフト回路３３の電流出力３３ｂに接続される。
　図７は、図５及び図６の増幅回路と異なる、折り返しカスコード型レイル・トゥ・レイルオペアンプの回路図を示す。
　折り返しカスコード型レイル・トゥ・レイルオペアンプ（以下、「増幅回路７０ａ」として参照する）では、入力段７１は、電流源（５５）に接続された入力トランジスタ（ＭＮ０、ＭＮ１）の対と、電流源（６５）に接続された入力トランジスタ（ＭＰ０、ＭＰ１）の対を含む。入力トランジスタ（ＭＮ１）及び入力トランジスタ（ＭＰ０）は、第１信号入力２１ａに接続され、入力トランジスタ（ＭＮ０）及び入力トランジスタ（ＭＰ１）は、第２信号入力２１ｂに接続される。
　プリバッファ段７３は、高電位側のカスコード電流ミラー回路７３ａ、レベルシフト回路７３ｂ、及び低電位側のカスコード電流ミラー回路７３ｃを含み、高電位側のカスコード電流ミラー回路７３ａ、レベルシフト回路７３ｂ、及び高電位側のカスコード電流ミラー回路７３ｃは、高電位線Ｖｄｄから低電位線Ｖｓｓへの方向に順に接続される。カスコード電流ミラー回路７３ａは、ｐ型トランジスタＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３を含み、カスコード電流ミラー回路７３ｃは、ｎ型トランジスタＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３を含む。レベルシフト回路７３ｂは、２つの経路の各々において並列に接続されたｐ型及びｎ型トランジスタ（ＭＰ１４及びＭＮ１４、並びにＭＰ１５及びＭＮ１５）を含む。
　入力段７１の入力トランジスタ（ＭＮ０、ＭＮ１）は折り返されて、高電位側のカスコード電流ミラー回路７３ａ内のそれぞれの中間ノードに接続される。また、入力トランジスタ（ＭＰ０、ＭＰ１）は、折り返されて、低電位側のカスコード電流ミラー回路７３ｃ内のそれぞれの中間ノードに接続される。
　出力段７５の出力トランジスタＭＰ３０及び出力トランジスタＭＮ３０のゲートは、それぞれ、プリバッファ段７３のカスコード電流ミラー回路の出力側の経路におけるレベルシフト回路の電流入力及び電流出力に接続される。
　図８は、図５及び図６の増幅回路と異なる、レイル・トゥ・レイル・オペレイショナル・トランスコンダクタンス・アンプの回路図を示す。
　レイル・トゥ・レイル・オペレイショナル・トランスコンダクタンス・アンプ（以下、「増幅回路７０ｂ」として参照する）では、差動増幅段７７は、レイル・トゥ・レイルの入力を受けるために、第１差動増幅段のためのｐ型入力トランジスタ（ＭＰ０、ＭＰ１）の対、及び第２差動増幅段のためのｎ型入力トランジスタ（ＭＮ０、ＭＮ１）の対を有する。ｐ型入力トランジスタ（ＭＰ０、ＭＰ１）は、それぞれのｎ型負荷トランジスタＭＮ２及びＭＮ３に接続され、ｎ型入力トランジスタ（ＭＮ０、ＭＮ１）は、それぞれのｐ型負荷トランジスタＭＰ２及びＭＰ３に接続される。
　差動増幅段７７は、プリバッファ段７９に接続される。プリバッファ段７９は、レベルシフト回路を含まない。プリバッファ段７９は、第１差動増幅段及び第２差動増幅段からの差動電圧信号をそれぞれ増幅する第１増幅段７９ａ及び第２増幅段７９ｂを含む。第１増幅段７９ａは、第１差動増幅段からそれぞれの電圧信号を受けるｎ型トランジスタＭＮ４、ＭＮ５と、ｎ型トランジスタＭＮ４、ＭＮ５に接続された電流ミラー回路（ＭＰ１０、ＭＰ１１）と、を含む。また、第２増幅段７９ｂは、第２差動増幅段からそれぞれの電圧信号を受けるｐ型トランジスタＭＰ４、ＭＰ５と、ｐ型トランジスタＭＰ４、ＭＰ５に接続された電流ミラー回路（ＭＮ１０、ＭＮ１１）と、を含む。
　第１増幅段７９ａ及び第２増幅段７９ｂは、入力の差動電圧信号を単極性の電圧信号として、それぞれ、出力段７５のｐ型出力トランジスタ（ＭＰ３０）及びｎ型出力トランジスタ（ＭＮ３０）に駆動する。
　引き続き、増幅回路１１ａ、１１ｂの特性を説明する。
　図９は、増幅回路１１ａ、増幅回路７０ａ、及び増幅回路７０ｂのオープンループ利得の周波数特性（ＧＢ１１ａ、ＧＢ７０ａ、ＧＢ７０ｂ）を示すグラフである。増幅回路１１ａの帯域幅（ＧＢ１１ａ）は、増幅回路７０ａの帯域幅（ＧＢ７０ａ）より広い。オープンループ利得に関しては、増幅回路１１ａのＤＣ特性は、増幅回路７０ｂのＤＣ特性と同程度である。
　図１０は、増幅回路１１ａ、増幅回路７０ａ、及び増幅回路７０ｂにおける、ステップ入力ＳＩＮに対する応答波形（ＴＲ１１ａ、ＴＲ７０ａ、ＴＲ７０ｂ）を示すグラフである。増幅回路１１ａの応答波形ＴＲ１１ａは、増幅回路７０ａの応答波形ＴＲ７０ａに比べて速やかに変化する。具体的には、増幅回路１１ａのセットリングタイムは、増幅回路７０ａのセットリングタイムの半分程度である。増幅回路１１ａ、増幅回路７０ａ、及び増幅回路７０ｂの応答波形の測定の際には、測定対象の増幅器は、ボルテージフォロアを介して測定器に接続されている。
　図１１は、増幅回路１１ａ、増幅回路７０ａ、及び増幅回路７０ｂの消費電流（ＰＷ１１ａ、ＰＷ１７０ａ、ＰＷ７０ｂ）を示すグラフである。増幅回路１１ａの消費電流（ＰＷ１１ａ）は、増幅回路７０ｂの消費電流（ＰＷ７０ｂ）に比べて大幅に低い。また、増幅回路１１ａの消費電流（ＰＷ１１ａ）は、増幅回路７０ａの消費電流（ＰＷ７０ａ）に比べて低い。
　増幅回路７０ａ及び増幅回路７０ｂは、動作速度及び消費電流の両立を達成できていない。消費電流を増やせば、動作速度を改善できる。
　図１２は、増幅回路１１ａ及び増幅回路１１ｂのオープンループ利得の周波数特性（ＧＢ１１ａ、ＧＢ１１ｂ）を示すグラフである。増幅回路１１ｂの帯域幅（ＧＢ１１ｂ）は、増幅回路１１ａの帯域幅（ＧＢ１１ａ）より広い。増幅回路１１ｂは、帰還回路を用いて一方の差動増幅段の能動負荷に流れる電流を他方の差動増幅段の能動負荷に流すので、帰還回路は、動作速度を向上させる。増幅回路１１ｂのカットオフ周波数は、増幅回路１１ａのカットオフ周波数より高い。
　増幅回路１１ｂにおける２つの差動増幅段において互いに一方の差動増幅段の能動負荷に流れる電流を他方の差動増幅段の能動負荷に流す。この相互帰還は、トランジスタの製造ばらつきに対抗して回路特性を向上させることができる。
　本実施の形態に係る増幅回路１１には、ｎ型入力トランジスタ（ＭＮ０、ＭＮ１）の対を含む差動増幅回路１３ｃ含む増幅回路１１ｃ、及びｐ型入力トランジスタ（ＭＰ０、ＭＰ１）の対を含む差動増幅回路１３ｄを含む増幅回路１１ｄが適用されることができる。
　図１３は、ｎ型入力トランジスタ（ＭＮ０、ＭＮ１）の対を有する差動増幅回路１３ｃを含む増幅回路１１ｃを示す回路図である。図１４は、ｐ型入力トランジスタ（ＭＰ０、ＭＰ１）の対を有する差動増幅回路１３ｄを含む増幅回路１１ｄを示す回路図である。図１３及び図１４に示された増幅回路１１ｃ、１１ｄにおいて、増幅回路１１ａの回路素子と同一の機能の素子には、同一の符号を付する。増幅回路１１ｃ、１１ｄは、差動増幅回路１３（１３ｃ又は１３ｄ）、プリバッファ段１５、出力段１７、及び伝達回路１９を含む。
　まず、図１３の接続を説明する。増幅回路１１ｃは、差動増幅回路１３ｃ、プリバッファ段１５、出力段１７、及び伝達回路１９（１９ａ、１９ｂ）を含む。
　差動増幅回路１３ｃは、第１入力トランジスタ（ＭＮ１）５１ａ及び第２入力トランジスタ（ＭＮ０）５１ｂを含み、第１入力トランジスタ（ＭＮ１）５１ａ及び第２入力トランジスタ（ＭＮ０）５１ｂのゲートは、それぞれ、第１信号入力２１ａ及び第２信号入力２１ｂに接続される。また、差動増幅回路１３ｃは、第１入力トランジスタ（ＭＮ１）５１ａ及び第２入力トランジスタ（ＭＮ０）５１ｂのドレインにそれぞれ接続された第１負荷回路５３ａ（トランジスタＭＰ３）及び第２負荷回路５３ｂ（トランジスタＭＰ２）を含む。さらに、差動増幅回路１３ｃは、第１入力トランジスタ（ＭＮ１）５１ａ及び第２入力トランジスタ（ＭＮ０）５１ｂに流れる電流を流す電流源５５を含む。第１入力トランジスタ（ＭＮ１）５１ａ及び第２入力トランジスタ（ＭＮ０）５１ｂは、ｎ型を有する。電流源５５は、第１入力トランジスタ（ＭＮ１）５１ａ及び第２入力トランジスタ（ＭＮ０）５１ｂのソースと第１電位線（Ｖｓｓ）との間に接続される。
　第１伝達回路１９ａは、第２電位線（Ｖｄｄ）に接続され、第１伝達回路１９ａ及び第１負荷回路５３ａは、第１伝達回路１９ａが第１負荷回路５３ａに流れる電流のミラー電流を提供するように構成される。第２伝達回路１９ｂは、第２電位線（Ｖｄｄ）に接続され、第２伝達回路１９ｂ及び第２負荷回路５３ｂは、第２伝達回路１９ｂが第２負荷回路５３ｂに流れる電流のミラー電流を提供するように構成される。
　プリバッファ段１５は、第１経路２５及び第２経路２７、並びに第１レベルシフト出力２９ａ及び第２レベルシフト出力２９ｂを含む。第１経路２５は、第２電位線（Ｖｄｄ）から第１電位線（Ｖｓｓ）への方向に直列に接続された第５負荷回路２５ａ（ｐ型トランジスタＭＰ１１）、第１レベルシフト回路３１、及び第６負荷回路２５ｃ（ｎ型トランジスタＭＮ１１）を含む。第２経路２７は、第２電位線（Ｖｄｄ）から第１電位線（Ｖｓｓ）への方向に直列に接続された第７負荷回路２７ａ（ｐ型トランジスタＭＰ１０）、第２レベルシフト回路３３、及び第８負荷回路２７ｃ（ｎ型トランジスタＭＮ１０）を含む。
　第１レベルシフト回路３１は、並列に接続された第１ｎ型レベルシフトトランジスタ（ＭＮ３１）及び第１ｐ型レベルシフトトランジスタ（ＭＰ３１）を含む。第１ｎ型レベルシフトトランジスタ（ＭＮ３１）のドレイン及び第１ｐ型レベルシフトトランジスタ（ＭＰ３１）のソースは、第１接続ノード（３１ａ）に接続され、第１ｎ型レベルシフトトランジスタ（ＭＮ３１）のソース及び第１ｐ型レベルシフトトランジスタ（ＭＰ３１）のドレインは、第２接続ノード（３１ｂ）に接続される。
　第２レベルシフト回路３３は、並列に接続された第２ｎ型レベルシフトトランジスタ（ＭＮ３３）及び第２ｐ型レベルシフトトランジスタ（ＭＰ３３）を含む。第２ｎ型レベルシフトトランジスタ（ＭＮ３３）のドレイン及び第２ｐ型レベルシフトトランジスタ（ＭＰ３３）のソースは、第３接続ノード（３３ａ）に接続され、第２ｎ型レベルシフトトランジスタ（ＭＮ３３）のソース及び第２ｐ型レベルシフトトランジスタ（ＭＰ３３）のドレインは、第４接続ノード（３３ｂ）に接続される。
　第１伝達回路１９ａ及び第１レベルシフト出力２９ａは、第１接続ノード（３１ａ）に接続され、第２レベルシフト出力２９ｂは、第２接続ノード（３１ｂ）に接続される。第２伝達回路１９ｂは、第３接続ノード（３３ａ）に接続される。
　出力段１７は、第１出力トランジスタ（３７ｐ）及び第２出力トランジスタ（３７ｎ）を含む。第１出力トランジスタ（３７ｐ）は、第２電位線（Ｖｄｄ）と出力３５との間に接続されると共に第１レベルシフト出力２９ａからの信号によって駆動される。第２出力トランジスタ（３７ｎ）は、第１電位線（Ｖｓｓ）と出力３５との間に接続されると共に第２レベルシフト出力２９ｂからの信号によって駆動される。
　第１バイアス段４５は、第１ｐ型レベルシフトトランジスタ（ＭＰ３１）及び第２ｐ型レベルシフトトランジスタ（ＭＰ３３）のゲートに、レベルシフトのためのバイアス電圧を提供する。第２バイアス段４７は、第１ｎ型レベルシフトトランジスタ（ＭＮ３１）及び第２ｎ型レベルシフトトランジスタ（ＭＮ３３）のゲートに、レベルシフトのためのバイアス電圧を提供する。
　次いで、図１４の接続を説明する。増幅回路１１ｄは、差動増幅回路１３ｄ、プリバッファ段１５、出力段１７、及び伝達回路１９（１９ｃ、１９ｄ）を含む。
　差動増幅回路１３ｄは、第１入力トランジスタ（ＭＰ０）６１ａ及び第２入力トランジスタ（ＭＰ１）６１ｂを含み、第１入力トランジスタ（ＭＰ０）６１ａ及び第２入力トランジスタ（ＭＰ１）６１ｂのゲートは、それぞれ、第１信号入力２１ａ及び第２信号入力２１ｂに接続される。また、差動増幅回路１３ｄは、第１入力トランジスタ（ＭＰ０）６１ａ及び第２入力トランジスタ（ＭＰ１）６１ｂのドレインにそれぞれ接続された第３負荷回路（ｎ型負荷トランジスタＭＮ２）６３ａ及び第４負荷回路（ｎ型負荷トランジスタＭＮ３）６３ｂを含む。さらに、差動増幅回路１３ｄは、第１入力トランジスタ（ＭＰ０）６１ａ及び第２入力トランジスタ（ＭＰ１）６１ｂに流れる電流を流す電流源６５を含む。第１入力トランジスタ（ＭＰ０）６１ａ及び第２入力トランジスタ（ＭＰ１）６１ｂは、ｐ型を有する。電流源６５は、第１入力トランジスタ（ＭＰ０）６１ａ及び第２入力トランジスタ（ＭＰ１）６１ｂのソースと第２電位線（Ｖｄｄ）との間に接続される。
　第３伝達回路１９ｃは、第１電位線（Ｖｓｓ）に接続され、第３伝達回路１９ｃ及び第３負荷回路６３ａは、第３伝達回路１９ｃが第３負荷回路６３ａに流れる電流のミラー電流を受けるように構成される。第４伝達回路１９ｄは、第２電位線（Ｖｓｓ）に接続され、第４伝達回路１９ｄ及び第４負荷回路６３ｂは、第４伝達回路１９ｄが第４負荷回路６３ｂに流れる電流のミラー電流を受けるように構成される。第３伝達回路１９ｃ及び第２レベルシフト出力２９ｂは、第２接続ノード（３１ｂ）に接続される。第４伝達回路１９ｄは、第４接続ノード（３３ｂ）に接続される。
　本実施例では、増幅回路１１ｄのプリバッファ段１５は、増幅回路１１ｃのプリバッファ段１５と同じ回路構成である。また、増幅回路１１ｄの出力段１７は、増幅回路１１ｄの出力段１７と同じ回路構成である。
　増幅回路１１ｃ及び増幅回路１１ｄは、レイル・トゥ・レイルの入力を受けることができることを除いて、増幅回路１１ａと同様の作用及び効果を発揮する。
　本実施の形態によれば、高速動作及び低消費電流を可能にする増幅回路を提供することができる。
　本実施の形態は、以下に例示的に示される様々な側面を有する。
　本実施の形態の第１側面は、増幅回路を備える。増幅回路は、第１信号入力及び第２信号入力にそれぞれ接続された第１ｎ型入力トランジスタ及び第２ｎ型入力トランジスタ、前記第１ｎ型入力トランジスタ及び前記第２ｎ型入力トランジスタにそれぞれ接続された第１負荷回路及び第２負荷回路、並びに前記第１ｎ型入力トランジスタ及び前記第２ｎ型入力トランジスタに流れる電流を流す第１電流源を含む第１差動増幅段と、前記第１信号入力及び前記第２信号入力にそれぞれ接続された第１ｐ型入力トランジスタ及び第２ｐ型入力トランジスタ、前記第１ｐ型入力トランジスタ及び前記第２ｐ型入力トランジスタにそれぞれ接続された第３負荷回路及び第４負荷回路、並びに前記第１ｐ型入力トランジスタ及び前記第２ｐ型入力トランジスタに流れる電流を流す第２電流源を含む第２差動増幅段と、を備える差動増幅回路と、高電位線から低電位線への方向に直列に接続された第５負荷回路、第１レベルシフト回路、及び第６負荷回路を含む第１経路、前記高電位線から前記低電位線への方向に直列に接続された第７負荷回路、第２レベルシフト回路、及び第８負荷回路を含む第２経路、並びに第１レベルシフト出力及び第２レベルシフト出力、を含むプリバッファ段であって、前記第１レベルシフト回路は、前記第５負荷回路及び前記第１レベルシフト出力に接続された電流入力と、前記第６負荷回路及び前記第２レベルシフト出力に接続された電流出力とを含み、前記第２レベルシフト回路は、前記第７負荷回路に接続された電流入力と、前記第８負荷回路に接続された電流出力とを含む、プリバッファ段と、前記高電位線と出力との間に接続されると共に前記第１レベルシフト出力からの信号によって駆動されるｐ型出力トランジスタ、及び前記低電位線と前記出力との間に接続されると共に前記第２レベルシフト出力からの信号によって駆動されるｎ型出力トランジスタを含む出力段と、前記第１レベルシフト回路の前記電流入力に接続された第１伝達回路であって、前記第１伝達回路及び前記第１負荷回路は、前記第１伝達回路が前記第１負荷回路に流れる電流のミラー電流を生成するように構成される、第１伝達回路と、前記第２レベルシフト回路の前記電流入力に接続された第２伝達回路であって、前記第２伝達回路及び前記第２負荷回路は、前記第２伝達回路が前記第２負荷回路に流れる電流のミラー電流を生成するように構成される、第２伝達回路と、前記第１レベルシフト回路の前記電流出力に接続された第３伝達回路であって、前記第３伝達回路及び前記第３負荷回路は、前記第３伝達回路が前記第３負荷回路に流れる電流のミラー電流を生成するように構成される、第３伝達回路と、前記第２レベルシフト回路の前記電流出力に接続された第４伝達回路であって、前記第４伝達回路及び前記第４負荷回路は、前記第４伝達回路が前記第４負荷回路に流れる電流のミラー電流を生成するように構成される、第４伝達回路と、を備え、前記第１レベルシフト回路は、前記第１レベルシフト回路の前記電流入力と前記電流出力との間に並列に接続された第１ｎ型レベルシフトトランジスタ及び第１ｐ型レベルシフトトランジスタを含み、前記第２レベルシフト回路は、前記第２レベルシフト回路の前記電流入力と前記電流出力との間に並列に接続された第２ｎ型レベルシフトトランジスタ及び第２ｐ型レベルシフトトランジスタを含み、前記プリバッファ段は、前記第１ｐ型レベルシフトトランジスタ及び前記第２ｐ型レベルシフトトランジスタのゲートに接続されたｐ側バイアス出力を有する第１バイアス段と、前記第１ｎ型レベルシフトトランジスタ及び前記第２ｎ型レベルシフトトランジスタのゲートに接続されたｎ側バイアス出力を有する第２バイアス段と、を含む。
　第１側面に従う第２側面では、前記第１バイアス段は、前記低電位線と前記ｐ側バイアス出力との間に接続された電流源と、前記高電位線と前記ｐ側バイアス出力との間に直列に接続された複数のダイオードとを有し、前記ダイオードの各々は、互いに接続されたゲート及びドレインを有するｐ型トランジスタを含み、前記第２バイアス段は、前記高電位線と前記ｎ側バイアス出力との間に接続された電流源と、前記低電位線と前記ｎ側バイアス出力との間に直列に接続された複数のダイオードとを有し、前記ダイオードの各々は、互いに接続されたゲート及びドレインを有するｎ型トランジスタを含むことができる。
　第１側面又は第２側面に従う第３側面では、前記第５負荷回路及び前記第７負荷回路は、前記第７負荷回路に流れる電流を前記第５負荷回路に流す電流ミラー回路を構成すると共に、前記第６負荷回路及び前記第８負荷回路は、前記第８負荷回路に流れる電流を前記第６負荷回路に流す電流ミラー回路を構成することができる。
　第１側面から第３側面のいずれか一側面に従う第４側面では、前記第１負荷回路は、第１負荷トランジスタを含むと共に、前記第１ｎ型入力トランジスタは、前記第１負荷回路に流れる全電流を流し、前記第１伝達回路は、第１ｐ型トランジスタを含み、前記第１負荷トランジスタ及び前記第１ｐ型トランジスタは第１電流ミラー回路を構成するように接続され、前記第２負荷回路は、第２負荷トランジスタを含むと共に、前記第２ｎ型入力トランジスタは、前記第２負荷回路に流れる全電流を流し、前記第２伝達回路は、第２ｐ型トランジスタを含み、前記第２負荷トランジスタ及び前記第２ｐ型トランジスタは第２電流ミラー回路を構成するように接続され、前記第３負荷回路は、第３負荷トランジスタを含むと共に、前記第１ｐ型入力トランジスタは、前記第３負荷回路に流れる全電流を流し、前記第３伝達回路は、第３ｐ型トランジスタを含み、前記第３負荷トランジスタ及び前記第３ｐ型トランジスタは第３電流ミラー回路を構成するように接続され、前記第４負荷回路は、第４負荷トランジスタを含むと共に、前記第２ｐ型入力トランジスタは前記第４負荷回路に流れる全電流を流し、前記第４伝達回路は、第４ｐ型トランジスタを含み、前記第４負荷トランジスタ及び前記第４ｐ型トランジスタは第４電流ミラー回路を構成するように接続されることができる。
　第１側面から第３側面のいずれか一側面に従う第５側面では、前記差動増幅回路は、前記第１負荷回路に流れる電流の第１ミラー電流を生成すると共に該第１ミラー電流を前記第４負荷回路に提供するように構成された第１帰還回路と、前記第２負荷回路に流れる電流の第２ミラー電流を生成すると共に該第２ミラー電流を前記第３負荷回路に提供するように構成された第２帰還回路と、前記第３負荷回路に流れる電流の第３ミラー電流を生成すると共に該第３ミラー電流を前記第２負荷回路から受けるように構成された第３帰還回路と、前記第４負荷回路に流れる電流の第４ミラー電流を生成すると共に該第４ミラー電流を前記第１負荷回路から受けるように構成された第４帰還回路と、を更に備えることができる。
　本実施に形態に係る第６側面は、増幅回路を含む。増幅回路は、第１信号入力及び第２信号入力にそれぞれ接続された第１入力トランジスタ及び第２入力トランジスタ、前記第１入力トランジスタ及び前記第２入力トランジスタにそれぞれ接続された第１負荷回路及び第２負荷回路、並びに前記第１入力トランジスタ及び前記第２入力トランジスタに流れる電流を流す電流源を含む差動増幅回路であって、前記第１入力トランジスタ及び前記第２入力トランジスタの各々は第１導電型を有し、前記電流源は前記第１入力トランジスタ及び前記第２入力トランジスタと第１電位線との間に接続されると共に前記第１負荷回路及び前記第２負荷回路は前記第１電位線と異なる第２電位線に接続される、差動増幅回路と、前記第２電位線に接続された第１伝達回路であって、前記第１伝達回路及び前記第１負荷回路は、前記第１伝達回路が前記第１負荷回路に流れる電流のミラー電流を生成するように構成される、第１伝達回路と、前記第２電位線に接続された第２伝達回路であって、前記第２伝達回路及び前記第２負荷回路は、前記第２伝達回路が前記第２負荷回路に流れる電流のミラー電流を生成するように構成される、第２伝達回路と、前記第２電位線から前記第１電位線への方向に直列に接続された第５負荷回路、第１レベルシフト回路、及び第６負荷回路を含む第１経路、前記第２電位線から前記第１電位線への方向に直列に接続された第７負荷回路、第２レベルシフト回路、及び第８負荷回路を含む第２経路、並びに第１レベルシフト出力及び第２レベルシフト出力、を含むプリバッファ段であって、前記第１伝達回路及び前記第１レベルシフト出力は、前記第５負荷回路と前記第１レベルシフト回路との第１接続ノードに接続され、前記第２レベルシフト出力は、前記第１レベルシフト回路と前記第６負荷回路との第２接続ノードとの間に接続され、前記第２伝達回路は、前記第７負荷回路と前記第２レベルシフト回路との第３接続ノードに接続される、プリバッファ段と、前記第２電位線と出力との間に接続されると共に前記第１レベルシフト出力からの信号によって駆動される第１出力トランジスタ、及び前記第１電位線と前記出力との間に接続されると共に前記第２レベルシフト出力からの信号によって駆動される第２出力トランジスタを含む出力段と、を備え、前記第１レベルシフト回路は、前記第２接続ノードと前記第１接続ノードとの間に並列に接続された第１ｎ型レベルシフトトランジスタ及び第１ｐ型レベルシフトトランジスタを含み、前記第２レベルシフト回路は、前記第２レベルシフト回路と前記第８負荷回路との間の第４接続ノードと前記第３接続ノードとの間に並列に接続された第２ｎ型レベルシフトトランジスタ及び第２ｐ型レベルシフトトランジスタを含み、前記プリバッファ段は、前記第１ｐ型レベルシフトトランジスタ及び前記第２ｐ型レベルシフトトランジスタのゲートに接続された第１バイアス出力を有する第１バイアス段と、前記第１ｎ型レベルシフトトランジスタ及び前記第２ｎ型レベルシフトトランジスタのゲートに接続された第２バイアス出力を有する第２バイアス段と、を含む。
　本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

Claims (6)

  1. 　第１信号入力及び第２信号入力にそれぞれ接続された第１ｎ型入力トランジスタ及び第２ｎ型入力トランジスタ、前記第１ｎ型入力トランジスタ及び前記第２ｎ型入力トランジスタにそれぞれ接続された第１負荷回路及び第２負荷回路、並びに前記第１ｎ型入力トランジスタ及び前記第２ｎ型入力トランジスタに流れる電流を流す第１電流源を含む第１差動増幅段と、前記第１信号入力及び前記第２信号入力にそれぞれ接続された第１ｐ型入力トランジスタ及び第２ｐ型入力トランジスタ、前記第１ｐ型入力トランジスタ及び前記第２ｐ型入力トランジスタにそれぞれ接続された第３負荷回路及び第４負荷回路、並びに前記第１ｐ型入力トランジスタ及び前記第２ｐ型入力トランジスタに流れる電流を流す第２電流源を含む第２差動増幅段と、を備える差動増幅回路と、
    　高電位線から低電位線への方向に直列に接続された第５負荷回路、第１レベルシフト回路、及び第６負荷回路を含む第１経路、前記高電位線から前記低電位線への方向に直列に接続された第７負荷回路、第２レベルシフト回路、及び第８負荷回路を含む第２経路、並びに第１レベルシフト出力及び第２レベルシフト出力、を含むプリバッファ段であって、前記第１レベルシフト回路は、前記第５負荷回路及び前記第１レベルシフト出力に接続された電流入力と、前記第６負荷回路及び前記第２レベルシフト出力に接続された電流出力とを含み、前記第２レベルシフト回路は、前記第７負荷回路に接続された電流入力と、前記第８負荷回路に接続された電流出力とを含む、プリバッファ段と、
    　前記高電位線と出力との間に接続されると共に前記第１レベルシフト出力からの信号によって駆動されるｐ型出力トランジスタ、及び前記低電位線と前記出力との間に接続されると共に前記第２レベルシフト出力からの信号によって駆動されるｎ型出力トランジスタを含む出力段と、
    　前記第１レベルシフト回路の前記電流入力に接続された第１伝達回路であって、前記第１伝達回路及び前記第１負荷回路は、前記第１伝達回路が前記第１負荷回路に流れる電流のミラー電流を生成するように構成される、第１伝達回路と、
    　前記第２レベルシフト回路の前記電流入力に接続された第２伝達回路であって、前記第２伝達回路及び前記第２負荷回路は、前記第２伝達回路が前記第２負荷回路に流れる電流のミラー電流を生成するように構成される、第２伝達回路と、
    　前記第１レベルシフト回路の前記電流出力に接続された第３伝達回路であって、前記第３伝達回路及び前記第３負荷回路は、前記第３伝達回路が前記第３負荷回路に流れる電流のミラー電流を生成するように構成される、第３伝達回路と、
    　前記第２レベルシフト回路の前記電流出力に接続された第４伝達回路であって、前記第４伝達回路及び前記第４負荷回路は、前記第４伝達回路が前記第４負荷回路に流れる電流のミラー電流を生成するように構成される、第４伝達回路と、
    を備え、
    　前記第１レベルシフト回路は、前記第１レベルシフト回路の前記電流入力と前記電流出力との間に並列に接続された第１ｎ型レベルシフトトランジスタ及び第１ｐ型レベルシフトトランジスタを含み、
    　前記第２レベルシフト回路は、前記第２レベルシフト回路の前記電流入力と前記電流出力との間に並列に接続された第２ｎ型レベルシフトトランジスタ及び第２ｐ型レベルシフトトランジスタを含み、
    　前記プリバッファ段は、前記第１ｐ型レベルシフトトランジスタ及び前記第２ｐ型レベルシフトトランジスタのゲートに接続されたｐ側バイアス出力を有する第１バイアス段と、前記第１ｎ型レベルシフトトランジスタ及び前記第２ｎ型レベルシフトトランジスタのゲートに接続されたｎ側バイアス出力を有する第２バイアス段と、を含む、
    　増幅回路。
  2. 　前記第１バイアス段は、前記低電位線と前記ｐ側バイアス出力との間に接続された電流源と、前記高電位線と前記ｐ側バイアス出力との間に直列に接続された複数のダイオードとを有し、
    　前記ダイオードの各々は、互いに接続されたゲート及びドレインを有するｐ型トランジスタを含み、
    　前記第２バイアス段は、前記高電位線と前記ｎ側バイアス出力との間に接続された電流源と、前記低電位線と前記ｎ側バイアス出力との間に直列に接続された複数のダイオードとを有し、
    　前記ダイオードの各々は、互いに接続されたゲート及びドレインを有するｎ型トランジスタを含む、
    　請求項１に記載された増幅回路。
  3. 　前記第５負荷回路及び前記第７負荷回路は、前記第７負荷回路に流れる電流を前記第５負荷回路に流す電流ミラー回路を構成すると共に、前記第６負荷回路及び前記第８負荷回路は、前記第８負荷回路に流れる電流を前記第６負荷回路に流す電流ミラー回路を構成する、
    　請求項１に記載された増幅回路。
  4. 　前記第１負荷回路は、第１負荷トランジスタを含むと共に、前記第１ｎ型入力トランジスタは、前記第１負荷回路に流れる全電流を流し、前記第１伝達回路は、第１ｐ型トランジスタを含み、前記第１負荷トランジスタ及び前記第１ｐ型トランジスタは第１電流ミラー回路を構成するように接続され、
    　前記第２負荷回路は、第２負荷トランジスタを含むと共に、前記第２ｎ型入力トランジスタは、前記第２負荷回路に流れる全電流を流し、前記第２伝達回路は、第２ｐ型トランジスタを含み、前記第２負荷トランジスタ及び前記第２ｐ型トランジスタは第２電流ミラー回路を構成するように接続され、
    　前記第３負荷回路は、第３負荷トランジスタを含むと共に、前記第１ｐ型入力トランジスタは、前記第３負荷回路に流れる全電流を流し、前記第３伝達回路は、第３ｐ型トランジスタを含み、前記第３負荷トランジスタ及び前記第３ｐ型トランジスタは第３電流ミラー回路を構成するように接続され、
    　前記第４負荷回路は、第４負荷トランジスタを含むと共に、前記第２ｐ型入力トランジスタは前記第４負荷回路に流れる全電流を流し、前記第４伝達回路は、第４ｐ型トランジスタを含み、前記第４負荷トランジスタ及び前記第４ｐ型トランジスタは第４電流ミラー回路を構成するように接続される、
    　請求項１から請求項３のいずれか一項に記載された増幅回路。
  5. 　前記差動増幅回路は、
    　前記第１負荷回路に流れる電流の第１ミラー電流を生成すると共に該第１ミラー電流を前記第４負荷回路に提供するように構成された第１帰還回路と、
    　前記第２負荷回路に流れる電流の第２ミラー電流を生成すると共に該第２ミラー電流を前記第３負荷回路に提供するように構成された第２帰還回路と、
    　前記第３負荷回路に流れる電流の第３ミラー電流を生成すると共に該第３ミラー電流を前記第２負荷回路から受けるように構成された第３帰還回路と、
    　前記第４負荷回路に流れる電流の第４ミラー電流を生成すると共に該第４ミラー電流を前記第１負荷回路から受けるように構成された第４帰還回路と、
    を更に備える、
    　請求項１から請求項３のいずれか一項に記載された増幅回路。
  6. 　第１信号入力及び第２信号入力にそれぞれ接続された第１入力トランジスタ及び第２入力トランジスタ、前記第１入力トランジスタ及び前記第２入力トランジスタにそれぞれ接続された第１負荷回路及び第２負荷回路、並びに前記第１入力トランジスタ及び前記第２入力トランジスタに流れる電流を流す電流源を含む差動増幅回路であって、前記第１入力トランジスタ及び前記第２入力トランジスタの各々は第１導電型を有し、前記電流源は前記第１入力トランジスタ及び前記第２入力トランジスタと第１電位線との間に接続されると共に前記第１負荷回路及び前記第２負荷回路は前記第１電位線と異なる第２電位線に接続される、差動増幅回路と、
    　前記第２電位線に接続された第１伝達回路であって、前記第１伝達回路及び前記第１負荷回路は、前記第１伝達回路が前記第１負荷回路に流れる電流のミラー電流を生成するように構成される、第１伝達回路と、
    　前記第２電位線に接続された第２伝達回路であって、前記第２伝達回路及び前記第２負荷回路は、前記第２伝達回路が前記第２負荷回路に流れる電流のミラー電流を生成するように構成される、第２伝達回路と、
    　前記第２電位線から前記第１電位線への方向に直列に接続された第５負荷回路、第１レベルシフト回路、及び第６負荷回路を含む第１経路、前記第２電位線から前記第１電位線への方向に直列に接続された第７負荷回路、第２レベルシフト回路、及び第８負荷回路を含む第２経路、並びに第１レベルシフト出力及び第２レベルシフト出力、を含むプリバッファ段であって、前記第１伝達回路及び前記第１レベルシフト出力は、前記第５負荷回路と前記第１レベルシフト回路との第１接続ノードに接続され、前記第２レベルシフト出力は、前記第１レベルシフト回路と前記第６負荷回路との第２接続ノードとの間に接続され、前記第２伝達回路は、前記第７負荷回路と前記第２レベルシフト回路との第３接続ノードに接続される、プリバッファ段と、
    　前記第２電位線と出力との間に接続されると共に前記第１レベルシフト出力からの信号によって駆動される第１出力トランジスタ、及び前記第１電位線と前記出力との間に接続されると共に前記第２レベルシフト出力からの信号によって駆動される第２出力トランジスタを含む出力段と、
    を備え、
    　前記第１レベルシフト回路は、前記第２接続ノードと前記第１接続ノードとの間に並列に接続された第１ｎ型レベルシフトトランジスタ及び第１ｐ型レベルシフトトランジスタを含み、
    　前記第２レベルシフト回路は、前記第２レベルシフト回路と前記第８負荷回路との間の第４接続ノードと前記第３接続ノードとの間に並列に接続された第２ｎ型レベルシフトトランジスタ及び第２ｐ型レベルシフトトランジスタを含み、
    　前記プリバッファ段は、前記第１ｐ型レベルシフトトランジスタ及び前記第２ｐ型レベルシフトトランジスタのゲートに接続された第１バイアス出力を有する第１バイアス段と、前記第１ｎ型レベルシフトトランジスタ及び前記第２ｎ型レベルシフトトランジスタのゲートに接続された第２バイアス出力を有する第２バイアス段と、を含む、
    　増幅回路。
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JP2003188652A (ja) * 2001-12-19 2003-07-04 Matsushita Electric Ind Co Ltd ゲインブースト演算増幅回路
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