KR20100084477A - 연산 증폭 회로 - Google Patents

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KR20100084477A
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Abstract

(과제) 저잡음이면서, 또한 저소비 전류로 안정적으로 동작시킬 수 있는 CMOS 연산 증폭 회로의 제공.
(해결수단) CMOS 연산 증폭 회로의 폴디드 캐스코드 회로의, 캐스코드 바이어스 전압을 입력 차동단의 전류에 의해 변조시킴으로써 저잡음이면서, 또한 저소비 전류로 안정 동작을 가능하게 하였다.

Description

연산 증폭 회로{OPERATIONAL AMPLIFIER CIRCUIT}
본 발명은, 입력 전압 범위가 부(負)의 전원 전압에서 정(正)의 전원 전압까지인, CMOS 입력의 연산 증폭 회로에 관한 것이다.
종래의 CMOS 연산 증폭 회로로는, 도 4 에 나타낸 것과 같은 회로가 알려져 있다 (예를 들어, 특허 문헌 1 참조).
연산 증폭 회로는 크게 나누어 차동 입력 회로부 (100) 와, 폴디드 캐스코드 회로부 (200) 의 2 개 블록으로 나누어진다.
먼저, 차동 입력 회로부 (100) 의 동작에 관해서 설명한다. 전원 전압은 VDD 단자와 VSS 단자 사이에 인가된다. 차동 입력 신호는, INP 단자 및 INM 단자에 인가된다. 차동 입력 회로부 (100) 의 입력 차동쌍은, N 형 MOS 트랜지스터 (MN1 및 MN2) 와 P 형 MOS 트랜지스터 (MP1 및 MP2) 로 구성되어 있다. 입력 차동쌍을 이러한 구성으로 함으로써, 입력 전압이 낮을 때에는 P 형 MOS 트랜지스터 차동쌍이 동작하고, 입력 전압이 높을 때에는 N 형 MOS 트랜지스터 차동쌍이 동작하여, 넓은 입력 전압 범위에서의 동작을 가능하게 하고 있다. 즉, 차동 입력 신호의 전압 범위는, 부의 전원 전압 (VSS) 에서 정의 전원 전압 (VDD) 까지 확보할 수 있다.
MOS 트랜지스터 (MS1) 는, 전류 전환 회로의 MOS 트랜지스터이다.
차동 트랜지스터쌍의 입력 전압이 높아 VDD 에 가까울 때에는, MOS 트랜지스터 (MS1) 가 ON 된다. 정전류원 (Ib1) 의 전류는, MOS 트랜지스터 (MS2) 와 MOS 트랜지스터 (MS3) 의 커런트 미러 회로에 의해서 N 형 MOS 트랜지스터 (MN1 및 MN2) 에 흐른다. 따라서, N 형 MOS 트랜지스터 차동쌍이 동작한다.
차동 트랜지스터쌍의 입력 전압이 낮아 VSS 에 가까울 때에는, MOS 트랜지스터 (MS1) 는 OFF 된다. 정전류원 (Ib1) 의 전류는, P 형 MOS 트랜지스터 (MP1 및 MP2) 에 흐른다. 따라서, P 형 MOS 트랜지스터 차동쌍이 동작한다.
다음으로, 폴디드 캐스코드 회로부 (200) 의 동작에 관해서 설명한다. 폴디드 캐스코드 회로부 (200) 는, 차동 입력 회로부 (100) 의 P 형 및 N 형 MOS 트랜지스터 차동쌍으로부터의 신호를 전류 가산하여, 출력 단자 (OUT) 에 출력한다.
전압원 (Vb2) 은, MOS 트랜지스터 (MP5 및 MP6) 에 캐스코드 바이어스 전압을 제공한다. 예를 들어 도 5 에 나타내는 바와 같이, 정전류원 (Ib4) 에 의해서 포화 결선된 MOS 트랜지스터 (MB1) 에 전류를 흘려, 전압을 발생시킨다.
일반적으로, 포화 결선된 MOS 트랜지스터의 게이트 소스간 전압 (Vgs) 은, 식 (1) 로 나타낸다.
[식 1]
Figure pat00001
여기서, Id 는, MOS 트랜지스터의 드레인 전류 (= 정전류원 (Ib4) 의 정전류값), β 는, MOS 트랜지스터의 프로세스와 사이즈에 의해 정해지는 파라미터, Vt 는, MOS 트랜지스터의 임계값 전압이다.
차동 입력 회로부 (100) 의 차동 트랜지스터쌍의 입력 전압이 낮아 VSS 에 가까울 때, 전류 전환 MOS 트랜지스터 (MS1) 는 OFF 되어 있기 때문에, N 형 MOS 트랜지스터 (MN1 및 MN2) 에 전류는 흐르지 않는다. 그 상태에서는, 폴디드 캐스코드 회로의 MOS 트랜지스터 (MP3 및 MP4) 의 전류는 정전류원 (Ib2) 과 정전류원 (Ib3) 의 전류로부터, 정전류원 (Ib1) 의 절반의 전류를 뺀 값이 된다. 정전류원 (Ib2) 과 정전류원 (Ib3) 은 같은 전류값 (IB2) 의 전류를 흘리도록 구성되어 있다. 정전류원 (Ib1) 의 전류값을 IB1 이라고 하면, MOS 트랜지스터 (MP3 및 MP4) 의 전류값은 IB2-IB1/2 가 된다.
한편, 차동 트랜지스터쌍의 입력 전압이 높아 VDD 에 가까울 때, 전류 전환 MOS 트랜지스터 (MS1) 는 ON 되어 있기 때문에, N 형 MOS 트랜지스터 (MN1 및 MN2) 에 전류가 흐른다. 가령, 정전류원 (Ib1) 의 전류값과 같은 전류가 MOS 트랜지스터 (MS3) 에 흐른다고 하면, 폴디드 캐스코드 회로의 MOS 트랜지스터 (MP3 및 MP4) 의 전류값은 IB2+IB1/2 가 된다.
즉, 입력 전압에 의해서, MOS 트랜지스터 (MP3 및 MP4) 의 전류값이 변화한다.
MOS 트랜지스터의 포화 전압 (Vdsat) 은, 식 (2) 에 의해 주어진다.
[식 2]
Figure pat00002
여기서, Id 는, MOS 트랜지스터의 드레인 전류, β 는, MOS 트랜지스터의 프로세스와 사이즈에 의해 정해지는 파라미터이다. 식 (2) 로부터 알 수 있듯이, MOS 트랜지스터에 흐르는 전류 (Id) 가 변하면, MOS 트랜지스터의 포화 전압 (Vdsat) 이 변화된다.
캐스코드 바이어스 전압은, MOS 트랜지스터 (MP3, MP4, 및 MP5) 가 비포화 영역이 되지 않도록, MOS 트랜지스터 (MP3, MP4, 및 MP5) 의 드레인 소스간 전압이 포화 전압 이상이 되도록 설정할 필요가 있다.
(선행 기술 문헌)
특허 문헌 1 : 일본 공개특허공보 2002-344261호
종래의 CMOS 연산 증폭 회로는, 저잡음이면서 또 저소비 전류로 설계하기 위해, 정전류원 (Ib2) 과 정전류원 (Ib3) 의 전류를 적게 할 필요가 있다. 그 경우에는, 차동 입력 회로부 (100) 로부터의 전류에 의해서 MOS 트랜지스터 (MP3, MP4, 및 MP5) 에 흐르는 전류가 크게 변화된다, 즉 드레인 전압의 변동이 커진다. 이로써, MOS 트랜지스터 (MP3 이나 MP5) 가 비포화 영역이 될 가능성이 커지고, 따라서 증폭기의 게인이 내려간다.
즉, 종래의 CMOS 연산 증폭 회로에서는, 저잡음이고 저소비 전류이며 또한 안정적으로 동작하는 회로를 설계하기가 곤란하였다.
그래서, 본 발명의 목적은 종래의 이러한 과제를 해결하여, 저잡음이고 저소비 전류이며 또한 안정적으로 동작하는 CMOS 연산 증폭 회로를 제공하는 것을 목적으로 하고 있다.
본 발명의 CMOS 연산 증폭 회로는, 폴디드 캐스코드 회로의 캐스코드 바이어스 전압을 입력 차동단의 전류에 의해 변조시킴으로써, MOS 트랜지스터 (MP3 이나 MP5) 가 포화 영역에서 동작하도록 하여, 상기 과제를 해결한 것이다.
이상과 같은 본 발명의 CMOS 연산 증폭 회로에 의하면, 폴디드 캐스코드 회로의 캐스코드 바이어스 전압을 입력 차동단의 전류에 의해 변조시킴으로써, 저잡음이고 또한, 저소비 전류로도 안정적으로 동작시킬 수 있다.
도 1 은 본 발명의 CMOS 연산 증폭 회로의 실시예를 나타내는 회로도이다.
도 2 는 본 발명의 CMOS 연산 증폭 회로의 다른 실시예를 나타내는 회로도이다.
도 3 은 본 발명의 CMOS 연산 증폭 회로의 다른 실시예를 나타내는 회로도이다.
도 4 는 종래의 CMOS 연산 증폭 회로를 나타내는 회로도이다.
도 5 는 종래의 CMOS 연산 증폭 회로를 나타내는 회로도이다.
실시예
도 1 은 본 발명의 CMOS 연산 증폭 회로의 실시예를 나타내는 회로도이다.
도 1 의 CMOS 연산 증폭 회로는, 차동 입력 회로부 (100) 와, 폴디드 캐스코드 회로부 (200) 를 갖고 있다.
차동 입력 회로부 (100) 는, P 형 MOS 트랜지스터 (MP1 및 MP2) 로 구성되는 P 형 MOS 트랜지스터 차동쌍과, N 형 MOS 트랜지스터 (MN1 및 MN2) 로 구성되는 N 형 MOS 트랜지스터 차동쌍을 갖는다. P 형 MOS 트랜지스터 차동쌍은, VDD 단자측에 접속된 정전류원 (Ib1) 을 갖고 있다. N 형 MOS 트랜지스터 차동쌍은, GND 단자측에 접속된 정전류원인 MOS 트랜지스터 (MS3) 를 갖고 있다. 그리고, 전류 전환 회로의 MOS 트랜지스터 (MS1) 와, MOS 트랜지스터 (MS3) 와 커런트 미러 회로를 구성하고 있는 MOS 트랜지스터 (MS2) 를 갖고 있다.
폴디드 캐스코드 회로부 (200) 는, MOS 트랜지스터 (MP3 과 MP4, 및 MP5 와 MP6) 로 구성된 종적 (縱積) 의 커런트 미러 회로와, 전류원인 MOS 트랜지스터 (MN3 과 MN4) 및 전압원 (Vb3) 과, 정전류원 (Ib2 및 Ib3) 과, MOS 트랜지스터 (MP5 및 MP6) 의 바이어스 전압원 (Vb2) 인 정전류원 (Ib4) 과 포화 결선된 MOS 트랜지스터 (MB1) 를 갖고 있다.
그리고 폴디드 캐스코드 회로부 (200) 는, 정전류원 (Ib4) 에 병렬로 접속된 MOS 트랜지스터 (MB2) 를 갖고 있다. MOS 트랜지스터 (MB2) 의 게이트는, 전류 전환 MOS 트랜지스터 (MS1) 의 전류를 미러하는 트랜지스터 (MS2) 의 게이트와 드레인에 접속되어 있다.
먼저, 차동 입력 회로부 (100) 의 동작에 관해서 설명한다. 전원 전압은, VDD 단자와 VSS 단자 사이에 인가된다. 차동 입력 신호는, INP 단자 및 INM 단자에 인가된다. 차동 입력 회로부 (100) 의 입력 차동쌍은, N 형 MOS 트랜지스터 (MN1 및 MN2) 와 P 형 MOS 트랜지스터 (MP1 및 MP2) 로 구성되어 있다. 입력 차동쌍을 이러한 구성으로 함으로써, 입력 전압이 낮을 때에는 P 형 MOS 트랜지스터 차동쌍이 동작하고, 입력 전압이 높을 때에는 N 형 MOS 트랜지스터 차동쌍이 동작하여, 넓은 입력 전압 범위에서의 동작을 가능하게 하고 있다. 즉, 차동 입력 신호의 전압 범위는, 부의 전원 전압 (VSS) 에서 정의 전원 전압 (VDD) 까지 확보할 수 있다.
MOS 트랜지스터 (MS1) 는, 전류 전환 회로의 MOS 트랜지스터이다.
차동 트랜지스터쌍의 입력 전압이 높아 VDD 에 가까울 때에는, MOS 트랜지스터 (MS1) 가 ON 된다. 정전류원 (Ib1) 의 전류는, MOS 트랜지스터 (MS2) 와 MOS 트랜지스터 (MS3) 의 커런트 미러 회로에 의해서 N 형 MOS 트랜지스터 (MN1 및 MN2) 에 흐른다. 따라서, N 형 MOS 트랜지스터 차동쌍이 동작한다.
차동 트랜지스터쌍의 입력 전압이 낮아 VSS 에 가까울 때에는, MOS 트랜지스터 (MS1) 는 OFF 된다. 정전류원 (Ib1) 의 전류는, P 형 MOS 트랜지스터 (MP1 및 MP2) 에 흐른다. 따라서, P 형 MOS 트랜지스터 차동쌍이 동작한다.
다음으로, 폴디드 캐스코드 회로부 (200) 의 동작에 관해서 설명한다. 폴디드 캐스코드 회로부 (200) 는, 차동 입력 회로부 (100) 의 P 형 및 N 형 MOS 트랜지스터 차동쌍으로부터의 신호를 전류 가산하여, 출력 단자 (OUT) 에 출력한다.
포화 결선된 MOS 트랜지스터 (MB1) 는, 정전류원 (Ib4) 이 흘리는 전류에 의해 전압을 발생한다. 그 전압을, MOS 트랜지스터 (MP5 및 MP6) 에 캐스코드 바이어스 전압으로서 제공한다. 정전류원 (Ib4) 에 병렬로 접속된 MOS 트랜지스터 (MB2) 는, N 형 MOS 트랜지스터 (MN1 와 MN2) 에 흐르는 전류의 소정의 배(倍)의 전류를 트랜지스터 (MB1) 에 흘린다.
캐스코드 바이어스 전압, 즉, MOS 트랜지스터 (MB1) 의 게이트 소스간 전압 (Vgs) 은 식 (3) 에 의해 주어진다.
[식 3]
Figure pat00003
여기서, IB4 는 정전류원 (Ib4) 의 정전류값, Id2 는 MOS 트랜지스터 (MB2) 의 드레인 전류, β 는 MOS 트랜지스터의 프로세스와 사이즈에 의해 정해지는 파라미터, Vt 는 MOS 트랜지스터의 임계값 전압이다. 식 (3) 에서 알 수 있듯이, 캐스코드 바이어스 전압은, N 형 MOS 트랜지스터 차동쌍에 흐르는 전류에 의해 변조된 값이 된다.
N 형 MOS 트랜지스터 차동쌍에 전류가 흐르고 있을 때에는, MOS 트랜지스터 (MP3 및 MP4) 의 전류는 IB2+IB1/2 가 되고, MP3 및 MP4 의 포화 전압 (Vdsat) 은 식 (4) 가 된다.
[식 4]
Figure pat00004
N 형 MOS 트랜지스터 차동쌍에 전류가 흐르고 있지 않을 때에는, MOS 트랜지스터 (MP3 및 MP4) 의 전류는 IB2-IB1/2 가 되고, MOS 트랜지스터 (MP3 및 MP4) 의 포화 전압 (Vdsat) 은 식 (5) 가 된다.
[식 5]
Figure pat00005
IB2>>IB1 이면, MOS 트랜지스터 (MP3 및 MP4) 의 포화 전압은, N 형 MOS 트랜지스터 차동쌍에 전류가 흐르거나 흐르지 않거나에 상관없이, 값으로서 크게 변화되지는 않는다. 그러나, 저소비 전류화를 고려한 경우, IB2>>IB1 로 하기란 어려워, IB1 과 IB2 는 동등한 레인지에서의 값이 되고, MOS 트랜지스터 (MP3 및 MP4) 의 포화 전압은 N 형 MOS 트랜지스터 차동쌍의 전류의 값에 의해서 변화된다.
식 (4) 로부터, N 형 MOS 트랜지스터 차동쌍에 전류가 흐르고 있을 때의 MOS 트랜지스터 (MP3 및 MP4) 의 포화 전압 (Vdsat) 은, 흐르고 있지 않을 때의 값 (식 (5)) 보다 크다.
한편, MOS 트랜지스터 (MP5) 는, 드레인이 MOS 트랜지스터 (MP3 과 MP4) 의 게이트에 접속되어 있기 때문에, MOS 트랜지스터 (MP5) 의 드레인 전압은 MOS 트랜지스터 (MP3 및 MP4) 의 전류에 의해 변화된다. 즉, N 형 MOS 트랜지스터 차동쌍에 전류가 흐르고 있을 때의 MOS 트랜지스터 (MP5) 의 드레인 전압은, 식 (6) 에 의해 주어지고, N 형 MOS 트랜지스터 차동쌍에 전류가 흐르고 있지 않을 때의 MOS 트랜지스터 (MP5) 의 드레인 전압 (Vd5) 은, 식 (7) 에 의해 주어진다.
[식 6]
Figure pat00006
[식 7]
Figure pat00007
따라서, 종래의 회로도 4 에 있어서 N 형 MOS 트랜지스터 차동쌍에 전류가 흐르고 있을 때, 맞춰서 캐스코드 바이어스 전압 (Vb2) 을 설정한 경우, MOS 트랜지스터 (MP3) 가 포화 영역에서 동작하기 위해서는, Vb2 의 값으로서는 식 (8) 을 만족하지 않으면 안된다.
[식 8]
Figure pat00008
여기서, Vdsat 의 값은 식 (4) 이고, Vgs5 는, MOS 트랜지스터 (MP5) 의 게이트 소스간 전압이다. 식 (8) 을 만족하도록 Vb2 를 설정한 경우, N 형 MOS 트랜지스터 차동쌍에 전류가 흐르고 있지 않을 때에는, MOS 트랜지스터 (MP5) 의 드레인 전압 (Vd5) 은 식 (7) 이 되어, MOS 트랜지스터 (MP5) 가 비포화 영역에 들어갈 가능성이 있다.
전술한 바와 같이 IB2>>IB1 로 설정하면, MOS 트랜지스터 (MP5) 가 비포화 영역에 들어갈 가능성은 내려가지만, 저소비 전류화를 고려한 경우, IB2>>IB1 로 하기란 불가능하다.
또한, 식 (4), (5) 로부터 MOS 트랜지스터의 프로세스와 사이즈에 의해 정해지는 파라미터 β 에 의해서도, 전류가 변화하였을 때의, 포화 전압의 변동의 폭이 변한다. 즉, β 가 작은 쪽이, 전류의 변화에 대한 포화 전압의 변동의 폭이 커진다.
β 는, MOS 트랜지스터의 형상의 폭 W 와 길이 L 에 대하여, W/L 에 비례하는 관계에 있다. 그러나, 도 4 나 도 5 의 종래의 CMOS 연산 증폭 회로에 있어서, 잡음 전압을 작게 하기 위해서는 MOS 트랜지스터 (MP3 과 MP4) 의 트랜스 컨덕턴스 gm 을 작게 할 필요가 있고, gm 이
Figure pat00009
에 비례한다는 점에서, 저잡음 증폭 회로에서는 β 를 작게 할 필요가 있어, 결과적으로, 어떤 일정한 캐스코드 바이어스 전압 (Vb2) 에서는, MOS 트랜지스터 (MP3 이나 MP5) 가 비포화 영역에 들어갈 가능성이 높아진다.
본 발명의 CMOS 연산 증폭 회로에서는, N 형 MOS 트랜지스터 차동쌍에 전류가 흐르고 있을 때에는 MB1 에 전류를 흘리도록 하였기 때문에, 캐스코드 바이어스 전압은 커져, 결과적으로 MP3 이 확실히 포화 영역에서 동작할 수 있게 되었다. 또한, N 형 MOS 트랜지스터 차동쌍에 전류가 흐르고 있지 않을 때에는, 캐스코드 바이어스 전압은 작아져, MP5 가 확실히 포화 영역에서 동작시킬 수 있게 되었다.
도 1 에서는, VDD 단자측에 접속된 정전류원 (Ib1) 의 전류를, 전류 전환 회로의 MOS 트랜지스터 (MS1) 로 전환하도록 제어하였지만, 도 2 에 나타내는 바와 같이 VSS 단자측에 접속된 정전류원 (Ib1) 의 전류를 제어하도록 구성해도 된다.
도 3 에, 본 발명의 CMOS 연산 증폭 회로의 다른 실시예의 회로도를 나타낸다.
도 3 의 CMOS 연산 증폭 회로는, 전류 전환 검출 회로 (101) 와, MOS 트랜지스터 (M101) 와, 정전류원 (Ib5) 을 구비한다.
전류 전환 검출 회로 (101) 는, 입력 전압이 변화되어 N 형 MOS 트랜지스터 차동쌍에 전류가 흐른 것을 검출한다. MOS 트랜지스터 (M101) 는, 전류 전환 검출 회로 (101) 의 출력에 의해서 온·오프된다. 정전류원 (Ib5) 은, MOS 트랜지스터 (M101) 의 온·오프에 의해서, 다음 단의 폴디드 캐스코드 회로의 캐스코드 바이어스 전압을 변화시킨다.
도 3 에 나타내는 바와 같이, 입력 차동쌍의 전환에 동기하여, MOS 트랜지스터 (MB1) 에 흘리는 정전류원 (Ib5) 의 전류를 제어함으로써 캐스코드 바이어스 전압을 변조하여도, 동일한 효과가 얻어진다.
100 : 차동 입력 회로부
101 : 전류 전환 검출 회로
200 : 폴디드 캐스코드 회로부

Claims (3)

  1. 차동 입력 회로부와 폴디드 캐스코드 회로부를 구비한 CMOS 연산 증폭 회로로서,
    상기 차동 입력 회로부는,
    정입력 단자와 부입력 단자를 공통으로 하는, P 형 MOS 트랜지스터 차동쌍, 및 N 형 MOS 트랜지스터 차동쌍과,
    상기 2 개의 차동쌍에 동작 전류를 공급하는 제 1 정전류 회로와,
    상기 제 1 정전류 회로의 전류를, 상기 2 개의 차동쌍에 전환하여 공급하는 전류 전환 회로를 구비하고,
    상기 폴디드 캐스코드 회로부는,
    캐스코드 접속형 커런트 미러 회로와,
    상기 캐스코드 접속형 커런트 미러 회로와 직렬로 접속된 제 2 및 제 3 정전류 회로와,
    상기 캐스코드 접속형 커런트 미러 회로에 바이어스 전압을 공급하는 바이어스 전압원을 구비하고,
    상기 바이어스 전압원은, 상기 N 형 MOS 트랜지스터 차동쌍에 동작 전류가 흐르고 있을 때에, 상기 바이어스 전압을 높게 하는 것을 특징으로 하는 CMOS 연산 증폭 회로.
  2. 제 1 항에 있어서,
    상기 바이어스 전압원은, 상기 전류 전환 회로가 흘리는 동작 전류에 의해서 상기 바이어스 전압을 전환하는 것을 특징으로 하는 CMOS 연산 증폭 회로.
  3. 제 1 항에 있어서,
    추가로, 상기 전류 전환 회로의 동작을 검출하는 전류 전환 검출 회로를 구비하고,
    상기 바이어스 전압원은, 상기 전류 전환 검출 회로가 출력하는 신호에 의해서 상기 바이어스 전압을 전환하는 것을 특징으로 하는 CMOS 연산 증폭 회로.
KR1020100003451A 2009-01-16 2010-01-14 연산 증폭 회로 KR101344194B1 (ko)

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