JPH0758297A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0758297A JPH0758297A JP5201341A JP20134193A JPH0758297A JP H0758297 A JPH0758297 A JP H0758297A JP 5201341 A JP5201341 A JP 5201341A JP 20134193 A JP20134193 A JP 20134193A JP H0758297 A JPH0758297 A JP H0758297A
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Abstract
出を同時に1回のウェハーテストで行う。 【構成】所望リファレンス電位の測定はパットP1をG
NDにすることでリファレンス電位発生回路10の出力
3がリファレンスの電位によりその状態で測定し、不良
メモリの検出は、パットP1に所望の電位をあたえて行
う。この時、インバータI1のしきい値は所望の電位よ
り低く設定する。
Description
関し、特に外部からの電源電圧を内部で降圧して使用す
る型のメモリ等のテスト回路を有する半導体集積回路装
置に関する。
に伴い、信頼性向上,低消費電力化を達成させるため
に、外部からの電源電圧を内部で降圧して使用する方式
が用いられるようになってきた。この降圧電源の回路構
成の例を以下に説明する。
値の差等を基準として利用したリファレンス電位発生回
路によって、電源電圧変動や温度変動などの影響を受け
ないリファレンス電位を発生させる。次に降圧電源回路
によって、リファレンス電位と同じ電位の降圧電源電位
を発生させる。
に1回路のみが配置され、またこの回路はメモリが待機
時にある時も常時動作させなくてはならないのでその消
費電流は数μAから数十μA程度と非常に小さく抑えら
れている。
する電流能力は低く、このリファレンス電位発生回路か
ら数μA以上の消費電流を流すことはできない。そのた
め降圧電源回路が必要になる。この降圧電源回路自身の
消費電流は大きいけれども、メモリが動作して大きな消
費電流が流れる時の短かい期間のみ高速に大きな電流を
駆動することができ、通常、メモリセルアレイブロック
単位にチップ内に複数個配置されている。また、リファ
レンス電位発生回路にはヒューズが用意されており、半
導体チップの製造時におけるMOSトランジスタのしき
い値のばらつきなどによってリファレンスの電位が所望
の電位からずれても、半導体チップの製造工程である拡
散工程終了後にヒューズを切断することによりリファレ
ンス電位を所望の電位に合わせ込むことができる。
ファレンス電位測定回路の接続の構成及び各回路の内部
回路構成に関し、簡略化して示した従来例の半導体集積
回路装置である。
なるMOSトランジスタ(図示せず)のしきい値の差等
で発生させる基準電位32はチップの製造時のしきい値
等のばらつきで変動してしまう値である。基準電位32
を差動増幅回路31,P型MOSトランジスタQ5なら
びに抵抗R2およびR3から成る回路で増幅してリファ
レンスの電位33を作っている。増幅率は抵抗R2およ
びR3の抵抗比で決まり、また抵抗R2およびR3はヒ
ューズを切断することでその抵抗値を変えられるように
なっており、そのことで基準電位32の増幅率をかえ、
リファレンス電位発生回路30の電位33を任意の値を
変えることができる。
ストモード信号16がテストモードにエントリーしてい
る時のみ活性になる回路で、外部からパットP2にあた
えられた電位とリファレンス発生回路30の電位33を
差動増幅回路35で比較して判定出力37を出す回路構
成になっている。
の合わせ込み作業工程を説明すると、製造工程のうちウ
ェハー処理の終了後、ウェハーの状態で探針を各パット
にあてて行う電気テストにてリファレンス電位33を測
定し、リファレンス電位の所望の電位からのずれを補正
するための抵抗R2およびR3における切断するべきヒ
ューズを計算により求める。次にトリミング装置(図示
せず)にてヒューズの切断を行い所望のリファレンスの
電位34に合わせ込む。
半導体チップの製造工程の拡散工程などで発生する部分
的な欠陥によって不良になったメモリセルをスペアのメ
モリセルに置き換えて救済する冗長回路が用意されてい
る。
程終了後のウェハーの状態における探針によるテストに
て不良のメモリセルを検出し、その後トリミング装置に
て不良のメモリセルに対応したアドレスのヒューズを切
断するという方法で行なわれる。これはリファレンスの
電位の合わせ込みとまったく同じ作業工程である。
示す従来例半導体集積回路装置の回路構成では、リファ
レンスの電位の合わせ込みと不良メモリセルをスペアに
置き換える作業工程を独立に2回行なわなければならな
いという問題点がある。つまり、不良メモリセルの検出
において、そのメモリセルの良/不良が内部の降圧電源
の電位に依存するためこのテストを行う時にはリファレ
ンス電位を所望の電位にしておかなければならない。
によるテストとトリミング装置によるヒューズの切断で
合わせ込んだ後に、再び探針によるテストで不良メモリ
セルを検出する作業が必要となる。この同じ工程をおの
おの2回行うことは上述のメモリ装置の生産性の低下及
びコストの増大につながり、この作業工程を1回で行う
手法が望まれていた。
発生回路40のノード43に直接パットP2を接続する
ことで探針によるテストとトリミング装置によるヒュー
ズ切断をおのおの1度の作業工程で行う方法が考えられ
る。つまり、探針によるテスト時に、パットP2の電位
つまりリファレンス電位44を測定し、また不良メモリ
セルの検出はパットP2に所望の電位を外からあたえ、
次にトリミング装置にて、リフアレンス電位44を合わ
せ込むための抵抗R2およびR3のヒューズの切断及び
不良メモリのスペアへの置き換えのためのアドレスヒュ
ーズの切断を同時に行う方法である。
を測定する時にリファレンス電位発生回路40から数μ
A程度以上の電流を消費できないので測定装置側のパッ
トP2に接続されたピンを高いインピーダンスにしなが
ら、さらにその高いインピーダンスのピンをノイズのな
い状態に保たなければならないという技術的に困難な制
約がある。また、不良メモリセルの検出時にはパットP
2に所望の電位をあたえなければならないので、測定装
置の1つのピンで、電圧を測定する機能と電圧をあたえ
る機能が必要という制約もあり、これらの制約を満たす
には高価な測定装置が必要になるという問題もあった。
装置は、外部の基準電位によりリファレンス電位を出力
するリファレンス電位発生回路と、このリファレンス電
位を受ける第1の端子と一方の電極を第1のパットに接
続し他方の電極を第2の端子に接続した第1のトランス
ファーゲートと一方の電極を前記第2の端子に接続し他
方の電極を前記第1の端子に接続する第2のトランスフ
ァーゲートと入力を前記第1のパットに接続した第1の
ロジック回路と入力をこの第1のロジック回路の出力に
接続した第2のロジック回路と前記第1のパットと電源
端子との間に配置した負荷手段とを備え前記第1のロジ
ック回路の出力および前記第2のロジック回路の出力と
で前記第1および第2のトランスファーゲートを制御し
前記リファレンス電位の制御をし所望の電位を出力する
中間電位出力回路と、外部から与えられた電位と前記所
望の電位とを比較し判定信号を出力するリファレンス電
位測定回路とを有する構成である。
は、ダイナミックランダムアクセスメモリのセルキャパ
シタの対向電極への所定の電位を供給するセル対極電源
回路と、このセル対極電源回路の出力を受ける第1の端
子と一方の電極を第1のパットに接続し他方の電極を第
2の端子接続した第1のトランスファーゲートと一方の
電極を前記第2の端子に接続し他方の電極を前記第1の
端子に接続する第2のトランスファーゲートと入力を前
記第1のパットに接続した第1のロジック回路と入力を
この第1のロジック回路の出力に接続した第2のロジッ
ク回路と前記第1のパットと電源端子との間に配置した
負荷手段とを備え前記第1のロジック回路の出力および
前記第2のロジック回路の出力とで前記第1および第2
のトランスファーゲートを制御し前記セルキャパシタの
対極への所定の電位の制御をし所望の電位を出力する中
間電位出力回路とを有する構成である。
前記第1のトランスファーゲートはゲートに前記第1の
ロジック回路の出力を受けるP型MOSトランジスタ
と、ゲートに前記第2のロジック回路の出力を受けるN
型MOSトランジスタとから構成することもできる。
は、前記第2のトランスファーゲートはゲートに前記第
1のロジック回路の出力を受けるN型MOSトランジス
タと、ゲートに前記第2のロジック回路の出力を受ける
P型MOSトランジスタとから構成することもできる。
は、前記第1のロジック回路はインバータ回路である構
成とすることもでき、また、前記第2のロジック回路は
インバータ回路である構成とすることもできる。
電源または負の電源の電位とは異なるアナログ的中間電
位をあたえた時、そのアナログ的電位を上記第1のトラ
ンジスタファーゲートを介して、上記第1の節点にあた
えるという目的と、上記第1のパットにあたえられたア
ナログ的中間電位を上記第1のロジック回路によりデジ
タル的な電位に変換し、その電位を使って上記第1及び
前記第2のトランスファーゲートを制御するという目的
の、2つの目的のために1つの入力信号を同時に共通に
使用するという特徴をもつ。
る。
置の回路図である。
積回路装置は、P型MOSトランジスタQ1とN型MO
SトランジスタQ2から成る両チャネル型のトランジス
ファーゲートの一方の電極をパットP1に、他方の電極
を端子2に接続している。また、N型MOSトラジスタ
Q3とP型MOSトランジスタQ4から成る両チャネル
型のトランスファーゲートの一方の電極を端子1を介し
てリファレンス電位発生回路10の出力3に、他方の電
極を端子2に接続し、また、パットP1を入力としノー
ドAを出力とするインバータI1と、ノードAを入力と
しノードBを出力とするインバータI2が配置され、ノ
ードA,ノードBは2つのトランスファーゲートの制御
信号となっており、さらに、パットP1と負の電源GN
Dとの間に抵抗R1が配置される中間電位出力回路10
0を有している。
置され、テストモードエントリー時に所望リファレンス
電位14とパットP2の電位を比較し、判定出力17を
出力する回路構成になっている。
回路装置のテストの作業工程について説明する。
において、探針によるテストにてまず、リファレンス電
位測定回路18を活性にするテストモードエントリー
し、パットP1に負の電源電位をあたえる。これによ
り、ノードAはハイレベル、ノードBはローレベルにな
りトランジスタQ3およびQ4から成るトランスファー
ゲートがオンし、所望リファレンス電位14は、リファ
レンス電位発生回路10の出力3の電位になる。
によってパットP2にあたえられた電位と上記リファレ
ンスの電位14を比較することでリファレンス電位発生
回路10の出力3の電位を測定し、次にテストモードか
らぬけ、パットP1にリファレンスの所望の電位をあた
える。インバータI1のしきい値は所望リファレンスの
電位より低く設定しておくことで、ノードAはローレベ
ル,ノードBはハイレベルになりトランジスタQ1およ
びQ2から成るトランファーゲートがオンし、所望リフ
ァレンス電位14はパットP1にあたえられた電位にな
る。
望の電位になっており、この状態で不良メモリセルの検
出を行う。その後、トリミング装置にて抵抗R2,R3
のヒューズの切断及び不良メモリセルのスペアへの置き
換えのヒューズの切断を同時に行う。
置によるヒューズ切断の工程がおのおの1回で済む。ま
た、探針によるテスト時の測定装置におけるパットP1
およびP2に接続するピンは電圧をあたえる機能のみが
あればよく、図4に示す従来例の半導体集積回路装置で
必要であった複雑な機能や制約を有する必要がない。
は、パットP1の電位は抵抗R1によって負の電源電圧
になるのでトランジスタQ3およびQ4から成るトラン
スファーゲートがオンになり、所望リファレンス電位1
4はリファレンス電位発生回路10の電位3になる。
によってリファレンス電位発生回路10の出力3が所望
の電位に合わせ込まれていれば、製品としての組立てに
おいてパットP1をボンディングする必要はない。
で問題となっていた探針によるテスト及びトリミング装
置によるヒューズ切断の工程をおのおの2回行う必要が
なく測定装置に対する制約を少なくすることができる。
アナログの電位とインバータI1の入力というディジタ
ル的な電位に対し、1つのパットで共通に使用している
ので、メモリ装置の内部降圧電源の電位を変えて評価を
行う場合、インバータI1のしきい値よりも高い電位の
範囲でパットP1にあたえる電位を変化させるだけの操
作で、このメモリ装置の内部電源の電位を自由に変えら
れるので特にテストモードなどを用意しておく必要がな
く、この評価を簡単に行うことを可能とすることができ
る。
回路装置について説明する。
積回路装置は、第1の実施例のリファレンス電位発生回
路10の替わりにセル対極電源回路20が配置されてい
る。ダイナミックランダムアクセスメモリ(DRAM)
においてセルキャパシタの対極に与える所定セル対極電
位22には正の電源電位以下で負の電源電位以上のある
中間電位があたれられる。このセルキャパシタの対極の
電位を変えて評価を行う場合、この実施例の半導体集積
回路装置を用いることでインバータI1のしきい値以上
の電位でパットP1にあたえる電位を変化させるだけの
操作で上記セルキャパシタの対極の電位を自由に変化さ
せることができ、またパットP1にインバータI1のし
きい値以下の電位または何も接続しない場合は所定セル
対極はセル対極電源回路20の出力21の電位になるの
で、この評価を簡単に行なえる。
半導体集積回路装置内で発生させるアナログ的電位に対
し1つのパットに外部から電位をあたえるだけの操作
で、そのアナログ的電位を外部からあたえた電位に切り
換えられるので、アナログ的電位を変化させて行う評価
を簡単に行うことができる。
の電源電圧を内部で降圧する型のメモリにおいて、探針
によるテストでリファレンス電位発生回路の出力の電位
の測定と不良メモリセルの検出を同時に行うことがで
き、このことにより探針によるテストとトリミング装置
によるヒューズ切断の工程をそれぞれ1回のみで行なえ
ることを可能とするので生産性の向上及びコストの低減
につながる。また、探針によるテスト時の測定装置にお
いて、電圧をあたえる機能と高いインピーダンスを保ち
ながらノイズの無い状態で電圧を測定する機能を備え持
つピンというような技術的に困難な制約を必要としな
い。
ず、セル電極電源回路等、アナログ的な中間電位を発生
させる回路に対して本発明を応用することで、そのアナ
ログ的な電位を変化させて行う評価を簡単に行うことが
できる。
回路図である。
回路図である。
る。
Claims (6)
- 【請求項1】 外部の基準電位によりリファレンス電位
を出力するリファレンス電位発生回路と、このリファレ
ンス電位を受ける第1の端子と一方の電極を第1のパッ
トに接続し他方の電極を第2の端子に接続した第1のト
ランスファーゲートと一方の電極を前記第2の端子に接
続し他方の電極を前記第1の端子に接続する第2のトラ
ンスファーゲートと入力を前記第1のパットに接続した
第1のロジック回路と入力をこの第1のロジック回路の
出力に接続した第2のロジック回路と前記第1のパット
と電源端子との間に配置した負荷手段とを備え前記第1
のロジック回路の出力および前記第2のロジック回路の
出力とで前記第1および第2のトランスファーゲートを
制御し前記リファレンス電位の制御をし所望の電位を出
力する中間電位出力回路と、外部から与えられた電位と
前記所望の電位とを比較し判定信号を出力するリファレ
ンス電位測定回路とを有することを特徴とする半導体集
積回路装置。 - 【請求項2】 ダイナミックランダムアクセスメモリの
セルキャパシタの対向電極への所定の電位を供給するセ
ル対極電源回路と、このセル対極電源回路の出力を受け
る第1の端子と一方の電極を第1のパットに接続し他方
の電極を第2の端子に接続した第1のトランスファーゲ
ートと一方の電極を前記第2の端子に接続し他方の電極
を前記第1の端子に接続する第2のトランスファーゲー
トと入力を前記第1のパットに接続した第1のロジック
回路と入力をこの第1のロジック回路の出力に接続した
第2のロジック回路と前記第1のパットと電源端子との
間に配置した負荷手段とを備え前記第1のロジック回路
の出力および前記第2のロジック回路の出力とで前記第
1および第2のトランスファーゲートを制御し前記セル
キャパシタの対極への所定の電位の制御をし所望の電位
を出力する中間電位出力回路とを有することを特徴とす
る半導体集積回路装置。 - 【請求項3】 前記第1のトランスファーゲートはゲー
トに前記第1のロジック回路の出力を受けるP型MOS
トランジスタと、ゲートに前記第2のロジック回路の出
力を受けるN型MOSトランジスタとから構成されるこ
とを特徴とする請求項1または2記載の半導体集積回路
装置。 - 【請求項4】 前記第2のトランスファーゲートはゲー
トに前記第1のロジック回路の出力を受けるN型MOS
トランジスタと、ゲートに前記第2のロジック回路の出
力を受けるP型MOSトランジスタとから構成されるこ
とを特徴とする請求項1,2または3記載の半導体集積
回路装置。 - 【請求項5】 前記第1のロジック回路はインバータ回
路であることを特徴とする請求項1,2,3または4記
載の半導体集積回路装置。 - 【請求項6】 前記第2のロジック回路はインバータ回
路であることを特徴とする請求項1,2,3,4または
5記載の半導体集積回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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DE69421226T DE69421226T2 (de) | 1993-08-13 | 1994-08-12 | Auswahlschaltung, die eine Spannung auswählt, welche an einer ersten oder einer zweiten Klemme angelegt ist, in Abhängigkeit vom an der ersten Klemme angelegten Spannungspegel |
KR1019940019867A KR100193307B1 (ko) | 1993-08-13 | 1994-08-12 | 선택기 회로 |
US08/289,211 US5563546A (en) | 1993-08-13 | 1994-08-12 | Selector circuit selecting and outputting voltage applied to one of first and second terminal in response to voltage level applied to first terminal |
EP94112657A EP0638902B1 (en) | 1993-08-13 | 1994-08-12 | Selector circuit selecting and outputting voltage applied to one of first and second terminal in response to voltage level applied to first terminal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5201341A JP2727921B2 (ja) | 1993-08-13 | 1993-08-13 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0758297A true JPH0758297A (ja) | 1995-03-03 |
JP2727921B2 JP2727921B2 (ja) | 1998-03-18 |
Family
ID=16439425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5201341A Expired - Fee Related JP2727921B2 (ja) | 1993-08-13 | 1993-08-13 | 半導体集積回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5563546A (ja) |
EP (1) | EP0638902B1 (ja) |
JP (1) | JP2727921B2 (ja) |
KR (1) | KR100193307B1 (ja) |
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