JPH0714383A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0714383A
JPH0714383A JP5146125A JP14612593A JPH0714383A JP H0714383 A JPH0714383 A JP H0714383A JP 5146125 A JP5146125 A JP 5146125A JP 14612593 A JP14612593 A JP 14612593A JP H0714383 A JPH0714383 A JP H0714383A
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    • G05—CONTROLLING; REGULATING
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    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

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Abstract

(57)【要約】 【目的】外部から供給される電源電圧を降圧する降圧回
路を内蔵して構成される半導体集積回路に関し、製造プ
ロセス上にバラツキがある場合においても、期待する一
定電圧値の降圧電圧を得ることができるようにし、降圧
電圧を電源電圧として使用する内部回路の特性の安定化
を図る。 【構成】ＬＳＩ試験装置において、パッド３９、８３の
電圧を測定し、エンハンスメント型５８〜６２のｎＭＯ
Ｓトランジスタ２８〜３４及びデプレッション型のｎＭ
ＯＳトランジスタのスレッショルド電圧を知った後、ト
リミング装置において、ヒューズ７３の切断及びヒュー
ズ３５〜３７、７４〜８０の選択的切断を行い、期待す
る降圧電圧ＶＢを得るようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、外部から供給される電
源電圧を降圧する降圧回路を内蔵して構成される半導体
集積回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路、例えば、ＤＲＡ
Ｍ（dynamic random access memory）として、図６に、
その要部を示すようなものが知られている。
【０００３】図中、１はチップ本体、２はメモリ回路、
３は外部電源電圧ＶＣＣが入力される外部電源電圧入力
端子、４は外部電源電圧入力端子３に入力される外部電
源電圧ＶＣＣを降圧する降圧回路であり、５はｎＭＯＳ
トランジスタである。
【０００４】即ち、この降圧回路４は、ｎＭＯＳトラン
ジスタ５のソースに得られる降圧電圧ＶＡ＝ＶＣＣ−Ｖ
ＴＨ（ｎＭＯＳトランジスタ５のスレッショルド電圧）
を内部電源電圧としてメモリ回路２に供給するというも
のである。
【０００５】
【発明が解決しようとする課題】このＤＲＡＭにおいて
は、製造プロセス上にバラツキがあると、ｎＭＯＳトラ
ンジスタ５の特性、即ち、降圧電圧ＶＡにバラツキが生
じ、メモリ回路２の特性が不安定になってしまうという
問題点があった。
【０００６】本発明は、かかる点に鑑み、製造プロセス
上にバラツキがある場合においても、期待する一定電圧
値の降圧電圧を得ることができるようにし、降圧電圧を
電源電圧として使用する内部回路の特性の安定化を図る
ことができるようにした半導体集積回路を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、６はチップ本体、７は高電圧側の外部
電源電圧ＶＣＣが入力される外部電源電圧入力端子、８
は低電圧側の外部電源電圧ＶＳＳが入力される外部電源
電圧入力端子である。
【０００８】また、９は降圧回路であり、１０は定電流
源、１１はヒューズの切断により両端間電圧を可変可能
とされた負荷回路、１２は降圧電圧ＶＢが得られるノー
ドである。
【０００９】また、１３は降圧回路９により得られる降
圧電圧ＶＢを高電圧側の電源電圧として動作する内部回
路である。
【００１０】即ち、本発明による半導体集積回路は、高
電圧側の外部電源電圧ＶＣＣが入力される外部電源電圧
入力端子７に一端を接続された定電流源１０と、この定
電流源１０の他端と低電圧側の外部電源電圧ＶＳＳが入
力される外部電源電圧入力端子８との間に設けられ、ヒ
ューズの切断により両端間電圧を可変可能とされた負荷
回路１１とを設け、定電流源１０の他端と負荷回路１１
との接続点１２に高電圧側の外部電源電圧ＶＣＣを降圧
してなる降圧電圧ＶＢを得ることができるようにされた
降圧回路９を設けて構成するというものである。
【００１１】
【作用】本発明においては、降圧電圧ＶＢは、負荷回路
１１の両端間電圧で決定されるが、この負荷回路１１
は、ヒューズの切断により両端間電圧を可変可能とされ
ている。
【００１２】この結果、製造プロセス上にバラツキがあ
り、降圧回路９の特性にバラツキが生じてしまう場合で
あっても、負荷回路１１に設けられているヒューズを切
断することによって、降圧回路９の特性を揃え、期待す
る一定電圧値の降圧電圧ＶＢを得ることができる。
【００１３】なお、図２に示すように、ノード１２に降
圧電圧ＶＣ（＜ＶＢ）を得るようにし、この降圧電圧Ｖ
Ｃを昇圧する昇圧回路１４を設け、この昇圧回路１４の
出力端１４Ａに降圧電圧ＶＢを得るようにされた降圧回
路１５を設けるように構成することもできる。
【００１４】このようにする場合において、例えば、負
荷回路１１をエンハンスメント型のｎＭＯＳトランジス
タで構成し、このエンハンスメント型のｎＭＯＳトラン
ジスタのスレッショルド電圧を利用して降圧電圧ＶＣを
得るようにし、昇圧回路１４においては、デプレッショ
ン型のｎＭＯＳトランジスタを利用して降圧電圧ＶＣを
昇圧するようにして降圧電圧ＶＢを得るようにする場合
には、温度特性の良好な降圧回路１５とすることができ
る。
【００１５】
【実施例】以下、図３〜図５を参照して、本発明の一実
施例について、本発明をＤＲＡＭに適用した場合を例に
して説明する。
【００１６】図３は本発明の一実施例の要部を示すブロ
ック図である。図中、１６はチップ本体、１７はメモリ
回路、１８は外部電源電圧ＶＣＣが入力される外部電源
電圧入力端子である。
【００１７】また、１９は外部電源電圧入力端子１８に
入力される外部電源電圧ＶＣＣを降圧する降圧回路、２
０はバーンイン（burn-in）用の電圧を発生するバーン
イン用電圧発生回路である。
【００１８】また、２１は通常動作時には降圧回路１９
から出力される降圧電圧を電源電圧としてメモリ回路１
７に供給し、バーンイン試験時にはバーンイン用電圧発
生回路から出力されるバーンイン用電圧、例えば、７
［Ｖ］を４.５［Ｖ］に変換して、これを電源電圧とし
てメモリ回路１７に供給する切換え回路（レギュレー
タ）である。
【００１９】ここに、降圧回路１９は、図４に示すよう
に構成されている。図中、２２は定電流源回路であり、
２３は外部電源電圧ＶＣＣを供給するＶＣＣ電源線、２
４、２５はカレントミラー回路を構成するｐＭＯＳトラ
ンジスタである。
【００２０】また、２６はｐＭＯＳトランジスタ２４、
２５に流れる電流を決定するデプレッション型のｎＭＯ
Ｓトランジスタ、ＶＤは降圧回路１９により出力される
降圧電圧であり、本実施例では、ｎＭＯＳトランジスタ
２６のバイアス電圧としても使用されている。
【００２１】また、２７は定電流源回路２２の負荷回路
であり、２８〜３４はゲートをドレインに接続してなる
エンハンスメント型のｎＭＯＳトランジスタ、３５〜３
７はレーザによる切断が可能とされたヒューズである。
【００２２】また、３８は抵抗による分圧回路、３９は
試験用のブローブを接触させることができるようにされ
た試験用のパッド（電極）であり、分圧回路３８は、図
５に示すように構成されている。図中、４０〜４７は抵
抗、４８〜５６はレーザによる切断が可能とされたヒュ
ーズである。
【００２３】また、図４において、５７は昇圧回路であ
り、５８〜６８はデプレッション型のｎＭＯＳトランジ
スタ、６９〜７２はｐＭＯＳトランジスタ、７３〜８０
はレーザによる切断が可能とされたヒューズ、８１は抵
抗、８２、８３は試験用のブローブを接触させることが
できるようにされた試験用のパッドである。
【００２４】なお、この降圧回路１９においては、ｎＭ
ＯＳトランジスタ６２のソース、即ち、ノード８４に降
圧電圧ＶＢを得るようにされている。
【００２５】ここに、負荷回路２７におけるヒューズ３
５〜３７の切断状況と、ノード８５の電圧との関係は、
表１に示すようになる。但し、ＶTHEはエンハンスメン
ト型のｎＭＯＳトランジスタのスレッショルド電
圧、「」は非切断状態、「×」は切断状態を示す。表
２、表３においても、同様である。
【００２６】
【表１】
【００２７】また、分圧回路３８におけるヒューズ４８
〜５６（図５参照）の切断状況と、ノード８６、８５間
の電圧との関係は、表２に示すようになる。
【００２８】
【表２】
【００２９】また、昇圧回路５７におけるヒューズ７３
〜８０の切断状況と、ノード８４、８７間の電圧との関
係は、表３に示すようになる。但し、ＶTHDはデプレッ
ション型のｎＭＯＳトランジスタのスレッショルド電圧
である。
【００３０】
【表３】
【００３１】したがって、ヒューズ７３の切断及びヒュ
ーズ３５〜３７、４８〜５６、７４〜８０の選択的切断
を行うことにより、降圧電圧ＶＢとして、３ＶTHE＋２
ＶTHD、３ＶTHE＋１／８ＶTHE＋２ＶTHD、３ＶTHE＋２
／８ＶTHE＋２ＶTHD、・・・、６ＶTHE＋７／８ＶTHE＋
５ＶTHD、６ＶTHE＋ＶTHE＋５ＶTHDを得ることができ
る。
【００３２】そこで、本実施例においては、次のように
して、ヒューズ７３の切断及びヒューズ３５〜３７、４
８〜５６、７４〜８０の選択的切断が行われ、期待する
降圧電圧ＶＢを得るようにされる。
【００３３】即ち、まず、ウエハ試験時、ＬＳＩ試験装
置（ＬＳＩテスタ）において、外部電源電圧ＶＣＣ、Ｖ
ＳＳが供給される。この場合、ノード８８はＨレベルと
なり、ｐＭＯＳトランジスタ６９〜７１＝ＯＦＦとされ
る。
【００３４】このようにｐＭＯＳトランジスタ６９〜７
１をＯＦＦとしないと、ｎＭＯＳトランジスタ６１の出
力電圧がヒューズ８０及び７７を介してｎＭＯＳトラン
ジスタ５９のゲートに帰還されてしまい、動作が不安定
となってしまう。
【００３５】また、この場合、パッド８２は、何ら電圧
を印加されない状態とされる。この結果、ｐＭＯＳトラ
ンジスタ７２のゲートの電圧はＶＳＳで、このｐＭＯＳ
トランジスタ７２はＯＮ状態とされる。
【００３６】そして、このような状態の下に、パッド３
９の電圧と、パッド８３の電圧とが測定される。
【００３７】ここに、「パッド３９の電圧÷３（エンハ
ンスメント型のｎＭＯＳトランジスタ２９〜３１の
数）」の値からエンハンスメント型のｎＭＯＳトランジ
スタ２９〜３１のスレッショルド電圧ＶTHE、即ち、エ
ンハンスメント型のｎＭＯＳトランジスタ２８〜３４の
スレッショルド電圧ＶTHEを知ることができる。
【００３８】また、「パッド８３の電圧−パッド３９の
電圧」の値からデプレッション型のｎＭＯＳトランジス
タ５８のスレッショルド電圧ＶTHD、即ち、デプレッシ
ョン型のｎＭＯＳトランジスタ５８〜６１のスレッショ
ルド電圧ＶTHDを知ることができる。
【００３９】次に、パッド８２に正の電圧ＶＲＣが印加
され、ｐＭＯＳトランジスタ７２をＯＦＦ状態とし、デ
プレッション型のｎＭＯＳトランジスタ６２のソース、
即ち、ノード８４に降圧回路１９による電圧が出力され
ないようにされる。
【００４０】そして、パッド８３に、本来、降圧回路１
９により得るべき降圧電圧ＶＢと同一の電圧が印加さ
れ、メモリ回路１７（図３参照）の試験が行われ、冗長
すべきアドレスが決定される。
【００４１】次に、本実施例は、トリミング装置（ヒュ
ーズ切断装置）に移され、測定されたスレッショルド電
圧ＶTHE、ＶTHDが考慮され、降圧電圧ＶＢが期待されて
いる電圧値となるように、ヒューズ７３の切断及びヒュ
ーズ３５〜３７、４８〜５６、７４〜８０の選択的切断
が行われると共に、冗長を行うために必要なヒューズの
切断も行われる。
【００４２】なお、ヒューズ７３が切断されることによ
り、動作時、ノード８８はＬレベルとされ、ｐＭＯＳト
ランジスタ６９〜７１はＯＮ状態とされる。
【００４３】以上のように、本実施例によれば、製造プ
ロセス上にバラツキがあり、エンハンスメント型のｎＭ
ＯＳトランジスタ２８〜３４及びデプレッション型のｎ
ＭＯＳトランジスタ５８〜６２に特性のバラツキが生じ
た場合においても、ヒューズ７３の切断及びヒューズ３
５〜３７、４８〜５６、７４〜８０の選択的切断を行う
ことにより、期待する降圧電圧ＶＢを得ることができる
ので、メモリ回路１７の特性の安定化を図ることができ
る。
【００４４】しかも、本実施例によれば、パッド３９、
８３が設けられ、これらパッド３９、８３の電圧を測定
することにより、エンハンスメント型のｎＭＯＳトラン
ジスタ２８〜３４のスレッショルド電圧ＶTHE及びデプ
レッション型のｎＭＯＳトランジスタ５８〜６２のスレ
ッショルド電圧ＶTHDを知ることができるようにされて
いるので、降圧電圧ＶＢの精度の高い調整を行うことが
できる。
【００４５】また、本実施例においては、ｐＭＯＳトラ
ンジスタ７２をＯＦＦ状態とするための電圧ＶＲＣを印
加するためのパッド８２を設け、メモリ回路１７の試験
を行う場合、ｐＭＯＳトランジスタ７２をＯＦＦ状態と
し、降圧回路１９から電圧が出力されないようにし、パ
ッド８３からメモリ回路１７に必要な電圧を供給するよ
うにしている。
【００４６】この結果、ＬＳＩ試験回路において、エン
ハンスメント型のｎＭＯＳトランジスタ２８〜３４のス
レッショルド電圧ＶTHE及びデプレッション型のｎＭＯ
Ｓトランジスタ５８〜６２のスレッショルド電圧ＶTHD
を知るためのパッド３９、８３の電圧の測定と、メモリ
回路１７の試験とを行い、その後、トリミング装置にお
いて、降圧電圧ＶＢを得るためのヒューズの切断と、冗
長を行うために必要なヒューズの切断とを行うことがで
きるので、試験工程、トリミング工程を効率的に行うこ
とができる。
【００４７】ちなみに、パッド８２が設けられていない
と、ＬＳＩ試験装置におけるスレッショルド電圧
ＶTHE、ＶTHDを知るためのパッド３９、８３の電圧の測
定→トリミング装置における降圧電圧ＶＢを得るための
ヒューズの切断→ＬＳＩ試験装置におけるメモリ回路１
７の試験→トリミング装置における冗長に必要なヒュー
ズの切断の順に各工程を行う必要があり、ウエハを必要
以上に移動させなければならない。
【００４８】なお、降圧電圧ＶＢを得るためのヒューズ
の切断においては、エンハンスメント型のｎＭＯＳトラ
ンジスタ２８〜３４のうち、最終的に使用されるトラン
ジスタの数と、デプレッション型のｎＭＯＳトランジス
タ５８〜６２のうち、最終的に使用されるトランジスタ
の数との差が小さくなるように、出来れば、同一数とな
るように、ヒューズ３５〜３７、７４〜８０の選択的切
断を行うことが、温度特性上、好適である。
【００４９】
【発明の効果】本発明によれば、降圧電圧（ＶＢ）は、
降圧回路（９）を構成する負荷回路（１１）の両端間電
圧で決定されるが、この負荷回路（１１）は、ヒューズ
の切断により両端間電圧を可変可能としたことにより、
製造プロセス上にバラツキがあり、降圧回路（９）の特
性にバラツキが生じてしまう場合であっても、負荷回路
（１１）に設けられているヒューズを切断することによ
り、降圧回路（９）の特性を揃え、一定電圧値の降圧電
圧（ＶＢ）を得ることができるので、降圧電圧（ＶＢ）
を電源電圧として使用する内部回路（１３）の特性の安
定化を図ることができる。
【図面の簡単な説明】
【図１】本発明の原理説明図（その１）である。
【図２】本発明の原理説明図（その２）である。
【図３】本発明の一実施例の要部を示すブロック図であ
る。
【図４】本発明の一実施例を構成する降圧回路を示す回
路図である。
【図５】本発明の一実施例を構成する降圧回路の一部分
をなす分圧回路を示す回路図である。
【図６】従来のＤＲＡＭの一例の要部を示すブロック図
である。
【符号の説明】
６ チップ本体 ７ 高電圧側の外部電源電圧ＶＣＣが入力される外部電
源電圧入力端子 ８ 低電圧側の外部電源電圧ＶＳＳが入力される外部電
源電圧入力端子 ９ 降圧回路 １０ 定電流源 １１ ヒューズの切断により両端間電圧を可変可能とさ
れた負荷回路 １２ 降圧電圧ＶＢが得られるノード １３ 降圧電圧ＶＢを高電圧側の電源電圧として動作す
る内部回路 １４ 昇圧回路 １５ 降圧回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/04

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】高電圧側の外部電源電圧（ＶＣＣ）が入力
    される第１の外部電源電圧入力端子（７）に一端を接続
    された定電流源（１０）と、この定電流源（１０）の他
    端と低電圧側の外部電源電圧（ＶＳＳ）が入力される第
    ２の外部電源電圧入力端子（８）との間に設けられ、ヒ
    ューズの切断により両端間電圧を可変可能とされた負荷
    回路（１１）とを設け、前記定電流源（１０）の他端と
    前記負荷回路（１１）との接続点（１２）に前記高電圧
    側の外部電源電圧（ＶＣＣ）を降圧してなる降圧電圧
    （ＶＢ）を得ることができるようにされた降圧回路
    （９）を設けて構成されていることを特徴とする半導体
    集積回路。
  2. 【請求項２】高電圧側の外部電源電圧（ＶＣＣ）が入力
    される第１の外部電源電圧入力端子（７）に一端を接続
    された定電流源（１０）と、この定電流源（１０）の他
    端と低電圧側の外部電源電圧（ＶＳＳ）が入力される第
    ２の外部電源電圧入力端子（８）との間に設けられ、ヒ
    ューズの切断により両端間電圧を可変可能とされた負荷
    回路（１１）と、前記定電流源（１０）の他端と前記負
    荷回路（１１）との接続点（１２）に得られる前記高電
    圧側の外部電源電圧（ＶＣＣ）を降圧してなる降圧電圧
    （ＶＣ）を昇圧する昇圧回路（１４）とを設け、この昇
    圧回路（１４）の出力端（１４Ａ）に降圧電圧（ＶＢ）
    を得ることができるようにされている降圧回路（１５）
    を設けて構成されていることを特徴とする半導体集積回
    路。
  3. 【請求項３】前記負荷回路（１１）は、それぞれゲート
    をドレインに接続し、ドレインを前記定電流源（１０）
    側、ソースを前記第２の外部電源電圧入力端子（８）側
    として直列接続されてなる第１〜第ｎのエンハンスメン
    ト型のｎＭＯＳトランジスタと、これら第１〜第ｎのエ
    ンハンスメント型のｎＭＯＳトランジスタのうち、第ｉ
    〜第ｎのエンハンスメント型のｎＭＯＳトランジスタの
    ドレインと前記第２の外部電源電圧入力端子（８）との
    間に接続された第１〜第ｎ−ｉ＋１のヒューズと、前記
    第１〜第ｎのエンハンスメント型のｎＭＯＳトランジス
    タのうち、第１〜第ｉ−１のエンハンスメント型のｎＭ
    ＯＳトランジスタのいずれか１個のエンハンスメント型
    のｎＭＯＳトランジスタのドレイン・ソース間に直列接
    続された第１〜第ｍの抵抗と、前記いずれか１個のエン
    ハンスメント型のｎＭＯＳトランジスタのドレイン、前
    記第１〜第ｍの抵抗のそれぞれの接続点及び前記いずれ
    かの１個のエンハンスメント型のｎＭＯＳトランジスタ
    のソースにそれぞれ一端を接続され、他端を共通接続さ
    れた第ｎ−ｉ＋２〜第ｍ＋ｎ−ｉ＋２のヒューズとから
    構成されていることを特徴とする請求項１又は２記載の
    半導体集積回路。
  4. 【請求項４】前記昇圧回路（１４）は、ドレインを前記
    第１の外部電源電圧入力端子（７）に接続され、ゲート
    を前記定電流源（１０）の他端と前記負荷回路（１１）
    との接続点（１２）に接続された第１のデプレッション
    型のｎＭＯＳトランジスタと、一端を前記第１のデプレ
    ッション型のｎＭＯＳトランジスタのソースに接続さ
    れ、他端を前記第２の外部電源電圧入力端子（８）に接
    続された第２の定電流源と、前記第１のデプレッション
    型のｎＭＯＳトランジスタの後段に設けられ、ドレイン
    を前記第１の外部電源電圧入力端子（７）に接続され、
    ゲートを前段のデプレッション型のｎＭＯＳトランジス
    タのソースに接続された第２〜第ｐのデプレッション型
    のｎＭＯＳトランジスタと、これら第２〜第ｐのデプレ
    ッション型のｎＭＯＳトランジスタのソースにそれぞれ
    一端を接続された第ｍ＋ｎ−ｉ＋３〜第ｍ＋ｎ−ｉ＋ｐ
    ＋１のヒューズと、これら第ｍ＋ｎ−ｉ＋３〜第ｍ＋ｎ
    −ｉ＋ｐ＋１のヒューズの他端にそれぞれ一端を接続さ
    れた第１〜第ｐ−１のスイッチ素子と、これら第１〜第
    ｐ−１のスイッチ素子の他端にそれぞれ一端を接続さ
    れ、他端を前記第２の電源電圧入力端子（８）に接続さ
    れた第３〜第ｐ＋１の定電流源と、前記第１のデプレッ
    ション型のｎＭＯＳトランジスタのソース、前記第１〜
    第ｐ−１のスイッチ素子の他端にそれぞれ一端を接続さ
    れ、他端を共通接続された第ｍ＋ｎ−ｉ＋ｐ＋２〜第ｍ
    ＋ｎ−ｉ＋２ｐ＋１のヒューズと、一端を前記外部電源
    電圧入力端子（７）に接続された第ｐのスイッチ素子
    と、ドレインを前記第ｐのスイッチ素子の他端に接続さ
    れたデプレッション型の第ｐ＋１のデプレッション型の
    ｎＭＯＳトランジスタと、一端を前記第ｐ＋１のデプレ
    ッション型のｎＭＯＳトランジスタのソースに接続さ
    れ、他端を前記外部電源電圧入力端子（８）に接続され
    た第ｐ＋２の定電流源とを設け、前記第ｐ＋１のデプレ
    ッション型のｎＭＯＳトランジスタのソースを出力端
    （１４Ａ）として構成されていることを特徴とする請求
    項２記載の半導体集積回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452334B1 (ko) * 2002-10-30 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 모드진입 제어회로 및 모드진입 방법
JP2010054605A (ja) * 2008-08-26 2010-03-11 Casio Comput Co Ltd 電流発生回路及び表示装置
US7706622B2 (en) 2004-11-30 2010-04-27 Canon Kabushiki Kaisha Image coding apparatus and image coding method

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2917877B2 (ja) * 1995-10-11 1999-07-12 日本電気株式会社 基準電流発生回路
US5949276A (en) * 1996-11-25 1999-09-07 United Microelectronics Corp. Adjustable bias voltage generating apparatus
JP3315621B2 (ja) * 1997-04-11 2002-08-19 富士通株式会社 半導体装置の内部降圧電源回路
US6091273A (en) * 1997-08-19 2000-07-18 International Business Machines Corporation Voltage limiting circuit for fuse technology
US6472897B1 (en) 2000-01-24 2002-10-29 Micro International Limited Circuit and method for trimming integrated circuits
US6320454B1 (en) * 2000-06-01 2001-11-20 Atmel Corporation Low power voltage regulator circuit for use in an integrated circuit device
JP4963144B2 (ja) * 2000-06-22 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路
US7095273B2 (en) * 2001-04-05 2006-08-22 Fujitsu Limited Voltage generator circuit and method for controlling thereof
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6791396B2 (en) * 2001-10-24 2004-09-14 Saifun Semiconductors Ltd. Stack element circuit
US6873322B2 (en) * 2002-06-07 2005-03-29 02Micro International Limited Adaptive LCD power supply circuit
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7417335B2 (en) 2002-07-22 2008-08-26 Seagate Technology Llc Method and apparatus for integrated circuit power up
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6842383B2 (en) 2003-01-30 2005-01-11 Saifun Semiconductors Ltd. Method and circuit for operating a memory cell using a single charge pump
US20040151032A1 (en) * 2003-01-30 2004-08-05 Yan Polansky High speed and low noise output buffer
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6885244B2 (en) 2003-03-24 2005-04-26 Saifun Semiconductors Ltd. Operational amplifier with fast rise time
US6906966B2 (en) 2003-06-16 2005-06-14 Saifun Semiconductors Ltd. Fast discharge for program and verification
US7123075B2 (en) * 2003-09-26 2006-10-17 Teradyne, Inc. Current mirror compensation using channel length modulation
US7061307B2 (en) * 2003-09-26 2006-06-13 Teradyne, Inc. Current mirror compensation circuit and method
US7038523B2 (en) * 2003-10-08 2006-05-02 Infineon Technologies Ag Voltage trimming circuit
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
JP4025286B2 (ja) * 2003-12-26 2007-12-19 東芝マイクロエレクトロニクス株式会社 半導体装置
US8339102B2 (en) * 2004-02-10 2012-12-25 Spansion Israel Ltd System and method for regulating loading on an integrated circuit power supply
US7176728B2 (en) * 2004-02-10 2007-02-13 Saifun Semiconductors Ltd High voltage low power driver
WO2005094178A2 (en) 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7256438B2 (en) * 2004-06-08 2007-08-14 Saifun Semiconductors Ltd MOS capacitor with reduced parasitic capacitance
US7190212B2 (en) * 2004-06-08 2007-03-13 Saifun Semiconductors Ltd Power-up and BGREF circuitry
US7187595B2 (en) 2004-06-08 2007-03-06 Saifun Semiconductors Ltd. Replenishment for internal voltage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
EP1746645A3 (en) 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Memory array with sub-minimum feature size word line spacing and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
JP2008060444A (ja) * 2006-09-01 2008-03-13 Seiko Epson Corp 集積回路装置
US7612605B2 (en) * 2007-02-12 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bootstrap voltage generating circuits
US7936208B2 (en) * 2008-07-31 2011-05-03 International Business Machines Corporation Bias circuit for a MOS device
ITMI20110844A1 (it) * 2011-05-13 2012-11-14 St Microelectronics Srl Circuito elettronico di trimming

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986048A (en) * 1973-08-10 1976-10-12 Sony Corporation Non-linear amplifier
JPS57160206A (en) * 1981-03-27 1982-10-02 Toshiba Corp Fine current source circuit
JPS6422107A (en) * 1987-07-17 1989-01-25 Oki Electric Ind Co Ltd Voltage level detecting circuit
KR910004736B1 (ko) * 1988-12-15 1991-07-10 삼성전자 주식회사 스테이틱 메모리장치의 전원전압 조절회로
JPH0727425B2 (ja) * 1988-12-28 1995-03-29 株式会社東芝 電圧発生回路
US5051615A (en) * 1989-07-20 1991-09-24 Teledyne Industries Monolithic resistor comparator circuit
US5081380A (en) * 1989-10-16 1992-01-14 Advanced Micro Devices, Inc. Temperature self-compensated time delay circuits
NL9001018A (nl) * 1990-04-27 1991-11-18 Philips Nv Referentiegenerator.
US5109187A (en) * 1990-09-28 1992-04-28 Intel Corporation CMOS voltage reference
KR930009148B1 (ko) * 1990-09-29 1993-09-23 삼성전자 주식회사 전원전압 조정회로
US5151611A (en) * 1990-12-10 1992-09-29 Westinghouse Electric Corp. Programmable device for integrated circuits
KR950004858B1 (ko) * 1992-03-17 1995-05-15 삼성전자 주식회사 내부전원전압 발생회로
US5416438A (en) * 1992-03-18 1995-05-16 Nec Corporation Active filter circuit suited to integration on IC chip
US5394037A (en) * 1993-04-05 1995-02-28 Lattice Semiconductor Corporation Sense amplifiers and sensing methods

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452334B1 (ko) * 2002-10-30 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 모드진입 제어회로 및 모드진입 방법
US7706622B2 (en) 2004-11-30 2010-04-27 Canon Kabushiki Kaisha Image coding apparatus and image coding method
JP2010054605A (ja) * 2008-08-26 2010-03-11 Casio Comput Co Ltd 電流発生回路及び表示装置

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