JP2010054605A - 電流発生回路及び表示装置 - Google Patents
電流発生回路及び表示装置 Download PDFInfo
- Publication number
- JP2010054605A JP2010054605A JP2008216911A JP2008216911A JP2010054605A JP 2010054605 A JP2010054605 A JP 2010054605A JP 2008216911 A JP2008216911 A JP 2008216911A JP 2008216911 A JP2008216911 A JP 2008216911A JP 2010054605 A JP2010054605 A JP 2010054605A
- Authority
- JP
- Japan
- Prior art keywords
- current
- bias
- potentials
- circuit
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005513 bias potential Methods 0.000 claims abstract description 68
- 238000009966 trimming Methods 0.000 claims description 32
- 238000010586 diagram Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 239000011159 matrix material Substances 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 5
- 230000001678 irradiating effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Images
Abstract
【課題】複数の単位電流を生成するための複数の電流トランジスタ備えて表示データの階調に応じた階調電流を生成する電流発生回路において、回路規模を小さくすること。
【解決手段】例えば8ビット(bit)データの場合、バイアス発生回路10の各出力端子から8つのそれぞれ電位レベルの異なる各バイアス電位VN1〜VN8を出力し、このバイアス発生回路10の各出力端子にチャネル幅(W)及びチャネル長(L)が同一に設定された8個の定電流トランジスタQ10〜Q17のゲート電極を接続して各定電流トランジスタQ10〜Q17にデータの各ビットに対応した単位電流を流し、これら電流トランジスタQ10〜Q17を選択的に動作させて、各単位電流を選択して生成した階調電流をディスプレイ5に供給する。
【選択図】図1
【解決手段】例えば8ビット(bit)データの場合、バイアス発生回路10の各出力端子から8つのそれぞれ電位レベルの異なる各バイアス電位VN1〜VN8を出力し、このバイアス発生回路10の各出力端子にチャネル幅(W)及びチャネル長(L)が同一に設定された8個の定電流トランジスタQ10〜Q17のゲート電極を接続して各定電流トランジスタQ10〜Q17にデータの各ビットに対応した単位電流を流し、これら電流トランジスタQ10〜Q17を選択的に動作させて、各単位電流を選択して生成した階調電流をディスプレイ5に供給する。
【選択図】図1
Description
本発明は、例えば有機エレクトロルミネッセンス(以下、有機EL素子と称する)や無機エレクトロルミネッセンス(以下、無機EL素子と称する)、発光ダイオード(LED)等を複数マトリクス状に配列して成るディスプレイに表示データに応じた電球を供給して表示駆動するためのデータドライブ回路に適用される電流発生回路及びデータドライブ回路を備える表示装置に関する。
有機EL素子や無機EL素子、又は発光ダイオード(LED)等を複数マトリクス状に配列して成るディスプレイがある。このうち有機EL素子や無機EL素子から成るディスプレイは、液晶ディスプレイ(LCD)に比較して表示応答速度が速く、視野角依存性もなく、さらに高輝度で高コントラスト化、高精細化、低消費電力化を可能とし、かつバックライトを必要とせず、一層の薄型軽量化が可能であるという極めて優位な特徴を有している。
図5は、かかる有機EL素子や無機EL素子から成るディスプレイに表示データの階調に応じた階調電流を印加して表示駆動するための、電流発生回路を備えたデータドライブ回路の構成図を示す。バイアス回路1は、所定の基準電流が流れる基準トランジスタを有して、この基準トランジスタのゲート電圧として所定のバイアス電位Vを出力するもので、このバイアス発生回路1の出力端子には、複数の電流素子、例えば8ビット(bit)データの場合、8個の電流トランジスタQ0〜Q7に接続されている。なお、バイアス発生回路1の出力端子は、各電流トランジスタQ0〜Q7のゲート電極に接続されて、バイアス発生回路1の基準トランジスタと各電流トランジスタQ0〜Q7とはカレントミラー回路を構成している。これら電流トランジスタQ0〜Q7は、それぞれチャネル領域で伝導に寄与するキャリアが流れる幅方向をチャネル幅(W)と称し、走行かる距離方向をチャネル長(L)と称する。これら電流トランジスタQ0〜Q7のうち8bitデータの最下位ビット(LSB)に対応する電流トランジスタQ0のサイズを(W/L)とすると、8bitデータの最上位ビット(MSB)に対応する電流トランジスタQ7のサイズは、128×(W/L)になる。
これら電流トランジスタQ0〜Q7のソース電極には、それぞれアナログスイッチS0〜S7が直列接続されている。なお、これらアナログスイッチS0〜S7の他端には、定電圧VEE(例えば−4〜−5V)が印加されている。これらアナログスイッチS0〜S7は、それぞれ8bit用のデータレジスタ2から出力される例えば「101…1」等のデータによって開閉制御される。これらアナログスイッチS0〜S7は、例えばデータ「1」を受けて閉じ、データ「0」を受けて開く。
このデータレジスタ2は、8bit用に対応する各データ出力端子D0〜D7を備えている。これらデータ出力端子D0〜D7は、それぞれ各アナログスイッチS0〜S7における開閉動作用の各端子に接続子されている。このデータレジスタ2は、例えば表示データに従って各データ出力端子D0〜D7から「101…1」等のデータを出力する。
このデータレジスタ2は、8bit用に対応する各データ出力端子D0〜D7を備えている。これらデータ出力端子D0〜D7は、それぞれ各アナログスイッチS0〜S7における開閉動作用の各端子に接続子されている。このデータレジスタ2は、例えば表示データに従って各データ出力端子D0〜D7から「101…1」等のデータを出力する。
一方、電流トランジスタQ0〜Q7のドレイン電極は、データドライバ出力端子3に共通接続されている。このデータドライバ出力端子3と電流トランジスタQ0〜Q7との間には、アナログスイッチ4を介して定電圧VSSが印加されている。このアナログスイッチ4は、データレジスタ2の各データ出力端子D0〜D7が「0」のときに閉じる。
データドライバ出力端子3には、例えば有機EL素子や無機EL素子、又は発光ダイオード(LED)等を複数マトリクス状に配列して成るディスプレイ5が接続されている。このディスプレイ5は、マトリクス状に配設された複数の走査ラインと、これら走査ラインに対して垂直方向に配設された複数のデータラインとを備え、これら走査ラインとデータラインとの各交点の近傍に例えば有機EL素子である複数の表示画素が配設されている。これにより、走査ライン及びデータラインを通して例えば有機EL素子である表示画素が選択動作される。
データドライバ出力端子3には、例えば有機EL素子や無機EL素子、又は発光ダイオード(LED)等を複数マトリクス状に配列して成るディスプレイ5が接続されている。このディスプレイ5は、マトリクス状に配設された複数の走査ラインと、これら走査ラインに対して垂直方向に配設された複数のデータラインとを備え、これら走査ラインとデータラインとの各交点の近傍に例えば有機EL素子である複数の表示画素が配設されている。これにより、走査ライン及びデータラインを通して例えば有機EL素子である表示画素が選択動作される。
しかるに、データドライバ出力端子3は、ディスプレイ5における複数のデータラインのうち1本のデータラインに接続される。従って、かかるデータドライブ回路は、ディスプレイ5における複数のデータライン毎にそれぞれ接続される。なお、図5は1本のデータラインに対応するデータドライブ回路を示し、次段以降のデータドライブ回路については省略する。
このようなデータドライブ回路であれば、バイアス発生回路1は、予め設定されたバイアス電位Vを8個の電流トランジスタQ0〜Q7の各ゲート電極に供給する。この状態で、データレジスタ2は、8bit用に対応する各データ出力端子D0〜D7から例えば表示データに従って例えばデータ「101…1」等を出力する。各アナログスイッチS0〜S7は、それぞれ8bit用のデータレジスタ2から出力される例えば「101…1」等のデータによって開閉制御される。これらアナログスイッチS0〜S7は、例えばデータ「1」を受けて閉じ、データ「0」を受けて開く。これにより、例えばアナログスイッチS0、S2が閉じると、電流トランジスタQ0、Q2にそれぞれ電流が流れる。この結果、8bit用のデータレジスタ2によって各アナログスイッチS0〜S7を開閉する組み合わせは、1〜255種類になるので、データドライブ回路からディスプレイ5に供給する階調電流の電流値は、1〜255種類のうちいずれか1種類を選択可能である。これにより、当該データドライブ回路から該当するディスプレイ5のデータラインに接続された例えば有機EL素子等の複数の表示画素に所望の電圧を書き込むことが出来る。なお、データドライブ回路からディスプレイ5に供給する階調電流の電流値の相違によりディスプレイ5の輝度が変化する。 このようなデータドライブ回路の技術は、例えば特許文献1に開示されている。
特開2003−233347号公報
しかしながら、上記電流書き込み方式のデータドライブ回路は、電流値を高精度に実現するために、カレントミラー回路の構成を有する8個の電流トランジスタQ0〜Q7を並列接続し、かつこれら電流トランジスタQ0〜Q7のサイズを、チャネル幅をW、チャネル長をLとしたとき、例えば8bitデータの最下位ビット(LSB)に対応する電流トランジスタQ0のサイズ比を(W/L)とし、8bitデータの最上位ビット(MSB)に対応する電流トランジスタQ7のサイズを128×(W/L)にしている。
このため、各電流トランジスタQ0〜Q7のサイズが大きくなると共に、これに伴ってデータドライブ回路の規模、すなわちデータドライブ回路を形成するチップサイズが大きくなる。これにより、コストアップに繋がると共に、ディスプレイ5を形成する表示パネルの額縁が大きくなる。
本発明の目的は、複数の電流トランジスタを備え、表示データの階調に応じて各電流トランジスタで生成した単位電流を選択して階調電流を生成する電流発生回路において、回路規模を小さくできる電流発生回路及びこれをデータドライブ回路に備える表示装置を提供することにある。
本発明の目的は、複数の電流トランジスタを備え、表示データの階調に応じて各電流トランジスタで生成した単位電流を選択して階調電流を生成する電流発生回路において、回路規模を小さくできる電流発生回路及びこれをデータドライブ回路に備える表示装置を提供することにある。
本発明の主要な局面に係る電流発生回路は、それぞれ異なる複数のバイアス電位を発生するバイアス発生回路と、複数のバイアス電位の各々が供給されて、該各バイアス電位に応じた電流値の異なる単位電流を流す、複数の電流素子と、複数の電流素子を選択動作し、各電流素子に流れる各単位電流を組み合わせて成る複数の電流値の階調電流を発生させる電流選択回路とを具備する。
本発明の主要な局面に係る表示装置は、表示データに応じた画像情報を表示する表示装置であって、行方向及び列方向に配設された複数の走査ライン及び複数のデータラインの各交点近傍に、電流制御型の発光素子を有する複数の表示画素が配列された表示パネルと、表示データに基づく駆動電流を生成する電流発生回路を複数有し、各データラインを介して各表示画素に供給するデータドライブ回路と、を備え、データドライブ回路における複数の電流発生回路の各々は、それぞれ異なる複数のバイアス電位を発生するバイアス発生回路と、複数のバイアス電位の各々が供給されて、該各バイアス電位に応じた電流値の異なる単位電流を流す、複数の電流素子と、複数の電流素子を選択動作し、各電流素子に流れる各単位電流を組み合わせて成る複数の電流値の階調電流を前記駆動電流として生成する電流選択回路と、を具備する。
本発明によれば、複数の電流トランジスタを備え、表示データの階調に応じて各電流トランジスタで生成した電流を選択して供給する電流発生回路において、回路規模を小さくできる電流発生回路及びこれをデータドライブ回路に備える表示装置を提供できる。
以下、本発明の一実施の形態について図面を参照して説明する。なお、図5と同一部分には同一符合を付してその詳しい説明は省略する。
図1は、本発明に係る電流発生回路を有するデータドライブ回路の構成図を示す。バイアス発生回路10は、予め設定された複数のバイアス電位、例えば8ビット(bit)データの場合、8つのバイアス電位VN1〜VN8を出力する。なお、バイアス発生回路10は、8本のバイアスライン11−1〜11−8を通して各バイアス電位VN1〜VN8を出力する。これらバイアス電位VN1〜VN8は、各ビットに対応してそれぞれ異なる電位に設定されている。例えばバイアス電位VN1〜VN8の電位レベルは、VN1>VN2>VN3>VN4>VN5>VN6>VN7>VN8の関係に設定されている。バイアス発生回路10は、例えば各バイアス電位VN1〜VN8を生成して出力する複数の電圧発生回路を有してなる。
図1は、本発明に係る電流発生回路を有するデータドライブ回路の構成図を示す。バイアス発生回路10は、予め設定された複数のバイアス電位、例えば8ビット(bit)データの場合、8つのバイアス電位VN1〜VN8を出力する。なお、バイアス発生回路10は、8本のバイアスライン11−1〜11−8を通して各バイアス電位VN1〜VN8を出力する。これらバイアス電位VN1〜VN8は、各ビットに対応してそれぞれ異なる電位に設定されている。例えばバイアス電位VN1〜VN8の電位レベルは、VN1>VN2>VN3>VN4>VN5>VN6>VN7>VN8の関係に設定されている。バイアス発生回路10は、例えば各バイアス電位VN1〜VN8を生成して出力する複数の電圧発生回路を有してなる。
このバイアス発生回路10の各出力端子には、例えば8ビット(bit)データの場合、8個の電流トランジスタQ10〜Q17が接続されている。なお、バイアス発生回路10の各出力端子は、それぞれ各電流トランジスタQ10〜Q17の各ゲート電極に接続されて、各電流トランジスタQ10〜Q17にゲート電圧を供給する。これら電流トランジスタQ10〜Q17において、電流トランジスタQ10が8bitデータの最下位ビット(LSB)に対応するものであり、電流トランジスタQ17はが同8bitデータの最上位ビット(MSB)に対応するものである。そして、これら各電流トランジスタQ10〜Q17のサイズ比(W/L)は同じに設定されている。また、各電流トランジスタQ10〜Q17のチャネル幅(W)とチャネル長(L)は、例えば同じ値に形成されている。
本実施形態のデータドライブ回路においては、各電流トランジスタQ10〜Q17に流れる電流の電流値を、各電流トランジスタQ10〜Q17に印加する各バイアス電位(ゲート電圧)VN1〜VN8により制御する。すなわち、周知のように、移動度をμ、ゲート絶縁膜の厚さをt、ゲート絶縁膜の誘電率をε、ゲート電圧をVg、閾値電圧をVth、としたとき、電界効果トランジスタの飽和領域においてソース・ドレイン間に流れる電流Idは(1)式となる。
Id=με/2t*W/L*(Vg―Vth)2 ・・・・(1)
したがって、サイズ比(W/L)が一定である場合、トランジスタに流れる電流はゲート電圧Vgによって変化する。これにより、8bitデータの最下位ビット(LSB)に対応する電流トランジスタQ10に、対応するバイアス電圧VN8が印加されたときに最低階調に対応する単位電流iが流れ、例えば電流トランジスタQ15に、対応するバイアス電圧VN3が印加されたときに最低階調に対応する単位電流iの32倍の単位電流32iが流れ、電流トランジスタQ16に、対応するバイアス電圧VN2が印加されたときに最低階調に対応する単位電流iの64倍の単位電流64iが流れ、8bitデータの最上位ビット(MSB)に対応する電流トランジスタQ17に対応するバイアス電圧VN1が印加されたときに、単位電流iの128倍の単位電流128iが流れるように、各バイアス電位VN1〜VN8の電圧値が設定される。この場合、各電流トランジスタQ10〜Q17のチャネル幅(W)及びチャネル長(L)は、ゲート電極に各バイアス電圧VN1〜VN8が印加されたときに単位電流i〜128iが流れるに必要なだけの必要最小限の値を有していればよく、例えば上記従来のデータドライブ回路における最下位ビット(LSB)に対応する電流トランジスタにおける値と同等の値にしてもよい。
Id=με/2t*W/L*(Vg―Vth)2 ・・・・(1)
したがって、サイズ比(W/L)が一定である場合、トランジスタに流れる電流はゲート電圧Vgによって変化する。これにより、8bitデータの最下位ビット(LSB)に対応する電流トランジスタQ10に、対応するバイアス電圧VN8が印加されたときに最低階調に対応する単位電流iが流れ、例えば電流トランジスタQ15に、対応するバイアス電圧VN3が印加されたときに最低階調に対応する単位電流iの32倍の単位電流32iが流れ、電流トランジスタQ16に、対応するバイアス電圧VN2が印加されたときに最低階調に対応する単位電流iの64倍の単位電流64iが流れ、8bitデータの最上位ビット(MSB)に対応する電流トランジスタQ17に対応するバイアス電圧VN1が印加されたときに、単位電流iの128倍の単位電流128iが流れるように、各バイアス電位VN1〜VN8の電圧値が設定される。この場合、各電流トランジスタQ10〜Q17のチャネル幅(W)及びチャネル長(L)は、ゲート電極に各バイアス電圧VN1〜VN8が印加されたときに単位電流i〜128iが流れるに必要なだけの必要最小限の値を有していればよく、例えば上記従来のデータドライブ回路における最下位ビット(LSB)に対応する電流トランジスタにおける値と同等の値にしてもよい。
これら電流トランジスタQ10〜Q17のソース電極には、それぞれアナログスイッチS0〜S7が直列接続されている。なお、これらアナログスイッチS0〜S7の他端には、各電流トランジスタQ10〜Q17に各バイアス電圧VN1〜VN8が印加されたときに、各電流トランジスタQ10〜Q17が飽和領域で動作するのに必要な電圧値を有する定電圧VEE(例えば−4〜−5V)が印加されている。これらアナログスイッチS0〜S7は、それぞれ8bit用のデータレジスタ2から出力される例えば「101…1」等のデータによって開閉制御される。これらアナログスイッチS0〜S7は、例えばデータ「1」を受けて閉じ、データ「0」を受けて開く。
このデータレジスタ2は、8bit用に対応する各データ出力端子D0〜D7を備えている。これらデータ出力端子D0〜D7は、それぞれ各アナログスイッチS0〜S7における開閉動作用の各端子に接続子されている。このデータレジスタ2は、例えば表示データに従って各データ出力端子D0〜D7から「101…0」等のデータを出力する。
このデータレジスタ2は、8bit用に対応する各データ出力端子D0〜D7を備えている。これらデータ出力端子D0〜D7は、それぞれ各アナログスイッチS0〜S7における開閉動作用の各端子に接続子されている。このデータレジスタ2は、例えば表示データに従って各データ出力端子D0〜D7から「101…0」等のデータを出力する。
一方、電流トランジスタQ10〜Q17のドレイン電極は、データドライバ出力端子3に共通接続されている。このデータドライバ出力端子3と電流トランジスタQ10〜Q17との間には、アナログスイッチ4を介して定電圧VSSが印加されている。このアナログスイッチ4は、データレジスタ2の各データ出力端子D0〜D7が「0」のときに閉じる。
データドライバ出力端子3には、例えば有機EL素子や無機EL素子、又は発光ダイオード(LED)等の発光素子を複数マトリクス状に配列して成るディスプレイ5が接続されている。このディスプレイ5は、マトリクス状に配設された複数の走査ラインと、これら走査ラインに対して垂直方向に配設された複数のデータラインとを備え、これら走査ラインとデータラインとの各交点の近傍に例えば有機EL素子からなる発光素子を有する複数の表示画素が配設されている。これにより、走査ライン及びデータラインを通して例えば有機EL素子である表示画素が選択動作される。
データドライバ出力端子3には、例えば有機EL素子や無機EL素子、又は発光ダイオード(LED)等の発光素子を複数マトリクス状に配列して成るディスプレイ5が接続されている。このディスプレイ5は、マトリクス状に配設された複数の走査ラインと、これら走査ラインに対して垂直方向に配設された複数のデータラインとを備え、これら走査ラインとデータラインとの各交点の近傍に例えば有機EL素子からなる発光素子を有する複数の表示画素が配設されている。これにより、走査ライン及びデータラインを通して例えば有機EL素子である表示画素が選択動作される。
しかるに、データドライバ出力端子3は、ディスプレイ5における複数のデータラインのうち1本のデータラインに接続される。従って、かかるデータドライブ回路は、ディスプレイ5における複数のデータライン毎にそれぞれ接続される。なお、図1は1本のデータラインに対応するデータドライブ回路を示し、次段以降のデータドライブ回路については省略する。なお、ディスプレイ5が備える表示画素の構成は、発光素子を有し、データラインから供給される電流の電流値に応じた輝度で発光素子を発光させる構成を有するものであれば特に限定するものではなく、例えば、上記の特許文献1の図3に記載された画素回路200と同等の構成を適用することができ、データドライバ出力端子3はデータラインと各表示画素の画素回路を介して例えば一定の電位に設定される。画素回路の動作については省略する。
次に、上記の如く構成されたデータドライブ回路の動作について説明する。
バイアス発生回路10は、予め設定された複数のバイアス電位、例えば8ビット(bit)データの場合、8つのバイアス電位VN1〜VN8を出力する。これらバイアス電位VN1〜VN8は、それぞれ各電流トランジスタQ10〜Q17の各ゲート電極に供給される。
この状態で、データレジスタ2は、8bit用に対応する各データ出力端子D0〜D7から例えば表示データに従って例えばデータ「101…1」等を出力する。各アナログスイッチS0〜S7は、それぞれ8bit用のデータレジスタ2から出力される例えば「101…1」等のデータによって開閉制御される。これらアナログスイッチS0〜S7は、例えばデータ「1」を受けて閉じ、データ「0」を受けて開く。これにより、例えばアナログスイッチS10、S15、S17が閉じると、電流トランジスタQ10に単位電流iが流れ、電流トランジスタQ15に上記の如く単位電流32iが流れ、電流トランジスタQ17に単位電流128iが流れる。
バイアス発生回路10は、予め設定された複数のバイアス電位、例えば8ビット(bit)データの場合、8つのバイアス電位VN1〜VN8を出力する。これらバイアス電位VN1〜VN8は、それぞれ各電流トランジスタQ10〜Q17の各ゲート電極に供給される。
この状態で、データレジスタ2は、8bit用に対応する各データ出力端子D0〜D7から例えば表示データに従って例えばデータ「101…1」等を出力する。各アナログスイッチS0〜S7は、それぞれ8bit用のデータレジスタ2から出力される例えば「101…1」等のデータによって開閉制御される。これらアナログスイッチS0〜S7は、例えばデータ「1」を受けて閉じ、データ「0」を受けて開く。これにより、例えばアナログスイッチS10、S15、S17が閉じると、電流トランジスタQ10に単位電流iが流れ、電流トランジスタQ15に上記の如く単位電流32iが流れ、電流トランジスタQ17に単位電流128iが流れる。
この結果、8bit用のデータレジスタ2によって各アナログスイッチS0〜S7を開閉する組み合わせは、1〜255種類になるので、データドライブ回路からディスプレイ5に供給する階調電流の電流値は、1〜255種類のうちいずれか1種類を選択可能である。これにより、当該データドライブ回路から該当するディスプレイ5のデータラインに接続された例えば有機EL素子等の複数の表示画素に所望の電圧を書き込むことが出来る。なお、データドライブ回路からディスプレイ5に供給する階調電流の電流値の相違によりディスプレイ5の輝度が変化する。
このように上記一実施の形態によれば、例えば8ビット(bit)データの場合、バイアス発生回路10の各出力端子から8つのそれぞれ電位レベルの異なる各バイアス電位VN1〜VN8を出力し、このバイアス発生回路10の各出力端子に同一のサイズ比(W/L)に設定された8個の電流トランジスタQ10〜Q17を直列接続し、これら電流トランジスタQ10〜Q17を選択的に動作させて1〜255種類のうちいずれか1種類の電流をディスプレイ5に供給する。この場合、電流トランジスタQ10〜Q17のサイズ(チャネル幅W、チャネル長L)を例えば同一で、かつ比較的小さい値に設定できるので、データドライブ回路の規模、すなわちデータドライブ回路を形成するチップサイズを比較的小さくすることが出来る。これにより、コストアップを抑えることができ、また、ディスプレイ5を形成する表示パネルの額縁面積の増大を抑えることができる。
次に、本発明の変形例について図面を参照して説明する。なお、図1と同一部分には同一符合を付してその詳しい説明は省略する。
図2は、本発明に係る電流発生回路を有するデータドライブ回路の第1の変形例を示す一部構成図である。バイアス発生回路10は、予め設定された複数のバイアス電位、例えば8ビット(bit)データの場合、8つのバイアス電位VN1〜VN8を出力すると共に、これらバイアス電位VN1〜VN8毎にそれぞれ近似した値の複数の電位を発生する。例えば、バイアス発生回路10は、バイアス電位VN1に対してそれぞれ近似する複数の電位VN1−1、VN1−2、…、VN1−mを発生する。これら電位VN1−1、VN1−2、…、VN1−mは、バイアス電位VN1を微調整するためのものである。すなわち、バイアス発生回路10は、バイアス電位VN1を出力するための複数のバイアスライン11−1−1、11−1−2、…、11−1−mが接続され、これらバイアスライン11−1−1、11−1−2、…、11−1−mに各電位VN1−1、VN1−2、…、VN1−mが出力される。
次に、本発明の変形例について図面を参照して説明する。なお、図1と同一部分には同一符合を付してその詳しい説明は省略する。
図2は、本発明に係る電流発生回路を有するデータドライブ回路の第1の変形例を示す一部構成図である。バイアス発生回路10は、予め設定された複数のバイアス電位、例えば8ビット(bit)データの場合、8つのバイアス電位VN1〜VN8を出力すると共に、これらバイアス電位VN1〜VN8毎にそれぞれ近似した値の複数の電位を発生する。例えば、バイアス発生回路10は、バイアス電位VN1に対してそれぞれ近似する複数の電位VN1−1、VN1−2、…、VN1−mを発生する。これら電位VN1−1、VN1−2、…、VN1−mは、バイアス電位VN1を微調整するためのものである。すなわち、バイアス発生回路10は、バイアス電位VN1を出力するための複数のバイアスライン11−1−1、11−1−2、…、11−1−mが接続され、これらバイアスライン11−1−1、11−1−2、…、11−1−mに各電位VN1−1、VN1−2、…、VN1−mが出力される。
これらバイアスライン11−1−1、11−1−2、…、11−1−mと電流トランジスタQ17のゲート電極との間には、第1のトリミング回路20が接続されている。この第1のトリミング回路20は、バイアス発生回路10により発生する各電位VN1−1、VN1−2、…、VN1−mのいずれかの電位をトリミングして調整する。具体的に第1のトリミング回路20は、各バイアスライン11−1−1、11−1−2、…、11−1−mと電流トランジスタQ17のゲート電極との間にそれぞれ接続された複数のフューズF1〜Fmから成る。
このようなデータドライブ回路であれば、バイアス発生回路10から出力されるバイアス電位VN1の電位レベルを調整可能である。すなわち、第1のトリミング回路20を構成する複数のフューズF1〜Fmのうち少なくとも1本のF1、F2、…、又はFmを残して他のフューズを切断してトリミングを行う。このフューズの切断は、例えばフューズF1〜Fmにレーザビームを照射することにより行う。なお、フューズの切断は、レーザビームの照射に限らず、フューズF1〜Fmに熱を加えたり、切断機等を用いて切断したり、してもよい。
なお、バイアス電位VN1のトリミングは、例えば各電流トランジスタQ10〜Q17毎に、例えばICテスタを用いて当該各電流トランジスタQ10〜Q17に流れる各電流値をモニタしながら実施することができる。
なお、バイアス電位VN1のトリミングは、例えば各電流トランジスタQ10〜Q17毎に、例えばICテスタを用いて当該各電流トランジスタQ10〜Q17に流れる各電流値をモニタしながら実施することができる。
これにより、バイアス電位VN1の電位を各電位VN1−1、VN1−2、…、VN1−mのいずれかの電位に調整可能である。この結果、バイアス電位VN1の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。
なお、第1のトリミング回路20は、バイアス電位VN1に対してそれぞれ近似する複数の電位VN1−1、VN1−2、…、VN1−mからトリミングする場合について説明したが、これに限らず、他の各バイアス電位VN2〜VN8に対しても同様に、当該各バイアス電位VN2〜VN8にそれぞれ近似する複数の電位からトリミングする。
このように上記変形例であれば、上記一実施の形態と同様の効果を奏することができると共に、各バイアス電位VN1〜VN8の電位を予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。又、バイアス電位VN1のトリミングは、例えば各電流トランジスタQ10〜Q17毎に、例えばICテスタを用いて当該各電流トランジスタQ10〜Q17に流れる各電流値をモニタしながら実施するので、各電流トランジスタQ10〜Q17の製造プロセスにおける個々の電流値のバラツキを吸収することができる。これにより、各電流トランジスタQ10〜Q17は、各単位電流の最小値に対応した比較的小さいサイズ(W、L)にすることができる。
このように上記変形例であれば、上記一実施の形態と同様の効果を奏することができると共に、各バイアス電位VN1〜VN8の電位を予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。又、バイアス電位VN1のトリミングは、例えば各電流トランジスタQ10〜Q17毎に、例えばICテスタを用いて当該各電流トランジスタQ10〜Q17に流れる各電流値をモニタしながら実施するので、各電流トランジスタQ10〜Q17の製造プロセスにおける個々の電流値のバラツキを吸収することができる。これにより、各電流トランジスタQ10〜Q17は、各単位電流の最小値に対応した比較的小さいサイズ(W、L)にすることができる。
次に、本発明の別の変形例について図面を参照して説明する。なお、図1と同一部分には同一符合を付してその詳しい説明は省略する。
図3は、本発明に係る電流発生回路を有するデータドライブ回路の第2の変形例を示す一部構成図である。バイアス発生回路10は、予め設定された複数のバイアス電位、例えば8ビット(bit)データの場合、8つのバイアス電位VN1〜VN8を出力すると共に、これらバイアス電位VN1〜VN8毎にそれぞれ近似した値の複数の電位を発生する。例えば、バイアス発生回路10は、バイアス電位VN1に対してそれぞれ近似する複数の電位VN1−1、VN1−2、…、VN1−mを発生する。これら電位VN1−1、VN1−2、…、VN1−mは、バイアス電位VN1を微調整するためのものである。すなわち、バイアス発生回路10は、バイアス電位VN1を出力するための複数のバイアスライン11−1−1、11−1−2、…、11−1−mが接続され、これらバイアスライン11−1−1、11−1−2、…、11−1−mに各電位VN1−1、VN1−2、…、VN1−mが出力される。
図3は、本発明に係る電流発生回路を有するデータドライブ回路の第2の変形例を示す一部構成図である。バイアス発生回路10は、予め設定された複数のバイアス電位、例えば8ビット(bit)データの場合、8つのバイアス電位VN1〜VN8を出力すると共に、これらバイアス電位VN1〜VN8毎にそれぞれ近似した値の複数の電位を発生する。例えば、バイアス発生回路10は、バイアス電位VN1に対してそれぞれ近似する複数の電位VN1−1、VN1−2、…、VN1−mを発生する。これら電位VN1−1、VN1−2、…、VN1−mは、バイアス電位VN1を微調整するためのものである。すなわち、バイアス発生回路10は、バイアス電位VN1を出力するための複数のバイアスライン11−1−1、11−1−2、…、11−1−mが接続され、これらバイアスライン11−1−1、11−1−2、…、11−1−mに各電位VN1−1、VN1−2、…、VN1−mが出力される。
これらバイアスライン11−1−1、11−1−2、…、11−1−mと電流トランジスタQ17のゲート電極との間には、第2のトリミング回路30が接続されている。この第2のトリミング回路30は、バイアス発生回路10により発生する各電位VN1−1、VN1−2、…、VN1−mのいずれかの電位をトリミングして調整する。具体的に第2のトリミング回路30は、各バイアスライン11−1−1、11−1−2、…、11−1−m上に複数のフューズF1〜Fmを直列接続して成る。そして、各バイアスライン11−1−1、11−1−2、…、11−1−mは、バイアスライン11−1に共通接続される。
このようなデータドライブ回路であれば、バイアス発生回路10から出力されるバイアス電位VN1の電位レベルを調整可能である。すなわち、第2のトリミング回路30を構成する複数のフューズF1〜Fmのうち少なくとも1本のF1、F2、…、又はFmを残して他のフューズを切断する。このフューズの切断は、上記同様に、例えばフューズF1〜Fmにレーザビームを照射することにより行う。なお、フューズの切断は、レーザビームの照射に限らず、フューズF1〜Fmに熱を加えたり、切断機等を用いて切断したり、してもよい。
なお、バイアス電位VN1のトリミングは、例えば各電流トランジスタQ10〜Q17毎に、例えばICテスタを用いて当該各電流トランジスタQ10〜Q17に流れる各電流値をモニタしながら実施することができる。
これにより、バイアス電位VN1の電位を各電位VN1−1、VN1−2、…、VN1−mのいずれかの電位に調整可能である。この結果、バイアス電位VN1の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。
なお、バイアス電位VN1のトリミングは、例えば各電流トランジスタQ10〜Q17毎に、例えばICテスタを用いて当該各電流トランジスタQ10〜Q17に流れる各電流値をモニタしながら実施することができる。
これにより、バイアス電位VN1の電位を各電位VN1−1、VN1−2、…、VN1−mのいずれかの電位に調整可能である。この結果、バイアス電位VN1の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。
しかるに、バイアス電位VN1の電位を各電位VN1−1、VN1−2、…、VN1−mのいずれかの電位に調整可能である。この結果、バイアス電位VN1の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。
なお、第1のトリミング回路20は、バイアス電位VN1に対してそれぞれ近似する複数の電位VN1−1、VN1−2、…、VN1−mからトリミングする場合について説明したが、これに限らず、他の各バイアス電位VN2〜VN8に対しても同様に、当該各バイアス電位VN2〜VN8にそれぞれ近似する複数の電位からトリミングする。
なお、第1のトリミング回路20は、バイアス電位VN1に対してそれぞれ近似する複数の電位VN1−1、VN1−2、…、VN1−mからトリミングする場合について説明したが、これに限らず、他の各バイアス電位VN2〜VN8に対しても同様に、当該各バイアス電位VN2〜VN8にそれぞれ近似する複数の電位からトリミングする。
このように上記別の変形例であれば、上記一実施の形態と同様の効果を奏することができると共に、各バイアス電位VN1〜VN8の電位を予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。又、バイアス電位VN1のトリミングは、例えば各電流トランジスタQ10〜Q17毎に、例えばICテスタを用いて当該各電流トランジスタQ10〜Q17に流れる各電流値をモニタしながら実施するので、各電流トランジスタQ10〜Q17の製造プロセスにおける個々の電流値のバラツキを吸収することができる。これにより、各電流トランジスタQ10〜Q17は、各単位電流の最小値に対応したサイズ(W、L)にすることができる。
次に、本発明のさらに別の変形例について図面を参照して説明する。なお、図2と同一部分には同一符合を付してその詳しい説明は省略する。
図4は、本発明に係る電流発生回路を有するデータドライブ回路の第3の変形例を示す一部構成図である。このトリミング回路40は、上記図2及び図3に示す各トリミング回路20、30の組み合わせに相当する。バイアス発生回路40は、電位VN1−1に対してそれぞれ近似する複数の電位VN1−1−1、VN1−1−2、…、VN1−1−kを発生する。又、バイアス発生回路40は、電位VN1−2に対してそれぞれ近似する複数の電位VN20−1−1、VN20−1−2、…、VN20−1−kを発生する。そして、バイアス発生回路40は、電位VN1−mに対してそれぞれ近似する複数の電位VN30−1−1、VN30−1−2、…、VN30−1−kを発生する。
図4は、本発明に係る電流発生回路を有するデータドライブ回路の第3の変形例を示す一部構成図である。このトリミング回路40は、上記図2及び図3に示す各トリミング回路20、30の組み合わせに相当する。バイアス発生回路40は、電位VN1−1に対してそれぞれ近似する複数の電位VN1−1−1、VN1−1−2、…、VN1−1−kを発生する。又、バイアス発生回路40は、電位VN1−2に対してそれぞれ近似する複数の電位VN20−1−1、VN20−1−2、…、VN20−1−kを発生する。そして、バイアス発生回路40は、電位VN1−mに対してそれぞれ近似する複数の電位VN30−1−1、VN30−1−2、…、VN30−1−kを発生する。
バイアス発生回路40の複数の電位VN1−1−1、VN1−1−2、…、VN1−1−kのライン上には、それぞれ複数のフューズF10−1〜F10−Kが接続されている。同様に、バイアス発生回路40の複数の電位VN20−1−1、VN20−1−2、…、VN20−1−kのライン上には、それぞれ複数のフューズF20−1〜F20−Kが接続されている。バイアス発生回路40の複数の電位VN30−1−1、VN30−1−2、…、VN30−1−kのライン上には、それぞれ複数のフューズF30−1〜F30−Kが接続されている。
このようなデータドライブ回路であれば、バイアス発生回路10から出力されるバイアス電位VN1の電位レベルを調整可能である。すなわち、トリミング回路40を構成する複数のフューズF10−1〜F10−K、F20−1〜F20−K、F30−1〜F30−Kのうち少なくとも1本のフューズF10−1〜F10−K、…、F30−Kを残して他のフューズを切断する。このフューズの切断は、上記同様に、例えばレーザビームを照射して熱による溶解より行う。
又、かかるバイアス電位VN1のトリミングは、例えば各電流トランジスタQ10〜Q17毎に、例えばICテスタを用いて当該各電流トランジスタQ10〜Q17に流れる各電流値をモニタしながら実施する。これにより、バイアス電位VN1の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。この結果、バイアス電位VN1の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。
特に、トリミング回路40は、上記図2及び図3に示す各トリミング回路20、30の組み合わせた構成に相当するので、微小な電位で各バイアス電位VN2〜VN8を予め決定されている電位に高精度に調整でき、階調電流の電流値の精度を高くできる。
又、かかるバイアス電位VN1のトリミングは、例えば各電流トランジスタQ10〜Q17毎に、例えばICテスタを用いて当該各電流トランジスタQ10〜Q17に流れる各電流値をモニタしながら実施する。これにより、バイアス電位VN1の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。この結果、バイアス電位VN1の電位は、予め決定されている電位に精度高く調整でき、階調電流の電流値の精度を高くできる。
特に、トリミング回路40は、上記図2及び図3に示す各トリミング回路20、30の組み合わせた構成に相当するので、微小な電位で各バイアス電位VN2〜VN8を予め決定されている電位に高精度に調整でき、階調電流の電流値の精度を高くできる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
例えば、ディスプレイ5としては、有機EL素子に限らず、無機EL素子、又は発光ダイオード(LED)等を複数マトリクス状に配列して成るディスプレイにも適用可能である。
又、上記実施の形態では、8ビット(bit)データの場合について説明したが、当該ビット数に限ることはなく、他の8ビット以上のデータに対しても適用可能である。
例えば、ディスプレイ5としては、有機EL素子に限らず、無機EL素子、又は発光ダイオード(LED)等を複数マトリクス状に配列して成るディスプレイにも適用可能である。
又、上記実施の形態では、8ビット(bit)データの場合について説明したが、当該ビット数に限ることはなく、他の8ビット以上のデータに対しても適用可能である。
2:8bit用のデータレジスタ、3:データドライバ出力端子、4:アナログスイッチ、5:ディスプレイ、10:バイアス発生回路、11−1〜11−8:バイアスライン、Q10〜Q17:電流トランジスタ、S0〜S7:アナログスイッチ、D0〜D7:データ出力端子、11−1−1,11−1−2,…,11−1−m:バイアスライン、20:第1のトリミング回路、F1〜Fm:フューズ、30:第2のトリミング回路、40:トリミング回路、F10−1〜F10−K,F20−1〜F20−K,F30−1〜F30−K:フューズ。
Claims (11)
- それぞれ異なる複数のバイアス電位を発生するバイアス発生回路と、
前記複数のバイアス電位の各々が供給されて、該各バイアス電位に応じた電流値の異なる単位電流を流す、複数の電流素子と、
前記複数の電流素子を選択動作し、前記各電流素子に流れる前記各単位電流を組み合わせて成る複数の電流値の階調電流を発生させる電流選択回路と、
を具備することを特徴とする電流発生回路。 - 前記複数の電流素子の各々はトランジスタからなり、該複数電流素子としての複数のトランジスタは、チャネル幅が互いに等しく、且つ、チャネル長が互いに等しい値に設定されていることを特徴とする請求項1記載の電流発生回路。
- 前記複数の電流素子の各々はトランジスタからなり、前記複数のバイアス電位は前記複数の電流素子としての複数のトランジスタの各々のゲート電極に印加され、
前記複数のバイアス電位は、前記各電流素子としてのトランジスタの電流路の一端に所定の電源電圧が印加されたときに、該電流路に前記各単位電流が流れる電位に設定されていることを特徴とする請求項1又は請求項2に記載の電流発生回路。 - 前記複数の電流素子と前記電流選択回路とを複数組有し、
前記バイアス発生回路と前記各組の前記複数の電流素子との間に設けられ、前記各電流素子に印加される前記各電位の値を調整する第1のトリミング回路を備える、
ことを特徴とする請求項1乃至3のいずれかに記載の電流発生回路。 - 前記バイアス発生回路と前記複数の電流素子との間に設けられ、前記バイアス発生回路により発生した前記各電位の値を調整する第2のトリミング回路を備えることを特徴とする請求項1乃至3のいずれかに記載の電流発生回路。
- 前記複数の電流素子と前記電流選択回路とを複数組有し、
前記バイアス発生回路と前記各組の前記複数の電流素子との間に設けられ、前記各電流素子に印加される前記各電位の値を調整する第1のトリミング回路と、
前記バイアス発生回路と前記複数組の前記複数の電流素子との間に設けられ、前記バイアス発生回路により発生した前記各電位の値を調整する第2のトリミング回路と、
を有することを特徴とする請求項1乃至3のいずれかに記載の電流発生回路。 - 前記バイアス発生回路は、前記複数の電位と、該複数の電位に対してそれぞれ近似した値の少なくとも1つの電位を発生し、
前記第1のトリミング回路は、前記バイアス発生回路により発生した前記電位と当該電位に近似した値の少なくとも1つの電位とから1つの電位を選択する、
ことを特徴とする請求項4又は6に記載の電流発生回路。 - 前記バイアス発生回路は、前記複数の電位と、該複数の電位に対してそれぞれ近似した値の少なくとも1つの電位を発生し、
前記第2のトリミング回路は、前記バイアス発生回路により発生した前記電位と当該電位に近似した値の少なくとも1つの電位とから1つの電位を選択する、
ことを特徴とする請求項5又は6に記載の電流発生回路。 - 表示データに応じた画像情報を表示する表示装置であって、
行方向及び列方向に配設された複数の走査ライン及び複数のデータラインの各交点近傍に、電流制御型の発光素子を有する複数の表示画素が配列された表示パネルと、
表示データに基づく駆動電流を生成する電流発生回路を複数有し、前記各データラインを介して前記各表示画素に供給するデータドライブ回路と、を備え、
前記データドライブ回路における前記複数の電流発生回路の各々は、それぞれ異なる複数のバイアス電位を発生するバイアス発生回路と、前記複数のバイアス電位の各々が供給されて、該各バイアス電位に応じた電流値の異なる単位電流を流す、複数の電流素子と、前記複数の電流素子を選択動作し、前記各電流素子に流れる前記各単位電流を組み合わせて成る複数の電流値の階調電流を前記駆動電流として生成する電流選択回路と、
を具備することを特徴とする表示装置。 - 前記複数の電流素子の各々はトランジスタからなり、該複数電流素子としての複数のトランジスタは、チャネル幅が互いに等しく、且つ、チャネル長が互いに等しい値に設定されていることを特徴とする請求項9記載の表示装置。
- 前記複数の電流素子の各々はトランジスタからなり、前記複数のバイアス電位は前記各電流素子としてのトランジスタのゲート電極に印加され、
前記複数のバイアス電位は、前記各電流素子としてのトランジスタの電流路の一端に所定の電源電圧が印加されたときに、該電流路に前記各単位電流が流れる電位に設定されている、
ことを特徴とする請求項9又は請求項10に記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008216911A JP2010054605A (ja) | 2008-08-26 | 2008-08-26 | 電流発生回路及び表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008216911A JP2010054605A (ja) | 2008-08-26 | 2008-08-26 | 電流発生回路及び表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010054605A true JP2010054605A (ja) | 2010-03-11 |
Family
ID=42070636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008216911A Pending JP2010054605A (ja) | 2008-08-26 | 2008-08-26 | 電流発生回路及び表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010054605A (ja) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62219117A (ja) * | 1986-03-20 | 1987-09-26 | Matsushita Electric Ind Co Ltd | 定電流源 |
JPH04170821A (ja) * | 1990-11-05 | 1992-06-18 | Nec Kyushu Ltd | 半導体装置 |
JPH05259756A (ja) * | 1992-03-13 | 1993-10-08 | Sharp Corp | 定電流回路の出力設定回路 |
JPH0714383A (ja) * | 1993-06-17 | 1995-01-17 | Fujitsu Ltd | 半導体集積回路 |
JP2003255898A (ja) * | 2001-03-26 | 2003-09-10 | Rohm Co Ltd | 有機el駆動回路およびこれを用いる有機el表示装置 |
WO2004054114A1 (ja) * | 2002-12-10 | 2004-06-24 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置、デジタル・アナログ変換回路及びそれらを用いた表示装置 |
JP2004219622A (ja) * | 2003-01-14 | 2004-08-05 | Rohm Co Ltd | 有機el駆動回路およびこれを用いる有機el表示装置 |
JP2005208241A (ja) * | 2004-01-21 | 2005-08-04 | Nec Electronics Corp | 発光素子駆動回路 |
JP2007233922A (ja) * | 2006-03-03 | 2007-09-13 | Ricoh Co Ltd | 分圧回路、その分圧回路を使用した定電圧回路及び電圧検出回路、分圧回路のトリミング方法 |
-
2008
- 2008-08-26 JP JP2008216911A patent/JP2010054605A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62219117A (ja) * | 1986-03-20 | 1987-09-26 | Matsushita Electric Ind Co Ltd | 定電流源 |
JPH04170821A (ja) * | 1990-11-05 | 1992-06-18 | Nec Kyushu Ltd | 半導体装置 |
JPH05259756A (ja) * | 1992-03-13 | 1993-10-08 | Sharp Corp | 定電流回路の出力設定回路 |
JPH0714383A (ja) * | 1993-06-17 | 1995-01-17 | Fujitsu Ltd | 半導体集積回路 |
JP2003255898A (ja) * | 2001-03-26 | 2003-09-10 | Rohm Co Ltd | 有機el駆動回路およびこれを用いる有機el表示装置 |
WO2004054114A1 (ja) * | 2002-12-10 | 2004-06-24 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置、デジタル・アナログ変換回路及びそれらを用いた表示装置 |
JP2004219622A (ja) * | 2003-01-14 | 2004-08-05 | Rohm Co Ltd | 有機el駆動回路およびこれを用いる有機el表示装置 |
JP2005208241A (ja) * | 2004-01-21 | 2005-08-04 | Nec Electronics Corp | 発光素子駆動回路 |
JP2007233922A (ja) * | 2006-03-03 | 2007-09-13 | Ricoh Co Ltd | 分圧回路、その分圧回路を使用した定電圧回路及び電圧検出回路、分圧回路のトリミング方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4243760B2 (ja) | 発光ダイオード用駆動回路 | |
US8605075B2 (en) | Display apparatus and display-apparatus driving method | |
US6580408B1 (en) | Electro-luminescent display including a current mirror | |
US6943501B2 (en) | Electroluminescent display apparatus and driving method thereof | |
JP2689916B2 (ja) | アクティブマトリクス型電流制御型発光素子の駆動回路 | |
KR100291160B1 (ko) | 다수의 능동 소자의 매트릭스 구동을 위한 소자 구동 장치를 갖는 화상 표시 장치 | |
JP5294274B2 (ja) | 画素回路および表示装置 | |
US7576718B2 (en) | Display apparatus and method of driving the same | |
US8289239B2 (en) | Display apparatus and display-apparatus driving method | |
US8294737B2 (en) | Display apparatus and display-apparatus driving method | |
JP2003005710A (ja) | 電流駆動回路及び画像表示装置 | |
JP2009109784A (ja) | 画像表示装置 | |
US7145531B2 (en) | Electronic circuit, electronic device, electro-optical apparatus, and electronic unit | |
US7746299B2 (en) | Display, array substrate, and method of driving display | |
JP5352041B2 (ja) | 表示装置を実装した電子機器の作製方法 | |
JP2010054605A (ja) | 電流発生回路及び表示装置 | |
US20070159418A1 (en) | Current driving circuit | |
KR20070002891A (ko) | 유기전계발광 표시장치의 구동부 | |
JP4639593B2 (ja) | 半導体集積回路、電気光学装置、電子機器及び半導体集積回路の製造方法 | |
JP2009139552A (ja) | 発光素子の駆動回路及びそれを備えるディスプレイ並びに発光素子の駆動方法 | |
JP5461754B2 (ja) | 有機el表示装置の駆動装置 | |
KR100659968B1 (ko) | 발광 소자 및 이를 구동하는 방법 | |
KR100581853B1 (ko) | 바이어스 라인들이 공유되는 전계발광 디스플레이 패널 | |
JP2006276619A (ja) | 有機elディスプレイ装置の駆動装置 | |
JP2008152075A (ja) | 電流生成回路、電気光学装置および電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110318 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120521 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120529 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121002 |