DE3875549T2

DE3875549T2 - Schaltung zum vergleichen binaerer signalamplituden.

Info

Publication number: DE3875549T2
Application number: DE8888307329T
Authority: DE
Inventors: Toshiyuki Kanoh
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-08-07
Filing date: 1988-08-08
Publication date: 1993-03-11
Anticipated expiration: 2008-08-09
Also published as: EP0302764B1; DE3875549D1; JPH0638227B2; JPS6441924A; US4891534A; EP0302764A3; EP0302764A2; CA1285034C

Description

Darstellung des Stands der Technik

Die Erfindung betrifft eine Schaltung zum Vergleichen der Amplituden zweier n-Bit-Binärsignale, die jeweils von einer n- Bit-Binärzahl (n = 1, 2, 3 . . . ) gebildet werden.
Eine Schaltung zum Vergleichen von Binärsignalen der beschriebenen Art wurde üblicherweise durch Kombinieren mehrerer logischer Gatter wie AND- und NAND-Gatter hergestellt. Eine bekannte Vergleichsschaltung ist eine uPD4063BC/4063BG, die in "CNOS DIGITAL IC 1986", veröffentlicht am 10. Dezember 1985, Seite 147-151 offenbart ist. Diese Binärsignal-Vergleichsschaltung erzeugt ein logisches 1-Bit-Signal von entweder EINS oder NULL in Abhängigkeit davon, ob eines der beiden Binärsignale größer oder kleiner als das andere ist.
Ein Nachteil bei dieser Vergleichsschaltung ist die Anzahl logischer Gatter, die zum Vergleichen von 4-Bit-Binärzahlen erforderlich sind, wodurch eine solche Schaltung nicht hergestellt werden kann, ohne daß sie eine unannehmbar große Anzahl von Transistoren benötigt. Damit steigt der Stromverbrauch sowie die erforderliche Chip-Fläche. Zusätzlich wird mit steigender Anzahl von Bits für jedes Binärsignal die Leiterbahnführung kompliziert, was die Gestaltung einer integrierten Schaltung erschwert.
Im IBM Technical Disclosure Bulletin, Bd. 28, Nr. 8, Januar 1986 wird auf Seite 3535 eine "Adreßvergleichsschaltung" beschrieben, mit der bestimmt wird, ob zwei n-Bit-Adressen gleich groß sind oder nicht. Für jedes der n Bits werden die jeweiligen Adreßbits An und Bn unter Verwendung von vier CMOS- Transistoren verglichen, die an eine Spannungsquelle über eine Last sowie an Nasse über einen Taktgeber angeschlossen sind. Von den vier CMOS-Transistoren sind zwei n-Kanal-Bauelemente und zwei p-Kanal-Bauelemente. Zwischen der Last und dem Taktgeber werden zwei Reihenschaltungen gebildet, wobei die erste ein an die Last angeschlossenes n-Kanal-Bauelement und ein an den Taktgeber angeschlossenes p-Kanal-Bauelement aufweist und die zweite umgekehrt das p-Kanal-Bauelement mit der Last und das n-Kanal-Bauelement mit dem Taktgeber verbindet. Der Eingang An ist an die Gate-Elektroden der beiden mit der Last verbundenen Transistoren gelegt, und der Eingang Bn ist an die Gate-Elektroden der beiden mit dem Taktgeber verbundenen Transistoren gelegt. Die Transistoren für alle n Bits sind parallel zwischen der Last und dem Taktgeber geschaltet, und der Ausgang wird von der Verbindungsstelle zwischen der Last und den Transistoren abgenommen.
Unterscheidet sich eines der Bits An vom entsprechenden Bit Bn, wird durch die Transistoren eine leitende Bahn gebildet, und der Ausgang wird auf Low gelegt. Nur wenn alle Bits von A gleich groß wie alle Bits von B sind, liegt der Ausgang auf HIGH. Folglich kann die Schaltung nur Gleichheit feststellen und nicht die Amplitude von A und B vergleichen, um zu bestimmen, welche größer ist.

Zusammenfassende Beschreibung der Erfindung

Die vorliegende Erfindung ist in ihren beiden Aspekten in den Nebenansprüchen 1 und 7 definiert, auf die jetzt Bezug genommen werden sollte. Vorteilhafte Merkmale der Erfindung sind in den Unteransprüchen definiert.

Kurze Beschreibung der Zeichnungen

An einem Beispiel wird in der nachstehenden eingehenden Beschreibung ein bevorzugtes Ausführungsbeispiel der Erfindung im Zusammenhang mit den beigefügten Zeichnungen beschrieben. Es zeigen:
Fig. 1 ein Schaltbild, das schematisch ein erstes Ausführungsbeispiel der erfindungsgemäßen Vergleichsschaltung zeigt,
Fig. 2 ein Schaltbild, das typisch für ein zweites Ausführungsbeispiel der vorliegenden Erfindung ist,
Fig. 3 ein Schaltbild, das typisch für ein drittes Ausführungsbeispiel der vorliegenden Erfindung ist sowie
Fig. 4 ein Schaltbild, das typisch für ein viertes Ausführungsbeispiel der vorliegenden Erfindung ist.

Beschreibung der bevorzugten Ausführungsbeispiele

Fig. 1 der Zeichnungen zeigt ein erstes Ausführungsbeispiel der vorliegenden Erfindung. Wie gezeigt, erhält eine logische Vergleichsschaltung für 1-Bit-Binärsignale 100 an den Eingängen 9 und 11 zwei 1-Bit-Binärsignale und erzeugt an einem Ausgang 8 eine Ausgabe, die dem Ergebnis des Vergleichs entspricht. Die Vergleichsschaltung 100 weist einen ersten, zweiten, dritten, vierten und fünften n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) 1, 2, 4, 6 und 7 und einen p-Kanal-MOSFET 5 mit jeweils Source, Drain und Gate sowie Inverter 10 und 12 auf.
Beim ersten und zweiten n-Kanal-MOSFET 1 und 2 ist jeweils die Source-Elektrode mit einem Hilfseingang 3 verbunden. Beim dritten n-Kanal-MOSFET 4 ist die Source-Elektrode mit der Drain-Elektrode des MOSFET 1 und der Drain-Elektrode des n-Kanal-MOSFET 7 verbunden. Beim vierten n-Kanal-MOSFET 6 ist die Source-Elektrode mit den Drain-Elektroden des n-Kanal-MOSFET 2 und des p-Kanal-MOSFET 5 verbunden. Bei den n-Kanal-MOSFET 4 und 6 sind die Drain-Elektroden mit dem Ausgang 8 verbunden. Der Eingang 9 ist mit dem Eingang des Inverters 10 und der Gate-Elektrode des Transistors 1 verbunden. Der Ausgang des Inverters 10 ist mit der Gate-Elektrode des p-Kanal-Transistors 5 und der Gate-Elektrode der n-Kanal-Transistoren 2 und 7 verbunden. Der Eingang 11 ist mit dem Eingang des Inverters 12 und der Gate-Elektrode des Transistors 4 verbunden. Der Ausgang des Inverters 12 ist mit der Gate-Elektrode des Transistors 6 verbunden. Ferner ist beim Transistor 5 die Source- Elektrode mit einer positiven Spannungsquelle Vdd verbunden, und beim Transistor 7 ist die Source-Elektrode mit Nasse verbunden.
Angenommen, das Potential der positiven Spannungsquelle Vdd ist logisch EINS und das Potential am Nassepegel NULL. Wenn nun ein Signal EINS am Eingang 9 und ein Signal NULL am Eingang 11 anliegt, werden die Transistoren 1 und 6, die das Signal EINS an ihren Gate-Elektroden empfangen, sowie der Transistor 5, der das Signal NULL an seiner Gate-Elektrode empfängt, eingeschaltet, während gleichzeitig die Transistoren 2, 7 und 4, die das Signal NULL an ihren Gate-Elektroden empfangen, ausgeschaltet werden. Folglich wird der Ausgang 8 mit der positiven Spannungsquelle Vdd verbunden, womit eine EINS am Ausgang 8 erscheint.
Wenn umgekehrt ein Signal NULL am Eingang 9 und ein Signal EINS am Eingang 11 anliegt, werden die Transistoren 2, 7 und 4 ein- und die Transistoren 5, 1 und 6 ausgeschaltet. In diesem Zustand liegt der Ausgang 8 über die Transistoren 4 und 7 an Masse, womit eine NULL am Ausgang 8 erscheint.
Wenn ein Signal NULL an beiden Eingängen 9 und 11 anliegt, werden die Transistoren 2, 6 und 7 leitend und die Transistoren 5, 1 und 4 nicht leitend. Wenn andererseits ein Signal EINS an beiden Eingängen 9 und 11 anliegt, werden die Transistoren 1, 4 und 5 ein- und die Transistoren 2, 6 und 7 ausgeschaltet. In beiden dieser Fälle erscheint am Ausgang 8 somit ein Signal, das denselben logischen Pegel wie das am Hilfseingang 3 anliegende Signal hat.
Beim vorstehend dargestellten Aufbau erzeugt die Schaltung von Fig. 1 eine EINS am Ausgang 8, wenn bezogen auf den logischen Pegel das am Eingang 9 anliegende Binärsignal größer als das am Eingang 11 anliegende Binärsignal ist. Sie erzeugt eine NULL am Ausgang 8, wenn das am Eingang 9 anliegende Binärsignal kleiner als das am Eingang 11 anliegende Binärsignal ist. Wenn an den Eingängen 9 und 11 dasselbe Binarsignal anliegt, erzeugt die Schaltung am Ausgang 8 ferner den logischen Pegel eines Signals, das am Hilfseingang 3 anliegt. Zu beachten ist, daß der logische Pegel des am Hilfseingang 3 anliegenden Signals auf EINS oder NULL in Abhängigkeit davon gesetzt wird, welche der Funktionen "größer als" und "größer als oder gleich" ausgewählt wird, um die jeweilige Beziehung zwischen zwei binären Eingangssignalen auszudrücken.
Fig. 2 und 3 zeigen ein zweites bzw. drittes Ausführungsbeispiel der vorliegenden Erfindung. In Fig. 2 und 3 sind gleiche oder gleichartige Aufbauelemente wie die in Fig. 1 gezeigten mit gleichen Bezugszahlen bezeichnet.
Eine in Fig. 2 gezeigte logische Vergleichsschaltung für 1- Bit-Binärsignale 200 unterscheidet sich von der Schaltung 100 in Fig. 1 dadurch, daß sie einen p- oder n-Kanal-MOS-Transistor 51 anstelle des p-Kanal-MOS-Transistors 5 aufweist, sowie dadurch, daß die Gate- und die Source-Elektrode des Transistors 51 direkt miteinander verbunden sind. In diesem Ausführungsbeispiel wird der Transistor 51 als Last verwendet. Da der Transistor 51 ein Lasttransistor ist, kann er durch einen in Fig. 3 gezeigten Widerstand 52 ersetzt werden. In jedem der Ausführungsbeispiele von Fig. 2 und 3 ändert sich der Ausgang als Reaktion auf zwei binäre Eingangssignale auf die gleiche Weise wie im Ausführungsbeispiel von Fig. 1.
In den Ausführungsbeispielen von Fig. 1, 2 und 3 wird gezeigt, daß die Inverter 10 und 12 jeweils zwischen Eingang 9 und Gate-Elektrode des Transistors 2 und zwischen Eingang 11 und Gate-Elektrode des Transistor 6 geschaltet sind. Als Alternative können die Inverter 10 und 12 jeweils zwischen Eingang 9 und Gate-Elektrode des Transistors 1 und zwischen Eingang 11 und Gate-Elektrode des Transistors 4 geschaltet sein. Eine weitere mögliche Anordnung kann so sein, daß der erste bis fünfte n-Kanal-MOSFET 1, 2, 4, & und 7 jeweils durch einen p- Kanal-MOSFET ersetzt wird, und die Drain- und Source-Elektroden der p-Kanal-Transistoren auf entgegengesetzte Weise wie im Fall mit den n-Kanal-Transistoren angeschlossen werden. Eine solche Anordnung ist aber recht unpraktisch, teilweise, weil sich der Ablauf verlangsamt, und teilweise, weil das Potential einer NULL höher als der Nassepegel wird.
Fig. 4 zeigt einen spezifischen Aufbau einer logischen Vergleichsschaltung für n-Bit-Binärsignale, in der n größer als eins ist und die grundsätzlich durch die Schaltung von Fig. 1 verwirklicht ist. Der Schaltungsaufbau von Fig. 4 soll ein an den Eingängen 1&sub1; bis 1n anliegendes n-Bit-Binärsignal mit einem anderen, an den Eingängen 2&sub1; bis 2n anliegendem n-Bit- Binärsignal vergleichen. Insbesondere werden 1-Bit-Vergleichsschaltungen 16&sub1; bis 16n jeweils durch die Vergleichsschaltung für 1-Bit-Binärsignale von Fig. 1 gebildet, wobei die Hilfseingänge 3 und Ausgänge 8 nebeneinanderliegender 1-Bit- Vergleichsschaltungen zusammengeschaltet sind. Die logischen Pegel des an den Eingängen 1&sub1; und 2&sub1; anliegenden niedrigstwertigen Bits bis zu den logischen Pegeln des an den Eingängen 1- und 2n anliegenden höchstwertigen Bits werden gleichzeitig bitweise verglichen. Angenommen, die zu vergleichende Bitposition ist das Bit m (m = 2, 3, . . . , n-1). Dann erzeugt die 1- Bit-Vergleichsschaltung 16m für das Bit m eine EINS, wenn der logische Pegel des am Eingang 1m anliegenden Binärsignals größer als das am Eingang 2m anliegende Binärsignal ist, eine NULL, wenn das erste Signal kleiner als das zweite ist, sowie ein dem um ein Bit kleineren Bit als m entsprechendes Vergleichsergebnis, d. h. das dem Bit m-1 entsprechende Vergleichsergebnis, wenn sie gleich groß sind. Ferner kann, wenn alle höchstwertigen bis niedrigstwertigen Bits denselben logischen Pegel haben, der Ausgangspegel auf der Grundlage des logischen Pegels eines Signals gesteuert werden, das am Eingang 30 des niedrigstwertigen Bits anliegt. Dementsprechend wird das Ergebnis des Vergleichs von n-Bit-Binärsignalen am Ausgang 80 der Vergleichsschaltung erzeugt, der dem höchstwertigen Bit zugeordnet ist. Wiederum hängt der logische Pegel des am Hilfseingang anzulegenden Signals davon ab, welche der Funktionen "größer als" und "größer als oder gleich" gewählt wird, um die Beziehung zwischen den beiden n-Bit-Binärsignalen auszudrücken.
Zusammenfassend schafft die vorliegende Erfindung eine Vergleichsschaltung für Binärsignale, die eine Mindestanzahl von Bauelementen benötigt, d. h. nur fünf n-Kanal-MOSFET und zwei Gatter, und damit den Stromverbrauch und die Chip-Fläche einer integrierten Halbleiterschaltung verringert. Außerdem gestattet es die erfindungsgemäße Schaltung durch einen Bitslice- Aufbau, leicht Binärsignale zu vergleichen, die jeweils jede gewünschte Anzahl von Bits haben.

Claims

1. Schaltung zum Vergleichen der Amplituden erster und zweiter Binärsignale, die aufweist:

einen ersten n-Kanal-MOS-Transistor (1) mit einer Gate-Elektrode, an der das erste Binärsignal anliegt;

einen zweiten n-Kanal-MOS-Transistor (2) mit einer Source- Elektrode, die mit einer Source-Elektrode des ersten MOS-Transistors verbunden ist, und einer Gate-Elektrode, an der ein drittes Binärsignal anliegt, das gegenüber dem ersten Binärsignal einen anderen logischen Pegel hat;

einen dritten n-Kanal-MOS-Transistor (4) mit einer Source- Elektrode, die mit einer Drain-Elektrode des ersten MOS-Transistors verbunden ist, und einer Gate-Elektrode, an der das zweite Binärsignal anliegt;

einen vierten n-Kanal-MOS-Transistor (6) mit einer Source- Elektrode, die mit einer Drain-Elektrode des zweiten MOS-Transistors verbunden ist, und einer Gate-Elektrode, an der ein viertes Binärsignal anliegt, das gegenüber dem zweiten Binärsignal einen anderen logischen Pegel hat;

einen Ausgang (8), der mit einer Drain-Elektrode des dritten MOS-Transistors und einer Drain-Elektrode des vierten MOS- Transistors verbunden ist;

einen fünften n-Kanal MOS-Transistor (7) mit einer Drain-Elektrode, die mit der Drain-Elektrode des ersten MOS-Transistors und der Source-Elektrode des dritten MOS-Transistors verbunden ist, einer Gate-Elektrode, an der das dritte Binärsignal anliegt, und einer an Nasse liegenden Source-Elektrode; sowie ein Bauelement (5, 51, 52) zur Bereitstellung einer Speisespannung an der Drain-Elektrode des zweiten MOS-Transistors und der Source-Elektrode des vierten Transistors.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß, wenn das erste Binärsignal einen anderen logischen Pegel als das zweite hat, der zweite MOS-Transistor (2), der dritte MOS- Transistor (4) und der fünfte MOS-Transistor (7) eingeschaltet und der erste MOS-Transistor (1) sowie der vierte MOS-Transistor (6) ausgeschaltet werden; oder der zweite MOS-Transistor (2), der dritte MOS-Transistor (4) und der fünfte MOS-Transistor (7) ausgeschaltet und der erste MOS-Transistor (1) sowie der vierte MOS-Transistor (6) eingeschaltet werden; und daß, wenn das erste und zweite Binärsignal denselben logischen Pegel haben, der zweite MOS-Transistor (2) und der vierte MOS- Transistor (6) eingeschaltet werden; oder der erste MOS-Transistor (1) und der dritte MOS-Transistor (4) eingeschaltet werden.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Hilfseingangssignal (3) an der Source-Elektrode des zweiten MOS-Transistors und der Source-Elektrode des ersten MOS-Transistors anliegt.

4. Schaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß das Speiseelement einen p-Kanal-MOS-Transistor (5) aufweist.

5. Schaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß das Speiseelement einen MOS-Lasttransistor (51) aufweist.

6. Schaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß das Speiseelement einen Widerstand (52) aufweist.

7. Schaltung zum Vergleichen der Amplituden erster und zweiter n-Bit-Binärsignale, die n 1-Bit-Vergleichsschaltungen gemäß Anspruch 1 aufweist, wobei jede 1-Bit-Vergleichsschaltung ferner aufweist:

einen Hilfseingang (3), der mit der Source-Elektrode des ersten MOS-Transistors und der Source-Elektrode des zweiten MOS- Transistors verbunden ist, wobei die 1-Bit-Vergleichsschaltungen in n aufeinanderfolgenden Stufen (16&sub1; . . . 16n) dadurch kaskadiert sind, daß die Ausgänge (8) und die Hilfseingänge (3) der nebeneinanderliegenden 1-Bit-Vergleichsschaltungen miteinander verbunden sind, und

wobei jedes Bit des ersten n-Bit-Binärsignals als erstes Binärsignal der Gate-Elektrode des ersten n-Kanal-MOS-Transistors (1) der jeweiligen der n 1-Bit-Vergleichsschaltungen zugeführt wird, während jedes Bit des zweiten n-Bit-Binärsignals als zweites Binärsignal der Gate-Elektrode des dritten n-Kanal-MOS-Transistors (4) der jeweiligen der n 1-Bit-Vergleichsschaltungen zugeführt wird.