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GEBIET DER ERFINDUNG
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Die
Erfindung betrifft eine elektronische Vorrichtung mit einem Schalter
zum Abtasten einer Eingangsspannung mit einem Abtastkondensator.
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HINTERGRUND
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Schalter
mit geringem Leckverlust sind bei Abtast-und-Haltesystemen mit langen
Haltezeiten von großer Bedeutung. Insbesondere werden bei
erhöhten Temperaturen die Leckströme zur dominierenden
Fehlerquelle. Viele elektronische Vorrichtungen, wie etwa integrierte
Halbleiterschaltungen, tasten eine Eingangs- oder Referenzspannung
mit einem Kondensator ab. Eine Seite des Abtastkondensators ist über
einen Abtastschalter an eine Eingangsspannung gekoppelt. Der Abtastschalter
ist geschlossen (leitend), und der Abtastkondensator ist geladen
(Abtastphase oder Abtastzeit). Nach dem Abtasten der Spannung mit
dem Abtastkondensator wird der Schalter geöffnet (nicht
leitend).
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Ein
Ziel des Abtastens eines bestimmten Spannungspegels besteht darin,
die Dauer (die Haltephase oder Haltezeit) auszuweiten, während
der der Abtastschalter nicht leitend ist. Dies zielt darauf ab,
die Abtastspannung am Abtastkondensator so lange wie möglich
beizubehalten, was bedeutet, dass die Ladung am Abtastkondensator
beibehalten werden muss. Viele Merkmale tatsächlicher integrierter Schaltungen
haben jedoch einen negativen Einfluss auf die Beibehaltung der Ladung.
Ein Hauptnachteil ist der Leckstrom durch die Abtastschalter. Bei
einem herkömmlichen Lösungsansatz kann es möglich sein,
diesen Effekt zu überwinden, indem lediglich der Kapazitätswert
des Abtastkondensators erhöht wird. Dies bedeutet jedoch
einen Erhöhung der Kondensatorgröße,
was ähnlich ist zu einer Vergrößerung
der Chipfläche und somit einer Erhöhung der Kosten
der integrierten Schaltungen. Größere Kondensatoren
können ferner den Leistungsverbrauch erhöhen,
wenn die gleiche Geschwindigkeit wie bei kleineren Kondensatoren
beibehalten werden sollte. Weitere Lösungen zielen darauf
ab, die Abtastschalter zu verbessern.
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Abtastschalter
werden mit Transistoren implementiert. Bei einer CMOS-Technologie
kann ein Schalter ein NMOS-Transistor, ein PMOS-Transistor oder
eine Kombination aus beiden sein, die als Transfergate bezeichnet
wird. MOS-Transistoren haben P-dotierte Bereiche und N-dotierte
Bereiche, die parasitäre Dioden bilden können.
Eine dieser Dioden wird als Backgate-Diode bezeichnet, da sie die
Source oder den Drain des Transistors mit dem Bulk verbindet, der
gegenüber dem Steuergate liegt. Bei einem vereinfachten
Modell eines tatsächlichen MOS-Transistors kann eine Backgate-Diode
zwischen Drain und Source des Transistors und dem Bulk liegen. Um
Leckströme durch diese Backgate-Dioden zu vermeiden, wird
der Spannungspegel am Backgate (oder Bulk) so gesteuert, dass die Backgate-Dioden
in Sperrrichtung vorgespannt sind. Doch auch mit einer Vorspannung
in Sperrrichtung kann ein minimaler Sättigungsstrom durch
die Backgate-Diode fließen und sich der Spannungspegel
am Abtastkondensator erheblich ändern.
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1 zeigt
eine Schaltschaltung aus dem Stand der Technik, die dazu vorgesehen
ist, den Ladungsverlust an einem Abtastkondensator zu minimieren.
Diese Schaltung aus dem Stand der Technik ist in der
US 6603295 veröffentlicht.
Die Transistoren und Schalter werden mit von einer Steuerschaltung
2 ausgegebenen
Signalen gesteuert. Der Hauptabtastschalter ist mit dem Transistor
P1 implementiert. Der Abtastkondensator ist CS. Ein Referenzspannungsgenerator
1 stellt
einen Referenzspannungspegel am Knoten VREFOUT bereit, der mit dem
Abtastkondensator CS abzutasten und aufrechtzuerhalten ist. VREFOUT
wird jedoch auch durch den Transistor P2 mit einem zweiten Kondensator
C2 abgetastet. Wenn der Spannungspegel an C2 VREFRS entspricht (beide
können anfänglich nahezu VREFOUT entsprechen),
gibt es an der Backgate-Diode D1 keinen Spannungsabfall und somit
keinen Strom durch die Diode D1. Es gibt auch keinen Spannungsabfall
an der Backgate-Diode D2. Der Spannungspegel an C2 muss jedoch auch
beibehalten werden. Der Transistor P2 hat auch Backgate-Dioden D3
und D4. Um den Leckstrom zu minimieren, werden die Backgate-Dioden
D3, D4 in Sperrrichtung vorgespannt. Somit ist der Bulk (Backgate)
von P2 auf einen spezifischen Spannungspegel abgestimmt. Dies wird
mit dem Bipolartransistor T1, der Stromquelle CS und dem Schalter
S2 realisiert. Wenn S2 geschlossen (leitend) ist, wird der Spannungspegel
am Bulk von P2 auf Masse gezogen. Wenn S2 offen (nicht leitend)
ist, steigt die Spannung nahezu auf den Versorgungsspannungspegel
VDD an.
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Obwohl
die Schaltung aus 1 den Leckstrom durch die Backgate-Dioden
der Transistoren P1 und P2 auf einen bestimmten Betrag reduziert,
ist die Beibehaltung der Ladung für neueste Anwendungen
mit geringem Energieverbrauch und sehr langen Haltezeiten nicht
hoch genug. Darüber hinaus benötigt die Schaltung
einen zusätzlichen Bipolartransistor und verbraucht durch
den Transistor T1 zusätzlich Strom.
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KURZZUSAMMENFASSUNG
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Eine
Aufgabe der vorliegenden Erfindung besteht darin, eine elektronische
Vorrichtung und ein Verfahren für ein Abtasten mit geringem
Leckverlust und mit einer besseren Performance als bei Schaltungen
aus dem Stand der Technik bereitzustellen.
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Bei
einem Aspekt der Erfindung ist eine elektrische Vorrichtung vorgesehen,
die einen Schalter aufweist. Der Schalter weist eine Kaskade von
Transistoren auf. Die Kaskade von Transistoren hat einen ersten
und einen letzten Transistor. Die Transistoren der Kaskade sind
alle so gekoppelt, dass sie auf einer ersten Seite ihrer Kanäle
(z. B. am Drain- oder am Source-Anschluss) eine Eingangsspannung empfangen.
Eine Seite eines Kanals kann entweder auf den Drain-Anschluss oder
auf den Source-Anschluss des Transistors verweisen, wenn ein MOSFET
verwendet wird. Sie empfangen auch an ihren Steuergates ein Abtasttaktsignal,
d. h. alle Transistoren können grundsätzlich gleichzeitig
geschaltet werden. Ein erster Transistor der Kaskade ist auf einer zweiten
Seite seines Kanals (Source- oder Drain-Anschluss) an einen Abtastkondensator
gekoppelt. Jeder nachfolgende Transistor der Kaskade, mit Ausnahme
des ersten Transistors, ist mit einer zweiten Seite seines Kanals
an ein Backgate eines vorhergehenden Transistors gekoppelt. Der
letzte Transistor der Kaskade ist an seinem Backgate (Bulk) an einen Versorgungsspannungspegel
gekoppelt (Masse wird auch als Versorgungsspannungspegel betrachtet). Dementsprechend
sind die Backgate-Dioden der Transistoren als Kette oder Reihe von
Backgate-Dioden ausgebildet. Die letzte Backgate-Diode ist an einen
Versorgungsspannungspegel und die erste Backgate-Diode (d. h. die
Backgate-Diode des ersten Transistors) ist an den Abtastkondensator
gekoppelt. Dieser Aspekt der Erfindung sorgt dafür, dass
der Prozess des parasitären Entladens und Ladens des Abtastkondensators
verzögert wird. Somit kann die Haltezeit wesentlich verlängert
werden. Da nur die letzte Backgate-Diode an den Versorgungsspannungspegel
gekoppelt ist, muss der Abgriffknoten (d. h. ein Knoten, der auch
an einen Drain- oder Source-Anschluss eines Transistors der Kaskade
gekoppelt ist) zwischen der letzten Backgate-Diode und der vorhergehenden
Backgate-Diode geladen werden. Erst nach dem Laden des Abgriffknotens
steigt der Strom durch die nächste Backgate-Diode und lädt den
nächsten Abgriffknoten. Die Ladung und der Spannungspegel
am Abtastkondensator werden nur beeinflusst, wenn die erste Backgate-Diode
(die Backgate-Diode des ersten Transistors der Kaskade) damit beginnt,
den Abtastkondensator zu laden oder zu entladen. Die Verwendung
einer Kaskade von Transistoren gemäß diesem Aspekt
der Erfindung ist äußerst effizient, da der Strom
durch eine in Sperrrichtung vorgespannte Backgate-Diode exponentiell von
dem Spannungsabfall an der Diode abhängig ist.
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Bei
einer vorteilhaften Ausführungsform sind die Transistoren
der Kaskade vom gleichen Typ (sie sind z. B. entweder PMOS- oder
NMOS-Transistoren). Dies sorgt dafür, dass die Backgate-Dioden
so lecken, dass sie vielmehr in Sperrrichtung als in Durchlassrichtung
vorgespannt werden.
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Bei
einem Aspekt der Erfindung ist mindestens einer der Transistoren,
mit Ausnahme des ersten Transistors der Kaskade, auf der zweiten
Seite seines Kanals an einen Buffer-Kondensator gekoppelt. Dies
sorgt dafür, dass der Spannungspegel am Abgriffknoten auch
beibehalten wird.
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Bei
einer Ausführungsform kann der Buffer-Kondensator einen
Kapazitätswert haben, der kleiner ist als der Kapazitätswert
des Abtastkondensators. Dies hängt mit der Erkenntnis zusammen, dass
der Strom durch eine in Sperrrichtung vorgespannte Backgate-Diode
exponentiell von der Spannung an der Diode abhängig ist.
Gemäß diesem Aspekt der Erfindung ist es möglich,
die Kapazitätswerte und somit die Größe
des Abtastkondensators und des Buffer-Kondensators wesentlich zu
verringern.
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Bei
einer weiteren Ausführungsform können auch andere
oder alle Transistoren der Kaskade mit der zweiten Seite ihrer Kanäle
(d. h. mit den Source- oder Drain-Anschlüssen) an Buffer-Kondensatoren gekoppelt
sein. Die elektronische Vorrichtung kann dann diese Buffer-Kondensatoren
aufweisen. Die Buffer-Kondensatoren, die an Transistoren der Kaskade
gekoppelt sind, die näher am letzten Transistor liegen,
können kleinere Kapazitätswerte haben als diejenigen,
die in der Kaskade weiter vorne liegen, d. h. als diejenigen, die
näher am ersten Transistor (Abtasttransistor) liegen. Der
Abtastkondensator kann dann weiter verkleinert werden. Obwohl es
aufgrund der exponentiellen Abhängigkeit des Sättigungsstroms
durch in Sperrrichtung vorgespannte Backgate-Dioden eine exponentielle
Beziehung zwischen den Kondensatorgrößen gibt,
kann diese Beziehung nicht direkt auf das Skalieren der Kondensatoren
angewendet werden. Die Größe der Kondensatoren kann
auch anderen Ausführungsvorschriften und Ausführungseinschränkungen
unterliegen. Eine wesentliche Flächenreduzierung für
integrierte Schaltungen kann jedoch immer erreicht werden.
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Bei
einem Aspekt der Erfindung kann sich der Leckvorgang des Abtastkondensators
einem linearen Verhalten nähern. Dies kann erreicht werden, wenn
die Kondensatoren entsprechend dem exponentiellen Verhalten der
Sättigungsströme durch die Backgate-Dioden skaliert
werden (d. h. innerhalb der technologischen Grenzen kann eine Approximation einer
exponentiellen Verkleinerung von Buffer-Kondensatoren zum letzten
Transistor der Kaskade hin angewendet werden).
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Bei
einer Ausführungsform kann eine elektronische Vorrichtung
einen Schalter mit einer Kaskade aus MOS-Transistoren aufweisen.
Jeder der MOS-Transistoren kann so gekoppelt sein, dass er an seinem
Drain- oder Source-Anschluss eine Eingangsspannung und an einem
Steuergate ein Abtasttaktsignal empfängt. Ein erster Transistor
der Kaskade kann mit dem jeweils anderen des Source- bzw. Drain-Anschlusses
an einen Abtastkondensator gekoppelt sein. Ein zweiter Transistor
der Kaskade kann dann mit seinem jeweils anderen des Source- oder
Drain-Anschlusses an einen ersten Buffer-Kondensator und an ein
Backgate des ersten Transistors gekoppelt sein. Ferner kann ein
dritter Transistor der Kaskade mit seinem jeweils anderen des Source- oder
Drain-Anschlusses an ein Backgate des zweiten Transistors oder mit
seinem Backgate an einen Versorgungsspannungspegel gekoppelt sein.
Die Transistoren der Kaskade können gleichzeitig zum Abtasten
der Eingangsspannung geschaltet werden. Es können Buffer-Kondensatoren
vorgesehen sein, die mit Ausnahme des letzten Transistors der Kaskade an
die Backgates der Transistoren gekoppelt sind. Die Eingangsspannung
wird dann mit dem Abtastkondensator und auch mit den Buffer-Kondensatoren abgetastet.
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Die
Backgate-Dioden der Transistoren der Kaskade, mit Ausnahme des letztes
Transistors, sind somit nicht in Sperrrichtung vorgespannt, erfahren
jedoch unmittelbar nach dem Abtasten keinen Spannungsabfall. Da
der Backgate des letzten Transistors an Versorgungsspannung gekoppelt
ist, beginnen die Leckströme von dem letzten bis zum ersten
Transistor der Kaskade (d. h. durch die Reihen von Backgate-Dioden)
langsam anzusteigen. Die Kapazitätswerte der Buffer-Kondensatoren
können wesentlich kleiner sein als der Kapazitätswert
des Abtastkondensators.
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Gemäß einem
Aspekt der Erfindung kann der Backgate des letzten Transistors an
einen Abgriffknoten zwischen den Kanälen von zwei zusätzlichen
Transistoren gekoppelt sein. Diese Transistoren können
abwechselnd geschaltet werden, so dass der Backgate entweder während
einer Haltephase an den Versorgungsspannungspegel oder während
der Abtastphase an die Eingangsspannung gekoppelt wird. Dadurch
wird eine Verringerung des Ein-Widerstands des letzten Transistors
beim Abtasten gefördert.
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Bei
einem weiteren Aspekt der Erfindung kann ein Eingangs-Buffer-Kondensator
vorgesehen sein, der so gekoppelt sein kann, dass die Eingangsspannung
zwischengespeichert wird. Dieser Kondensator verringert den Leckverlust
an den Kanälen der Transistoren der Kaskade und sperrt
die Backgate-Dioden zwischen dem Eingangsknoten und den Backgates
der Transistoren.
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Die
Erfindung stellt auch ein Verfahren zum Betreiben eines Schalters
bereit. Eine Eingangsspannung wird mit einem Abtastkondensator abgetastet.
Gleichzeitig wird die Eingangsspannung an Abgriffknoten einer Kette
aus Backgate-Dioden einer Kaskade von Transistoren abgetastet. Während
einer Haltephase ist die erste Backgate-Diode der Kette an den Abtastkondensator
und die letzte Backgate-Diode der Kette an einen Versorgungsspannungspegel
gekoppelt.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Aspekte der Erfindung ergeben sich aus der nachfolgenden Beschreibung
einer bevorzugten Ausführungsform der Erfindung mit Bezug
auf die beigefügten Zeichnungen. Darin zeigen:
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1 ein
vereinfachtes Schaltbild eines Schalters mit geringem Leckverlust
nach dem Stand der Technik und
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2 ein
vereinfachtes Schaltbild einer elektronischen Vorrichtung gemäß einer
Ausführungsform der Erfindung.
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AUSFÜHRLICHE BESCHREIBUNG
EINER BEISPIELHAFTEN AUSFÜHRUNGSFORM
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2 zeigt
ein vereinfachtes Schaltbild einer erfindungsgemäßen
elektronischen Vorrichtung und insbesondere einen Schalter mit geringem
Leckverlust gemäß einer Ausführungsform
der Erfindung.
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Die
elektronische Vorrichtung IC 1 (z. B. eine integrierte
Schaltung, ein Chip, ein Mikrocontroller usw.) weist einen Schalter 2 mit
einer Kaskade aus MOS-Transistoren P1, P2 und P3 auf. Jeder der MOS-Transistoren
P1, P2 und P3 ist an einen Eingangsknoten gekoppelt, um die Eingangsspannung IN
zu empfangen. Die (Steuer-)Gates werden mit dem Abtasttaktsignal SMPL. gesteuert, das das
invertierte Abtasttaktsignal SMPL ist. Das Abtastsignal SMPL definiert
eine Abtastphase einer Dauer TON und eine Haltephase der Dauer TOFF.
Während der Abtastphase gilt SMPL = 1 (d. h. logisches
Hoch) und SMPL. = 0. Während
der Haltephase gilt SMPL = 0 (d. h. logisches Tief) und SMPL.. = 1.
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Der
erste Transistor P1 der Kaskade ist mit seinem Source-/Drain-Anschluss
an den Abtastkondensator CS gekoppelt. Der zweite Transistor P2
der Kaskade ist mit seinem Source-/Drain-Anschluss an einen ersten
Buffer-Kondensator CSB1 und an ein Backgate BG1 (Bulk von P1) des
ersten Transistors P1 gekoppelt. Der dritte Transistor P3 der Kaskade ist
mit seinem Source-/Drain-Anschluss an den Backgate BG2 des zweiten
Transistors P2 und mit seinem eigenen Backgate BG3 an einen Abgriffknoten
zwischen den Transistoren P4 und P5 gekoppelt. P5 ist so konfiguriert,
dass er den Backgate BG3 des dritten Transistors während
der Haltephase an den Versorgungsspannungspegel VSUP (für
NMOS kann es sich um Masse handeln) koppelt. P4 ist so konfiguriert,
dass er den Backgate BG3 des Transistors P3 während der
Abtastphase an die Eingangsspannung IN koppelt. Alle Transistoren
P1 bis P3 der Kaskade werden gleichzeitig geschaltet. Es sind Buffer-Kondensatoren
CSB1 und CSP2 vorgesehen, die an die Backgates BG1 und BG2 der Transistoren
P1 und P2 gekoppelt sind. Nur der Backgate BG3 des letztes Transistors
P3 der Kaskade ist entweder während der Abtastphase an
die Eingangsspannung oder während der Haltephase an den
Versorgungsspannungspegel gekoppelt. Die Eingangsspannung wird mit
dem Abtastkondensator CS und auch mit den Buffer-Kondensatoren CSB1
und CSB2 abgetastet. Die Kapazitätswerte und somit die
Größen (z. B. was die Chipfläche angeht)
der Buffer-Kondensatoren CSB1 und CSB2 können deutlich
kleiner sein als der Kapazitätswert und die Größe
der Abtastkondensatoren. Darüber hinaus kann CSB2 deutlich
kleiner sein als CSB1.
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Die
Backgate-Dioden D1 und D3 der Transistoren P1 und P2 der Kaskade
sind während der Haltephase nicht in Sperrrichtung vorgespannt,
erfahren jedoch zumindest anfänglich keinen Spannungsverlust.
Da der Backgate des letzten Transistors P3 an die Versorgungsspannung
gekoppelt ist, beginnen die Leckströme langsam von dem
letzten Transistor P3 (durch die Backgate-Diode D4) bis zum ersten
Transistor P1 und schließlich durch die Backgate-Diode
D1 zum Abtastkondensator CS zu strömen. Aufgrund der exponentiellen
Abhängigkeit zwischen dem Spannungsabfall an jeder Diode
D1, D3, D4 (gilt auch für D2, D5, D6, ist jedoch während
der Haltephase weniger von Bedeutung) und dem Strom durch die Diode,
der Kaskaden-Konfiguration der Transistoren P1, P2, P3 und der Backgate-Dioden D1,
D3, D4 und der Buffer-Kondensatoren CS, CSB1 und CSB2 wird der Effekt
von Leckströmen auf den Abtastkondensator CS wesentlich
verzögert. Über einen gegebenen Zeitraum einer
Haltephase kann die Spannungsänderung am Kondensator CS
minimiert werden.
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Es
ist ferner ein Eingangs-Buffer-Kondensator CSI vorgesehen, der so
gekoppelt ist, dass er die Eingangsspannung IN zwischenspeichert.
Dieser Kondensator CSI verringert den Leckverlust an den Kanälen
der Transistoren P1, P2 und P3 der Kaskade und sperrt die Backgate-Dioden
D2, D5, D6 zwischen dem Eingangsknoten IN und den Backgates BG1, BG2,
B3 der Transistoren.
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Während
der Abtastphase (SMPL = 1, SMPL ist logisches Hoch) sind die Transistoren
P1, P2, P3 und P4 leitend, und die Kondensatoren CS, CSB1 und CSB2
werden auf den Eingangsspannungspegel IN geladen. Darüber
hinaus ist der Backgate BG3 des Transistors P3 an die Eingangsspannung
IN gekoppelt. Die Eingangsspannung wird auch mit dem Eingangskondensator
CSI abgetastet und gespeichert. Dies verringert den Leckverlust
an den Kanälen von P1, P2 und P3 und verringert den Leckverlust an
den Kanälen von den Kondensatoren CS, CSB1 und CSB2 zum
Eingang IN.
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Während
der Haltephase (SMP = 0, SMP ist logisches Tief) sind beide Backgate-Dioden
D6 und D4 in Sperrrichtung vorgespannt, da der Abgriffknoten zwischen
P4 und P5 – an den der Backgate BG3 gekoppelt ist – mit
dem positiven Versorgungsspannungspegel VSUP verbunden ist. Die
Spannung an CSB2 und somit die Backgate-Spannung beginnt sich aufgrund
eines Leckstroms durch die Diode D4 zu ändern. Die Backgate-Diode
D3 des Transistors P2 ist ursprünglich auf null vorgespannt
(auch D5), und die Spannung am Backgate BG1 bleibt unverändert.
Die Spannung am Backgate BG1 des Transistors P1 ändert
sich jedoch langsam, nachdem die Backgate-Spannung des Transistors
P2 begonnen hat, sich zu ändern. Es gibt jedoch eine deutliche
Verzögerung zwischen dem ersten Spannungsanstieg an CSB2
und einer Änderung an CSB1. Die Backgate-Dioden D1 und
D2 des Transistors P1 sind auch ursprünglich auf null vorgespannt
(kein Spannungsabfall an den Dioden). Diese Situation dauert länger an
als bei P2, und die Spannungsverringerung an CS beginnt nur mit
einer deutlichen Verzögerung aufgrund eines Leckstroms
durch die Backgate-Diode D1.
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Obwohl 2 eine
Ausführungsform mit PMOS-Transistoren zeigt, ist die Erfindung
nicht auf einen spezifischen Transistortyp beschränkt.
Die PMOS-Transistoren P1 bis P5 können durch NMOS-Transistoren
ersetzt werden. Die Leistungsversorgung VSUP wäre dann
Masse, und die Abtasttaktsignale können invertiert werden.
Die Drain- und Source-Anschlüsse können jeweils
vertauscht werden. Die Erfindung findet auch bei Transfergates Anwendung,
in denen NMOS und PMOS-Transistoren kombiniert werden. Die spezifische
Implementierung hängt von dem abzutastenden Signalpegel
IN, von der verfügbaren Versorgungsspannung und von der gewünschten
Gate-Ansteuerung oder Übersteuerungsspannung ab.
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Bei
einer vorteilhaften Ausführungsform mit einer Kaskade aus
NMOS-Transistoren kann ein Backgate eines Transistors der Kaskade
mit einer ziemlich steilen Neigung zwischen verschiedene Spannungen
geschaltet werden. Die Verwendung einer steilen Neigung hat einen
positiven Einfluss auf die gehaltene Ausgangsspannung.
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Es
ist ferner auch vorteilhaft, die Backgate-Diode von einer Nullspannung
zu einer Vorspannung in Sperrrichtung lecken zu lassen, um jegliche Gefahr
einer Vorspannung der Diode in Durchlassrichtung zu vermeiden. Diese
Anforderung wird mit einem Schalter mit geringem Leckverlust erfüllt,
der gemäß Aspekten der Erfindung implementiert
ist, da der Backgate eines PMOS-Transistors (z. B. P1) an einen
anderen PMOS-Transistor (gleicher Transistortyp) gekoppelt ist.
Die Kaskade der Backgate-Dioden D1, D3, D4 ist schließlich
an den positiven Versorgungsspannungspegel gekoppelt. Somit neigen
die Backgate-Dioden zu einer Vorspannung in Sperrrichtung. Bei diesem
Aspekt der Erfindung weist eine Kaskade vorteilhaft eine Kaskade
von Transistoren der gleichen Art auf (entweder NMOS oder PMOS), die
an die entsprechenden Backgates der Transistoren der Kaskade gekoppelt
sind.
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Bei
einer weiteren vorteilhaften Ausführungsform können
zwei Kaskaden verwendet werden, eine mit PMOS-Transistoren und die
andere mit NMOS-Transistoren. Diese beiden Kaskaden können so
kombiniert werden, dass sie einen einzigen Schalter bilden. Dieser
Schalter kann dann ähnlich einem Transfergate den gesamten
Signalbereich abdecken.
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Bei
einer weiteren Ausführungsform der Erfindung werden die
Spannungskoeffizienten der Abtast- und/oder Buffer-Kondensatoren
berücksichtigt, und die Buffer-Kondensatoren, die Transistoren
und der Abtastkondensator können dementsprechend bemessen
werden. Ferner können die Kondensatoren und Transistoren
vorteilhaft in Übereinstimmung mit dem Leckverlust der
Kondensatoren dimensioniert sein.
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Bei
weiteren bevorzugten Ausführungsformen der Erfindung ist
die Summe der Source- und/oder Drain-Anschlüsse der Transistoren,
die mit dem Abtastkondensator verbunden sind, minimiert. Dies hilft
dabei, weitere unerwünschte parasitäre Effekte
zu verringern.
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Der
erfindungsgemäße Schalter mit geringem Leckverlust
optimiert die Halte-Performance während gleichzeitig die
Kosten und die Chipfläche minimiert werden. Aufgrund der
exponentiellen Kennlinie der Leckstromkaskade ermöglicht
die erfindungsgemäße Backgateabtastung eine Minimierung der
Kapazität der Backgateabtastung.
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Die
Erfindung wurde zwar im Vorangehenden anhand einer besonderen Ausführungsform
beschrieben, sie ist jedoch nicht auf diese Ausführungsform
beschränkt, und der Fachmann wird zweifellos weitere Alternativen
finden, die im Umfang der Erfindung, wie sie beansprucht ist, liegen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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