KR100988060B1 - 적층 유기 메모리 장치, 그 동작 방법, 및 그 제조방법 - Google Patents

적층 유기 메모리 장치, 그 동작 방법, 및 그 제조방법 Download PDF

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Abstract

본 발명은 다수의 적층된 및/또는 평행한 메모리 구조를 포함하며 비휘발성 메모리 장치로 동작하는 다중 층 유기 메모리 장치(10, 24, 28, 34, 54, 58, 74, 78, 100, 700, 704)를 제공한다. 다중 셀 및 다중 층 유기 메모리 요소(30, 34, 50, 54, 70, 74)는 개별 셀을 형성하는 전극(110, 122, 132, 140, 220, 244, 332, 348, 432, 448, 514, 560, 616, 704, 710) 사이에 선택적 전도성 매체(706, 708)가 있는 둘 이상의 전극(110, 122, 132, 140, 220, 244, 332, 348, 432, 448, 514, 560, 616, 704, 710)으로 형성되며, 분리 요소(40, 44, 48, 60, 64, 68, 80, 84, 88)를 이용하여 기 형성된 셀 위에 또는 이와 병행적으로 추가의 메모리 셀을 적층할 수 있다. 메모리 적층체(30, 34, 50, 54, 70, 74)는 각 층이 다른 분리 요소에 의하여 분리되는 추가의 층으로 형성될 수도 있으며, 다중 적층체를 평행하게 형성하여 고밀도 메모리 장치를 형성할 수도 있다.

Description

적층 유기 메모리 장치, 그 동작 방법, 및 그 제조방법{STACKED ORGANIC MEMORY DEVICES AND METHODS OF OPERATING AND FABRICATING}
본 발명의 기술 분야는 유기 메모리 장치에 관한 것이며, 더 구체적으로 본 발명은 유기 반도체를 포함하는 다층 유기 메모리 장치에 관한 것이다.
컴퓨터 및 전자 기기의 용량, 이용도 및 복잡성이 계속적으로 증가하고 있다. 컴퓨터의 능력은 점점 더 배가되고 있으며, 새롭고 향상된 전자 기기들이 계속 개발되고 있다(예를 들면, 디지탈 오디오 플레이어나 비디오 플레이어). 또한, 디지탈 매체(예를 들면, 디지탈 오디오, 비디오, 영상 등)의 발전 및 이용에 따라 상기 전자 기기의 개발을 더욱 가속화시키고 있다. 이러한 발전 및 개발은 컴퓨터나 전자기기에 저장되어야 할 정도의 정보의 양을 막대하게 증가시키고 있다.
메모리 장치는 대개 메모리 셀 어레이를 포함한다. 각 메모리 셀에 액세스하여 정보를 판독, 기록, 그리고 소거할 수 있다. 메모리 셀은 정보를 '오프' 또는 '온' 상태로(즉, 두 개의 상태로) 유지하며, 통상 '0' 및 '1' 상태로 지칭한다. 메모리 장치는 통상 어드레스가 할당되어 특정 수의 바이트(예를 들어, 바이트당 8 메모리 셀)를 검색된다. 휘발성 메모리 장치의 경우, 메모리 셀은 주기적으로 '리프레시(refresh)'되어 그 상태를 유지한다. 이러한 메모리 장치는 대개 반도체 장치로부터 제조되며 다양한 기능이 수행되고 스위칭이나 두 가지 상태를 유지할 수 있다. 상기 장치는 종종 결정성 실리콘 소자와 같이 무기 고체 상태 기술(inorganic solid state technology)을 이용하여 제조된다. 메모리 장치에 이용되는 통상의 반도체 장치는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다.
정보 저장에 대한 요구가 증가하기 때문에 메모리 장치 개발자들 및 제조업자들은 계속하여 메모리 장치의 저장 능력을 증가(예를 들어, 다이 또는 칩당 저장 능력의 증가)시키기 위해 노력하고 있다. 우편 스탬프 크기의 실리콘 조각은 수천만의 트랜지스터를 포함할 수 있으며, 각 트랜지스터는 수백 나노미터의 크기를 갖는다. 그러나, 실리콘계 장치는 근본적인 물리적 크기의 한계에 직면하고 있다. 무기 고체 상태 장치는 고비용 및 데이타 저장 밀도의 손실을 가져오는 복잡한 구조물들로 가득하다. 무기 반도체 물질을 이용한 휘발성 반도체 메모리는 저장된 정보를 유지하기 위하여 전류가 지속적으로 공급되어야만 하는데 이로 인하여 열 발생과 전력 소모가 심하다. 비휘발성 반도체 장치는 데이타 속도가 떨어지고 상당한 전력 소모를 야기하며 복잡성도 매우 심하다.
더욱이, 무기 고체 상태 장치의 크기가 줄어들고 집적도는 증가함에 따라 정렬 마진에 대한 민감도가 증가하여 제조 공정의 어려움을 가중시키고 있다. 부품(feature)들을 최소 사이즈로 형성한다고 해서 그 최소 사이즈가 동작 회로의 제조에 적용됨을 의미하는 것은 아니다. 상기 최소 사이즈 보다 더 작은, 예를 들어 그 최소 사이즈의 4분의 1 크기의 정렬 마진이 필요하다.
무기 고체 상태 장치의 스케일링(scaling)은 도판트 확산 거리의 문제를 야기한다. 치수가 줄어듦에 따라 실리콘에서 도판트 확산 거리는 공정 설계에 어려움을 부과하고 있다. 이와 관련하여 도판트 이동도를 줄이고 고온에서의 도판트 확산 시간을 감소시키기 위한 여러가지 방안이 모색되었다. 그러나, 그러한 방안들이 무한정 계속될 수 있을지는 분명치 않다. 또한, 반도체 접합에 (역바이어스로) 전압을 인가하면 접합 주위로 공핍 영역을 생성한다. 상기 공핍 영역의 폭은 반도체의 도핑 정도에 의존한다. 상기 공핍 영역이 확산되어 다른 공핍 영역과 만나게 되면 펀치쓰루(punch-through)나 제어 불가능한 전류 흐름이 발생할 수 있다.
고농도 도핑은 펀치쓰루를 방지하는데 필요한 분리(seperation)를 최소화시킨다. 그러나, 단위 길이당 전압 변화가 크면 이는 전계가 커지는 것이므로 또 다른 문제점이 야기된다. 급격하게 이동이 변화되는 전자는 최소 전도대 에너지 보다 상당이 높은 에너지로 가속될 수 있다. 이러한 전자는 핫일렉트론(hot electron)으로 알려져 있으며, 에너지가 매우 커서 절연물을 통과할 수 있으며 반도체 장치를 회복할 수 없는 지경으로 열화시킨다.
스케일링(scaling) 및 집적도 증가는 단일 반도체 기판에서의 분리(isolation) 문제에 더 큰 부담을 가져오고 있다. 특히, 몇몇 경우에 있어서는 소자의 측면 분리(lateral isolation)가 어렵다. 또 다른 어려움으로는 누설 전류 감소 문제이다. 뿐만 아니라, 기판에서 캐리어의 확산에 따른 어려움이 있다. 즉, 자유 캐리어가 수십 마이크로에 걸쳐 확산하여 저장된 전하를 중화시킬 수 있다. 따라서, 추가적인 소자의 스케일링 및 밀도 증가가 무기 메모리 장치에서는 한계에 이른 것으로 보인다. 또한, 무기 비휘발성 메모리 장치에서 소자를 축소시키면서도 성능 향상을 만족시키기는 매우 어려우며, 특히 저가의 비용을 유지하기가 매우 어렵다.
본 발명의 몇가지 특징을 개괄적으로 이해할 수 있도록 다음과 같은 내용이 기술된다. 이러한 내용은 본 발명의 핵심 사항들을 나타내거나 본 발명의 권리범위를 제시하기 위한 것은 아니다. 단지, 이하에서 상세히 기술되는 내용에 앞서 본 발명의 개념을 간단히 제시하고자 하는 것이다.
본 발명은 다층 유기 반도체 메모리 장치 제조 시스템 및 제조 방법에 관한 것이다. 구조물의 유기물 내에 정보를 저장할 수 있는 다층 유기 메모리 구조가 제공된다. 이러한 메모리 구조는 상부 및 하부 전극, 유기물 및 상기 전극과 관련된 수동층(passive layer)을 포함한다. 상기 유기 메모리 구조는 수직 배열로 형성되며, 둘 이상의 유기 메모리 구조에 분리 요소가 형성되어 유사한 구조의 메모리 구조 내지는 셀이 다수로 적층되기에 용이하도록 한다. 또한, 다수의 수직 배열된 적층 구조는 평행하게 형성될 수도 있는데, 이 경우 고밀도 메모리 장치의 제조가 용이하고, 다층의 수직 배열 메모리 셀이 가능하며, 각각의 셀에 고속으로 병행하여 액세스할 수 있다. 이러한 방식으로 메모리 장치의 이용도, 밀도 및 패킹(packing)이 실질적으로 개선될 수 있다.
상기 분리 요소는 적층된 메모리 구조, 장치 또는 셀의 각 층 사이에 전압/전류 제어 분리 장벽을 형성하는 박막 다이오드 또는 박막 트랜지스터 등의 장치를 포함할 수 있다. 상기 메모리 셀은 상기 분리 요소에 문턱 전압을(예를 들어, 순 다이오드 전압, 역 제너 항복 전압) 인가하고 적층 메모리 구조의 하부 수동층 및 능동층에 전압을 인가함으로써 활성화될 수 있으며, 여기서 비트는 0, 1의 형태로 혹은 선택 부분이나 상기 메모리 구조의 다른 임피던스 상태로 저장될 수 있다.
상기 메모리 구조 및 관련 메모리 셀은 전하(예를 들어, 전자, 홀)의 이동이 용이한 유기 전도체를 이용하는 다중 셀 및 다층 유기 메모리 장치로 응용될 수 있다. 본 발명은 적어도 다음의 하나 이상의 능력을 포함하는 유기 메모리 소자를 제공한다: 무기 메모리 소자에 비하여 작은 사이즈, 다중 비트의 정보를 저장하는 능력, 짧은 저항/임피던스 스위치 타임, 낮은 동작 전압, 낮은 비용, 높은 신뢰성, 긴 수명(수천/수백만의 사이클), 3차원 패킹 능력, 저온 공정, 가벼움, 고밀도/집적도, 그리고 메모리 보유력의 확대.
상기 목적을 달성하기 위하여 본 발명은 이하에서 기술되고 특히 특허청구범위에 제시되어 있는 특징들로 구성된다. 다음의 상세한 설명 및 첨부 도면은 본 발명의 실시예를 구체적으로 설명한다. 그러나, 후술하는 내용은 본 발명의 기술적 사상이 구현된 다양한 예들 중의 몇몇을 설명한 것이다. 본 발명의 다른 목적, 이점, 신규한 특징은 도면을 참조하여 이하에서 더욱 명확하게 나타날 것이다.
도 1은 본 발명에 따른 다중 메모리 층 및 메모리 셀의 저장 및 액세스를 설명하는 블럭도이다.
도 2는 본 발명의 일 실시형태에 따른 기본 유기 메모리 및 분리 요소층을 설명하는 모식도이다.
도 3은 본 발명의 일 실시형태에 따른 층상의 유기 메모리 장치의 일부분을 보인 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 메모리 장치를 설명하는 모식도이다.
도 5는 본 발명의 일 실시형태에 따른 또 다른 적층 메모리 장치를 설명한다.
도 6은 본 발명의 일 실시형태에 따른 다층 메모리 장치의 제조 공정의 일부분을 설명하는 플로우 챠트 및 관련 구조이다.
도 7은 도 6에 도시된 본 발명의 일 실시형태에 따른 다층 메모리 장치의 제조 공정의 후속 부분을 설명하는 플로우 챠트 및 관련 구조이다.
도 8은 도 7에 도시된 본 발명의 일 실시형태에 따른 다층 메모리 장치의 제조 공정의 일부분을 설명하는 플로우 챠트 및 관련 구조이다.
도 9는 본 발명의 일 실시형태에 따른 다층 메모리 구조의 필라(pillar) 방식을 설명한다.
도 10은 본 발명의 일 실시형태에 따른 유기 메모리 장치의 3차원 모식도이다.
도 11은 본 발명의 일 실시형태에 따른 유기 메모리 장치에 이용될 수 있는 수동층의 블럭도이다.
도 12는 본 발명의 일 실시형태에 따라 CVD 공정으로 형성된 유기 고분자 층을 설명하는 블럭도이다.
도 13은 본 발명의 일 실시형태에 따라 CVD 공정으로 형성된 다른 유기 고분자 층을 설명하는 블럭도이다.
도 14는 본 발명의 일 실시형태에 따라 CVD 공정으로 형성된 또 다른 유기 고분자 층을 설명하는 블럭도이다.
본 발명은 다수의 적층형 및/또는 평행 메모리 구조물이 있고 비휘발성 메모리 장치로 동작할 수 있는 다층 유기 메모리 장치를 제공한다. 다중 셀 및 다중 층 유기 메모리 요소는 개별 셀을 형성하는 전극 사이에 선택적인 전도성 매체가 있는 둘 이상의 전극으로 형성될 수 있으며, 분리 요소(partitioning component)를 이용하여 기 형성된 셀의 상부 또는 이와 연관지어 추가적인 메모리 셀을 적층할 수 있다. 메모리 적층체는 추가적인 층들을 형성하고 각 층들은 또 다른 분리 요소로 분리시켜서 형성될 수 있으며, 다중 적층체는 평행하게 형성되어 고밀도 메모리 장치로 이용될 수 있다. 상기 선택적 전도성 매체는 유기 전도층 및 하나 이상의 수동층(passive layer)을 포함하는 메모리 구조의 여러 부분에 형성된다. 이 선택적 전도성 매체는 상기 메모리 셀에 원하는 임피던스 상태를 기록하는 바이어스 전압을 인가하여 프로그램된다(기록된다). 상기 원하는 임피던스 상태는 하나 이상의 비트 정보를 표시하며, 그 상태를 유지하기 위하여 계속적인 전력 공급이나 리프레시(refresh) 사이클을 요구하는 것은 아니다. 상기 선택적 전도성 매체의 임피던스 상태는 전류를 인가하고 상기 선택적 전도성 매체의 임피던스를 판독하는 방법에 의하여 판독된다. 기록된 임피던스 상태와 마찬가지로 판독 임피던스 상태도 하나 이상의 비트 정보를 표시한다. 또한, 상기 유기 메모리 장치/셀의 제조 방법, 그 이용 방법, 그리고 상기 유기 메모리 장치/셀을 포함하는 컴퓨터 등과 같은 장치들이 제공된다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 고밀도 유기 메모리 장치(10)가 도시되어 있다. 상기 고밀도 유기 메모리 장치(10)는 메모리 장치로도 지칭되며 1에서 L(L은 정수) 까지의 적층체, 즉 20에서 28 까지의 수직 배열 메모리 구조를 포함한다. 각 적층체(20 - 28)는 분리 요소로 분리되어 있는 두 층 이상의 유기 메모리 장치를 포함한다. 예를 들어, 참조번호 20으로 표기되어 있는 적층체1은 참조번호 30 - 38로 표시되어 있는 1에서 M (M은 정수)까지의 유기 메모리 장치 및 이와 연관된 참조 번호 40 - 48의 분리 요소 1 내지 M을 포함한다. 유사하게, 참조번호 24인 적층체2는 참조번호 50 - 58로 표시되어 있는 1에서 N (N은 정수)까지의 유기 메모리 장치 및 이와 연관된 참조 번호 60 - 68의 분리 요소 1 내지 N을 포함하며, 참조번호 28인 적층체3는 참조번호 70 - 78로 표시되어 있는 1에서 O (O는 정수)까지의 유기 메모리 장치 및 이와 연관된 참조 번호 80 - 88의 분리 요소 1 내지 O을 포함한다. 하나 이상의 포괄 액세스 라인(90 - 98)이 제공되어 상기 하나 이상의 적층체(20 - 28) 부분에서 정보를 프로그램 및/또는 판독하며, 여기서 상기 포괄 액세스 라인은 보통 병행(parallel) 메모리 프로그래밍 및 판독 작용을 상기 적층체에 제공한다. 일예로서 상기 액세스 라인(90 - 98)은 워드 메모리 액세스(예를 들어, 인접 적층체로부터 16 비트) 또는 인접(혹은 비인접) 적층체(20 - 28)에 다른 양의 병행 메모리 셀 액세스를 제공할 수도 있을 것이다.
메모리 장치(10)의 동작을 설명하기 위해 먼저 적층체1(20)을 살펴본다. 일반적으로, 예를 들어 상기 유기 메모리 장치(30)를 프로그램하기 위해서는 양에서 음의 프로그래밍 전압(programming voltage)이 상기 장치의 두 전극 사이에 걸리고(전극에 대해서는 후술한다), 그 다음 상기 프로그래밍 전압이 상기 전극에 대하여 반전(reverse)되어 상기 유기 메모리 장치의 유기 물질에 저장되어 있는 프로그램 정보를 취소시키거나 반전시킨다(상기 프로그램 정보 역시 후술한다). 따라서, 상기 분리 요소(40)는 인근 층에/층 사이에서 분리 작용을 하면서 또한 상기 유기 메모리 장치(30)로의 프로그램 및/또는 액세스 동안에 다양한 전압(충분한 문턱 전압이 공급된 것으로 추정)에 반응하게 된다. 일 예로서, 박막 다이오드(TFD)를 상기 분리 요소(40 - 48)로서 이용할 수 있다. 상기 다이오드, 또는 제너(zener), LED, 트랜지스터, 박막트랜지스터(TFT), SCR, UJT, FET 등등의 기타 제어 장치들은 순방향으로 바이어스됨으로써 일 방향으로 프로그램 및/또는 액세스를 용이하게 한다. 역 방향에서는 상기 다이오드를 제너 조건 등으로 항복(break down)시켜서 반대 방향에서 상기 유기 메모리 장치를 프로그래밍/액세스 하도록 바이어스 전압을 인가할 수 있다. 각각의 분리 요소는 다양한 물질 및/또는 프로세스에 따라 형성될 수 있으며, 다양한 문턱 전압을 이용하여 상기 분리 요소가 순 방향 및 역 방향으로 전도성을 갖게 할 수 있다(예를 들어, 0.7V 순 방향 문턱 전압, -3.2V 역 방향 문턱 전압, 3단자 스위칭 소자를 제어하는데 인가되는 적절한 전압 등).
도 2를 참조하면, 본 발명의 일실시형태에 따라 도 1에 도시된 바 있는 기본 유기 메모리 구조 및 유기 분리 요소 구조가 도시되어 있다. 유기 메모리 셀(100)은 통상 몇몇의 층으로 구성된다. 상기 층은 상부 전극(110), 정보 저장용 유기 물질(114), 상기 유기 물질(114)의 액세스를 가능케 하는 수동층(118) 및 하부 전극 또는 비트 라인(122)을 포함하며, 상기 하부 전극 또는 비트 라인은 상기 상부 전극에 따라 동작하여 상기 유기 물질(114)을 프로그램하거나, 소거하거나 및/또는 액세스한다. 상기 유기 메모리 셀(100)은 다양한 물질로 제조될 수 있으며 이하에서 더 상술한다.
전술한 바와 같이, 본 발명에 따르면 다양한 메모리 셀(100)을 적층하여 고밀도 메모리 구조를 제조할 수 있으며, 다양한 적층체를 메모리 장치 또는 집적 회로(IC)내에 병행적으로 유사하게 구성할 수도 있다. 이러한 적층을 위하여, 예를 들어 박막 다이오드(TFD)(130)를 분리 요소로 제공하여 층간 분리 및 층들에 대한 액세스를 가능케 할 수 있다. 도시된 바와 같이 상기 TFD(130)는 몇몇의 층으로 구성될 수 있다. 이 층에는 음극(132), 유기 물질(136)(예를 들어, 고분자 필름), 양극(140)이 포함된다. 음극(132)에 대하여 순 방향, 즉 양의 바이어스 전압을 양극(140)에 인가하면 전류는 순 방향으로 흐른다. 역 방향의 바이어스 전압에서는 역 전압이 상기 TFD(130)의 제너 항복 전압을 초과하여 증가되지 않는 한 통상 전류 흐름이 미미하다. 따라서, 상기 TFD(130)(또는 트랜지스터 등에서의 제어 요소)에 인가되는 순 방향 및 역 방향 전압을 제어하여 유기 메모리 구조(100)를 프로그램하거나 액세스할 수 있으며, 한편으로는 상기 TFD(130)가 유기 메모리 구조의 각 층 사이에 분리 역할을 하여 상기 구조의 적층을 용이하게 하며 따라서 메모리 장치의 밀도를 증가시킨다.
상기 유기 메모리 구조(100) 및 TFD(130)에서는 예시적으로 몇 가지 층들이 설명되었지만, 본 발명에 따르면 기타 다른 층들도 형성될 수 있다. 예를 들어, 층간 절연막(Inter Layer Dielectrics : ILD), 장벽층, 코팅층, 및/또는 메모리 구조 및/또는 분리 요소를 형성하는데 일조하는 기타 층 및 요소들의 조합이 포함되며, 이하에서 그러한 대안적인 층 및/또는 요소들을 상세히 기술한다. 층상의 메모리 개념의 일예로서, 도 3은 본 발명의 일 실시형태에 따라 다른 유사한 메모리 적층체(미도시)와 적층되거나 및/또는 배열될 수 있는 단일 셀 메모리 장치(200)(또한 메모리 장치로도 지칭함)의 단면을 도시한다. 상기 메모리 장치(200)는 층 214 및 216과 같은 다양한 절연층을 포함하며, 상기 층들은 또한 층간 절연막(ILD)으로도 지칭된다. 상기 층 214 및 216은 예를 들어 반도체 물질일 수 있으며, 그리고/또는 절연 특성이 있는 어떤 물질이 될 수도 있다. 층 216 내에 하부 전극(220)이 형성되며 인접해 있는 장벽층(224)이 상기 하부 전극이 하부 층(228)으로 확산되는 것을 막고 있다. 하부 전극(220) 위로는 수동층(230)이 형성되어 있다. 상기 하부 전극(220)과 수동층(230)은 후술하는 바와 같이 메모리 장치(200)의 공통 활성화 또는 액세스 요소로서 작용한다.
상기 수동층(230)이 형성된 다음, 상기 층 216 위에 다른 절연층(214)이 형성되며, 그 다음 상기 절연층(214) 내에 유기 반도체 물질(234)(예를 들어, 고분자)이 형성된다. 전도성 전극(244)이 상기 유기 물질(234) 위에 형성되며 (또한 상부 전극과 유기 물질 사이에 장벽층을 포함할 수도 있다.) 상기 유기 물질(234)의 수직 부분에 (Y+ 및 Y- 방향) 메모리 셀이 형성된다. 전극 244 와 220 사이에 적절한 전압이 인가되면 상기 유기 물질(234)에 형성된 메모리 셀에 저장 상태(예를 들면, 1, 0, 기타 임피던스 상태)가 저장(혹은 판독)될 수 있다.
전술한 바와 같이, 다수의 상기 메모리 장치(200)가 집적 회로 메모리 장치에 따라 제조될 수 있다(예를 들어, 비휘발성 메모리 IC로 구성된 1Mbit, 2Mbit, 8Mbit 저장 셀, 등등). 또한, 층 228에서 258로 표시된 공통-워드 라인을 형성하여 본 발명에 따른 다수의 다중 셀 구조물에 저장, 소거, 판독 및 기록을 할 수 있다(예를 들어 8/16 바이트/워드 소거, 판독, 기록). 상기 메모리 장치(200)는 다른 메모리 장치와 수직 배열로 적층될 수도 있으며, 후술하는 바와 같이 기타 적층 구조도 유사하게 형성될 수 있다. 상기 메모리 장치(200)는 도 4와 관련하여 후술하는 바와 같이 다마신 비어 방법(damascene via approach)을 이용하여 적층을 용이하게 할 수도 있다. 또한, 도 5에 도시된 바와 같이 필라(pillar) 또는 층상 구조를 이용될 수도 있는데, 이 경우 각 층들은 밑에서 상부로 적층되고 연이어 식각되어 본 발명에 따른 수직 내지는 종상 메모리 구조를 형성한다. 전술한 바와 같이, 각 분리 요소가 제공되어 수직 구조로 적층되어 있는 일련의 메모리 장치 사이를 분리한다.
도 4는 본 발명의 일 실시형태에 따른 적층 메모리 장치(300)를 도시한다. 상기 적층 메모리 장치(300)는 두 개의 수직 구조(310, 314)가 도시되어 있으며, 각각의 수직 구조는 두 층의 유기 메모리 셀을 포함한다. 상기 적층 메모리 장치(300)는 예시적으로 두 개의 수직 구조와 층이 구비되어 있지만, 이와 달리 도 1에서 도시한 것처럼 다수의 수직 구조 및/또는 층(수직 구조의 수와 층의 수는 서로 일치될 필요는 없다)이 형성될 수도 있다. 또한, 도 4에 도시된 바와는 다른 물질들을 사용하여 적층 메모리 장치(300)를 형성할 수 있으며, 이하에서 상술한다.
상기 적층 메모리 장치(300)는 다마신/비어 방법에 따라 형성할 수 있으며, 이에 관하여 도 6 - 8을 통해 상술한다.
이하에서는 상기 수직 구조(310)에 대하여 설명하며, 다른 수직 구조(314)에도 유사하게 적용될 수 있다. 수직 구조(310)는 수동 Cu2-xSy층(324)(여기서 상기 구리는 화학양론적 산화 상태에 있지 않음 : 1.8 ≤ x ≤ 2.0)이 상면에 형성된 구리 배선(320)(예를 들어 포괄 액세스 라인)을 포함한다. 상기 수동층(324) 위에는 폴리머층(328), 상부 전극(332)이 형성되며, 그 다음 박막다이오드(TFD)(336)이 상부 전극(332) 위에 형성되고(TFD는 몇몇의 층이 될 수도 있다) 그 후 일련의 메모리 층이 형성된다. TFD(336)를 형성한 후, 구리 배선(340), 수동층(342), 폴리머층(346), 상부 전극(348)을 포함하는 또 다른 메모리 구조가 형성되며, 그 다음, 후속적인 TFD(350) 및 구리층(352)가 형성된다. 다른 수직 구조(314)는 구성 요소 360 - 380을 포함하여 이와 유사하게 형성된다.
도 5는 본 발명의 일 실시형태에 따른 또 다른 적층 메모리 장치(400)를 도시한다. 앞선 메모리 장치(300)와 유사하게 적층 메모리 구조(400)는 두 개의 수직 구조(410, 414)가 도시되어 있으며, 각 수직 구조는 두 층의 유기 메모리 셀을 포함하고 있다. 전술한 바와 같이, 상기 적층 메모리 장치(400)는 두 수직 구조 및 층이 포함되어 있다는 점에서 예시적일 뿐이며, 이와 달리 다수의 수직 구조 및/또는 층(수직 구조의 수와 층의 수는 서로 일치될 필요는 없다)이 도 1과 관련하여 설명한 것처럼 형성될 수도 있다. 또한, 도 5에 도시된 바와는 다른 물질들을 사용하여 적층 메모리 장치(400)를 형성할 수 있으며, 이하에서 상술한다.
상기 적층 메모리 장치(400)는 다중 층을 형성하고 상기 층에서 주상 구조 (pillared column)를 식각하는 필라(pillar) 방법에 따라 형성할 수 있으며, 이에 관하여 도 9를 통해 상술한다. 이하에서는 상기 수직 구조(410)에 대하여 설명하며, 이는 다른 수직 구조(414)에도 유사하게 적용될 수 있다. 수직 구조(410)는 수동 Cu2-xSy층(424)이 형성된 구리 배선(420)(예를 들어 포괄 액세스 라인)을 포함한다. 상기 수동층(424) 위에는 폴리머층(428), 상부 전극(432)이 형성되며, 그 다음 박막다이오드(TFD)(436)이 상부 전극(432) 위에 형성되고(TFD는 몇몇의 층이 될 수도 있다) 그 후 일련의 메모리 층이 형성된다. TFD(436)를 형성한 후, 구리 배선(440), 수동층(442), 폴리머층(446), 상부 전극(448)을 포함하는 또 다른 메모리 구조가 형성되며, 그 다음, 후속적인 TFD(450) 및 구리층(452)가 형성된다. 다른 수직 구조(414)는 구성 요소 462 - 480을 포함하여 이와 유사하게 형성된다.
상기 메모리 장치(400)와 관련된 필라 방법은 다수의 층(예를 들어, 구리 배선, 수동층, 폴리머층, 전극, TFD, 구리 배선, 수동층, 폴리머, 전극, TFD, 기타 등등)을 형성하고 나서 이들 층이 식각된 구조인 수직 구조(예를 들어 수직구조 410 및 414)를 형성하는 단계를 포함할 수 있다. 이와 달리, 하부 구조의 층(예를 들어, 구리 배선, 수동층, 폴리머층, 전극, TFD)을 형성하고, 그 다음 상기 하부 구조에 수직 구조를 형성하고, 그 다음 또 다른 하부 구조의 층들을 기존의 수직 구조 위로 형성하고, 그 다음 그 하부 구조에 또 다른 수직 구조를 형성할 수도 있을 것이다. 본 발명에서 이용되는 공정은 반복을 통하여 메모리 장치의 밀도를 향상시킬 수 있을 것이다.
도 6 내지 9는 본 발명에 따른 다중 셀 메모리 제조와 관련된 장치 및 방법을 도시한다. 설명의 편의를 위하여 상기 방법은 일련의 순서로 설명되지만, 본 발명은 그러한 순서에 반드시 한정될 필요는 없으며 다른 순서로 및/또는 동시에 공정이 진행될 수도 있을 것이다. 예를 들어, 당업자라면 상태도(state diagram)에서와 같이 일련의 관련 상태 내지는 사건으로서 대안적인 공정이 제시될 수도 있음을 이해할 것이다. 또한, 본 발명에 따른 방법을 수행하기 위한 모든 공정들이 설명되는 것은 아니다.
도 6을 참조하면, 블럭도(500)에는 본 발명에 따른 다층 메모리 장치(510)를 제조하는 공정의 일부가 도시되어 있다. 도 6-8에는 설명의 편의를 위하여 단일 메모리 셀이 도시되지만 전술한 바와 같이 후속 공정들을 반복하여 다수의 메모리 셀이 포함되어 있는 하나 이상의 수직 구조를 형성할 수도 있다. 상기 프로세스(500) 및 관련 구조(510)에 대해 설명하기 전에 예시적인 물질 및 공정을 먼저 기술한다. 그러나 본 발명은 이에 한정되는 것은 아니다. 본 발명에 이용 가능한 다수의 대안적인 물질 및/또는 화합물이 이하에서 상술될 것이다. 단계 514에서는 Cu 비트 라인 즉 하부 전극이 장벽층과 더불어 공지의 단일 또는 이중 다마신 공정으로 형성된다. 상기 비트 라인은 구조물 510에서 516으로 표시되어 있으며 상기 장벽층은 518로 표시되어 있고, 쌍방은 ILD층(520) 내에 형성된다. 상기 장벽층(518)은 구리나 기타 전도성 물질이 다른 층(미도시)으로 확산되는 것을 저지하는데 이용된다. 예로서, 상기 장벽층(518)은 낮은 K 확산 장벽으로서 형성될 수 있다. 그러한 장벽 물질로는 코발트, 크롬, 니켈, 팔라듐, 탄탈륨, 탄탈륨 실리콘 질화물, 티타늄, 티타늄 질화물, 실리콘 질화물, 텅스텐 질화물, 그리고 텅스텐 실리콘 질화물 등이 있다.
단계 524에서는 예를 들어 Cu2-xSy와 같은 수동층이 상기 비트 라인(516) 상에 형성된다. 상기 수동층은 구조물 510에서 526으로 표시되어 있다. 단계 530에서는 수동층 위의 ILD층(538) 위에 비어(534) 또는 기타 개구부가 형성된다. 상기 비어(534)는 예를 들어 광식각 방법으로 형성될 수 있으며, 그리고/또는 상기 ILD층(538)을 부분적으로 제거하는 기타 방법이 이용될 수 있다.
도 7은 본 발명의 일 실시형태에 따라 다층 메모리 구조를 형성하는 방법으로 도 6에 도시된 공정의 후속 공정을 도시한다. 단계 550에서, 상기 비어(534)의 전체 혹은 일부분이 유기 반도체 물질, 예를 들어 폴리머 또는 기타 유기 물질로 채워진다. 상기 유기 물질 내지 화합물은 552로 표시되어 있다. 단계 556에서는 장벽층과 더불어 전극(560)이 단일 또는 이중 다마신 공정에 따라 상기 유기 물질(552) 위에 형성된다.
도 8은 본 발명의 일 실시형태에 따라 다층 메모리 구조를 형성하는 방법으로 도 7에 도시된 공정의 후속 공정을 도시한다. 단계 570에서, 상기 전극(560) 위에 TFD(574)가 형성된다. 전술한 바와 같이, 상기 TFD(574)는 유기 반도체 물질을 포함하는 몇몇 층으로 형성될 수도 있다. 단계 580에서, 후속 메모리 층이 수직 방향(Y+)으로 형성되어 다중 저장 영역 내지는 셀이 있는 종상(column)을 형성한다. 상기와 같은 다수의 종상은 동시적으로 형성되어 평행 메모리 구조를 형성할 수도 있으며, 이 경우 각 종상은 다중 저장 영역 내지는 셀을 구비한다.
도 9는 본 발명의 일 실시형태에 따른 또 다른 다중 셀 메모리 구조(600)를 도시한다. 도 9에는 설명의 편의상 단일 층의 메모리 셀이 도시되어 있지만 전술한 바와 같이 후속 공정들을 반복하여 다수의 메모리 셀을 포함하는 하나 이상의 수직 구조를 형성할 수 있다. 도 9의 공정을 설명하기에 앞서, 예시적인 물질과 공정이 먼저 설명된다. 그러나 본 발명은 이에 한정되지 않는다. 본 발명에 이용 가능한 다수의 대안적인 물질 및/또는 화합물이 이하에서 상술될 것이다.
단계 600에서, 사전에 Cu2S(614)에 노출된 바 있는 구리 비트라인(612)까지 프로그램가능한 전도성 폴리머(610)가 스핀 온(spin on)되며, 상기 층들(610 - 614)의 총 두께는 약 300Å ~ 5000Å이다. 그 다음, 상부 전극(616)이 상기 폴리머(610) 위로 증착된다. 박막 다이오드 층(618)이 그 다음 상기 전극(616)에 증착된다. 또한 비반사코팅(ARC)(미도시)이 증착되어 적층체의 반사성을 향상시킬 수 있다. 단계 600에서는 단일 적층체가 도시되었지만 각각의 수직 주상 내지는 종상 구조를 식각하기 전에 후속적인 적층 구조가 그 위에 형성될 수도 있다. 이와 달리, 상기 적층체(600)는 후술하는 바와 같이 형성된 수직 종상 내지는 주상 구조일 수도 있는데, 후속 적층체가 형성되고 이어서 수직 주상 또는 메모리 구조를 후속적으로 식각하는 공정이 진행된다.
단계 620에서는 리지스트를 스핀 온시키고 적절한 파장에 노출시킨다. 그 다음, 상기 리지스트를 현상하고 노출된 부분을 제거한다. 단계 624에서, 상기 적층체를 식각하여 (만일 이용되었다면) ARC층, TFD(618), 상부 전극(616), 및 프로그램 가능 폴리머(610)을 약 3 내지 4 단계의 식각 공정으로 제거한다. 상기 식각 공정은 상기 폴리머 식각 동안에 상기 리지스트도 제거되도록 설계할 수 있다. 따라서, 애쉬 공정이 필요없게 된다. 만일 좀더 두꺼운 리지스트가 필요하다면 상기 식각 공정을 분할하여 O2+CHF3를 이용하여 상기 ARC층이 식각되도록 할 수 있다. 그 다음 웨이퍼를 건식 식각하여 리지스트를 벗겨낸다. 그 다음 계속된 식각 공정으로 TFD, 상부 전극 및 폴리머를 제거한다. 상기 폴리머 식각은 예를 들어 O2/N2 + CO 식각이나 및/또는 N2/H2 식각이 이용될 수 있다.
단계 630에서, 절연층이 증착되어 메모리 셀들 사이 (각각의 주상 사이)에 비어와 워드 라인의 높이에 더하여 (총합 보다 높게) 채워진다. 상기 절연층의 형성은 두 부분의 공정, 즉 낮은 증착률의 컨포멀(conformal) 절연층과 후속적으로 높은 증착률의 졀연층 증착을 포함할 수 있다. 상기 증착에는 예를 들어 CVD나 스핀-온 방법이 이용될 수 있다. 단계 640에서는, 상기 절연층이 상기 TFD(618)의 표면으로 평탄화되며, 그 다음 워드 라인(642)이 형성된다. 원한다면, 상기 공정을 반복하여 본 발명에 따른 다수의 적층 메모리 셀을 제조할 수도 있다.
도 10 - 14는 본 발명의 일 실시형태에 따라 이용될 수 있는 또 다른 물질 및 공정을 도시하고 있다. 따라서, 전극, 전도성 물질, 수동층, 유기 물질/층, 제조 공정 등의 전술한 내용들이 본 발명의 다른 실시형태에 따라 좀더 상세하게 설명될 것이다.
도 10을 참조하면, 본 발명의 일 실시형태에 따른 유기 메모리 장치(700)가 입체적으로 도시되어 있다. 상기 메모리 장치는 제1전극(704), 유기 폴리머층(706), 수동층(708) 및 제2전극(710)을 포함한다. 도면에서는 또한 전압원(702)이 상기 제1전극(704) 및 제2전극(710)에 연결되어 전압을 인가하고 있는 것이 도시되어 있다. 설명의 편의를 위해 단일의 제1전극이 도시되었다. 그러나 제1전극(704)과 유사한 특성을 갖는 다수의 전극이 다중 셀 유기 메모리 소자에 제공될 수 있음은 전술한 바와 같다.
상기 제1전극(704)(또는 다수의 제1전극) 및 제2전극(710)은 전도성 물질, 예를 들어 구리, 구리 합금, 은 합금 등으로 구성된다. 다른 물질로는 알루미늄, 크롬, 게르마늄, 금, 마그네슘, 망간, 인듐, 철, 니켈, 팔라듐, 플래티늄, 티타늄, 아연, 이들의 합금, 인듐-주석 산화물, 폴리실리콘, 도핑된 비정질 실리콘, 금속 실리사이드, 및 기타 물질등이 있다. 상기 전도성 물질로 이용될 수 있는 예시적인 합금으로는 구리-은 합금, 구리-아연 합금 등이 포함된다. 다른 물질로는 Hastelloy®, Kovar®, Invar, Monel®, Inconel®, brass, 스텐레스 스틸, 마그네슘-은 합금, 및 기타 합금들이 있다.
제1전극(704) 및 제2전극(710)의 두께는 구현 방법 및 메모리 장치의 구조에 따라 변화될 수 있다. 그러나, 예시적인 두께는 약 0.01 ㎛ 이상 10 ㎛ 이하, 약 0.05 ㎛ 이상 약 5 ㎛ 이하, 및/또는 0.1 ㎛ 이상 1 ㎛ 이하이다.
상기 유기층(706)과 수동층(708)을 합하여 선택적 전도성 매체 또는 선택적 전도성층으로 지칭한다. 상기 매체의 전도 특성은 (즉, 전도성, 비전도성, 반도체성) 상기 전극(704, 710)을 통하여 상기 매체에 다양한 전압을 인가함으로써 제어 할 수 있다.
상기 유기층(706)은 공액 유기 물질로 구성된다. 상기 유기층이 폴리머이면, 상기 공액(conjugated) 유기 폴리머의 폴리머 사슬은 상기 전극(704, 710) 사이의 길이에 이르기까지 (예를 들어 상기 전극들(704, 710)의 내부 마주보는 표면에 수직으로) 확장될 수도 있다. 상기 공액 유기 분자는 선형이거나 가지형으로서 상기 사슬이 공액 성질을 보유할 수 있다. 상기 공액 분자는 π 오비탈이 겹치고 둘 이상의 공진 구조를 취할 수 있다는 점에 특징이 있다. 상기 공액 유기 물질의 공액 성질은 상기 선택적 전도성 매체의 전도 특성을 제어하는데 기여한다.
이와 관련하여, 상기 공액 유기 물질은 전하(홀 및/또는 전자)를 제공하거나 받아들일 수 있다. 일반적으로, 상기 공액 유기 분자는 적어도 두 개의 비교적 안정한 산화-환원 상태를 갖는다. 상기 두 안정 상태는 상기 공액 유기 폴리머가 전하를 제공하거나 받아들일 수 있도록 하며 전도성 촉진 화합물과 상호작용이 가능케 한다.
상기 유기 물질은 환식(cyclic) 또는 비환식일 수 있다. 몇몇 경우에 유기 폴리머로서 상기 유기 물질이 제조 공정 또는 증착 과정에서 상기 전극 사이에서 자기 조립된다. 공액 유기 폴리머의 예로는 하나 이상의 폴리아세틸렌(polyacetylene)(시스 또는 트랜스); 폴리페닐아세틸렌(polyphenylacetylene)(시스 또는 트랜스); 폴리디페닐아세틸렌(polydiphenylacetylene); 폴리아닐린(polyaniline); 폴리(피-페닐린 비닐린)(poly(p-phenylene vinylene); 폴리티오펜(polythiophene); 폴리포피린(polyporphyrins); 폴리피린 마크로사이클(polyphyrinic macrocycles), 티올 유도 폴리포피린(thiol derivatized polyporphyrins); 폴리페로신(polyferrocenes), 폴리프탈로시아닌(polyphthalocyanines)과 같은 폴리메탈로신(polymetallocenes); 폴리비닐린(polyvinylenes); 폴리피롤(polypyrroles); 기타 등등의 물질을 포함한다. 또한, 상기 유기 물질의 특성은 적절한 도판트(예를 들어, 소금)를 도핑하여 변화시킬 수 있다.
상기 유기층(706)은 선택된 구현 방법 및/또는 메모리 장치에 의존하는 적절한 두께를 갖는다. 그러한 적절한 두께의 예로는 약 0.001 ㎛ 이상 5 ㎛ 이하, 약 0.01 ㎛ 이상 약 2.5 ㎛ 이하, 그리고 0.05 ㎛ 이상 1 ㎛ 이하이다.
상기 유기층(706)은 여러가지 적당한 방법으로 형성될 수 있다. 이용 가능한 기술의 일예로 혼합 물질과 용매를 증착하고, 기판/전극으로부터 용매를 제거하는 스핀-온 기술이 있다. 또 다른 기술로는 화학 기상 증착(CVD)이 있다. CVD는 저압 화학 기상 증착(LPCVD), 플라즈마 향상 화학 기상 증착(PECVD), 및 고밀도 화학 기상 증착(HDCVD)이 있다. 통상 상기 유기 분자의 하나 이상의 끝단을 기능화시켜 전극/수동층에 부착할 필요는 없을 것이다. 상기 공액 유기 폴리머와 상기 수동층(708) 사이에는 화학 결합이 있을 수 있다.
상기 수동층(708)은 상기 선택적 전도성 매체의 전도 특성 제어에 기여하는 적어도 하나의 전도성 촉진 화합물을 포함할 수 있다. 상기 전도성 촉진 화합물은 전하(홀 및/또는 전자)를 제공하고 받아들일 수 있다. 일반적으로, 상기 전도성 촉진 화합물은 적어도 두 개의 비교적 안정한 산화-환원 상태를 갖는다. 상기 안정 상태는 전도성 촉진 화합물이 전하를 제공하거나 받아들일 수 있도록 하며 상기 유기층(706)과의 상호 작용이 가능하도록 한다. 이용 가능한 특정 전도성 촉진 화합물은 두 개의 비교적 안정한 상태가 상기 유기층(706)의 공액 유기 분자의 두 안정 상태와 매치되도록 선택된다.
상기 수동층(708)은 상기 유기층(706)을 형성할 때 촉매로서 작용할 수도 있다. 이와 관련하여 상기 공액 유기 분자의 사슬은 초기에 상기 수동층(708)에 인접하여 형성되고, 점차 성장하여 상기 수동층 표면에 실질적으로 수직으로 성장될 수 있다. 그 결과, 상기 공액 유기 분자의 사슬은 두 전극을 교차하는 방향으로 자기 정렬(self-aligned)된다.
상기 수동층(708)을 구성하는 전도성 촉진 화합물의 예로는 하나 이상의 구리 황화물(Cu2-xS, CuS), 구리 산화물(CuO, Cu2O), 망간 산화물(MnO2), 티타늄 이산화물(TiO2), 인듐 산화물(I3O4), 은 황화물(Ag2-xS, AgS), 은-구리-황 복합물(AgyCu2-xS2), 금 황화물(Au2S, AuS), 세륨 황화물(Ce(SO4)2), 과황산암모늄((NH4)2S2O8), 산화철(Fe3O4), 리튬 복합물(LixTiS2, LixTiSe2, LixNbSe3, LixNb3Se3), 팔라듐 하이브리드(HxPd) (여기서, x와y는 소정 특성을 발현하도록 선택됨), 기타 물질등이 포함된다. 상기 수동층(708)은 산화기법을 이용해 성장할 수 있으며, 가스상의 반응을 통해 형성되거나, 두 전극 사이에 증착될 수 있다.
상기 수동층(708)은 구현 방법 및/또는 메모리 장치에 의존하여 다양하게 변화 가능한 적절한 두께를 갖는다. 그러한 수동층(708)의 적절한 두께의 예로는 약 2 Å 이상 0.1 ㎛ 이하, 약 10 Å 이상 약 0.01 ㎛ 이하, 그리고 50 Å 이상 0.005 ㎛ 이하이다.
상기 유기 메모리 장치의 동작을 촉진하기 위하여 상기 유기층(706)은 상기 수동층(708) 보다 더 두껍게 하는 것이 일반적이다. 일 예로서, 상기 유기층의 두께는 상기 수동층 보다 약 0.1에서 500 배 정도 두껍게 형성한다. 본 발명에 따르면 기타 적절한 비율이 이용될 수 있다.
상기 유기 메모리 장치는 종래의 메모리 장치와 마찬가지로 두 상태, 즉 전도 상태(낮은 임피던스 내지는 "온") 또는 비전도 상태(높은 임피던스 내지는 "오프")를 가질 수 있다. 그러나 종래 메모리 장치가 두 가지 상태(즉, 오프 또는 온)로만 한정되는 것과는 달리 상기 유기 메모리 장치는 다수의 상태를 가질 수 있다. 상기 유기 메모리 장치는 전도 상태를 다양하게 변화시켜 추가적인 상태를 나타낼 수도 있다. 예를 들어, 상기 유기 메모리 장치는 극히 높은 전도 상태와 같이 극히 낮은 임피턴스 상태, 높은 전도 상태(낮은 임피던스 상태), 전도 상태(중간 수준의 임피던스 상태), 그리고 비전도 상태(높은 임피던스 상태)를 가질 수 있으며, 이로 인하여 단일 유기 메모리 셀에 다중의 비트 정보를, 예를 들어 2 이상의 비트 정보 또는 4 이상의 비트 정보(예를 들어 4 상태는 2 비트의 정보를 제공하며, 8 상태는 3 비트의 정보를 제공...)를 저장할 수 있다
통상의 동작 중에 전자는 상기 유기층(706)이 n형이라면 전압원(702)에서 전극으로 인가된 전압에 의하여 제2전극(710)으로부터 상기 선택적 전도성 매체를 통하여 상기 제1전극(704)로 흐른다. 이와 달리, 상기 유기층(706)이 p형이라면, 홀 이 상기 제1전극(704)으로부터 상기 제2전극(710)으로 흐르며, 혹은 상기 수동층(708) 및 제2전극(710)과 매칭되는 적절한 에너지 밴드를 갖는다면 n형 또는 p형 모두 상기 유기층에서 전자와 홀이 흐르게 된다. 따라서, 전류는 제1전극(704)으로부터 상기 선택적 전도성 매체를 통하여 상기 제2전극(710)으로 흐르게 된다.
상기 유기 메모리 장치를 스위칭하여 특정 상태로 변화시키는 것을 프로그래밍 또는 기록이라고 지칭한다. 프로그래밍은 특정 전압(예를 들어, 0.9V, 0.2V, 0.1V...)을 상기 전극(704, 710)을 통해 상기 선택적 전도성 매체에 인가하여 수행한다. 상기 특정 전압은 또한 문턱 전압이라고도 지칭되며 각각의 원하는 상태에 따라 변화될 수 있고 정상 동작 중에 인가되는 전압보다 일반적으로 크다. 따라서, 통상적으로 개별 소정 상태(예를 들어, 오프, 온)에 해당하는 각 문턱 전압이 존재한다. 상기 문턱 전압은 유기 메모리 장치를 구성하는 물질의 종류, 각 층의 두께 등을 포함하는 다수의 요소에 의존하여 변화한다. 상기 전압원(702)은 이러한 관점에서 상기 문턱 전압을 인가하도록 제어될 수 있다. 그러나 본 발명의 다른 실시형태에서는 문턱 전압을 인가하기 위한 다른 수단이 이용될 수 있다.
일반적으로는, 문턱치(온 상태)를 초과하는 인가 전계와 같이 외부의 자극이 존재하여 인가 전압이 상기 유기 메모리 셀에 정보를 기록, 판독 또는 소거가 가능하도록 할 수 있다; 반면 문턱치(오프 상태)를 초과하는 외부의 자극이 없게 되면 인가 전압이 유기 메모리 셀에 정보를 기록하거나 소거하는 것이 방지된다.
상기 유기 메모리 장치로부터 정보를 판독하기 위해서는 상기 전압원(702)으로부터 전압 내지 전계(예를 들어 1V, 0.5V, 0.1V)를 인가한다. 그 다음, 임피던스를 측정하여 상기 메모리 장치가 어떤 동작 상태에 있는지(예를 들어, 높은 임피던스, 극히 낮은 임피던스, 낮은 임피던스, 중간 임피던스 등)를 결정한다. 전술한 바와 같이, 상기 임피던스는 예를 들어 두 가지 상태의 장치의 경우에는 온(1), 오프(0), 4가지 상태의 장치에서는 00, 01, 10, 11에 해당된다. 물론 기타 상태를 다른 이진법적 해석(binnary interpretation)으로 제공할 수도 있을 것이다. 기록된 정보를 유기 메모리 장치에서 소거하기 위해서는 음의 전압 즉 문턱치를 초과하는 기록 신호의 극성과 반대되는 극성의 전압을 인가한다.
도 11은 본 발명의 일 실시형태에 따라 수동층(800)을 제조하는 공정을 도시한 블럭도이다. 가스상 반응 공정으로 Cu2-xSy를 형성한다. Cu로 구성된 제1층(806)을 형성한다. 상기 제1층 위에 제2층(804)을 형성한다. 상기 제2층은 (예를 들어, Cu2-xSy, CuS, 또는 그 혼합물)로 구성되며 두께는 약 20 Å 이상이다. 제3층(802)은 상기 제2층(804) 위에 형성된다. 상기 제3층(802)은 Cu2O 및/또는 CuO를 포함하며 일반적으로 약 10 Å 이하의 두께를 갖는다. 본 발명의 다른 실시형태에 따르면 다양한 물질 및 두께가 적용될 수 있다.
도 12는 본 발명의 일 실시형태에 따라 화학 기상 증착(CVD)법으로 유기층(900)을 형성하는 공정을 보여주는 블럭도이다. 상기 유기층(900)은 가스상의 반응 공정으로 형성된다. 통상적으로, 상기 유기층(900)은 수동층 및 전극과 접촉하여 형성된다. 상기 유기층(900)은 폴리머 폴리디페닐아세틸렌(DPA)로 구성된다 이 폴리머 층은 도 12에 도시된 바와 같이 약 65 - 75 Å 의 두께로 제조된다.
도 13을 참조하면, 본 발명의 일 실시형태에 따라 또 다른 유기층(1000)을 CVD 공정으로 형성하는 블럭도를 도시한다. 이 예에서도 상기 유기층(1000)을 가스상의 반응으로 형성한다. 상기 유기층(1000)은 수동층 및 전극과 접촉한 채로 형성된다. 상기 유기층(1000)은 폴리머 폴리페닐아세틸렌(PPA)으로 구성된다. 도 14를 참조하면 본 발명의 일 실시형태에 따라 스핀 코팅으로 형성된 유기층(1100)을 도시한다. 상기 유기층(1100)은 가스상의 반응 대신 스핀 코팅 공정으로 형성된다. 상기 유기층(1100)은 수동층 및 전극과 접촉하여 형성된다. 상기 유기층(1100)은 실질적으로 PPA로 구성되며 두께는 약 1000 Å 이다. 본 발명에 따르면 도 10 - 14에 도시된 층들과는 다른 다양한 변형 예들이 이용될 수 있다.
이상에서 본 발명의 여러 실시형태에 관하여 설명하였다. 물론 본 발명에 관한 모든 특징 및 방법들을 기술하는 것은 어려울 것이며 당업자라면 본 발명에 관한 기타 조합 및 치환이 가능함을 이해할 수 있을 것이다. 따라서, 본 발명은 후술하는 특허청구범위의 기술적 사상의 범위 내에서 모든 변경, 개량, 변형 등을 포괄한다. 또한, 본 발명의 특징들이 몇 개의 실시예에 대해서만 기술되었지만 그러한 특징들은 주어진 응용 분야에 대해서 원한다면 다른 실시예의 특징들과 병합이 가능할 것이다. 또한, 상세한 설명 및 특허청구범위에서 사용된 "포함한다"는 단어의 의미는 다른 구성 요소를 포함하는 의미로 사용되었음을 밝힌다.

Claims (16)

  1. 서로에 대하여 수직으로 배열된 적어도 하나의 제1유기 메모리 구조(30, 50, 70) 및 제2유기 메모리 구조(34, 54, 74)를 포함하며;
    상기 제1 및 제2유기 메모리 구조는
    제1전극(110, 122, 132, 140, 220, 244, 332, 348, 432, 448, 514, 560, 616, 704, 710)과;
    상기 제1전극에 형성된 선택적 전도성 매체(706, 708)과, 상기 선택적 전도성 매체는 상기 제1전극 상에 형성되며 구리 황화물을 포함하는 수동층(118, 230, 324, 342, 424, 442, 524, 526, 708, 800, 900, 1000)과 상기 수동층 위에 형성된 유기층(706, 900, 1000, 1100)과;
    상기 유기층 위에 형성되며 상기 제1전극과 동작하여 상기 유기층의 메모리 부분을 활성화시키는 적어도 하나의 다른 전극(110, 122, 132, 140, 220, 244, 332, 348, 432, 448, 514, 560, 616, 704, 710)과; 그리고
    상기 제1 및 제2유기 메모리 구조를 분리하는 적어도 하나의 제어 요소(40, 44, 48, 60, 64, 68, 80, 84, 88)를 포함하며, 상기 제어 요소는 상기 제1유기 메모리 구조 및 제2유기 메모리 구조 중 적어도 하나에 액세스가 용이하도록 하는
    유기 메모리 장치(10, 24, 28, 34, 38, 54, 58, 74, 78, 100, 700, 704).
  2. 제1항에 있어서, 각각 적어도 두 개의 유기 메모리 구조(30, 34, 50, 54, 70, 74)를 갖는 하나 이상의 수직 컬럼(column)(94, 310, 314, 410, 414, 600)을 더 포함하는 유기 메모리 장치.
  3. 제2항에 있어서, 상기 하나 이상의 컬럼은 적층 필러 공정(pillar process)(400, 600)으로 형성되는 유기 메모리 장치.
  4. 제1항에 있어서, 상기 제어 요소는 다이오드, 박막 다이오드, 제너 다이오드, LED, 트랜지스터, 박막 트랜지스터(TFT), 실리콘 제어 정류기(SCR), 유니 정션 트랜지스터(UJT), 및 전계효과트랜지스터(FET) 중의 적어도 하나를 더 포함하는 유기 메모리 장치.
  5. 제4항에 있어서, 상기 제어 요소는 음극(132)과 양극(140) 사이에 형성된 폴리머 층(328, 346, 428, 446, 706, 1000)이 있는 유기 장치(10, 24, 28, 34, 54, 58, 74, 78, 100, 700, 704)인 유기 메모리 장치.
  6. 제1항에 있어서, 다수의 상기 유기 메모리 구조에 액세스를 용이하게 하는 하나 이상의 포괄 액세스 라인(90, 94, 98, 420)을 더 포함하는 유기 메모리 장치.
  7. 제1항에 있어서, 상기 유기층은 상기 수동층 위에 형성된 유기 폴리머 층(328, 346, 428, 446, 706, 1000)인 유기 메모리 장치.
  8. 제1항에 있어서, 상기 유기층은 공액 유기 물질(706)을 포함하는 유기 메모리 장치.
  9. 제1항에 있어서, 상기 유기층은 폴리아세틸렌, 폴리페닐아세틸렌, 폴리디페닐아세틸렌, 폴리아닐린, 폴리(피-페닐린 비닐린), 폴리티오펜, 폴리포피린, 폴리피린 마크로사이클, 티올 유도 폴리포피린, 폴리메탈로신, 폴리비닐린, 폴리피롤 중에서 선택되는 유기 메모리 장치.
  10. 제1항에 있어서, 상기 제1전극 및 다른 전극 중 적어도 하나는 알루미늄, 크롬, 구리, 게르마늄, 금, 마그네슘, 망간, 인듐, 철, 니켈, 팔라듐, 플래티늄, 은, 티타늄, 아연, 이들의 합금, 인듐-주석 산화물, 폴리실리콘, 도핑된 비정질 실리콘, 금속 실리사이드 중에서 선택되는 유기 메모리 장치.
  11. 기판에 제1전극을 형성하고;
    상기 제1전극에 수동층을 형성하고(524);
    상기 수동층에 절연층을 형성하고;
    상기 절연층에 비어를 형성하고(530);
    상기 비어에 유기 물질을 채우고(550);
    상기 유기 물질에 적어도 하나의 다른 전극을 형성하고(556); 그리고
    상기 적어도 하나의 다른 전극 위로 스위칭 소자를 형성하여 유기 메모리 구조의 적층을 용이케 하는(580)
    유기 메모리 장치 제조 방법.
  12. 제11항에 있어서, 서로에 대하여 수직(94, 310, 314, 410, 414, 600)으로 배열된 적어도 두 개의 유기 메모리 구조(30, 34, 50, 54, 70, 74)를 형성하고, 그리고
    상기 적어도 두 개의 유기 메모리 구조(30, 34, 50, 54, 70, 74)를 분리하는 수단을 포함하며, 상기 분리 수단(40, 44, 48, 60, 64, 68, 80, 84, 88)은 상기 유기 메모리 구조(30, 34, 50, 54, 70, 74)에 액세스를 용이하게 하는 유기 메모리 장치 제조 방법.
  13. 제12항에 있어서, 상기 적어도 두 개의 유기 메모리 구조를 수직으로 형성하는 단계는 적층 필라 공정(400, 600)을 이용하는 유기 메모리 장치 제조 방법.
  14. 제12항에 있어서, 상기 분리 수단을 형성하는 단계는 음극(132)과 양극(140) 사이에 폴리머 층(328, 346, 428, 446, 706, 1000)이 있는 유기 장치(10, 24, 28, 34, 54, 58, 74, 78, 100, 700, 704)를 형성하는 것을 포함하는 유기 메모리 장치 제조 방법.
  15. 제12항에 있어서, 다수의 유기 메모리 구조에 액세스가 용이하도록 하는 하나 이상의 포괄 액세스 라인(90, 94, 98, 420)을 형성하는 단계를 더 포함하는 유기 메모리 장치 제조 방법.
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