KR960043196A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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KR960043196A
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bit line
lower conductive
memory device
semiconductor memory
conductive layer
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KR1019950011620A
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Inventor
이용희
박원모
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김광호
삼성전자 주식회사
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/482Bit lines
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    • H10B12/48Data lines or contacts therefor
    • H10B12/485Bit line contacts

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

비트라인을 산화시켜 전기적 특성을 향상시킨 반도체 메모리 장치 및 그 제조방법에 관하여 개시한다. 본 발명은 불순물이 도핑된 하부도전층과, 상기 하부도전층상에 콘택홀을 갖는 충간절연층과, 상기 콘택홀을 통해 상기 하부도전층과 연결되어 있는 비트라인과, 상기 비트라인을 산화시켜 형성되는 산화층을 포함한다. 본 발명에 의하면, 비트라인의 콘택저항값을 낮추고 균일성도 향상시킬 수 있으며, 비트라인과 워드라인의 표면저항도 줄 일 수 있다.

Description

반도체 메모리 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 반도체 메모리 장치에 대한 레이아웃도이다. 제3A도 및 제3B도는 각각 상기 제2도의 A-A'선 B-B'선을 따라 본 발명의 비트라인 구조를 설명하기 위하여 도시한 반도체 메모리 장치의 단면도이다. 제4A도 내지 제4C도는 본 발명에 의한 반도체 메모리 장치의 제조방법을 나타낸 단면도들이다. 제5도는 본 발명에 의해 게이트 전극 상에 콘택홀을 통해 연결된 비트라인의 콘택저항 분포 그래프이다. 제6도 및 제7도는 각각 본 발명에 의한 비트라인 및 워드라인의 표면저항(sheet resistance) 분포 그래프이다.

Claims (11)

  1. 불순물이 도핑된 하부도전층; 상기 하부도전층상에 콘택홀을 갖는 층간절연층; 상기 콘택홀을 통해 상기 하부도전층과 연결되어 있는 비트라인; 및 상기 비트라인을 산화시켜 형성되는 산화층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 하부도전층을 반도체 기판인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 산화층의 두께는 300Å 이내인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 비트라인은 폴리실리콘막과 금속실리사이드가 적충된 폴리사이드 구조인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 금속실리사이드는 텅스텐 실리사이드인 것을 특징으로 하는 반도체 메모리 장치.
  6. 불순물이 도핑된 하부도전층을 형성하는 단계; 상기 하부도전층상 층간절연층을 침적시키는 단계; 상기 충간절연층에 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 하부도전층에 비트라인을 연결시키는 단계; 및 상기 비트라인을 산화시켜 상기 비트라인사에 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  7. 제6항에 있어서, 상기 산화층을 열산화층인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  8. 제6항에 있어서, 상기 비트라인의 산화 단계는 건식산화방법 또는 습식산화방법을 이용하여 수행하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  9. 제6항에 있어서, 상기 산화층의 두께는 300Å 이내로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  10. 제6항에 있어서, 상기 비트라인을 산화하는 단계는 급속열산화방법을 이용하여 수행하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  11. 제8항에 있어서, 상기 건식산화방법은 700∼1100℃의 온도에서 진행되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950011620A 1995-05-11 1995-05-11 반도체 메모리 장치 및 그 제조방법 KR960043196A (ko)

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