CN1836222A - 解码器电路 - Google Patents

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CN1836222A CNA2004800229320A CN200480022932A CN1836222A CN 1836222 A CN1836222 A CN 1836222A CN A2004800229320 A CNA2004800229320 A CN A2004800229320A CN 200480022932 A CN200480022932 A CN 200480022932A CN 1836222 A CN1836222 A CN 1836222A
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V·E·S·范迪克
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Abstract

一种例如双轨解码器的解码器电路从通信总线端(未示出)接收输入信号(43)。使用(异或门45、47和49)来在数据线路(D0，D1，D2，D3)上计算奇偶性。在异或门(55)中把所计算的数据奇偶信号(51)与所发送的奇偶信号(53)(作为“进位”示出)相比较。不是把控制信号(57)从异或门(55)直接连接到多路复用器(590，591，592，593)，作为替代把所述控制信号(57)连接到门电路(71)。例如与门之类的门电路(71)接收控制信号(57)作为第一输入信号。门电路(71)还接收采用门控制信号(73)形式的第二输入信号。门控制信号(73)被延迟预定量，例如对应于最坏情况下输入数据信号(43)中信号的延迟。因而，门控制信号(73)并不控制门电路直到所有数据信号有效，即直到在数据信号(43)上出现最后转变，由此防止假信号并且降低所述解码器电路中的功率消耗。

Description

解码器电路
技术领域
本发明涉及解码器电路，并且尤其涉及用于通信总线的低功率解码器电路。
背景技术
随着集成电路技术发展以便在芯片上提供增加的密度，芯片内的互连趋向于变得越来越窄。这些趋势导致与邻接线路的耦合电容增加，这随后导致在线路之间增加了干扰或串扰。
这种干扰的公知例子是在数据通信装置的邻近导线(诸如通信总线)之间的互电容(mutual capacitance Cm)增加。互电容的增加不仅对于信号完整性具有不良的影响，而且增加了数据通信装置的整个功率消耗。组件密度的增加以及半导体技术尺寸的缩减增加了集成电路及相关联的电子装置的整个功率消耗。实际上，集成电路功率消耗增加到这种程度以致在不危及集成电路完整性的情况下满足功率需求变为主要问题。因此，用于降低集成电路的功率消耗的方法变得越来越重要。
图1示出了典型的容错总线结构1的示意图。总线结构1包括用于在编码器5和解码器7之间传送数据的通信总线3。总线3从编码器5接收输出数据9，并且向解码器7提供输入数据11。总线3的普遍问题是不同线路的信号具有不相等的传输时间(flight times)。换句话说，通信总线3上不同线路的信号沿着所述通信总线3传播将花费不同的时间量。除传输时间在通信总线上不同的线路之间变化之外，对于每个线路，传输时间还可能随时间改变。
在诸如图1中所示出的容错总线结构中，这可能导致解码器7的输入11上的中间数据类型包含暂时错误。这些错误可以使解码器7中的校正电路交替地校正或不校正数据类型，这随后可能导致在解码器7的输出13上产生假信号。
不相等的传输时间由总线线路之间的电容以及在通信总线3上的各个线路之间不同的切换模式(即串扰)引起。另外，编码器5中的电路(例如容错编码器中的奇偶校验树)还可以有助于不同的传播时间。图2示出了传统的用于三线总线的点到点连接，所述三线总线具有总线驱动器15a到15c以及总线接收器17a到17c。附图示出了中间线路，以下被称为“受害者线路(victim wire)”19，具有邻近线路，以下称为“侵略者线路(aggressor wires)”21、23。横向电容(lateral capacitance)C横向存在于受害者线路19和每个侵略者线路21、23之间。横向电容C横向取决于所述线路的切换行为，并且由Mi1ler系数M1和M2说明。
因此，当受害者线路19从逻辑0切换到1时，此刻接收端根据侵略者线路21、23的切换行为从0切换到1。
在第一级方法中，对于受害者线路19可以区分五个不同的延迟时间。这在图3所示出的表中图示。清楚地，可由驱动器“看见”的电容根据侵略者线路21、23的切换方向或行为来猛烈起伏。这由于每个线路的支配寄生电容是互电容的事实而特别如此。已知驱动器的驱动强度是恒定的，此起伏电容直接转化为起伏延迟，以及起伏功率。
例如，当两个侵略者线路21、23在与受害者线路19相同的方向上切换时，遭遇最快切换时间(或最短延迟)，如表中第一行所示。反之，当两个侵略者线路21、23在与受害者线路19相反的方向上切换时，遭遇最慢切换时间(或最长延迟)，如表中最后一行所示。
上述的传播时间起伏可能对诸如解码器之类的电路造成降级影响，如以下参考图4所解释。
图4示出了传统的双轨解码器40。输入信号43是从通信总线端所接收的信号，并且因此如上所述，所述信号43的到达时间将起伏。在双轨解码器40中，使用包括例如异或门45、47和49的奇偶校验树来在数据线路(D0，D1，D2，D3)上计算奇偶性。在异或门55中把所计算的数据奇偶信号51(“DATAPAR”)与所发送的奇偶信号53(作为“进位”示出)相比较。由于输入信号D0、D1、D2、D3的起伏到达时间，所计算的数据奇偶信号51会呈现假信号。另外，因为异或门55把数据奇偶信号51与进位信号53相比较，所以从所述异或门55输出的控制信号57也会呈现假信号。
控制信号57被馈送到多个多路复用器590、591、592、593，所述多路复用器590、591、592、593充当校正电路。每个多路复用器590、591、592、593接收各自的输入数据位(D0，D1，D2，D3)和所述数据位的相应拷贝(拷贝0，拷贝1，拷贝2，拷贝3)。控制信号57控制每个多路复用器是输出数据位还是输出所述数据位的拷贝。因而，如果数据位及其拷贝具有不同的传输时间，那么输出数据信号(输出0，输出1，输出2，输出3)也呈现假信号，所述假信号将被馈送到下一电路。
图5和6非常详细地示出了可能在图4中所示出的双轨解码器的校正电路中所产生的假信号。如同上述，图5示出了校正电路包括具有异或门45、47和49的奇偶校验树。异或门45、47和49接收输入数据信号D0、D1、D2、D3，并且生成数据奇偶信号51(DATAPAR)。校正电路还包括异或门55，所述异或门55把数据奇偶信号51与进位信号53相比较并且生成控制信号57。
图6示出了数据信号D0、D1、D2、D3怎样在不同的时间到达。结果，异或门45、47分别产生假信号67a、69a。因此，异或门49还在数据奇偶信号51上对应于假信号67a、69a生成假信号67b、69b。由于异或门55把数据奇偶信号51与进位信号53相比较，所以所述异或门55还生成假信号67c、69c。
应当理解，上面所示出的假信号在解码器电路中以及此后的电路中都会促进增加不必要的功率消耗。在其它类型的解码器(例如汉明解码器(hamming decoder))中也遭受类似的假信号。无容错代码也可能遭受相同的问题。
因此本发明的目的是提供一种不会遭受上述缺点的低功率解码器电路。
发明内容
依照本发明的第一方面，提供了一种用于通信总线的解码器电路，所述解码器电路从所述通信总线接收多个数据信号，所述数据信号可以在不同的时间被接收，其中所述解码器电路包括：
校正电路，用于校正一个或多个输入信号；
用于控制所述校正电路的控制信号；
门电路，所述门电路布置在控制信号的路径中；和
门控制信号，用于控制所述门电路以致阻塞用于控制所述校正电路的控制信号直到预定时间。
本发明具有降低了解码器电路中无用假信号的优点，因此降低了功率消耗。
依照本发明的另一方面，提供了一种降低在用于通信总线的解码器电路中功率消耗的方法，所述解码器电路从所述通信总线接收多个数据信号，所述数据信号可以在不同的时间被接收，其中所述解码器电路包括校正电路，用于校正一个或多个输入信号，以及控制信号，所述控制信号用于控制所述校正电路，其中所述方法包括步骤：在所述控制信号的路径中提供门电路，并且利用门控制信号来控制所述门电路，以致阻塞用于控制所述校正电路的控制信号直到预定时间。
附图说明
为了更好地理解本发明，并且为了更清楚地示出可以怎样实现本发明，现在以举例形式来参考附图，其中：
图1示出了依照现有技术的容错总线结构的示意图；
图2示出了3线路总线系统的示意图，示出了受害者线路怎样受侵略者线路的影响；
图3示出了用于图示在图2的3线路总线系统中切换模式的表；
图4非常详细地示出了传统的双轨解码器电路，其中用于校正电路的控制信号遭受假信号；
图5示出了由于数据信号到达时间的差异所导致图4的解码器中所遭受的假信号的简化解释；
图6示出了用于图示由图5的电路所产生的假信号的时序图；
图7示出了依照本发明第一实施例的解码器电路；
图8示出了依照本发明第二实施例的解码器电路；
图9示出了依照本发明第三实施例的解码器电路；
图10示出了传统的汉明解码器电路；
图11示出了依照本发明的另一方面的汉明解码器电路。
具体实施方式
图7示出了依照本发明第一实施例的解码器电路。应当注意，尽管相对于双轨解码器描述了本发明的优选实施例，然而应当理解，同样可以把本发明应用于其它类型的解码器电路。
就像在图4中所示出的双轨解码器，从通信总线端(未示出)接收输入信号43。使用包括例如异或门45、47和49的奇偶校验树来在数据线路(D0，D1，D2，D3)上计算奇偶性。在异或门55中把所计算的数据奇偶信号51与所发送的奇偶信号53(作为“进位”示出)相比较。
然而，不是把控制信号57从异或门55直接连接到多路复用器590、591、592、593，而是把所述控制信号57连接到门电路71。例如与门之类的门电路71接收控制信号57作为第一输入信号。门电路71还接收门控制信号73形式的第二输入信号。门控制信号73被延迟预定量。优选地是，门控制信号被延迟对应于在输入数据信号43中最坏情况下的延迟量。换句话说，门控制信号73被延迟对应于在通信总线上信号最坏传输时间的量。
因而，门控制信号73并不控制门电路直到所有数据信号都变得稳定，即直到数据信号43上已经出现最后转变。结果，不会从门电路71生成输出信号75直到所有数据信号43稳定下来。因此输出信号75实际上是控制信号57的延迟版本。
优选地是，门控制信号73是系统时钟信号的延迟版本。然而应当理解，可以依照其它方式产生门控制信号73。
依照与上面在图4中先前描述的类似的方式把所延迟的控制信号75馈送到多个多路复用器590、591、592、593。多个多路复用器590、591、592、593充当校正电路。每个多路复用器590、591、592、593接收各自的输入数据位(D0，D1，D2，D3)和所述数据位的相应拷贝(拷贝0，拷贝1，拷贝2，拷贝3)。所延迟的控制信号75控制每个多路复用器以致所述多路复用器输出数据位或所述数据位的拷贝。然而，与图4的电路不同，因为只在输入信号稳定之后才产生所延迟的控制信号75，所以降低了假信号的数目，由此与图4的电路相比较降低了功率消耗。
因此上述解码器电路具有比在图4中所描述的解码器电路消耗较少功率的优点。
除如上所述阻塞用于校正电路的控制信号之外，还可以在相对于图8和9如下所述的电路中提供一个或多个附加门电路。
图8示出了本发明相对于双轨解码器的进一步方面。就像在图4中所示出的双轨解码器，从通信总线端(未示出)接收输入信号43。使用奇偶校验树48(例如如图4所示具有异或门45、47和49)来在数据线路(D0到DN)上计算奇偶性。在异或门55中把所计算的数据奇偶信号51与所发送的奇偶信号53相比较。
异或门55的输出信号57被馈送到多路复用器590到59N，所述多路复用器选择输入数据信号DN或所述数据信号的拷贝拷贝N。如果要求的话，可以门控此信号以便阻塞控制信号直到输入信号稳定，如上面在图7中所述。
然而依照此实施例，多个门电路77拷贝0/77D0到77拷贝N/77DN在一个或多个输入数据信号43的路径中被连接。每个门电路77拷贝0/77D0到77拷贝N/77DN由门控制信号73控制。就像图7，在数据输入信号变得稳定时产生门控制信号73。这意味着在门控制信号73宣布输入数据信号43将有效之后，来自多个门电路77拷贝0/77D0到77拷贝N/77DN的输出数据信号只被传送到奇偶校验树电路48和多路复用器590到59N。换句话说，在数据信号被解码之前，解码器抑制在数据线上从通信总线所接收的假信号。
尽管与图7的电路相比较此实施例要求更多的门来抑制假信号，(即其中单个门电路71连接到多路复用器的控制信号)，然而它具有降低了奇偶校验树电路48中假信号的优点。在多个门电路77拷贝 0/77D0到77拷贝N/77DN还消除了转变延迟中的传播结果，这意味着假信号从输出数据信号中消失。这具有在解码器电路后面的任何电路中避免假信号的优点。换句话说，利用在图7中所示出的方法，尽管防止了在拷贝集和数据集之间输出上不必要的切换，然而在所述输出上仍然出现转变差异，这可能在任何随后的电路中导致假信号功率消耗。
图9示出了双轨解码器进一步的实施例。就像在图4和8中所示出的双轨解码器，从通信总线端(未示出)接收输入信号4 3。使用奇偶校验树48(例如如图4所示具有异或门45、47和49)来在数据线路(D0到DN)上计算奇偶性。在异或门55中把所计算的数据奇偶信号51与所发送的奇偶信号53相比较。
从异或门55输出的控制信号57被馈送到多路复用器590到59N，所述多路复用器选择输入数据信号DN或所述拷贝数据信号拷贝N。如前所述，可以门控此信号以便阻塞控制信号直到输入信号稳定，如上面在图7中所述。
然而依照此实施例，多个门电路790到79N在每个多路复用器590到59N的输出路径中被连接。换句话说，在假信号已经被多路复用器590到59N选择之后，在数据线上抑制所述假信号。此实施例具有要求比图8中所示出的第二实施例较少门电路的优点，并且防止由于总线所引起的假信号所导致的任何功率消耗，以及由多路复用器590到59N所引入的变化。
应当注意，上述三个实施例的任何组合都是可以的。例如，如果把图7中所描述的实施例与在图9中所描述的实施例组合，那么此配置降低了在多路复用器部分的功率并且防止在输出部分出现转变(例如由于错误校正)。采用类似的方式，如果把图7中所描述的实施例与在图8中所描述的实施例组合，那么此配置除去了在输出的转变延迟的扩展，并且防止在输出出现转变(由于错误校正)。其它组合也是可能的。
本发明还可以供其它类型的解码电路使用。
图10示出了用于(7，4)最佳汉明码的传统的汉明解码器100。解码器100接收由解码电路101所解码的输入数据信号D0、D1、D2、D3。解码器100还包括校正电路103，所述校正电路103接收解码电路101的输出。对于所示出的4位汉明解码器，解码电路101包括三个奇偶校验树，用于分别产生三个奇偶信号109、111、113。奇偶信号109、111、113被传递到伴随式解码器(syndrome decoder)，所述伴随式解码器产生用于控制校正电路103的控制信号1070、1071、D107、1073。优选地是，校正电路103包括多个异或门1050、1051、1052、1053，每个异或门接收输入信号D0、D1、D2、D3之一以及各自的控制信号1070、1071、D107、1073之一。如本申请先前所描述，因为输入数据信号具有不同的传输时间，所以校正电路103可能错误地在校正和不校正操作模式之间切换，由此产生不想要的假信号。
图11示出了依照本发明改进的汉明解码器100。解码器100接收由解码电路101所解码的输入数据信号D0、D1、D2、D3。解码器100还包括校正电路103，所述校正电路103接收解码电路101的输出。解码电路101包括三个奇偶校验树，用于分别产生三个奇偶信号109、111、113。奇偶信号109、111、113被传递到伴随式解码器，所述伴随式解码器产生用于控制校正电路103的控制信号1070、1071、D107、1073。优选地是，校正电路103包括多个异或门1050、1051、1052、1053，每个异或门接收输入信号D0、D1、D2、D3之一以及各自的控制信号1070、1071、D107、1073之一。然而依照此实施例，汉明解码器还包括一个或多个门电路115、117、119。门电路115、117、119位于用于产生控制信号的电路的路径中，由此防止产生无用的假信号。
优选地是，门电路115、117和119位于奇偶校验树和伴随式解码器之间。例如，门电路115接收第一奇偶信号109和门控制信号73。门电路117接收第二奇偶信号111和门控制信号73，而门电路119接收第三奇偶信号113和所述门控制信号73。依照这种方式，阻塞奇偶信号109、111、113传递到伴随式解码器直到到达由门控制信号73所控制的预定时间。优选地是，在所有输入信号稳定之后触发门控制信号。作为选择，可以在大多数输入信号稳定之后触发门控制信号73。尽管此可选方案只能够部分减少假信号，并且由此只降低部分功率，然而此解决办法不太会造成速度恶化。
上述实施例提供了一种汉明解码器，所述汉明解码器减少了假信号的数目由此降低了功率消耗。对于在实施例中所描述的(7，4)最佳汉明解码器，应当注意为三个奇偶校验树提供了三个门电路。然而对于较大字长，由于附加奇偶校验树的数目与数据位数目的对数成比例，所以汉明解码器更为引人注意。从而，对于32个数据位，只要求六个奇偶校验树进而只要求六个门电路。
尽管已经相对于双轨解码器电路和汉明解码器描述了优选实施例，然而应当理解，同样还可以把本发明应用于其它类型的解码器电路。本发明还适于供无容错代码使用。
另外，尽管本发明的优选实施例把门电路描述为与门，然而应当理解，为此目的也可以使用其它选择逻辑或闩锁电路。
此外，尽管已经参考接收预定数目数据信号的解码器电路描述了某些实施例，然而应当理解，可以对任意数目的数据信号进行该传送。
上述本发明具有通过减少在解码器电路中所产生的假信号数目来降低解码器电路中功率消耗的优点。
还应当注意，尽管优选实施例涉及通过在对应于所有输入数据信号都稳定的预定时间产生门控制信号73来降低功率消耗，然而作为选择，可以在只有一些输入信号被认为稳定之后触发所述门控制信号73。尽管此可选方案只能够部分减少假信号，并且由此只降低部分功率，然而此解决办法不太会造成速度恶化。
还应当注意，尽管优选实施例涉及根据系统时钟的延迟版本来产生门控制信号，然而还可以使用其它方法，例如使用输入数据和/或奇偶校验位来产生所述门控制信号。此可选方案提供了自定时的解决方案。

Claims (34)

1.一种用于通信总线的解码器电路，所述解码器电路从所述通信总线接收多个数据信号，所述数据信号可以在不同的时间被接收，其中所述解码器电路包括：
校正电路，用于校正一个或多个输入信号；
用于控制所述校正电路的控制信号；
门电路，所述门电路布置在控制信号的路径中；和
门控制信号，用于控制所述门电路以致阻塞用于控制所述校正电路的控制信号直到预定时间。
2.如权利要求1所述的解码器电路，还包括用于使用输入数据信号来产生奇偶信号的奇偶电路，所述奇偶信号用来产生用于控制所述校正电路的控制信号。
3.如权利要求2所述的解码器电路，其中所述校正电路包括多个多路复用器，每个多路复用器从所述通信总线接收输入数据信号以及所述输入数据信号的拷贝；
比较电路，用于把由所述奇偶电路所产生的奇偶信号与从所述通信总线所接收的奇偶信号相比较，所述比较电路提供用于控制多个多路复用器输出所述输入数据信号或所述输入数据信号的拷贝的控制信号。
4.如权利要求3所述的解码器电路，其中所述门电路位于所述控制电路的路径中，以致所述门电路接收所述比较电路的输出，并且提供用于控制多个多路复用器的控制信号。
5.如权利要求2或3所述的解码器电路，还包括在每个输入数据信号和所述输入数据信号的每个拷贝的路径中所提供的门电路，并且其中多个门电路由门控制信号来控制。
6.如权利要求3到5中任何一个所述的解码器电路，还包括在每个多路复用器的输出路径中所提供的门电路，并且其中多个门电路由门控制信号来控制。
7.如权利要求2到6中任何一个所述的解码器，其中所述解码器是双轨解码器。
8.如权利要求1所述的解码器电路，还包括：
多个奇偶电路，所述奇偶电路根据所述输入数据信号产生多个奇偶信号；
用于使用所述奇偶信号来产生多个控制信号的装置，所述控制信号用来控制所述校正电路；
其中在每个奇偶信号和用于产生多个控制信号的装置之间的路径中提供门电路。
9.如权利要求8所述的解码器电路，其中所述校正电路包括多个异或门，每个异或门从所述通信总线接收输入数据信号，并且从用于产生控制信号的装置接收所述控制信号。
10.如权利要求9所述的解码器电路，其中用于产生控制信号的装置是伴随式解码器。
11.如权利要求8到10中任何一个所述的解码器电路，其中所述解码器是汉明解码器。
12.如先前权利要求中任何一个所述的解码器电路，其中所述门控制信号被配置成阻塞所述控制信号或每个控制信号传递到校正电路直到一个或多个输入数据信号变得稳定。
13.如权利要求1到11中任何一个所述的解码器电路，其中所述门控制信号被配置成阻塞所述控制信号或每个控制信号传递到校正电路直到所有输入数据信号变得稳定。
14.如先前权利要求中任何一个所述的解码器电路，其中门控制信号73是系统时钟信号的延迟版本。
15.如权利要求1到13中任何一个所述的解码器电路，其中所述门控制信号根据输入数据和/或奇偶校验位产生。
16.如先前权利要求中任何一个所述的解码器电路，其中所述门电路是与门。
17.如权利要求1到15中任何一个所述的解码器电路，其中所述门电路是锁存器。
18.一种降低在用于通信总线的解码器电路中功率消耗的方法，所述解码器电路从所述通信总线接收多个数据信号，所述数据信号可以在不同的时间被接收，其中所述解码器电路包括校正电路，用于校正一个或多个输入信号，和用于控制所述校正电路的控制信号，其中所述方法包括步骤：在所述控制信号的路径中提供门电路，并且利用门控制信号来控制所述门电路，以致阻塞用于控制所述校正电路的控制信号直到预定时间。
19.如权利要求18所述的方法，其中提供了用于使用输入数据信号来产生奇偶信号的奇偶电路，所述奇偶信号用来产生用于控制所述校正电路的控制信号。
20.如权利要求19所述的方法，其中所述校正电路包括多个多路复用器，每个多路复用器从所述通信总线接收输入数据信号以及所述输入数据信号的拷贝，还包括比较电路，用于把由奇偶电路所产生的奇偶信号与从所述通信总线所接收的奇偶信号相比较，所述比较电路提供用于控制多个多路复用器输出所述输入数据信号或所述输入数据信号的拷贝的控制信号。
21.如权利要求20所述的方法，还包括在所述控制电路的路径中定位门电路的步骤，以致所述门电路接收所述比较电路的输出，并且提供用于控制多个多路复用器的控制信号。
22.如权利要求19或20所述的方法，还包括在每个输入数据信号和所述输入数据信号的每个拷贝的路径中提供门电路，并且利用门控制信号来控制多个门电路的步骤。
23.如权利要求20到22中任何一个所述的方法，还包括在每个多路复用器的输出路径中提供门电路，并且利用门控制信号来控制多个门电路的步骤。
24.如权利要求19到23中任何一个所述的方法，其中所述解码器是双轨解码器。
25.如权利要求18所述的方法，还包括步骤：
提供多个奇偶电路，所述奇偶电路根据所述输入数据信号产生多个奇偶信号；
提供用于使用所述奇偶信号来产生多个控制信号的装置，所述控制信号用来控制所述校正电路；并且
在每个奇偶信号和用于产生多个控制信号的装置之间的路径中提供门电路。
26.如权利要求25所述的方法，其中所述校正电路包括多个异或门，每个异或门从所述通信总线接收输入数据信号，并且从用于产生控制信号的装置接收所述控制信号。
27.如权利要求26所述的方法，其中用于产生控制信号的装置是伴随式解码器。
28.如权利要求25到27中任何一个所述的方法，其中所述解码器是汉明解码器。
29.如权利要求18到28中任何一个所述的方法，其中所述门控制信号被配置成阻塞所述控制信号或每个控制信号传递到校正电路直到一个或多个输入数据信号变得稳定。
30.如权利要求18到28中任何一个所述的方法，其中所述门控制信号被配置成阻塞所述控制信号或每个控制信号传递到校正电路直到所有输入数据信号变得稳定。
31.如权利要求18到30中任何一个所述的方法，其中门控制信号是系统时钟信号的延迟版本。
32.如权利要求18到30中任何一个所述的方法，其中所述门控制信号根据输入数据和/或奇偶校验位产生。
33.如权利要求18到32中任何一个所述的方法，其中所述门电路是与门。
34.如权利要求18到32中任何一个所述的方法，其中所述门电路是锁存器。
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