CN1214514A - 写控制驱动器电路 - Google Patents

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Abstract

一写控制驱动器电路通过获取较早的一写控制信号的启动时间将数据精确地写入一高速操作芯片,包括:第一逻辑电路单元,用于输出地址变换检测信号的第一脉冲信号,它是当施加一写启动信号时输出的,地址变换检测信号的第二脉冲信号,它是在第一脉冲信号之后生成的,和一延迟控制信号,当第一和第二脉冲信号输入时,第一脉冲信号被删除;和第二逻辑电路单元,用于输出一编码信号,它是当延迟控制信号和编码信号输入时通过组合写启动信号,解码器的输出信号和一写控制信号得到的。

Description

写控制驱动器电路
本发明涉及一种写控制驱动器电路，更具体地说，涉及一种写控制驱动器电路，它能够通过获取写控制信号的较早启动时间，将数据精确地写入到即使是一高速可操作的芯片中。
如图1所示，传统的写控制驱动器电路包括：一“与非”门11，用于接收一上周沿地址变换检测信号ATDST和一下周沿地址变换检测信号ATDSB；一反相器IN11，用于对“与非”门NAND11的输出信号反相，并输出一地址变换检测信号ATDS；一“与非”门NAND12，用于接收一写启动信号WE和一片选信号CS；一反相器IN12，用于对“与非”门NAND12的输出信号取反并输出一写驱动器信号WD；一“与非”门NAND13，用于接收一编码信号WEZ，写驱动器信号WD和地址变换检测信号ATDS；和一反相器IN13，用于对“与非”门NAND13的输出信号反相并输出一反相写控制信号WC。
这里，上周沿地址变换检测信号ATDST是将上周沿的地址变换检测信号相加而得到的一种信号，而下周沿地址变换检测信号ATDSB是将下周沿的地址变换检测信号相加而得到的一种信号。
另外，写控制信号WC是用于控制从数据输入缓冲器(未显示)到一单元写入数据的操作的信号，也就是说，写控制信号WC是用于启动一数据传输单元DT的。
现在说明传统的写控制驱动器电路的操作。
首先，如图2所示，上周沿地址变换检测信号ATDST和下周沿地址变换检测信号ATDSB是根据一地址信号ADD生成的。上周沿地址变换检测信号ATDST和下周沿地址变换检测信号ATDSB经“与非”门NAND11进行与非并经反相器IN11反相，这样输出一地址变换检测信号ATDST。通过在上周沿地址变换检测信号ATDST和下周沿地址变换检测信号ATDSB之间的加载差(Loading difference)，使地址变换检测信号ATDS的脉冲宽度大于上周沿地址变换检测信号ATDST或下周沿地址变换检测信号ATDSB的脉冲宽度。
写启动信号WE和片选信号CS经“与非”门NAND21进行与非并经反相器IN21反相，输出一写驱动器信号WD。
写驱动器信号WD，地址变换检测信号ATDS和编码信号WEZ经“与非”门NAND13进行与非并经反相器IN23反相，这样输出一写控制信号WC。这里，编码信号WEZ是写启动信号WE和一Z-解码器(未显示)的输出信号经一“与非”门(未显示)与非得到的。
当写控制信号WC转变为一高电平，数据传输单元DT被启动并由写传输晶体管写启动信号CWE控制，来自数据输入缓冲器(未显示)束的输入数据DATAIN被传送到一个单元并被写入其中，同时作为输出数据DATA和DATAB。这里，写传输晶体管写启动信号CWE是用于控制数据传输单元DT的一个传输晶体管(未显示)的信号。
因此，在传统的写控制驱动器电路中，当地址变换检测信号ATDS转变为一高电平时，写控制信号WC被触发。由于地址变换检测信号ATDS的脉冲宽度大于地址变换检测信号ATDST和ATDSB的脉冲宽度，则写控制信号WC相应于启动时间延迟了一预定时间。例如，假定地址变换检测信号ATDST和ATDSB的脉冲宽度分别为4ns，上周沿地址变换检测信号ATDST比下周沿地址变换检测信号ATDSB延迟了2ns再被加载，地址变换检测信号ATDS的脉冲宽度就变成6ns。
因此，在传统的工艺中，不可能精确地将数据写入到一高速操作的芯片的单元中去。
例如，在一个1M的SRAM中，假定一写AC参数tAw为12ns，信号由地址变换检测信号ATDS延迟6ns，由单元加载延迟5ns，由一写AC参数余量延迟2ns。因此，总体延迟时间超过了写AC参数tAw的范围。
因此，本发明的目的之一是提供一写控制驱动器电路，它能克服上述传统工艺中碰到的问题。
本发明的另一目的是提供一改进的写控制驱动器电路，它能通过获取一较早的写控制信号WC的启动时间，将数据写入到即使是一高速操作的芯片中。
为实现上述目的，根据本发明的第一实施例，提供了一种写控制驱动器电路，它包括：第一逻辑电路单元，用于输出一地址变换检测信号的第一脉冲信号，它是当施加一写启动信号时输出的，地址变换检测信号的第二脉冲信号，它生成于第一脉冲信号之后，和一延迟控制信号，当第一和第二脉冲信号输入其中时第一脉冲信号被删除；和第二逻辑电路单元，用于输出一编码信号，它是当延迟控制信号和编码信号输入时，通过将写启动信号、解码器的输出信号和一写控制信号复合得到的。
为实现上述目的，根据本发明的第二实施例，提供了一写控制驱动器电路，它包括：一“与非”门，用于接收一上周沿地址变换检测信号和一下周沿地址变换检测信号；一反相器，用于对“与非”门的输出信号反相；一“与非”门，用于接收一写启动信号和一片选信号；一第一延迟单元，用于延迟“与非”门的输出信号；一“或非”门，用于接收“与非”的输出信号和一第一延迟单元的输出信号；一第二延迟单元，用于延迟“或非”门的输出；一“或非”门，用于接收“与非”门的输出信号和第二延迟单元的输出信号；一反相器，用于对“或非”门的输出信号取反；一“与非”门，用于接收反相器的输出信号和一编码信号；和一反相器，用于对“与非”门的输出信号反相并输出一写控制信号。
通过下面的描述，本发明的其它优点，目的和特征将会更加明显。
通过下面的描述和附图，将会对本发明有更为完整的理解，附图仅作说明用，不是对本发明的限制，其中：
图1是一电路图，示出了一传统的写控制驱动器；
图2是图1所示电路的信号的波形图；
图3是一电路图，示出了本发明的一写控制驱动器电路；和
图4是图3所示电路的信号的波形图。
如图3所示，本发明的写控制驱动器电路包括：一“与非”门NAND21，用于接收一上周沿地址变换检测信号ATDST和一下周沿地址变换检测信号ATDSB；一反相器IN21，用于对“与非”门NAND21的输出信号反相；一“与非”门NAND22，用于接收一写启动信号WE和一片选信号CS；一第一延迟单元DE1，用于延迟“与非”门NAND22的输出信号；一“或非”门NOR21，用于接收“与非”门NANDS22的输出信号和第一延迟单元DE1的输出信号；一第二延迟单元DE2，用于延迟“或非”门NOR21的输出信号；一“或非”门NOR22，用于接收“与非”门NAND21的输出信号和第二延迟单元DE2的输出信号；/一反相器IN22，用于对“或非”门NOR22的输出信号反相；一“与非”门NAND23，用于接收反相器IN22的输出信号和编码信号WEZ；和一反相器IN23，用于对“与非”门NAND23的输出信号反相，这样将写控制信号WC输出到数据传输单元DT。
这里，第一延迟单元DE1由奇数个串联反相器组成，第二延迟单元DE2由偶数个串联反相器组成。
下面参考附图，说明本发明的写控制驱动器电路的操作。
首先，如图4所示，根据一地址信号ADD，上周沿地址变换检测信号ATDST和下周沿地址变换检测信号ATDSB经“与非”门NAND21与非，并经反相器IN21反相，输出一地址变换检测信号ATDS。
另外，写启动信号WE和片选信号CS经“与非”门NAND22与非并经第一延迟单元DE1延迟。之后，“与非”门NAND22的输出信号和第一延迟单元DE1的输出信号经“或非”门NOR21或非并经第二延迟单元DE2延迟，这样输出一脉冲删除信号FATDD。这里，脉冲删除信号FATDD(Forward ATD Disable Signal)用于删除延迟地址变换检测信号ATDS的前脉冲信号的脉冲信号，即写控制信号的启动时间。
脉冲删除信号FATDD和地址变换检测信号ATDS经“或非”门NOR22“或非”并经反相器IN22反相，这样就输出一延迟控制信号FATDS，其中地址变换检测信号ATDS的一前脉冲被删除。
这里，延迟控制信号FATDS是地址变换检测信号ATDS与脉冲删除信号FATDD的组合，即，延迟了写控制信号WC的启动时间。延迟控制信号FATDS和编码信号WEZ经“与非”门NAND23“与非”并经反相器IN23反相，这样将写控制信号WC输出到数据传输单元DT。
因此，当编码信号WEZ没有响应于地址变换检测信号ATDS的脉冲宽度一预定延迟时间而转换为一高电平时，由于写控制信号WC被触发，当触发开始时，数据传输单元TD被启动，从数据输入缓冲器(未显示)来的输入数据DATAIN被转换成输出数据DATA和DATAB，而输出数据DATA和DATAB被传送到单元并写入其中。
如上所述，在本发明的写控制驱动器电路中，延迟电路和“或非”门用于删除延迟写启动时间的地址变换检测信号的脉冲。因而才有可能没有响应于地址传送检测信号的脉冲宽度的延迟时间地完成数据传输和写操作。因此，才可能精确地将数据传送到一高速操作的芯片中。
尽管为了说明的需要，提出了本发明的优选实施例，对那些精通本工艺的人来说，各种改进，增加或置换都是可能的，都不背离所述权利要求书中陈述的发明范畴和精神。

Claims (15)

1．一写控制驱动器电路，包括：
第一逻辑电路单元，用于输出地址变换检测信号的第一脉冲信号，它是当施加一写启动信号时输出的；地址变换检测信号的第二脉冲信号，它是在第一脉冲信号之后生成的；和一延迟控制信号，当第一和第二脉冲信号输入时，第一脉冲信号被删除；和
第二逻辑电路单元，用于输出一编码信号，该编码信号是通过在延迟控制信号和编码信号输入时，组合写启动信号，解码器的输出信号和一写控制信号得到的。
2．如权利要求1所述的电路，其中所述编码信号是写启动信号和Z-解码器的输出信号经一“与非”门“与非”得到的信号。
3．如权利要求1所述的电路，其中所述第一电路单元的构造使得写启动信号和片选信号输入到一第三逻辑电路单元，输出一脉冲删除信号，以删除第一脉冲信号，该脉冲删除信号和地址变换检测信号输入到一“或非”门，从一反相器输出一从中删除了第一脉冲信号的延迟控制信号。
4．如权利要求3所述的电路，其中所述第三逻辑电路单元包括：
一“与非”门，用于接收写启动信号和片选信号；和
一“或非”门，用于接收“与非”门的输出信号和通过第一延迟单元来自“与非”门的输出信号，由此当“或非”门的输出信号通过第二延迟单元输入时输出一用于删除第一脉冲信号的脉冲删除信号。
5．如权利要求4所述的电路，其中所述第一延迟单元和第二延迟单元都是由多个串联反相器组成。
6．如权利要求5所述的电路，其中所述第一延迟单元包含奇数个反相器而所述第二延迟单元包含偶数个反相器。
7．如权利要求1所述的电路，其中一上周沿地址变换检测信号和一下周沿地址变换检测信号通过一“与非”门输出，一地址变换检测信号通过一“与非”门输出，一地址变换检测信号通过反相器输出。
8．如权利要求7所述的电路，其中所述上周沿地址变换检测信号和所述下周沿地址变换检测信号分别是地址变换检测信号在上周沿相加和地址变换检测信号在下周沿相加形成的。
9．如权利要求1所述的电路，其中所述第二逻辑电路单元包括：一“与非”门，用于接收编码信号和延迟控制信号；和一反相器，用于对“与非”门的输出信号取反。
10．如权利要求1所述的电路，其中所述写控制信号被输入到数据传输单元并启动之。
11．如权利要求10所述的电路，其中所述数据传输单元由一写控制信号启动并由一传输晶体管写启动信号控制，因此从数据输入缓冲器来的数据被传送到一个单元并写入其中。
12．一写控制器电路，包括：
一“与非”门，用于接收一上周沿地址变换检测信号和一下周沿地址变换检测信号；
一反相器，用于对“与非”门的输出信号反相；
一“与非”门，用于接收一写启动信号和一片选信号；
一第一延迟单元，用于延迟“与非”门的输出信号；
一“或非”门，用于接收上述“与非”门的输出信号和第一延迟单元的输出；
一第二延迟单元，用于延迟上述“或非”门的输出；
一“或非”门，用于接收“与非”门的输出信号和第二延迟单元的输出信号；
一反相器，用于对“或非”门的输出信号反相；
一“与非”门，用于接收反相器的输出信号和一编码信号；和
一反相器，用于对“与非”门的输出信号反相并输出一写控制信号。
13．如权利要求12所述的电路，其中所述第一延迟单元包含奇数个串联反相器。
14．如权利要求12所述的电路，其中所述第二延迟单元包含偶数个串联反相器。
15．如权利要求12所述的电路，其中所述编码信号是一写启动信号和一Z-解码器的输出信号经“与非”得到的。
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