JPH05259810A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH05259810A JPH05259810A JP4086039A JP8603992A JPH05259810A JP H05259810 A JPH05259810 A JP H05259810A JP 4086039 A JP4086039 A JP 4086039A JP 8603992 A JP8603992 A JP 8603992A JP H05259810 A JPH05259810 A JP H05259810A
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- JP
- Japan
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- circuit
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- exclusive
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Abstract
(57)【要約】 （修正有）
【目的】 充分な論理振中を確保しつつ遅延時間を正確
に変化させることができる可変遅延回路を提供する。 【構成】 入力信号を受けるバッファ回路Ｂと、一方の
入力に該入力信号を受ける複数の排他的論理和回路Ｘ−
１〜Ｘ−ｎと、該排他的論理和回路Ｘ−１〜Ｘ−ｎの出
力を加算して出力する加算回路Ａと、該加算回路Ａの出
力と該バッファ回路Ｂの出力とを結合する複数のコンデ
ンサＣとを備える。各排他的論理和回路Ｘ−１〜Ｘ−ｎ
の他方の入力にそれぞれ印加される遅延時間制御信号
は、所定のハイレベルからローレベルまでの範囲で各々
独立して遷移させることができる。
に変化させることができる可変遅延回路を提供する。 【構成】 入力信号を受けるバッファ回路Ｂと、一方の
入力に該入力信号を受ける複数の排他的論理和回路Ｘ−
１〜Ｘ−ｎと、該排他的論理和回路Ｘ−１〜Ｘ−ｎの出
力を加算して出力する加算回路Ａと、該加算回路Ａの出
力と該バッファ回路Ｂの出力とを結合する複数のコンデ
ンサＣとを備える。各排他的論理和回路Ｘ−１〜Ｘ−ｎ
の他方の入力にそれぞれ印加される遅延時間制御信号
は、所定のハイレベルからローレベルまでの範囲で各々
独立して遷移させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、可変遅延回路に関す
る。より詳細には、本発明は、その伝播遅延時間を変化
させることができる新規な遅延回路の構成に関する。
る。より詳細には、本発明は、その伝播遅延時間を変化
させることができる新規な遅延回路の構成に関する。
【０００２】
【従来の技術】一般に、従来の遅延回路では、その遅延
時間を変化させることができるような手段は特に設けら
れていない。従って、論理ゲートの遅延時間を変化させ
る必要がある場合は、その可変遅延回路の消費電力を絞
ることにより遅延時間を増加させるという方法がとられ
る。
時間を変化させることができるような手段は特に設けら
れていない。従って、論理ゲートの遅延時間を変化させ
る必要がある場合は、その可変遅延回路の消費電力を絞
ることにより遅延時間を増加させるという方法がとられ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、回路の
駆動電力を絞って遅延時間を増加させるという従来の方
法によると、消費電力の減少に伴ない可変遅延回路内部
の論理振幅も減少するので、出力信号がノイズに影響さ
れやすくなり、ジッタが増加するという問題があった。
駆動電力を絞って遅延時間を増加させるという従来の方
法によると、消費電力の減少に伴ない可変遅延回路内部
の論理振幅も減少するので、出力信号がノイズに影響さ
れやすくなり、ジッタが増加するという問題があった。
【０００４】また、駆動電流により設定する遅延時間は
連続的に変化するので、所望の遅延時間を正確に設定で
きなかった。
連続的に変化するので、所望の遅延時間を正確に設定で
きなかった。
【０００５】そこで、本発明は、充分な論理振幅を確保
しつつ遅延時間を正確に変化させることができる新規な
可変遅延回路を提供することをその目的としている。
しつつ遅延時間を正確に変化させることができる新規な
可変遅延回路を提供することをその目的としている。
【０００６】
【課題を解決するための手段】即ち、本発明に従うと、
入力信号を所望の遅延時間だけ保持した後出力する機能
を有する可変遅延回路であって、入力信号を受けるバッ
ファ回路と、一方の入力に該入力信号を受ける複数の排
他的論理和回路と、該複数の排他的論理和回路の出力を
受けて加算する加算回路と、該加算回路の出力と該バッ
ファ回路の出力とを結合する容量とを備え、該排他的論
理和回路の他方の入力には、所定のハイレベルからロー
レベルまでの範囲で遷移する遅延時間制御信号が印加さ
れるように構成されていることを特徴とする可変遅延回
路が提供される。
入力信号を所望の遅延時間だけ保持した後出力する機能
を有する可変遅延回路であって、入力信号を受けるバッ
ファ回路と、一方の入力に該入力信号を受ける複数の排
他的論理和回路と、該複数の排他的論理和回路の出力を
受けて加算する加算回路と、該加算回路の出力と該バッ
ファ回路の出力とを結合する容量とを備え、該排他的論
理和回路の他方の入力には、所定のハイレベルからロー
レベルまでの範囲で遷移する遅延時間制御信号が印加さ
れるように構成されていることを特徴とする可変遅延回
路が提供される。
【０００７】
【作用】本発明に係る可変遅延回路は、遅延時間制御信
号と入力信号とを受ける複数の排他的論理和回路と、こ
の排他的論理和回路の出力を加算する加算回路と、加算
回路の出力に一端を接続されたコンデンサとを備えるこ
とをその主要な特徴としている。
号と入力信号とを受ける複数の排他的論理和回路と、こ
の排他的論理和回路の出力を加算する加算回路と、加算
回路の出力に一端を接続されたコンデンサとを備えるこ
とをその主要な特徴としている。
【０００８】すなわち、本発明に係る可変遅延回路にお
いて、排他的論理和回路は、一方の入力に遅延時間制御
信号を受けており、遅延時間制御信号がハイレベルのと
きには入力される入力信号に対してインバータとして機
能する。一方、遅延時間制御信号がハイレベルのときに
は入力された入力信号と同相の信号を出力する。加算回
路は、これらの排他的論理和回路の出力を加算した信号
を出力するので、コンデンサの加算回路側は遅延時間制
御信号に対応した電位となる。このコンデンサの他方の
端部は入力信号を受けるバッファ回路の出力に接続され
ており、バッファ回路の出力する信号は、コンデンサの
他端の電位に対応した充電時間の分だけ遅れて伝播され
る。
いて、排他的論理和回路は、一方の入力に遅延時間制御
信号を受けており、遅延時間制御信号がハイレベルのと
きには入力される入力信号に対してインバータとして機
能する。一方、遅延時間制御信号がハイレベルのときに
は入力された入力信号と同相の信号を出力する。加算回
路は、これらの排他的論理和回路の出力を加算した信号
を出力するので、コンデンサの加算回路側は遅延時間制
御信号に対応した電位となる。このコンデンサの他方の
端部は入力信号を受けるバッファ回路の出力に接続され
ており、バッファ回路の出力する信号は、コンデンサの
他端の電位に対応した充電時間の分だけ遅れて伝播され
る。
【０００９】上述のような本発明に係る可変遅延回路で
は、コンデンサに対する充電時間により遅延時間が決定
され、出力信号の論理振幅は変化しない。従って、遅延
時間の如何にかかわらず変化せず、ジッタの増加等もな
い。
は、コンデンサに対する充電時間により遅延時間が決定
され、出力信号の論理振幅は変化しない。従って、遅延
時間の如何にかかわらず変化せず、ジッタの増加等もな
い。
【００１０】また、本発明の他の態様によれば、上記本
発明に係る可変遅延回路を複数接続して、可変範囲のよ
り大きな可変遅延回路を実現することもできる。更に、
バッファ回路および排他的論理和回路として相補的な出
力を具備したものを使用し、両相回路として構成するこ
ともできる。
発明に係る可変遅延回路を複数接続して、可変範囲のよ
り大きな可変遅延回路を実現することもできる。更に、
バッファ回路および排他的論理和回路として相補的な出
力を具備したものを使用し、両相回路として構成するこ
ともできる。
【００１１】以下、実施例を挙げて本発明をより具体的
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
【００１２】
【実施例】第１図は、本発明に従う可変遅延回路の基本
的な構成を示す図である。
的な構成を示す図である。
【００１３】同図に示すように、この可変遅延回路はバ
ッファ回路Ｂと複数の排他的論理和回路Ｘ−１〜Ｘ−ｎ
と加算回路ＡとコンデンサＣとから主に構成されてい
る。
ッファ回路Ｂと複数の排他的論理和回路Ｘ−１〜Ｘ−ｎ
と加算回路ＡとコンデンサＣとから主に構成されてい
る。
【００１４】ここで、バッファ回路Ｂの入力と各排他的
論理和回路Ｘ−１〜Ｘ−ｎの一方の入力とは、この回路
に対する入力信号を共通に受けている。また、各排他的
論理和回路Ｘ−１〜Ｘ−ｎの他方の入力は、各々独立し
てハイレベルまたはローレベルに遷移する遅延時間制御
信号を受けている。一方、各排他的論理和回路Ｘ−１〜
Ｘ−ｎの出力は、加算回路Ａに入力されており、加算回
路Ａの出力はコンデンサＣを介してバッファ回路Ｂの出
力に接続されている。
論理和回路Ｘ−１〜Ｘ−ｎの一方の入力とは、この回路
に対する入力信号を共通に受けている。また、各排他的
論理和回路Ｘ−１〜Ｘ−ｎの他方の入力は、各々独立し
てハイレベルまたはローレベルに遷移する遅延時間制御
信号を受けている。一方、各排他的論理和回路Ｘ−１〜
Ｘ−ｎの出力は、加算回路Ａに入力されており、加算回
路Ａの出力はコンデンサＣを介してバッファ回路Ｂの出
力に接続されている。
【００１５】上述のように構成された可変遅延回路にお
いて、ハイレベルの遅延時間制御信号を受けた排他的論
理和回路は、他方の入力に受ける入力信号に対してイン
バータとして動作する。一方、ローレベルの遅延時間制
御信号を受けた排他的論理和回路は、他方の入力に受け
る入力信号と同相の信号を出力する。従って、図２に示
すように、加算回路Ａの出力は、全遅延時間制御信号に
対応した所定のレベルとなる。バッファ回路Ｂは、入力
信号と同相の信号を出力するので、コンデンサＣの両端
には、ハイレベルの遅延時間制御信号の数に対応した電
位差が生じる。このため、バッファ回路Ｂの出力信号
は、コンデンサＣの充電時間分だけ遅延して伝播する。
いて、ハイレベルの遅延時間制御信号を受けた排他的論
理和回路は、他方の入力に受ける入力信号に対してイン
バータとして動作する。一方、ローレベルの遅延時間制
御信号を受けた排他的論理和回路は、他方の入力に受け
る入力信号と同相の信号を出力する。従って、図２に示
すように、加算回路Ａの出力は、全遅延時間制御信号に
対応した所定のレベルとなる。バッファ回路Ｂは、入力
信号と同相の信号を出力するので、コンデンサＣの両端
には、ハイレベルの遅延時間制御信号の数に対応した電
位差が生じる。このため、バッファ回路Ｂの出力信号
は、コンデンサＣの充電時間分だけ遅延して伝播する。
【００１６】以上のように構成された可変遅延回路に対
しては、適切な遅延時間制御信号により所望の遅延時間
を実現することができる。また、これらの処理に際して
バッファ回路Ｂの駆動電力は変化しないので、論理振幅
が変化することもない。
しては、適切な遅延時間制御信号により所望の遅延時間
を実現することができる。また、これらの処理に際して
バッファ回路Ｂの駆動電力は変化しないので、論理振幅
が変化することもない。
【００１７】図３は、本発明に係る可変遅延回路をＳＣ
ＦＬ(Source CoupleＦＥＴ Logic)構造で両相出力回路
として構成した場合の具体例を示す回路図である。
ＦＬ(Source CoupleＦＥＴ Logic)構造で両相出力回路
として構成した場合の具体例を示す回路図である。
【００１８】同図に示すように、この可変遅延回路は、
バッファ回路Ｂと排他的論理和回路および加算回路の機
能を兼ねた遅延時間制御回路ＡＸと、１対のコンデンサ
Ｃ−１、Ｃ−２とから構成されており、バッファ回路Ｂ
および遅延時間制御回路ＡＸはそれぞれ両相の出力を有
している。
バッファ回路Ｂと排他的論理和回路および加算回路の機
能を兼ねた遅延時間制御回路ＡＸと、１対のコンデンサ
Ｃ−１、Ｃ−２とから構成されており、バッファ回路Ｂ
および遅延時間制御回路ＡＸはそれぞれ両相の出力を有
している。
【００１９】バッファ回路Ｂは、電源と接地との間にソ
ースを共通に並列に接続された１対のＦＥＴＱ−１およ
びＱ−２から構成されている。入力信号は、ＦＥＴＱ−
１のゲートに接続されており、ＦＥＴＱ−２のゲートに
は所定の参照電圧１が印加されている。従って、入力信
号がハイレベルのときはＦＥＴＱ−１が導通して、ＦＥ
ＴＱ−１のドレインがハイレベルとなる。一方、入力信
号がローレベルのときはＦＥＴＱ−２が導通して、ＦＥ
ＴＱ−２のドレインがハイレベルとなる。
ースを共通に並列に接続された１対のＦＥＴＱ−１およ
びＱ−２から構成されている。入力信号は、ＦＥＴＱ−
１のゲートに接続されており、ＦＥＴＱ−２のゲートに
は所定の参照電圧１が印加されている。従って、入力信
号がハイレベルのときはＦＥＴＱ−１が導通して、ＦＥ
ＴＱ−１のドレインがハイレベルとなる。一方、入力信
号がローレベルのときはＦＥＴＱ−２が導通して、ＦＥ
ＴＱ−２のドレインがハイレベルとなる。
【００２０】一方、排他的論理和回路２ａは、それぞれ
ソースを共通に接続された２対のＦＥＴＱ−４／Ｑ−５
およびＱ−６／Ｑ−７並びにＦＥＴ群Ｑ−８／Ｑ−９か
ら構成されている。ＦＥＴＱ−４およびＱ−７はそれぞ
れゲートに入力信号を受けており、ＦＥＴＱ−５および
Ｑ−６はそれぞれゲートに所定の参照電圧２を受けてい
る。また、ＦＥＴ群Ｑ−８を構成するＦＥＴは各々がゲ
ートに遅延時間制御信号ＩＮ−１〜ＩＮ−ｎを受けてお
り、ＦＥＴ群Ｑ−９を構成するＦＥＴは各々がゲートに
所定の参照電圧３を受けている。
ソースを共通に接続された２対のＦＥＴＱ−４／Ｑ−５
およびＱ−６／Ｑ−７並びにＦＥＴ群Ｑ−８／Ｑ−９か
ら構成されている。ＦＥＴＱ−４およびＱ−７はそれぞ
れゲートに入力信号を受けており、ＦＥＴＱ−５および
Ｑ−６はそれぞれゲートに所定の参照電圧２を受けてい
る。また、ＦＥＴ群Ｑ−８を構成するＦＥＴは各々がゲ
ートに遅延時間制御信号ＩＮ−１〜ＩＮ−ｎを受けてお
り、ＦＥＴ群Ｑ−９を構成するＦＥＴは各々がゲートに
所定の参照電圧３を受けている。
【００２１】上述のような構成の回路において、バッフ
ァ回路Ｂは単純な増幅器として動作する。一方、遅延時
間制御回路ＡＸは、ＦＥＴ群Ｑ−８およびＱ−９を構成
するＦＥＴと、２対のＦＥＴＱ−４／Ｑ−５およびＱ−
６／Ｑ−７とによって排他的論理和回路が構成されると
共に、ＦＥＴ群Ｑ−８およびＱ−９を構成するＦＥＴが
並列けきに接続されているので、加算器としての機能を
備えている。従って、適切な遅延時間制御信号を印加す
ることにより、コンデンサＣ−１、Ｃ−２の両端に電位
差が発生し、バッファ回路Ｂの出力信号を所望の遅延時
間だけ遅延して伝播させることができる。
ァ回路Ｂは単純な増幅器として動作する。一方、遅延時
間制御回路ＡＸは、ＦＥＴ群Ｑ−８およびＱ−９を構成
するＦＥＴと、２対のＦＥＴＱ−４／Ｑ−５およびＱ−
６／Ｑ−７とによって排他的論理和回路が構成されると
共に、ＦＥＴ群Ｑ−８およびＱ−９を構成するＦＥＴが
並列けきに接続されているので、加算器としての機能を
備えている。従って、適切な遅延時間制御信号を印加す
ることにより、コンデンサＣ−１、Ｃ−２の両端に電位
差が発生し、バッファ回路Ｂの出力信号を所望の遅延時
間だけ遅延して伝播させることができる。
【００２２】
【発明の効果】以上説明したように、本発明に係る回路
は、遅延時間制御信号によりその遅延時間を所与のステ
ップで離散的に正確に変化させることができる。
は、遅延時間制御信号によりその遅延時間を所与のステ
ップで離散的に正確に変化させることができる。
【００２３】また、この本発明に係る可変遅延回路は、
その遅延時間の如何に関わらず信号の論理振幅が変化し
ないので、遅延時間の変化によってノイズの影響を受け
易くなることがなく、ジッタの増加も防止される。
その遅延時間の如何に関わらず信号の論理振幅が変化し
ないので、遅延時間の変化によってノイズの影響を受け
易くなることがなく、ジッタの増加も防止される。
【００２４】更に、本発明に係る回路は、コンデンサの
使用を最小限に止めているので、集積化された電子回路
においても使用し易い。
使用を最小限に止めているので、集積化された電子回路
においても使用し易い。
【図１】本発明に係る可変遅延回路の基本的な構成を示
す図である。
す図である。
【図２】図１に示した回路の動作を説明するための図で
ある。
ある。
【図３】本発明に係る可変遅延回路の具体的な構成例を
示す図である。
示す図である。
Ａ・・・加算回路、 Ｂ・・・バッファ回路、 Ｃ、Ｃ−１、Ｃ−２・・・コンデンサ、 ＡＸ・・・遅延時間制御回路、 Ｑ−１〜Ｑ−10・・・ＦＥＴ、 Ｘ−１〜Ｘ−ｎ・・・排他的論理和回路
Claims (1)
- 【請求項１】入力信号を所望の遅延時間だけ保持した後
出力する機能を有する可変遅延回路であって、 入力信号を受けるバッファ回路と、一方の入力に該入力
信号を受ける複数の排他的論理和回路と、該複数の排他
的論理和回路の出力を受けて加算する加算回路と、該加
算回路の出力と該バッファ回路の出力とを結合する容量
とを備え、該排他的論理和回路の他方の入力には、所定
のハイレベルからローレベルまでの範囲で遷移する遅延
時間制御信号が印加されるように構成されていることを
特徴とする可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04086039A JP3099507B2 (ja) | 1992-03-09 | 1992-03-09 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04086039A JP3099507B2 (ja) | 1992-03-09 | 1992-03-09 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259810A true JPH05259810A (ja) | 1993-10-08 |
| JP3099507B2 JP3099507B2 (ja) | 2000-10-16 |
Family
ID=13875538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04086039A Expired - Fee Related JP3099507B2 (ja) | 1992-03-09 | 1992-03-09 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099507B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108736876A (zh) * | 2017-04-24 | 2018-11-02 | 爱思开海力士有限公司 | 电子设备 |
-
1992
- 1992-03-09 JP JP04086039A patent/JP3099507B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108736876A (zh) * | 2017-04-24 | 2018-11-02 | 爱思开海力士有限公司 | 电子设备 |
| CN108736876B (zh) * | 2017-04-24 | 2021-11-16 | 爱思开海力士有限公司 | 电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3099507B2 (ja) | 2000-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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