KR100404258B1 - 쉴드 회로 - Google Patents

쉴드 회로 Download PDF

Info

Publication number
KR100404258B1
KR100404258B1 KR10-2001-0014472A KR20010014472A KR100404258B1 KR 100404258 B1 KR100404258 B1 KR 100404258B1 KR 20010014472 A KR20010014472 A KR 20010014472A KR 100404258 B1 KR100404258 B1 KR 100404258B1
Authority
KR
South Korea
Prior art keywords
shield
wiring
circuit
cell
driving
Prior art date
Application number
KR10-2001-0014472A
Other languages
English (en)
Other versions
KR20020008740A (ko
Inventor
다나카게니치
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20020008740A publication Critical patent/KR20020008740A/ko
Application granted granted Critical
Publication of KR100404258B1 publication Critical patent/KR100404258B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

종래에는 쉴드 회로(shield circuit)의 회로 규모를 저감하는 것이 곤란하였다.
본 발명은, 소정의 배선(2)을 따라 마련된 쉴드 배선(12-1, 12-2)과, 소정의 배선(2)을 구동하는 셀(1)의 입력(4, 5)중 입력(4)의 논리값과 동일한 논리값으로 쉴드 배선(12-1, 12-2)을 구동하는 버퍼(11-1, 11-2) 등의 쉴드 배선 구동 회로를 구비한다.

Description

쉴드 회로{SHIELD CIRCUIT AND INTEGRATED CIRCUIT IN WHICH THE SHIELD CIRCUIT IS USED}
본 발명은 소정의 배선을 쉴드(shield)하는 쉴드 회로 및 그 쉴드 회로에 의해 배선중 적어도 일부를 쉴드한 집적 회로에 관한 것이다.
도 6은 종래의 쉴드 회로를 나타내는 회로도이다. 도면에 있어서, 참조 부호 (101)는 쉴드가 실시되는 배선이고, 참조 부호 (102)는 입력(104, 105)의 값에 근거하여 배선(101)을 구동하는 셀이며, 참조 부호 (103)는 배선(101)을 거쳐서 셀(102)에 접속된 셀이다. 참조 부호 (106, 107)는 종래의 쉴드 회로로서의 접지된 쉴드 배선이다.
다음에 동작에 대해서 설명한다.
쉴드 배선(106, 107)의 전위가 접지 레벨로 되고, 도시하지 않는 다른 배선으로부터 배선(101)이 쉴드된다.
이렇게 하여, 배선(101)이 다른 배선으로부터 쉴드되어, 누화(cross talk) 등의 잡음을 억제함과 동시에, 다른 배선과의 사이의 인덕턴스(inductance)를 저감할 수 있다.
그러나, 이렇게 하면, 쉴드 배선(106, 107)과 배선(101) 사이의 정전 용량이 증대하여, 배선(101)을 도통하는 신호의 전파 지연이 증가된다.
그래서, 쉴드 배선의 전위를 소망하는 배선의 전위와 동일하게 하는 것에 의해, 신호 전파(傳播)의 지연을 억제하는 것이 제안되어 있다. 도 7은, 예컨대 일본 특허 공개 평성 제 8-306867 호 공보에 기재된 다른 종래의 쉴드 회로를 나타내는 회로도이다. 도면에 있어서, 참조 부호 (121)는 쉴드가 실시되는 배선이고, 참조 부호 (131)는 배선(121)을 구동하는 셀이다. 참조 부호 (122L, 122R)는 배선(121)의 양측 또한 동층(同層)에 마련된 쉴드 배선이고, 참조 부호 (123)는 다른 층에 마련된 쉴드 배선이며, 참조 부호 (132)는 쉴드 배선(122L, 122R, 123)을 구동하는, 셀(131)과 마찬가지의 셀이다.
다음에 동작에 대해서 설명한다.
배선(121)과 주위의 쉴드 배선(122L, 122R, 123)에는 신호가 동일 위상으로 전파된다. 이 때, 각 쉴드 배선(122L, 122R, 123)과 배선(121)이 부유 정전 용량(stray capacitance)으로 결합하고 있더라도, 신호가 동일 위상으로 전파해 나가기 때문에, 이 정전 용량에 기인하는 충방전이 발생하지 않는다.
이렇게 해서, 소망하는 배선(121)을 쉴드함과 동시에, 배선 사이의 정전 용량에 기인하는 신호 전파의 지연이 억제된다.
종래의 쉴드 회로는 이상과 같이 구성되어 있기 때문에, 소망하는 배선(121)을 구동하는 셀(131)과 동일한 셀(132)에 의해 쉴드 배선(122L, 122R, 123)을 구동하므로, 신호 전파의 지연을 억제하면서, 쉴드 회로의 회로 규모를 저감하기 곤란한 등의 문제가 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 소정의 배선을 따라 마련된 쉴드 배선과, 그 소정의 배선을 구동하는 셀의 입력중 일부의 논리값에 대응하는 논리값에 의해 쉴드 배선을 구동하는 쉴드 배선 구동 회로를 구비하도록 하여, 신호 전파의 지연을 억제할 수 있는, 회로 규모가 작은 쉴드 회로 및 집적 회로를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 쉴드 회로의 구성을 나타내는 회로도,
도 2는 본 발명의 실시예 2에 따른 쉴드 회로의 구성을 나타내는 회로도,
도 3은 본 발명의 실시예 3에 따른 쉴드 회로의 구성을 나타내는 회로도,
도 4는 본 발명의 실시예 4에 따른 쉴드 회로의 구성을 나타내는 회로도,
도 5는 본 발명의 실시예 5에 따른 쉴드 회로의 구성을 나타내는 회로도,
도 6은 종래의 쉴드 회로를 나타내는 회로도,
도 7은 다른 종래의 쉴드 회로를 나타내는 회로도,
도 8은 본 발명의 실시예 1에 따른 집적 회로중 쉴드 배선의 레이아웃을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
2 : 배선
11-1, 11-2 : 버퍼(쉴드 배선 구동 회로)
12-1 : 쉴드 배선(제 1 쉴드 배선)
12-2 : 쉴드 배선(제 2 쉴드 배선)
21-1, 21-2 : AND 회로(쉴드 배선 구동 회로)
31-1 : 버퍼(쉴드 배선 구동 회로, 제 1 회로)
31-2 : 버퍼(쉴드 배선 구동 회로, 제 2 회로)
41-1, 41-2 : 버퍼(쉴드 배선 구동 회로)
51-1, 51-2 : AND 회로(쉴드 배선 구동 회로)
본 발명에 따른 쉴드 회로는, 소정의 배선을 따라 마련된 쉴드 배선과, 소정의 배선을 구동하는 셀의 입력중 일부의 논리값에 대응하는 논리값으로 쉴드 배선을 구동하는 쉴드 배선 구동 회로를 구비하는 것이다.
본 발명에 따른 쉴드 회로는, 쉴드 배선 구동 회로가 인버터 및 버퍼중 어느 하나로 구성되도록 한 것이다.
본 발명에 따른 쉴드 회로는, 쉴드 배선이 제 1 쉴드 배선과 제 2 쉴드 배선을 갖고, 쉴드 배선 구동 회로가, 제 1 쉴드 배선을 구동하는 제 1 회로와, 제 1 회로에 직렬로 접속되고, 제 2 쉴드 배선을 구동하는 제 2 회로를 갖도록 한 것이다.
본 발명에 따른 쉴드 회로는, 쉴드 배선이 소정의 배선을 따라 분할되어 있는 것이다.
본 발명에 따른 쉴드 회로는, 쉴드 배선 구동 회로가 구동 능력이 낮은 셀로 쉴드 배선을 구동하도록 한 것이다.
본 발명에 따른 집적 회로는, 소정의 배선을 따라 마련된 쉴드 배선과, 소정의 배선을 구동하는 셀의 입력중 일부의 논리값에 대응하는 논리값으로 쉴드 배선을 구동하는 쉴드 배선 구동 회로를 구비하는 쉴드 회로에 의해, 신호 전파의 지연의 회피가 필요한 배선을 쉴드하도록 한 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 쉴드 회로의 구성을 나타내는 회로도이다. 도면에 있어서, 참조 부호 (11-1)는 셀(1)의 입력(4, 5)중 입력(4)의 논리값과 동일한 논리값으로 쉴드 배선(12-1)을 구동하는 버퍼(쉴드 배선 구동 회로)이고, 참조 부호 (11-2)는 셀(1)의 입력(4, 5)중 입력(4)의 논리값과 동일한 논리값으로 쉴드 배선(12-2)을 구동하는 버퍼(쉴드 배선 구동 회로)이며, 참조 부호 (12-1, 12-2)은 배선(2)을 따라 마련된 쉴드 배선이다.
또, 참조 부호 (1)은 입력(4, 5)의 논리값에 근거하여 배선(2)을 구동하는 셀이고, 참조 부호 (2)는 쉴드되는 배선이며, 참조 부호 (3)는 배선(2)을 거쳐서 접속된 셀이다.
다음에 동작에 대해서 설명한다.
이 경우, 셀(1)이 AND 회로이기 때문에, 입력(4)의 논리값이 0에서 1로 변화될 때, 셀(1)의 출력 논리값은, 0에서 1로 변화되거나 또는 0 그대로이거나 둘중 어느 하나이다. 또한, 입력(4)의 논리값이 1에서 0으로 변화된 경우, 셀(1)의 출력 논리값은, 1에서 0으로 변화되거나 또는 0 그대로이거나 둘중 어느 하나이다.
따라서, 이 경우, 쉴드 배선 구동 회로는 버퍼(11-1, 11-2)로 구성되고, 그 버퍼(11-1, 11-2)에 의해, 입력(4)의 논리값의 변화에 따른 배선(2)의 논리값의 변화에 추종하여, 쉴드 배선(12-1, 12-2)이 구동된다.
한편, 셀(1)이, 예컨대 NAND 회로인 경우에는, 셀(1)의 출력 논리값은 입력(4)의 논리값이 0에서 1로 변화되었을 때, 1에서 0으로 변화되거나 또는 1 그대로이거나 둘중 어느 하나이고, 입력(4)의 논리값이 1에서 0으로 변화되었을 때, 0에서 1로 변화되거나 또는 1 그대로이거나 둘중 어느 하나이다. 그래서, 그 경우, 쉴드 배선 구동 회로는, 인버터로 구성되고, 그 인버터에 의해 입력(4)의 논리값의 변화에 따른 배선(2)의 논리값의 변화에 추종하여, 쉴드 배선(12-1, 12-2)이 구동된다.
또, 이 경우, 셀(1)의 입력(4, 5)의 수는 2개이지만, 2 입력의 셀(1) 대신에, 3 이상의 입력을 갖는 셀을 셀(1)로 해도 무방하다.
이상과 같이, 이 실시예 1에 의하면, 소정의 배선(2)을 따라 마련된 쉴드 배선(12-1, 12-2)과, 소정의 배선(2)을 구동하는 셀(1)의 입력(4, 5)중 입력(4)의 논리값에 대응하는 논리값으로 쉴드 배선(12-1, 12-2)을 구동하는 버퍼(11-1, 11-2) 등의 쉴드 배선 구동 회로를 구비하도록 했기 때문에, 소정의 배선(2)을 구동하는 셀(1)의 입력(4, 5)중 입력(4)의 논리값의 변화에 따른 소정의 배선(2)의 논리값 변화의 지연을 억제함과 동시에, 회로 규모를 저감할 수 있다는 효과가 얻어진다. 즉, 쉴드 배선 구동 회로로서, 셀(1)에 비해 회로 규모가 작은 버퍼(11-1, 11-2)를 사용하는 것에 의해, 종래의 쉴드 회로보다 회로 규모를 저감할 수 있다. 도 8은 본 발명의 실시예 1에 따른 집적 회로중 쉴드 배선의 레이아웃을 도시하는 도면이다. 도 8의 집적 회로에 있어서, 참조 부호 (a1)는 셀(1)에 상당하는 집적 회로 부분, 참조 부호 (a2)는 배선(2), 참조 부호 (a3)는 셀(3), 참조 부호 (a4)는 입력(4)을 전달하는 배선, 참조 부호 (a5)는 입력(5)을 전달하는 배선, 참조 부호 (a11-1)은 셀(11-1), 참조 부호 (a11-2)은 셀(11-2), 참조 부호 (a12-1)는 쉴드 배선(12-1), 참조 부호 (a12-2)는 쉴드 배선(12-2)을 나타낸다.
(실시예 2)
도 2는 본 발명의 실시예 2에 따른 쉴드 회로의 구성을 나타내는 회로도이다. 도면에 있어서, 참조 부호 (21-1)는 입력(4, 5, 6)중 입력(4, 5)의 논리값에 근거하여 쉴드 배선(12-1)을 구동하는 AND 회로(쉴드 배선 구동 회로)이고, 참조 부호 (21-2)는 입력(4, 5, 6)중 입력(4, 5)의 논리값에 근거하여 쉴드 배선(12-1)을 구동하는 AND 회로(쉴드 배선 구동 회로)이다. 또, 참조 부호 (1A)는 입력(4, 5, 6)에 근거하여 배선(2)을 구동하는 셀이다. 또한, 도 2에 있어서의 그 밖의 구성 요소에 대해서는 실시예 1에 따른 것과 마찬가지이기 때문에, 그 설명을 생략한다.
다음에 동작에 대해서 설명한다.
이 경우, 셀(1A)이 3 입력의 AND 회로이기 때문에, 입력(4) 또는 입력(5)의 논리값이 0에서 1로 변화될 때, 셀(1A)의 출력 논리값은 0에서 1로 변화되거나 또는 0 그대로이거나 둘중 어느 하나이다. 또한, 입력(4) 또는 입력(5)의 논리값이 1에서 0으로 변화된 경우, 셀(1A)의 출력 논리값은 1에서 0으로 변화되거나 또는 0 그대로이거나 둘중 어느 하나이다.
따라서, 이 경우, 쉴드 배선 구동 회로는 2 입력의 AND 회로(21-1, 21-2)로 구성되고, 그 AND 회로(21-1, 21-2)에 의해 입력(4, 5)의 논리값의 변화에 따른 배선(2)의 논리값의 변화에 추종하여, 쉴드 배선(12-1, 12-2)이 구동된다.
이상과 같이, 이 실시예 2에 의하면, 소정의 배선(2)을 따라 마련된 쉴드 배선(12-1, 12-2)과, 소정의 배선(2)을 구동하는 셀(1A)의 입력(4, 5, 6)중 입력(4, 5)의 논리값에 대응하는 논리값으로 쉴드 배선(12-1, 12-2)을 구동하는 AND 회로(21-1, 21-2) 등의 쉴드 배선 구동 회로를 구비하도록 했기 때문에, 소정의 배선(2)을 구동하는 셀(1)의 입력(4, 5, 6)중 입력(4, 5)의 논리값의 변화에 따른 소정의 배선(2)의 논리값 변화의 지연을 억제함과 동시에, 회로 규모를 저감할 수 있다는 효과가 얻어진다.
(실시예 3)
도 3은 본 발명의 실시예 3에 따른 쉴드 회로의 구성을 나타내는 회로도이다. 도면에 있어서, 참조 부호 (31-1)는 셀(1)의 입력(4, 5)중 입력(4)의 논리값과 동일한 논리값으로 쉴드 배선(제 1 쉴드 배선)(12-1)을 구동하는 버퍼(쉴드 배선 구동 회로, 제 1 회로)이고, 참조 부호 (31-2)는 버퍼(31-1)에 직렬로 접속되고, 셀(1)의 입력(4, 5)중 입력(4)의 논리값과 동일한 논리값으로 쉴드 배선(제 2 쉴드 배선)(12-2)을 구동하는 버퍼(쉴드 배선 구동 회로, 제 2 회로)이다. 또, 도 3에 있어서의 그 밖의 구성 요소에 대해서는 실시예 1에 따른 것과 마찬가지이기 때문에, 그 설명을 생략한다.
다음에 동작에 대해서 설명한다.
이 실시예 3에서는, 쉴드 배선 구동 회로인 버퍼(31-1, 31-2)가 직렬로 접속되고, 버퍼(31-1)가 쉴드 배선(12-1)을 구동하며, 버퍼(31-2)가 쉴드 배선(12-2)을 구동한다. 또, 그 밖의 동작에 대해서는 실시예 1에 따른 것과 마찬가지이기 때문에, 그 설명을 생략한다.
또, 실시예 3에서는, 실시예 1의 버퍼(11-1, 11-2)를 직렬로 접속하여 버퍼(31-1, 31-2)라고 하고 있지만, 실시예 2의 AND 회로(21-1, 21-2) 대신에, AND 회로와 버퍼를 직렬로 접속하고, 그 AND 회로로 한쪽의 쉴드 배선을 구동하며, 그 버퍼로 다른 쪽의 쉴드 배선을 구동하도록 하더라도 좋다.
이상과 같이, 이 실시예 3에 의하면, 복수의 쉴드 배선(12-1, 12-2)을 구동하는 버퍼(31-1, 31-2)를 직렬로 접속하도록 했기 때문에, 입력(4)에 대한 단자 정전 용량을 저감하여, 보다 신호 전파의 지연을 저감할 수 있다는 효과가 얻어진다.
(실시예 4)
도 4는 본 발명의 실시예 4에 따른 쉴드 회로의 구성을 나타내는 회로도이다. 도면에 있어서, 참조 부호 (41-1, 41-2)는 배선(2)을 따라 분할된 배선(42-1, 42-2)을 구동하는 버퍼(쉴드 배선 구동 회로)이고, 참조 부호 (42-1, 42-2)는 배선(2)을 따라 분할된 쉴드 배선을 구성하는 복수의 배선이다. 또, 도 4에 있어서의 그 밖의 구성 요소에 대해서는 실시예 3에 따른 것과 마찬가지이기 때문에, 그 설명을 생략한다.
다음에 동작에 대해서 설명한다.
이 실시예 4에서는, 배선(2)을 따라 분할된 복수의 배선(42-1, 42-2)이 쉴드 배선으로 되고, 각 배선(42-i(i=1, 2))이 버퍼(41-i)에 의해 구동된다. 또, 그 밖의 동작에 대해서는 실시예 3에 따른 것과 마찬가지이기 때문에, 그 설명을 생략한다.
또한, 실시예 4에서는, 한쪽의 쉴드 배선만을 복수의 배선(42-1, 42-2)으로 분할하고 있지만, 양쪽의 쉴드 배선을 복수의 배선으로 분할하도록 하더라도 무방하다. 또한, 쉴드 배선을 2개의 배선(42-1, 42-2)으로 분할하고 있지만, 배선(2)의 길이에 따라서, 3 이상으로 쉴드 배선을 분할하도록 해도 무방하다.
또한, 실시예 4에서는, 실시예 3의 버퍼(31-2) 및 쉴드 배선(12-2)을 버퍼(41-1, 41-2) 및 배선(42-1, 42-2)으로 치환하고 있지만, 마찬가지로 실시예1, 2의 쉴드 배선을 분할하여, 독립적으로 구동하도록 하더라도 무방하다.
이상과 같이, 이 실시예 4에 의하면, 쉴드 배선을 분할하여, 독립적으로 구동하도록 했기 때문에, 쉴드 배선 구동 회로의 각 셀(이 경우, 버퍼(41-1, 41-2))당 쉴드 배선의 정전 용량을 저감할 수 있다는 효과가 얻어진다.
(실시예 5)
도 5는 본 발명의 실시예 5에 따른 쉴드 회로의 구성을 나타내는 회로도이다. 도면에 있어서, 참조 부호 (51-1)는 쉴드 배선(12-1)을 구동하고, 셀(1) 등 보다 구동 능력이 낮은 AND 회로(쉴드 배선 구동 회로)이고, 참조 부호 (51-2)는 쉴드 배선(12-2)을 구동하고, 셀(1) 등 보다 구동 능력이 낮은 AND 회로(쉴드 배선 구동 회로)이다. 또, 구동 능력이 낮다는 것은, 셀을 구성하는 트랜지스터의 채널 폭이 좁거나, 채널 길이가 길거나 또는 채널 폭/채널 길이비가 작다는 것이다.
또, 도 5에 있어서의 그 밖의 구성 요소에 대해서는 실시예 2에 따른 것과 마찬가지이기 때문에, 그 설명을 생략한다.
다음에 동작에 대해서 설명한다.
이 실시예 5에서는, 쉴드 배선(12-1, 12-2)을 구동 능력이 낮은 AND 회로(51-1, 51-2)로 구동한다. 또, 그 밖의 동작에 대해서는 실시예 2에 따른 것과 마찬가지이기 때문에, 그 설명을 생략한다.
이상과 같이, 이 실시예 5에 의하면, 쉴드 배선(12-1, 12-2)을 구동 능력이 낮은 AND 회로(51-1, 51-2)로 구동하도록 했기 때문에, 소비 전력을 저감할 수 있음과 동시에, 쉴드 배선에 기인하는 다른 배선으로의 영향을 저감할 수 있다는 효과가 얻어진다.
또한, 다른 실시예 1, 3, 4에 대해서도, 쉴드 배선을 구동하는 셀에 구동 능력이 낮은 셀을 사용하는 것에 의해 마찬가지의 효과가 얻어진다.
또, 상기 실시예 1∼5에 따른 쉴드 회로는 집적 회로에 간단히 적용할 수 있다.
이상과 같이, 본 발명에 의하면, 소정의 배선을 따라 마련된 쉴드 배선과, 소정의 배선을 구동하는 셀의 입력중 일부의 논리값에 대응하는 논리값으로 쉴드 배선을 구동하는 쉴드 배선 구동 회로를 구비하도록 했기 때문에, 소정의 배선을 구동하는 셀의 입력중 일부의 논리값의 변화에 따른 소정의 배선의 논리값 변화의 지연을 억제함과 동시에, 회로 규모를 저감할 수 있다는 효과가 있다.
본 발명에 의하면, 쉴드 배선이 제 1 쉴드 배선과 제 2 쉴드 배선을 갖고, 쉴드 배선 구동 회로가 제 1 쉴드 배선을 구동하는 제 1 회로와, 제 1 회로에 직렬로 접속되고, 제 2 쉴드 배선을 구동하는 제 2 회로를 갖도록 했기 때문에, 주목(注目)한 입력에 대한 단자 정전 용량을 저감하여, 보다 신호의 지연을 저감할 수 있다는 효과가 있다.
본 발명에 의하면, 쉴드 배선이 소정의 배선을 따라 분할되어 있기 때문에, 쉴드 배선 구동 회로의 각 셀당 쉴드 배선의 정전 용량을 저감할 수 있다는 효과가있다.
본 발명에 의하면, 쉴드 배선 구동 회로가 구동 능력이 낮은 셀로 쉴드 배선을 구동하도록 했기 때문에, 소비 전력을 저감할 수 있음과 동시에, 쉴드 배선에 기인하는 다른 배선으로의 영향을 저감할 수 있다는 효과가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (2)

  1. 쉴드(shielding)를 필요로 하는 대상 배선(target wire)을 쉴드하는 쉴드 회로에 있어서,
    쉴드를 필요로 하는 대상 배선을 따라 마련된 쉴드 배선과,
    상기 대상 배선을 구동하는 셀의 입력 중 적어도 하나의 논리값에 대응하는 논리값으로 상기 쉴드 배선을 구동하는 쉴드 배선 구동 회로를 포함하되,
    상기 쉴드 배선 구동 회로는 상기 대상 배선을 구동하는 셀보다 낮은 구동 능력을 갖는 셀을 이용하여 상기 쉴드 배선을 구동하는 쉴드 회로.
  2. 삭제
KR10-2001-0014472A 2000-07-24 2001-03-21 쉴드 회로 KR100404258B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-222668 2000-07-24
JP2000222668A JP2002043515A (ja) 2000-07-24 2000-07-24 シールド回路および集積回路

Publications (2)

Publication Number Publication Date
KR20020008740A KR20020008740A (ko) 2002-01-31
KR100404258B1 true KR100404258B1 (ko) 2003-11-03

Family

ID=18716881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0014472A KR100404258B1 (ko) 2000-07-24 2001-03-21 쉴드 회로

Country Status (4)

Country Link
US (1) US6456117B2 (ko)
JP (1) JP2002043515A (ko)
KR (1) KR100404258B1 (ko)
DE (1) DE10100844B4 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4083977B2 (ja) * 2000-12-20 2008-04-30 富士通株式会社 半導体集積回路及び配線決定方法
JP4037116B2 (ja) * 2002-01-28 2008-01-23 松下電器産業株式会社 遅延調整回路装置、これを用いた半導体集積回路装置および遅延調整方法
US7155695B2 (en) * 2002-02-06 2006-12-26 Sun Microsystems, Inc. Signal shielding technique using active shields for non-interacting driver design
US6828852B2 (en) * 2002-08-13 2004-12-07 Sun Microsystems, Inc. Active pulsed scheme for driving long interconnects
US6842042B2 (en) * 2002-09-11 2005-01-11 Lsi Logic Corporation Global chip interconnect
JP4703133B2 (ja) * 2004-05-25 2011-06-15 ルネサスエレクトロニクス株式会社 内部電圧発生回路および半導体集積回路装置
US7015569B1 (en) * 2004-08-26 2006-03-21 Lsi Logic Corporation Method and apparatus for implementing a co-axial wire in a semiconductor chip
US7301363B1 (en) * 2005-06-08 2007-11-27 Cisco Technology, Inc. Method and system for improving communication between logic elements in an integrated circuit
JP2010087244A (ja) * 2008-09-30 2010-04-15 Oki Semiconductor Co Ltd 半導体集積回路、半導体集積回路のレイアウト方法、及び半導体集積回路のレイアウトプログラム
JP5974560B2 (ja) * 2012-03-14 2016-08-23 富士通株式会社 シールド検証装置、シールド検証プログラムおよびシールド検証方法
US20240038690A1 (en) * 2022-07-26 2024-02-01 Mediatek Inc. Semiconductor devices with a structure capable of suppressing coupling noise suppression

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306867A (ja) * 1995-05-11 1996-11-22 Yamaha Corp 半導体集積回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03286568A (ja) 1990-04-02 1991-12-17 Seiko Epson Corp 集積回路装置
US5994946A (en) * 1996-10-31 1999-11-30 Metaflow Technologies, Inc. Alternating inverters for capacitive coupling reduction in transmission lines
US6239615B1 (en) * 1998-01-21 2001-05-29 Altera Corporation High-performance interconnect
JP3157765B2 (ja) * 1998-01-26 2001-04-16 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JP4560846B2 (ja) * 1998-07-23 2010-10-13 日本テキサス・インスツルメンツ株式会社 クロストーク防止回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306867A (ja) * 1995-05-11 1996-11-22 Yamaha Corp 半導体集積回路

Also Published As

Publication number Publication date
DE10100844A1 (de) 2002-04-11
KR20020008740A (ko) 2002-01-31
DE10100844B4 (de) 2007-01-11
US20020008546A1 (en) 2002-01-24
US6456117B2 (en) 2002-09-24
JP2002043515A (ja) 2002-02-08

Similar Documents

Publication Publication Date Title
KR100404258B1 (ko) 쉴드 회로
US5306967A (en) Apparatus for improving signal transmission along parallel lines
EP0646854A2 (en) High frequency clock signal distribution circuit with reduced clock skew
EP0434380B1 (en) Noise tolerant input buffer
US5896055A (en) Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines
US7365569B1 (en) High-speed level shifter
Sayil A survey of circuit-level soft error mitigation methodologies
CA2300345C (en) Semiconductor device capable of reducing noise
US6175248B1 (en) Pulse width distortion correction logic level converter
KR100380765B1 (ko) 반도체 회로, 그의 지연 조정 방법 및 레이아웃 방법
US5668491A (en) Variable delay circuit
US6128347A (en) Signal transmission circuit with protection line driven with signal having same phase as transmission signal
US6919619B2 (en) Actively-shielded signal wires
KR100588802B1 (ko) 저 전력 클록 분배 방법
US6842042B2 (en) Global chip interconnect
US20040032002A1 (en) Active pulsed scheme for driving long interconnects
KR19990066702A (ko) 아날로그 디지털 변환기 및 레벨 시프터
US6476635B1 (en) Programmable number of metal lines and effective metal width along critical paths in a programmable logic device
JPH10229126A (ja) データ経路ブロックにおける経路配置方法
US6977527B1 (en) Method and apparatus for suppressing spurious values in a differential output current
US6144224A (en) Clock distribution network with dual wire routing
US5649126A (en) Parallel signal bus with reduced miller effect capacitance
CA2420386A1 (en) Actively-shielded signal wires
US20060273350A1 (en) Semiconductor integrated circuit
KR20010095057A (ko) 크로스토크 캔슬 회로, 배선 모듈 및 자동 배선 장치의 배선 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081010

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee