KR20040074682A - 오픈 드레인 출력 버퍼 - Google Patents

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KR20040074682A KR1020030010053A KR20030010053A KR20040074682A KR 20040074682 A KR20040074682 A KR 20040074682A KR 1020030010053 A KR1020030010053 A KR 1020030010053A KR 20030010053 A KR20030010053 A KR 20030010053A KR 20040074682 A KR20040074682 A KR 20040074682A
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Abstract

오픈 드레인 방식의 출력 버퍼가 개시된다. 본 발명에 따른 오픈 드레인 방식의 출력 버퍼는 출력 노드, 제어부 및 검출부를 구비하는 것을 특징으로 한다. 제어부는 풀 업(pull up) 동작의 경우, 입력 데이터 및 제 1 제어 신호에 응답하여 출력 노드의 전압 레벨을 미리 소정의 레벨만큼 상승시킨다. 검출부는 클럭 신호에 응답하여 상기 입력 데이터를 수신하고, 수신된 입력 데이터 이전의 입력 데이터의 논리값(logic value)이 연속적으로 제 1 레벨인 경우, 상기 제 1 제어 신호를 발생하여 상기 출력 노드의 전압 레벨을 제어한다. 상기 제어부는 제 1 드라이버 및 제 2 드라이버를 구비하는 것을 특징으로 한다. 상기 검출부는 래치부 및 제 1 비교부를 구비하는 것을 특징으로 한다. 상기 제어부는 풀 다운(pull down) 동작시, 제 2 제어 신호에 응답하여 상기 출력 노드의 전압 레벨을 소정 레벨만큼 하강시키는 제 3 드라이버를 더 구비하는 것을 특징으로 한다. 본 발명에 따른 출력 버퍼는 풀 업(pull up) 동작이나 풀 다운(pull down) 동작의 경우에 출력 버퍼에서 출력되는 출력 데이터의 스윙 폭을 증가시키면서 동시에 출력 데이터 스큐를 감소시키는 장점이 있으며, 또한 오픈 드레인 방식의 출력 버퍼에서도 출력 버퍼의 스트렝스(strength)를 증가시킬 수 있는 장점이 있다.

Description

오픈 드레인 출력 버퍼{Open drain output buffer}
본 발명은 출력 버퍼에 관한 것으로서 특히 오픈 드레인(open drain) 방식의 출력 버퍼에 관한 것이다.
도 1(a)는 일반적인 오픈 드레인 방식의 출력 버퍼를 나타내는 회로도이다. 오픈 드레인(open drain)방식의 출력 버퍼는 N형 모스 트랜지스터(MN)로 구성된다. N형 모스 트랜지스터(MN)의 드레인은 터미네이션 저항(Rterm)을 통하여 터미네이션 전원(Vterm)에 연결되며 소스는 접지전원(VSS)에 연결된다.
N형 모스 트랜지스터(MN)의 게이트는 입력 데이터(DIN)에 연결된다. 입력 데이터(DIN)의 논리 값이 “1” 이면 N 형 모스트랜지스터(MN)가 턴 온 되어 터미네이션 전원(Vterm)과 접지전원(VSS) 사이에 풀 다운(full down) 전류(I)가 흐르고 이에 의해서 출력노드(130)에 출력전압 VOL = Vterm - I*Rterm 이 형성된다.
출력노드(130)의 출력전압(VOL)이 채널에 전송되어 다른 반도체 장치에 전송된다. 입력 데이터(DIN)의 논리 값이 “0” 이면 N 형 모스트랜지스터(MN)가 턴 오프 되어 터미네이션 전원(Vterm)이 출력노드(130)에 인가되어 VOH = Vterm 이 형성된다. 출력노드의 출력전압(VOH)이 채널에 전송되어 다른 반도체 장치로 전송된다.
도 1(b)는 도 1의 칩 내부에서 발생되는 입력 데이터와 칩 외부로 출력되는데이터의 레벨을 도시한 파형도이다.
도 2와 도3은 ISI(Intersymbol Interference) 현상에 의한 출력 데이터 신호의 파형도이다. ISI(Intersymbol Interference) 현상은 출력 데이터의 상승시간(rising time) 및 하강시간(falling time) 이 클럭 신호의 주기보다 길 때, 채널에서 출력 데이터가 충분히 안정화되기 전에 다음 출력 데이터가 출력됨으로써 채널에서 출력 데이터의 파형이 왜곡되는 현상이다.
즉, 현재 출력 데이터의 파형이 이전에 출력된 신호 패턴에 따라서 변형되는 현상이다. 예를 들어 구체적으로 설명하면 다음과 같다. 도 2(a)는 입력 데이터(DIN)의 논리값이 연속적인 “1” 에서 “0” 으로 천이되는 경우 도 1(a)의 출력 버퍼(100)의 출력 데이터를 나타내는 파형도이다.
입력 데이터의 논리 값이 “0”과 “1” 로 반복(toggle)되는 경우에 출력 노드의 출력 데이터(DOUT)는 VOH = Vterm-A 로서 출력 장치의 구동능력인 Vterm 레벨에서 A 크기 만큼 감쇠되고 VOL = Vterm-I*Rterm + A 로서 A 만큼 감쇠된다. 즉 출력 데이터는 VOH와 VOL사이를 스윙(swing)한다.
반면에 입력 데이터(DIN)의 논리 값이 “1”인 입력 데이터(DIN)가 연속적으로 두개가 입력되는 경우 N 형 모스 트랜지스터의 턴-온 시간이 증가되고 채널에서 출력 데이터(DOUT)의 감쇠 크기가 (A-△1)로 감소된다.
도 2(b)는 논리 값이 “1”인 입력 데이터가 연속적으로 세 개가 입력되는 경우 채널에서 출력 데이터(DOUT)의 감쇠크기가 (A-△2)로서 더욱 감소되는 것을 나타낸다. 따라서 입력 데이터(DIN)의 논리 값이 “0”과 “1”사이를 반복하여 입력되는 경우와 논리 값이 “1”인 입력 데이터가 연속적으로 입력된 후 “0”으로 천이되는 경우 출력 데이터(DOUT)의 파형이 다르고 이에 의해서 데이터 패턴에 의존하는 스큐(pattern-dependent data skew)가 발생되는 문제가 있다.
도 3(a)는 입력 데이터(DIN)의 논리 값이 연속적인 “0” 에서 “1” 로 천이되는 경우 도 1(a)의 출력 버퍼의 출력 데이터를 나타내는 파형도이다. 입력 데이터의 논리 값이 “0”과 “1” 로 반복(toggle)되는 경우에 출력 노드의 출력 데이터의 VOH = Vterm-A 로서 출력 장치의 구동능력인 Vterm에서 A 크기 만큼 감쇠되고 VOL = Vterm-I*Rterm + A 로서 A 만큼 감쇠된다.
반면에 입력 데이터(DIN)의 논리값이 “0”인 입력 데이터(DIN)가 연속적으로 두 개가 입력되는 경우 출력 장치의 N 형 모스 트랜지스터의 턴-오프 시간이 증가하고 채널에서 출력 데이터(DOUT)의 감쇠 크기가 A에서 A-△1로 감소한다.
도 3(b)는 논리값이 “0”인 입력 데이터(DIN)가 연속적으로 세 개가 입력되는 경우 채널에서 출력 데이터(DOUT)의 감쇠크기가 A에서 A-△2로서 더욱 감소한다.
따라서 입력 데이터(DIN)의 논리 값이 “0”와 “1”사이를 반복하여 입력되는 경우와 논리 값이 “0”인 입력 데이터(DIN)가 연속적으로 입력된 후 “1”로 천이되는 경우 출력노드의 데이터 파형이 다르고 이에 의해서 데이터 패턴에 의존하는 스큐(pattern-dependent data skew)가 발생되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 출력 버퍼의 풀 업(pull up) 동작이나 풀 다운(pull down) 동작의 경우에 출력 버퍼에서 출력되는 출력 데이터의 스윙 폭을 증가시키면서 동시에 출력 데이터 스큐를 감소시키는 오픈 드레인 방식의 출력 버퍼를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a)는 일반적인 오픈 드레인 방식의 출력 버퍼를 나타내는 회로도이다.
도 1(b)는 도 1의 칩 내부에서 발생되는 입력 데이터와 칩 외부로 출력되는 데이터의 레벨을 도시한 파형도이다.
도 2(a)는 연속적으로 두 개의 입력 데이터가 “1”로 입력된 후 “0”으로 천이되는 경우 출력 데이터를 나타내는 파형도이다.
도 2(b)는 연속적으로 세 개의 입력 데이터가 “1”로 입력된 후 “0”으로 천이되는 경우 출력 데이터를 나타내는 파형도이다.
도 3(a)는 연속적으로 두 개의 입력 데이터가 “0”으로 입력된 후 “1”로 천이되는 경우 출력 데이터를 나타내는 파형도이다.
도 3(b)는 연속적으로 세 개의 입력 데이터가 “0”으로 입력된 후 “1”로 천이되는 경우 출력 데이터를 나타내는 파형도이다.
도 4는 본 발명의 실시예에 따른 오픈 드레인 방식의 출력 버퍼를 나타내는 회로도이다.
도 5는 도 4의 출력 버퍼의 동작을 설명하는 타이밍도이다.
도 6은 세 개의 연속적인 입력 데이터를 이용하는 오픈 드레인 방식의 출력 버퍼를 나타내는 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 오픈 드레인 방식의 출력 버퍼는 출력 노드, 제어부 및 검출부를 구비한다.
제어부는 입력 데이터의 논리값이 연속적으로 “1”로 입력된 후 “0”로 천이(transition)되는 풀 업(pull up) 동작의 경우, 입력 데이터 및 제 1 제어 신호에 응답하여 출력 노드의 전압 레벨을 입력 데이터의 천이 전에 미리 소정의 레벨만큼 상승시킨다.
검출부는 클럭 신호에 응답하여 상기 입력 데이터를 수신하고, 수신된 입력 데이터 이전의 입력 데이터의 논리값(logic value)이 연속적으로 “1”인 경우, 상기 제 1 제어 신호를 발생하여 상기 출력 노드의 전압 레벨을 제어한다.
상기 제어부는 제 1 드라이버 및 제 2 드라이버를 구비한다.
제 1 드라이버는 상기 입력 데이터의 논리값(logic value)에 응답하여 상기 출력 노드의 전압 레벨을 제어한다. 제 2 드라이버는 상기 제 1 제어 신호가 논리값 “ 0 “로 발생되면 턴 오프 되어 상기 출력 노드의 전압 레벨을 소정 레벨만큼 상승시킨다.
상기 제어부는 내부 전원 전압 상기 입력 데이터를 논리곱하여 상기 제 1 드라이버로 인가하는 논리곱 수단을 더 구비하고, 상기 논리곱 수단은 상기 검출부에서 발생되는 지연을 보상한다.
상기 제 1 드라이버가 구비하는 트랜지스터는 제 1 크기의 폭을 가지며, 상기 제 2 드라이버가 구비하는 트랜지스터는 제 2 크기의 폭을 구비하고, 상기 제 1 드라이버 및 상기 제 2 드라이버가 모두 턴 온 되는 경우 상기 출력 노드의 전압 레벨을 ISI(Intersymbol Interference)현상에 의한 전압 변동을 보상할 수 있도록 제 1 드라이버 및 제 2 드라이버의 트랜지스터의 제 1 및 2 크기를 갖도록 설계된다.
상기 검출부는 래치부 및 제 1 비교부를 구비하는 것을 특징으로 한다. 래치부는 상기 클럭 신호에 응답하여 입력 데이터를 수신하고, 수신된 입력 데이터가 검출되는 클럭 신호의 소정의 에지의 이전 에지에서 검출된 상기 입력 데이터를 제 1 입력 데이터로서 출력하고, 상기 제 1 입력 데이터가 발생되는 상기 클럭 신호의 에지의 이전 에지에서 검출된 상기 입력 데이터를 제 2 입력 데이터로서 출력한다.
제 1 비교부는 상기 수신된 입력 데이터, 상기 제 1 및 제 2 입력 데이터를 수신하고, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “ 1 “인 경우 상기 제 1 제어 신호를 논리값 “ 0 “로 발생하고, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “ 1 “이 아닌 경우에는 상기 입력 데이터의 레벨과 동일한 레벨을 가지는 상기 제 1 제어 신호를 발생한다.
상기 래치부는 제 1 플립 플롭 및 제 2 플립 플롭을 구비하는 것을 특징으로 한다. 제 1 플립 플롭은 상기 입력 데이터를 수신하고 상기 클럭 신호에 응답하여 상기 제 1 입력 데이터를 출력한다.
제 2 플립 플롭은 상기 제 1 플립 플롭에서 출력되는 상기 제 1 입력 데이터를 수신하고 상기 클럭 신호에 응답하여 상기 제 2 입력 데이터를 출력한다. 상기 제 1 비교부는 상기 제 1 및 제 2 입력 데이터를 반전 논리곱하는 반전 논리곱 수단 및 상기 반전 논리곱 수단의 출력과 상기 입력 데이터를 논리곱하여 상기 제 1 제어 신호를 발생하는 논리곱 수단을 구비한다.
상기 제어부는 입력 데이터가 연속적으로 논리값(logic value) “0”에서 논리값 “1”로 천이(transition)되는 풀 다운(pull down) 동작시, 제 2 제어 신호에 응답하여 상기 출력 노드의 전압 레벨을 소정 레벨만큼 하강시키는 제 3 드라이버를 더 구비하는 것을 특징으로 한다.
상기 제 2 제어 신호가 “ 1 “인 경우 턴 온 되어 상기 출력 노드의 전압 레벨을 트랜지스터의 폭(width)에 비례하는 전압 레벨만큼 하강시키는 것을 특징으로 한다.
상기 검출부는 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “0 “이고 상기 입력 데이터의 논리값(logic value)이 “ 1 “인 경우 상기 제 2 제어 신호를 논리값 “ 1 “로 발생하고, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “0 “이고 상기 입력 데이터의 논리값(logic value)이 “ 1 “인 경우 이외에는 상기 제 2 제어 신호를 논리값 “ 0 “로 발생하는 제 2 비교부를 더 구비하는 것을 특징으로 한다.
상기 제 2 비교부는 상기 제 1 및 제 2 입력 데이터를 반전 논리합하는 반전 논리합 수단 및 상기 반전 논리합 수단의 출력과 상기 입력 데이터를 논리곱하여상기 제 2 제어 신호를 발생하는 논리곱 수단을 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 오픈 드레인 방식의 출력 버퍼는 출력 노드, 제 1 드라이버 및 제 2 드라이버를 구비하는 것을 특징으로 한다.
제 1 드라이버는 입력 데이터의 논리값(logic value)에 응답하여 상기 출력 노드의 전압 레벨을 제어한다. 제 2 드라이버는 상기 입력 데이터의 논리값(logic value)이 연속적으로 “ 1 “인 경우 상기 출력 노드의 전압 레벨을 소정 레벨만큼 변화시킨다.
상기 제 2 드라이버는 상기 입력 데이터의 논리값(logic value)이 연속적으로 “ 1 “인 경우, 상기 출력 노드의 전압 레벨을 상기 제 2 드라이버가 구비하는 트랜지스터의 폭(width)에 비례하여 상승시키는 것을 특징으로 한다.
상기 제 1 및 제 2 드라이버는 오픈 드레인 방식의 트랜지스터이며, 상기 제 1 드라이버가 구비하는 트랜지스터는 제 1 크기의 폭을 가지며, 상기 제 2 드라이버가 구비하는 트랜지스터는 제 2 크기의 폭을 구비하고, 상기 제 1 드라이버 및 상기 제 2 드라이버가 모두 턴 온 되는 경우 상기 출력 노드의 전압 레벨을 상기 제 1 및 제 2 드라이버가 구비하는 트랜지스터의 폭에 비례하는 전압 레벨만큼 하강시키는 것을 특징으로 한다.
상기 제 2 드라이버가 구비하는 트랜지스터의 폭(width)은 상기 출력 노드가 연결되는 채널의 감쇠 율(attenuation ratio)에 의해서 손실되는 전압의 양보다 상기 제 2 드라이버가 구비하는 트랜지스터의 폭 에 의해서 변동되는 전압의 양이 적은 관계를 가지는 것을 특징으로 한다.
상기 입력 데이터의 논리값(logic value)이 연속적인 “ 0 “에서 “ 1 “로 천이되는 경우 상기 출력 패드의 전압 레벨을 소정 레벨만큼 변화시키는 제 3 드라이버를 더 구비하며, 상기 제 3 드라이버는 오픈 드레인 방식의 트랜지스터인 것을 특징으로 한다.
상기 제 3 드라이버는 상기 입력 데이터의 논리값(logic value)이 연속적인 “ 0 “에서 “ 1 “로 천이되는 경우, 상기 출력 패드의 전압 레벨을 상기 제 3 드라이버가 구비하는 트랜지스터의 폭(width)에 비례하는 전압 레벨만큼 하강시키는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 오픈 드레인 방식의 출력 버퍼는 출력 노드, 제 1 드라이버, 제 2 드라이버 및 래치부를 구비하는 것을 특징으로 한다.
제 1 드라이버는 입력 데이터의 논리값(logic value)에 응답하여 상기 출력 노드의 전압 레벨을 제어한다. 제 2 드라이버는 상기 입력 데이터의 논리값(logic value) 및 제 1 및 제 2 입력 데이터의 논리값(logic value)에 응답하여 상기 출력 노드의 전압 레벨을 제어한다.
래치부는 현재의 입력 데이터가 검출되는 클럭 신호의 소정의 에지의 이전 에지에서 검출된 상기 입력 데이터를 상기 제 1 입력 데이터로서 출력하고, 상기 제 1 입력 데이터가 발생되는 상기 클럭 신호의 에지의 이전 에지에서 검출된 상기 입력 데이터를 상기 제 2 입력 데이터로서 출력한다.
상기 제 2 드라이버는 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “ 1 “인 경우 턴 오프 되는 것을 특징으로 한다. 상기 제 1 드라이버는 상기 출력 패드와 접지 전압 사이에 연결되며, 게이트에 상기 입력 데이터가 인가되는 오픈 드레인 방식의 트랜지스터이고, 상기 제 2 드라이버는 상기 출력 패드와 접지 전압 사이에 연결되며, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “ 1 “인 경우에는 턴 오프 되고, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “ 1 “인 경우 이외에는 상기 입력 데이터의 논리값(logic value)에 따라서 턴 온 또는 턴 오프 되는 오픈 드레인 방식의 트랜지스터인 것을 특징으로 한다.
상기 제 1 드라이버가 구비하는 트랜지스터는 제 1 크기의 폭을 가지며, 상기 제 2 드라이버가 구비하는 트랜지스터는 제 2 크기의 폭을 구비하고, 상기 제 1 드라이버 및 상기 제 2 드라이버가 모두 턴 온 되는 경우 상기 출력 노드의 전압 레벨을 상기 제 1 및 제 2 드라이버가 구비하는 트랜지스터의 폭에 비례하는 전압 레벨만큼 하강시키는 것을 특징으로 한다.
상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “ 0 “이고 상기 입력 데이터의 논리값(logic value)이 “ 1 “인 경우, 턴 온 되어 상기 출력 패드의 전압 레벨을 제어하는 제 3 드라이버를 더 구비 한다.
상기 제 3 드라이버는 상기 출력 패드와 접지 전압 사이에 연결되며, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “ 0 “이고 상기 입력 데이터의 논리값(logic value)이 “ 1 “인 경우에만 턴 온 되어 상기 출력 패드의전압 레벨을 상기 제 3 드라이버가 구비하는 트랜지스터의 폭(width)에 비례하는 전압 레벨만큼 하강시키고, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 “ 0 “이고 상기 입력 데이터의 논리값(logic value)이 “ 1 “인 경우 이외에는 항 상 턴 오프 되는 오픈 드레인 방식의 트랜지스터이다.
상기 래치부는 상기 입력 데이터를 수신하고 상기 클럭 신호에 응답하여 상기 제 1 입력 데이터를 출력하는 제 1 플립 플롭 및 상기 제 1 플립 플롭에서 출력되는 상기 제 1 입력 데이터를 수신하고 상기 클럭 신호에 응답하여 상기 제 2 입력 데이터를 출력하는 제 2 플립 플롭을 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 오픈 드레인 방식의 출력 버퍼를 나타내는 회로도이다.
본 발명에 따른 오픈 드레인 방식의 출력 버퍼(400)는 출력 노드(NOUT), 제어부(410) 및 검출부(420)를 구비한다.
출력 노드(NOUT)는 출력 패드(POUT)를 통하여 출력 데이터(DOUT)가 출력되는 버스에 위치한다. 출력 노드(NOUT)의 전압 레벨과 출력 패드(POUT)의 전압 레벨은동일하다.
검출부(420)는 제 1 비교부(440), 제 2 비교부(450) 및 래치부(430)를 구비한다. 검출부(420)는 클럭 신호(CLK)에 응답하여 입력 데이터(DIN)를 수신하고, 현재 입력 데이터 이전의 입력 데이터의 논리값(logic value)이 연속적으로 “1”인 경우와 연속적으로 “0” 인 경우 제 1 제어 신호(CTRL1)와 제 2 제어신호(CTRL2)를 각각 발생하여 출력 노드(NOUT)의 전압 레벨을 제어한다.
본 명세서의 청구 범위에서는 제 1 레벨과 제 2 레벨이라는 용어를 사용했으나 이하에서는 설명의 편의를 위하여 제 1 레벨을 "1"로, 제 2 레벨을 "0"으로 설정하여 설명하기로 한다. 그러나 이러한 설정이 본 발명의 권리범위에 영향을 미치는 것이 아님은 자명하다.
래치부(430)는 제 1 래치(431) 와 제 2 래치(432)를 구비한다. 각각의 래치(431, 433)는 에지 동기형 D -type 래치 (D-type edge-triggered flip-flop)로서 클럭 신호(CLK)의 상승 에지와 하강 에지 에지에 동기되어 입력 데이터(DIN)를 저장한다.
제 1 래치(431)는 클럭신호(CLK)의 에지에 응답하여 입력 데이터(DIN)를 수신하고 래치된 입력 데이터(DIN)를 제 1 입력 신호(D1)로서 출력한다. 제 2 래치(433)는 클럭 신호(CLK)의 에지에 응답하여 제 1 입력 신호(D1)를 수신하고 제 2 입력 신호(D2)를 출력한다.
제 1 비교부(440)는 낸드 게이트(441)와 앤드 게이트(443)를 구비한다. 낸드 게이트(441)의 입력 신호는 래치부(430)의 제 1 입력 신호(D1)와 제 2 입력신호(D2)이다. 앤드 게이트(443)는 낸드 게이트(441)의 출력 신호와 입력 데이터(DIN)를 수신하여 제 1 제어신호(CTRL1)를 발생한다.
제 1 비교부(440)는 입력 데이터(DIN)가 연속으로 논리 값(logic value) “1”로 입력된 경우, 즉 D1=D2=”1” 인 경우를 검출하여 논리 값(logic value) “0”인 제 1 제어신호(CTRL1)를 발생하고 그 외의 경우에는 논리 값(logic value) “1”인 제 1 제어신호(CTRL1)를 발생한다.
제 2 비교부(450)는 노아 게이트(451)와 앤드 게이트(453)를 구비한다. 노아 게이트(451)의 입력 신호는 래치부(430)의 제 1 입력 신호(D1)와 제 2 입력 신호(D2)이다. 앤드 게이트(453)는 노아 게이트(451)의 출력 데신호와 입력 데이터(DIN)를 수신하여 출력 데이터인 제 2 제어신호(CTRL2)를 발생한다.
제 2 비교부(450)는 입력 데이터(DIN)의 논리 값이 연속으로 “0”로 입력된 경우, 즉 D1=D2=”0” 인 경우를 검출하여 논리 값 “1”인 제 2 제어신호(CTRL2)로 발생하고 그 외의 경우에는 논리 값 “0”을 발생한다.
제어부(410)는 제 1 드라이버(DRV1),제 2 드라이버(DRV2) 및 제 3 드라이버 (DRV3)를 구비한다. 상기 드라이버들은 병렬로 출력노드(NOUT)와 접지전원 사이에 연결되고, 검출부(420)의 제어신호(CTRL1, CTRL2)와 입력데이터(DIN)에 응답하여 출력노드(NOUT)의 전압을 제어한다.
제 1 드라이버(DRV1)는 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)로 구성되며 그 트랜지스터는 제 1 크기의 게이트 폭(gate width)을 갖는다. 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source), 드레인(drain) 및 게이트(gate)는 각각 접지전원(VSS), 출력 노드(NOUT) 및 입력 데이터(DIN)에 연결된다.
논리값 “1” 인 입력 데이터(DIN)가 인가될 때 제 1 드라이버(DRV1)는 출력노드(NOUT)로부터 접지전원(VSS)으로 전류경로를 형성하여 제 1 전류크기를 갖는 풀 다운 전류(I1)를 구동한다. 따라서 풀다운 전류(I1)에 의한 출력노드(NOUT)의 전압은 VOL = Vterm - I1*Rterm 이 된다.
제 2 드라이버(DRV2)는 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)로 구성되며 그 트랜지스터는 제 2 크기의 게이트 폭을 갖는다. 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source), 드레인(drain) 및 게이트(gate)는 각각 접지 전원(VSS), 출력노드(NOUT) 및 제 1 비교부(440)의 출력단에 연결된다.
제 2 드라이버는(DRV2)는 제 1 비교부(440)의 출력 신호인 제 1 제어신호(CTRL1)의 논리값이 “1”인 경우에 출력노드(NOUT)와 접지전원(VSS)간에 전류경로가 형성되어 제 2 전류크기를 갖는 풀 다운 전류(I2)를 구동한다. 따라서 풀 다운 전류(I2)에 의한 출력노드(NOUT)의 전압은 VOL=(Vterm -I2*Rterm)이 된다.
제 3 드라이버(DRV3)는 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)로 구성되며 그 트랜지스터는 제 3 크기의 게이트 폭을 갖는다. 상기 N형 모스 트랜지스터(N-TYPED MOS TRANSISTOR)의 소스(source), 드레인(drain) 및 게이트(gate)는 각각 접지전원(VSS), 출력노드(NOUT) 및 제 2 비교부(450)의 출력단에 연결된다.
제 3 드라이버(DRV2)는 제 2 비교부(450)의 출력 신호인 제 2 제어신호(CTRL2)의 논리값이 “1”인 경우에 상기 출력노드(NOUT)와 접지전원(VSS)간에 전류경로가 형성되어 제 3 크기의 풀 다운 전류(I3)를 구동한다. 따라서 풀 다운 전류(I3)에 의한 출력노드(NOUT)의 전압은 (Vterm - I3*Rterm)이 된다.
도 5는 입력 데이터의 패턴에 따라서 출력노드(NOUT)의 출력전압을 도시한 것이다.
출력노드(NOUT)의 전압은 입력 데이터(DIN)의 패턴에 따라서 상기 드라이버들(DRV1~DRV3)의 조합에 의한 풀다운 전류의 크기에 의해서 결정되는 데 이하 그 관계를 도4와 도5를 이용하여 구체적으로 설명한다.
[보기 1] 입력 데이터(DIN)가 논리값(logic value) “0”과 “1”이 반복해서 입력되는 경우
도 5의 유형 I과 같이 입력 데이터(DIN)의 논리값(logic value)이 “0”과 “1”이 반복되는 경우 래치부(430)의 출력 데이터(D1)와 출력 데이터(D2)는 서로 다른 논리 값(logic value)이다.
제 2 비교부(450)의 노아 게이트(451)의 출력의 논리값(logic value)은 “0”으로서, 입력 데이터(DIN)의 논리값에 관계없이 제 2 제어신호(CTRL2)의 논리 값은 “0”이다. 따라서 제 3 드라이버(DRV3)는 입력 데이터(DIN)에 관계없이 턴 오프 상태이다.
제 1 비교부(440)의 낸드 게이트(441)의 출력의 논리 값(logic value)은 “1” 이다. 제 1 비교부(440)의 출력인 제 1 제어신호(CTRL1)의 논리 값은 입력 데이터(DIN)에 의해서 결정된다. 즉, 입력 데이터(DIN)의 논리 값이 “1”일 때 제 1비교부(440)의 출력인 제 1 제어신호(CTRL1)의 논리 값(logic value)은 “1”이고, 입력 데이터(DIN)의 논리 값이 “0”일 때 제 1 비교부(440)의 출력인 제 1 제어신호(CTRL1)의 논리 값(logic value)은 “0”이다.
입력 데이터(DIN)와 검출부(420)의 출력인 제어신호(CTRL1, CTRL2)에 의해서 제어부(410)는 다음과 같이 제어된다.
현재 입력 데이터(DIN)의 논리 값이 “0”인 경우 DIN=”0”, CTRL1=”0”, CTRL2=”0”이므로 제어부(410)의 모든 드라이버가 턴-오프되어 출력 노드(NOUT)의 전압은 VOH=Vterm 전압레벨로 구동된다.
현재 입력 데이터(DIN)의 논리 값이 “1”인 경우에는 DIN=”1”, CTRL1=”1”, CTRL2=”0”이므로 제 3 드라이버(DRV3)만 턴-오프 되고 제 1 및 2 드라이버(DRV1, DRV2)는 풀-다운 전류경로를 형성한다. 제 1 및 제 2의 드라이버에 의한 풀-다운 전류의 크기는 (I1 + I2)로서, 이에 의한 출력 노드(NOUT)의 전압은 Vterm - (I1 + I2)*Rterm 전압레벨로 구동된다.
따라서 도 5와 같이 출력노드(NOUT)의 전압은 Vterm과 Vterm-(I1 + I2)*Rterm 사이를 천이한다. 이 경우 출력노드(NOUT)에 연결된 채널(channel)의 감쇄(attenuation) 현상으로 출력노드의 전압스윙(voltage swing)은 VOH = (Vterm - A) 와 VOL = (Vterm-(I1+I2) + A) 이다.
[보기 2] 입력 데이터(DIN)가 연속적으로 “0”로 입력된 후 “1”로 천이되는 경우
도 5의 유형 II와 같이 입력 데이터(DIN)의 논리 값이 연속적으로 “0”로입력되는 경우 래치부(430)의 출력 데이터(D1)와 출력 데이터(D2)는 모두 논리 값이 “0”이다. 논리 값이 “0”인 입력 데이터(DIN)가 연속적으로 들어올 경우 출력 노드의 전압레벨이 VOH=Vterm-A+△1로서 감쇄가 (A-△1)로 감소함을 도 5에서 알 수 있다.(510)
제 2 비교부(450)의 노아 게이트(451)의 입력 데이터가 D1=D2=”0”일 때, 제 2 비교부(450)는 입력 데이터(DIN)를 제 2 제어신호(CTRL2)로서 출력한다. 즉, 입력 데이터(DIN)의 논리값이 “1”일 때 제 2 비교부(450)의 출력인 제 2 제어신호(CTRL2)의 논리값은 “1”이고, 입력 데이터(DIN)이 논리값이 “0”일 때 제 2 비교부(450)의 출력인 제 2 제어신호(CTRL2)의 논리값은“0”이다.
제 1 비교부(440)의 낸드 게이트(441)의 입력 데이터가 D1=D2=”0” 일 때, 제 1 비교부(440)는 입력 데이터(DIN)를 제 1 제어신호(CTRL1)로서 출력한다. 즉, 입력 데이터(DIN)의 논리값이 “1”일 때 제 1 비교부(440)의 출력인 제 1 제어신호(CTRL1)의 논리 값은 “1”이고, 입력 데이터(DIN)의 논리 값이 “0”일 때 제 1 비교부(440)의 출력인 제 1 제어신호(CTRL1)의 논리값 “0”이다.
입력 데이터(DIN)와 검출부(420)의 출력인 제어신호(CTRL1, CTRL2)에 의해서 제어부(410)는 다음과 같이 제어된다.
입력 데이터(DIN)가 연속적으로 “0”로 입력 된 후 “1”로 천이 되어 입력 데이터(DIN)의 논리값(logic value)이 “1”일 때, DIN=”1”, CTRL1=”1”, CTRL2=”1”이므로 제 1,2 및 3 드라이버(DRV1, DRV2, DRV3)가 모두 풀다운 전류경로(pull-down current path)를 형성하여 (I1 + I2 + I3) 크기의 전류가 흐르고 이에 의해서 출력노드(NOUT)의 전압은 Vterm-(I1+I2+I3)*Rterm 이 된다.
즉, 채널의 출력 데이터의 천이 기울기(transition slope)는 520에서 530으로 증가한다. 천이 기울기 520은 풀 다운 전류의 크기가 (I1+I2)인 경우의 천이 기울기이다.
제 2 및 제 3 드라이버(DRV2, DRV3)의 턴-온 시점은 모두 입력 데이터(DIN)에 의해서 결정된다. 즉 래치부(430)에 저장된 입력 데이터(D1, D2)가 모두 논리값(logic value) “0”이고 현재 입력 데이터(DIN)가 논리값(logic value) “1”인 경우에 현재 입력 데이터(DIN)에 의해서 제 2 및 제 3 드라이버(DRV2, DRV3)의 N-형 모스 트랜지스터가 동시에 턴-온 되어 풀다운 전류경로(pull-down current path)를 형성한다.
제 3 드라이버(DRV3)의 추가적인 턴-온에 의해서 흐르는 제 3 크기의 전류(I3)는 ISI(Intersymbol Interference)현상에 의한 출력노드(NOUT)의 전압 변동크기인 △1(510)을 보상하여 출력 데이터가 VOH=Vterm-A+△1 에서 Type I의 VOL=Vterm-(I1+I2)*Rterm 사이를 스윙할 수 있는 구동능력을 갖도록 설계된다.
[보기 3] 두 개의 입력 데이터(DIN)가 연속적으로 “1”로 입력된 후 “0”로 천이되는 경우
도 5의 유형 III과 같이 입력 데이터(DIN)의 논리값이 연속적으로 “1”로 입력되는 경우 래치부(430)의 출력 데이터(D1)와 출력 데이터(D2)는 모두 논리값이 “1”이다. 논리 값이 “1”인 입력 데이터(DIN)가 연속적으로 들어올 경우 ISI(Intersymbol Interferece)현상에 의해서 VOL=Vterm-(I1+I2)*Rterm-△1(540)으로서 감쇄가 (A-△1)로 감소함을 도 5에서 알 수 있다.(550)
제 2 비교부(450)의 노아 게이트(451)의 입력 데이터가 D1=D2=”1”일 때, 제 2 비교부(450)는 입력 데이터(DIN)의 논리 값에 관계없이 제 2 비교부(450)의 출력인 제 2 제어신호(CTRL2)의 논리값은 “0”이다.
제 1 비교부(440)의 낸드 게이트(441)의 출력 데이터의 논리값은 “0”으로서 입력 데이터(DIN)의 논리값에 관계없이 제 1 비교부(440)의 출력인 제 1 제어신호(CTRL1)는 논리값은 “0”이다.
입력 데이터(DIN)와 검출부(420)의 출력 데이터인 제어신호(CTRL1, CTRL2)에 의해서 제어부(410)는 다음과 같이 제어된다.
입력 데이터가 연속적으로 “1”로 입력된 경우 “0”로 천이 되기 전에 연속적으로 입력된 논리 값 “1”에 의해서 제 1 비교부(440)의 출력인 제 1 제어신호(CTRL1)의 논리 값이 “0”이 되기 때문에 제 2 드라이버(DRV2)가 턴-오프 된다. 따라서 터미네이션 전원에서 접지전원으로 풀-다운 되는 전류 값이 (I1+I2)에서 I1로 감소된다.
출력노드(NOUT)의 출력전압은 Vterm-(I1+I2)*Rterm 에서 Vterm-I1*Rterm으로 증가된다. 이 상태에서 현재 입력 데이터가 논리값(logic value) “0”로 천이될 경우 제 1 드라이버(DRV1)도 턴 오프 된다. 출력노드(NOUT)의 전압은 Vterm-I1*Rterm 에서 Vterm으로 올라가게 된다.
종래 기술과 비교하여 설명하면 입력 데이터가 연속적으로 “1”로 입력된 후 “0”으로 천이 될 때 출력노드(NOUT)의 출력전압이 VOL -△1(540)에서 Vterm으로 천이 되어야 함에 비하여 본 발명에서는 현재 입력 데이터가 입력되기 전에 출력 노드(NOUT)의 전압 레벨을 VOL 레벨로 △1 만큼 미리 상승시켜서 ISI 현상에 의한 △1 전압변동을 보상 후에 이 보상된 전압으로부터 Vterm으로 구동된다.
제 2 드라이버(DRV2)의 턴 오프에 의해서 감소되는 제 2 크기의 전류(I2)는 ISI(Intersymbol Interference) 현상에 의한 출력노드(NOUT)의 전압변동 크기인 △2를 보상할 수 있는 구동능력을 갖도록 설계된다.
도 6은 세 개의 연속적인 입력 데이터를 이용하는 오픈 드레인 방식의 출력 버퍼를 나타내는 회로도이다.
도 6의 출력 버퍼(600)의 동작 원리는 도 4의 출력 버퍼(400)의 동작 원리와 동일하다. 입력 데이터(DIN)가 연속적으로 “0”또는 “1”로 입력되는 개수가 세 개인 경우에 채널에서 출력 데이터의 감쇄의 크기가 A-△2 이다. 연속적으로 입력되는 입력 데이터(DIN)의 개수가 2개인 경우에 비해서 크다.
도 4와 같은 원리로 ISI(Intersymbol Interference) 현상을 보상하기 위해서 제 4 및 제 5 드라이버가 추가된다. 추가된 제 4 및 제 5 드라이버의 제어를 위해서 검출부(620)에 제 3 래치(633), 제 3 비교기(660) 및 제 4 비교기(670)가 추가된다.
본 발명의 동작 원리를 이해한다면 세 개 이상의 연속적인 입력 데이터를 이용하는 출력 버퍼의 구성도 가능하다는 것은 당업자에게는 자명할 것이다. 또한 본 발명의 설명을 위해서 오픈 드레인 방식의 출력버퍼를 N 형 모스 트랜지스터로 구성된 경우를 설명하였으나 P 형 모스 트랜지스터로 구성할 수 있으며 이에 따른 버퍼구성의 변경은 당업자에게는 자명할 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 출력 버퍼는 풀 업(pull up) 동작이나 풀 다운(pull down) 동작의 경우에 출력 버퍼에서 출력되는 출력 데이터의 스윙 폭을 증가시키면서 동시에 출력 데이터 스큐를 감소시키는 장점이 있으며, 또한 오픈 드레인 방식의 출력 버퍼에서도 출력 버퍼의 스트렝스(strength)를 증가시킬 수 있는 장점이 있다.

Claims (26)

  1. 오픈 드레인 방식의 출력 버퍼에 있어서,
    출력 노드 ;
    풀 업(pull up) 동작의 경우, 입력 데이터 및 제 1 제어 신호에 응답하여 출력 노드의 전압 레벨을 미리 소정의 레벨만큼 상승시키는 제어부 ; 및
    클럭 신호에 응답하여 상기 입력 데이터를 수신하고, 수신된 입력 데이터 이전에 입력된 입력 데이터의 논리값(logic value)이 연속적으로 제 1 레벨인 경우, 상기 제 1 제어 신호를 발생하여 상기 출력 노드의 전압 레벨을 제어하는 검출부를 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  2. 제 1항에 있어서, 상기 제어부는,
    상기 입력 데이터의 논리값(logic value)에 응답하여 상기 출력 노드의 전압 레벨을 제어하는 제 1 드라이버 ; 및
    상기 제 1 제어 신호가 제 2 레벨로 발생되면 턴 오프 되어 상기 출력 노드의 전압 레벨을 소정 레벨만큼 상승시키는 제 2 드라이버를 구비하고,
    상기 제 1 및 제 2 드라이버는,
    오픈 드레인 방식의 트랜지스터인 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  3. 제 2항에 있어서, 상기 제어부는,
    내부 전원 전압 및 상기 입력 데이터를 논리곱하여 상기 제 1 드라이버로 인가하는 논리곱 수단을 더 구비하고,
    상기 논리곱 수단은 상기 검출부에서 발생되는 지연을 보상하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  4. 제 3항에 있어서, 상기 제 1 드라이버가 구비하는 트랜지스터는,
    제 1 크기의 폭을 가지며,
    상기 제 2 드라이버가 구비하는 트랜지스터는,
    제 2 크기의 폭을 구비하고,
    상기 제 1 드라이버 및 상기 제 2 드라이버가 모두 턴 온 되는 경우 상기 출력 노드의 전압 레벨을 상기 제 1 및 제 2 드라이버가 각각 구비하는 트랜지스터의 폭에 비례하는 전압 레벨만큼 하강시키는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  5. 제 4항에 있어서, 상기 제 2 드라이버가 구비하는 트랜지스터의 폭(width)은,
    상기 출력 노드가 연결되는 채널의 감쇠 율(attenuation ratio)에 의해서 손실되는 전압의 양보다 상기 제 2 드라이버가 구비하는 트랜지스터의 폭(width)에 의해서 변동되는 전압의 양이 적은 관계를 가지는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  6. 제 1항에 있어서, 상기 검출부는,
    상기 클럭 신호에 응답하여 입력 데이터를 수신하고, 수신된 입력 데이터가 발생된 클럭 신호의 소정의 에지의 이전 에지에서 발생된 상기 입력 데이터를 제 1 입력 데이터로서 출력하고, 상기 제 1 입력 데이터가 발생되는 상기 클럭 신호의에지의 이전 에지에서 발생된 상기 입력 데이터를 제 2 입력 데이터로서 출력하는 래치부 ; 및
    상기 수신된 입력 데이터, 상기 제 1 및 제 2 입력 데이터를 수신하고, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 1 레벨인 경우 상기 제 1 제어 신호를 제 2 레벨로 발생하고, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 1 레벨이 아닌 경우에는 상기 입력 데이터의 레벨과 동일한 레벨을 가지는 상기 제 1 제어 신호를 발생하는 제 1 비교부를 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  7. 제 6항에 있어서, 상기 래치부는,
    상기 입력 데이터를 수신하고 상기 클럭 신호에 응답하여 상기 제 1 입력 데이터를 출력하는 제 1 플립 플롭 ; 및
    상기 제 1 플립 플롭에서 출력되는 상기 제 1 입력 데이터를 수신하고 상기 클럭 신호에 응답하여 상기 제 2 입력 데이터를 출력하는 제 2 플립 플롭을 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  8. 제 6항에 있어서, 상기 제 1 비교부는,
    상기 제 1 및 제 2 입력 데이터를 반전 논리곱하는 반전 논리곱 수단 ; 및
    상기 반전 논리곱 수단의 출력과 상기 입력 데이터를 논리곱하여 상기 제 1 제어 신호를 발생하는 논리곱 수단을 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  9. 제 6항에 있어서, 상기 제어부는,
    풀 다운(pull down) 동작시, 제 2 제어 신호에 응답하여 상기 출력 노드의 전압 레벨을 소정 레벨만큼 하강시키는 제 3 드라이버를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  10. 제 9항에 있어서, 상기 제 3 드라이버는,
    오픈 드레인 방식의 트랜지스터이며,
    상기 제 2 제어 신호가 제 1 레벨인 경우 턴 온 되어 상기 출력 노드의 전압 레벨을 트랜지스터의 폭(width)에 비례하는 전압 레벨만큼 하강시키는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  11. 제 10항에 있어서, 상기 검출부는,
    상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 2 레벨이고 상기 입력 데이터의 논리값(logic value)이 제 1 레벨인 경우 상기 제 2 제어 신호를 제 1 레벨로 발생하고, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 2 레벨이고 상기 입력 데이터의 논리값(logic value)이 제 1 레벨인 경우 이외에는 상기 제 2 제어 신호를 제 2 레벨로 발생하는 제 2 비교부를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  12. 제 11항에 있어서, 상기 제 2 비교부는,
    상기 제 1 및 제 2 입력 데이터를 반전 논리합하는 반전 논리합 수단 ; 및
    상기 반전 논리합 수단의 출력과 상기 입력 데이터를 논리곱하여 상기 제 2 제어 신호를 발생하는 논리곱 수단을 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  13. 오픈 드레인 방식의 출력 버퍼에 있어서,
    출력 노드 ;
    입력 데이터의 논리값(logic value)에 응답하여 상기 출력 노드의 전압 레벨을 제어하는 제 1 드라이버 ; 및
    상기 입력 데이터의 논리값(logic value)이 연속적으로 제 1 레벨인 경우 상기 출력 노드의 전압 레벨을 소정 레벨만큼 변화시키는 제 2 드라이버를 구비하는 오픈 드레인 방식의 출력 버퍼.
  14. 제 13항에 있어서, 상기 제 2 드라이버는,
    상기 입력 데이터의 논리값(logic value)이 연속적으로 제 1 레벨인 경우, 상기 출력 노드의 전압 레벨을 상기 제 2 드라이버가 구비하는 트랜지스터의 폭(width)에 비례하여 상승시키는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  15. 제 13항에 있어서, 상기 제 1 및 제 2 드라이버는,
    오픈 드레인 방식의 트랜지스터인 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  16. 제 15항에 있어서, 상기 제 1 드라이버가 구비하는 트랜지스터는,
    제 1 크기의 폭을 가지며,
    상기 제 2 드라이버가 구비하는 트랜지스터는,
    제 2 크기의 폭을 구비하고,
    상기 제 1 드라이버 및 상기 제 2 드라이버가 모두 턴 온 되는 경우 상기 출력 노드의 전압 레벨을 상기 제 1 및 제 2 드라이버가 각각 구비하는 트랜지스터의 폭에 비례하는 전압 레벨만큼 하강시키는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  17. 제 16항에 있어서, 상기 제 2 드라이버가 구비하는 트랜지스터의 폭(width)은,
    상기 출력 노드가 연결되는 채널의 감쇠 율(attenuation ratio)에 의해서 손실되는 전압의 양보다 상기 제 2 드라이버가 구비하는 트랜지스터의 폭에 의해서 변동되는 전압의 양이 적은 관계를 가지는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  18. 제 13항에 있어서,
    상기 입력 데이터의 논리값(logic value)이 연속적인 제 2 레벨에서 제 1 레벨로 천이되는 경우 상기 출력 패드의 전압 레벨을 소정 레벨만큼 변화시키는 제 3 드라이버를 더 구비하며,
    상기 제 3 드라이버는,
    오픈 드레인 방식의 트랜지스터인 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  19. 제 18항에 있어서, 상기 제 3 드라이버는,
    상기 입력 데이터의 논리값(logic value)이 연속적인 제 2 레벨에서 제 1 레벨로 천이되는 경우, 상기 출력 패드의 전압 레벨을 상기 제 3 드라이버가 구비하는 트랜지스터의 폭(width)에 비례하는 전압 레벨만큼 하강시키는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  20. 오픈 드레인 방식의 출력 버퍼에 있어서,
    출력 노드 ;
    입력 데이터의 논리값(logic value)에 응답하여 상기 출력 노드의 전압 레벨을 제어하는 제 1 드라이버 ; 및
    상기 입력 데이터의 논리값(logic value) 및 제 1 및 제 2 입력 데이터의 논리값(logic value)에 응답하여 상기 출력 노드의 전압 레벨을 제어하는 제 2 드라이버 ; 및
    현재의 입력 데이터가 발생되는 클럭 신호의 소정의 에지의 이전 에지에서 발생된 상기 입력 데이터를 상기 제 1 입력 데이터로서 출력하고, 상기 제 1 입력 데이터가 발생되는 상기 클럭 신호의 에지의 이전 에지에서 발생된 상기 입력 데이터를 상기 제 2 입력 데이터로서 출력하는 래치부를 구비하고,
    상기 제 2 드라이버는,
    상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 1 레벨인 경우 턴 오프 되는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  21. 제 20항에 있어서, 상기 제 1 드라이버는,
    상기 출력 패드와 접지 전압 사이에 연결되며, 게이트에 상기 입력 데이터가 인가되는 오픈 드레인 방식의 트랜지스터이고,
    상기 제 2 드라이버는,
    상기 출력 패드와 접지 전압 사이에 연결되며, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 1 레벨인 경우에는 턴 오프 되고, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 1 레벨인 경우 이외에는 상기 입력 데이터의 논리값(logic value)에 따라서 턴 온 또는 턴 오프 되는 오픈 드레인 방식의 트랜지스터인 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  22. 제 21항에 있어서, 상기 제 1 드라이버가 구비하는 트랜지스터는,
    제 1 크기의 폭을 가지며,
    상기 제 2 드라이버가 구비하는 트랜지스터는,
    제 2 크기의 폭을 구비하고,
    상기 제 1 드라이버 및 상기 제 2 드라이버가 모두 턴 온 되는 경우 상기 출력 노드의 전압 레벨을 상기 제 1 및 제 2 드라이버가 각각 구비하는 트랜지스터의 폭에 비례하는 전압 레벨만큼 하강시키는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  23. 제 22항에 있어서, 상기 제 2 드라이버가 구비하는 트랜지스터의 폭(width)은,
    상기 출력 노드가 연결되는 채널의 감쇠 율(attenuation ratio)에 의해서 손실되는 전압의 양보다 상기 제 2 드라이버가 구비하는 트랜지스터의 폭에 의해서 변동되는 전압의 양이 적은 관계를 가지는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  24. 제 21항에 있어서,
    상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 2 레벨이고 상기 입력 데이터의 논리값(logic value)이 제 1 레벨인 경우, 턴 온 되어 상기 출력 패드의 전압 레벨을 제어하는 제 3 드라이버를 더 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  25. 제 24항에 있어서, 상기 제 3 드라이버는,
    상기 출력 패드와 접지 전압 사이에 연결되며, 상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 2 레벨이고 상기 입력 데이터의 논리값(logic value)이 제 1 레벨인 경우에만 턴 온 되어 상기 출력 패드의 전압 레벨을 상기 제 3 드라이버가 구비하는 트랜지스터의 폭(width)L에 비례하는 전압 레벨만큼 하강시키고,
    상기 제 1 및 제 2 입력 데이터의 논리값(logic value)이 모두 제 2 레벨이고 상기 입력 데이터의 논리값(logic value)이 제 1 레벨인 경우 이외에는 항 상 턴 오프 되는 오픈 드레인 방식의 트랜지스터인 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
  26. 제 20항에 있어서, 상기 래치부는,
    상기 입력 데이터를 수신하고 상기 클럭 신호에 응답하여 상기 제 1 입력 데이터를 출력하는 제 1 플립 플롭 ; 및
    상기 제 1 플립 플롭에서 출력되는 상기 제 1 입력 데이터를 수신하고 상기 클럭 신호에 응답하여 상기 제 2 입력 데이터를 출력하는 제 2 플립 플롭을 구비하는 것을 특징으로 하는 오픈 드레인 방식의 출력 버퍼.
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