CN110400590A - 编程的方法及存储器系统 - Google Patents

Abstract

本发明揭露禁止对存储器阵列中未选定串的存储单元中的单元进行编程的同时对所述存储器阵列中的选定存储单元进行编程的方法及存储器系统。粗略来说，在预充电阶段中，在连接至被选定进行编程的字线但位于未选定串中的存储单元的通道中建立禁止电压。在后续的编程阶段中，选定串中的单元的通道被保持处于低电压，而未选定串中的单元的通道被容许浮置。对选定字线导体施加编程电压Vpgm，对不同于选定字线导体的第一字线导体施加第一通过电压VpassP1，且对第二字线导体施加第二通过电压VpassP。第一字线导体位于选定字线导体与第二字线导体之间，且Vpgm＞VpassP1＞VpassP。

Description

编程的方法及存储器系统

技术领域

本发明是有关于一种用于高密度存储器装置的编程禁止方案。

背景技术

随着集成电路中的装置的临界尺寸缩小至一般存储单元技术的极限，设计者一直寻求用于叠层多个平面的存储单元以达成更大的存储容量且达成较低的每位成本(costper bit)的技术。举例而言，在莱(Lai)等人在于2006年12月11日至13日召开的IEEE国际电子装置会议(IEEE Int′l Electron Devices Meeting)中所作的「多层可叠层薄膜晶体管(TFT)反及型闪存(A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-TypeFlash Memory)」、以及在荣(Jung)等人在于2006年12月11日至13日召开的IEEE国际电子装置会议中所作的「在用于超过30奈米节点的ILD及TANOS结构上利用叠层单晶硅层的三维式叠层反及闪存技术(Three Dimensionally Stacked NAND Flash Memory TechnologyUsing Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond30nm Node)」中将薄膜晶体管技术应用至电荷捕获存储器技术，上述期刊内容并入本文供参考。

在胜亦(Katsumate)等人在于2009年召开的2009技术论文VLSI技术摘要座谈会(2009 Symposium on VLSI Technology Digest of Technical Papers)上所作的「具有16个叠层层的管状BiCS闪存以及用于超高密度存储装置的多层式单元操作(Pipe-shapedBiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation forUltra High Density Storage Devices)」中阐述了另一种结构，所述结构在电荷捕获存储器技术中提供垂直反及单元，上述期刊内容并入本文供参考。在胜亦等人所作期刊中所述的结构包括垂直与非门，利用硅-氧化物-氮化物-氧化物-硅SONOS电荷捕获技术而在每一栅极/垂直通道接口处生成存储位点(storage site)。所述存储器结构是基于被排列作为用于与非门的垂直通道的半导体材料柱体，具有相邻于基底的下部选择栅极以及位于顶部的上部选择栅极。利用与所述柱体交叉的平面字线层形成多条水平字线，藉此在每一层处形成所谓的栅极全环单元(gate all around cell)。

图1是一行管状BiCS快闪单元(例如，在胜亦等人的发表物中所述)在字线层面的水平剖视图。所述结构包括具有中心核心110的柱15，中心核心110由半导体材料制成且贯穿字线层的叠层垂直延伸。核心110可具有由沉积技术产生的贯穿中间的接缝111。包括例如由氧化硅制成的第一层112、由氮化硅制成的层113、以及由氧化硅制成的第二层114的介电电荷捕获结构(被称为ONO)或另一多层介电电荷捕获结构环绕核心110。栅极全环字线被所述柱交叉。每一层处的柱的截头锥体与所述层处的栅极全环字线结构结合以形成存储单元。

图2是在示例性3D半导体存储器装置中的存储器阵列700的立体图。其包括以下各者的多层式叠层：字线导电层11，各自平行于基底(图中未示出)；多个柱15，垂直于基底进行定向，各所述柱包括位于所述柱与所述导电层之间的交叉点处的多个串联连接的存储单元；以及多个串选择线(string select line，SSL)12，平行于基底进行定向且位于导电层11上方，各所述串选择线与所述柱的相应的列交叉。柱与串选择线的每一交叉部位界定所述柱的串选择栅极(string select gate，SSG)。根据存储器页面及区块架构，可存在与柱交叉的多于一条串选择线、以及多于一个串选择栅极。所述结构亦包括接地选择线(groundselect line，GSL)13(有时亦被称为下部选择线(lower select line，LSL)，尤其是在如图2的一些实施例中，其位于柱的下端)，接地选择线13平行于基底进行定向且形成位于字线导电层11下方的层。柱与接地选择线13的每一交叉部位界定柱的接地选择栅极(groundselect gate，GSG)(有时亦被称为下部选择栅极(1ower select gate，LSG))。再次重申，一些存储器架构可每一柱包括多于一个接地选择线层以及多于一个接地选择栅极。在平行于基底且位于GSL下方的层中形成共享源极线(common source line，CSL)10。

所述结构亦在平行于基底且位于串选择线上方的层中包括多个平行位线导体20。各所述位线导体迭置在柱的相应行上，且各个柱位于各所述位线导体下方。在一些架构中，位线导体位于柱下方，且在另一些其他架构中，一些位线导体位于所述柱下方且一些位线导体位于所述柱上方。无论是以哪一种方式进行设置，每一柱皆在柱的一端或另一端处连接至位线。所述柱可如以上参照图1所述进行构造。

图3是示出图2所示存储器阵列的两个柱中的存储单元及存取晶体管的简化电路图。如图所示，每一柱支持「i」个串联连接的存储单元的相应的串310或311。串310中的存储单元被标注为318(0)...318(i-1)(代表性地标注为318)，而串311中的存储单元被标注为319(0)...319(i-1)(代表性地标注为319)。存储单元318及319中的每一个如图1所示进行构造，且电性包括源极、漏极及控制栅极。由于在许多晶体管中源极与漏极的电性可互换性，此两个端子有时在本文中被统称为「电流路径端子」。串中的晶体管的串联连接是所述串中的晶体管的电流路径端子的串联连接。

串310亦包括串联连接在所述串的存储单元318的相对侧上的串选择栅极及下部选择栅极。更具体而言，每一串选择栅极314及下部选择栅极320包括控制栅极电极及两个电流路径端子，且所述电流路径端子与所述串的存储单元318的电流路径端子串联连接。类似地，串311亦包括串联连接在所述串的存储单元319的相对侧上的串选择栅极315及下部选择栅极321。更具体而言，每一串选择栅极315及下部选择栅极321包括控制栅极电极及两个电流路径端子，且所述电流路径端子与所述串的存储单元319的电流路径端子串联连接。所述两个串共享连接至两个串选择栅极的漏极端子的单个位线导体322。所述两个串选择栅极的控制栅极连接至单独的串选择线(在串310中的314以及在串311中的315)，藉此容许在位线322与相应的存储单元串310及311之间进行可选择的通讯。所述两个串亦共享连接至两个下部选择栅极的源极端子的单个共享选择线328以及连接至两个下部选择栅极的控制栅极的共享下部选择线320。注意，在不同的实施例中，对于在实施例中的一些串而言，位线导体322可连接至串的下端，且共享源极线可连接至所述串的上端。

存储器亦包括i个单独的字线导体WL(0)…WL(i-1)(代表性地为WL)，各所述字线导体位于图2所示的存储器阵列的单独的平面中，且所述字线导体中的一个对应于串310中的存储单元318中的每一个。串311中的对应存储单元319位于与串310中的存储单元对应的平面中。字线导体WL中的每一者连接至串310中的对应存储单元318的控制栅极电极，且亦连接至串311中的对应存储单元319中的控制栅极电极。因此，可见每一串皆与字线导体交叉，且串的存储单元位于字线导体与所述串之间的交叉点处。

为对存储器中的单元进行编程，控制电路系统326首先对整个单元区块进行擦除，此消耗掉捕获层上的任意电荷。控制电路系统326然后通过对选定的及未选定的串选择线、位线及字线施加恰当的电压而一次对一个平面进行编程。当电压被配置成使得跨越介电电荷捕获结构中自控制栅极电极至通道的捕获层的电场足够高以达成电子自通道至捕获层上的Flowler Nordheim隧穿时，单元被编程。通过对电压进行配置使得电场太小而不足以导致此种隧穿而禁止编程。

在早期反及闪存装置中，为了对单元进行编程，将低电压(例如，0伏特)置于将要被编程的位线上，且将较高的「禁止」电压(例如，3伏特至5伏特)置于将保留在擦除状态中的位线上。将选定串310中的串选择线栅极启动，且将用于选定平面的单元的字线升高至可为18伏特至24伏特左右的高的编程电压Vpgm。将通过电压VpassP置于所有的未选定字线上。所述通过电压足够高以将低位线电压经由柱中的串联连接的通道而自位线322或322转移至选定平面的单元。在此种装置中，VpassP可例如为5伏特至10伏特。未选定串311中的串选择线栅极被禁用，藉此使得未选定串311中的晶体管319的通道浮置。该些通道因此被施加至对应字线的VpassP或Vpgm耦合为高。将要被编程的单元因此在其控制栅极上经历高编程电压，且在其通道中经历自选定位线322上的低电压传递的低电压。跨越选定串310中的捕获层的所得电场使得来自通道的电子隧穿至捕获层上，所述电子在所述捕获层上进行储存。在同一平面中但位于未选定串中的单元在其控制栅极上经历相同的高编程电压，但由于耦合至其位线322的较高的禁止电压而在其通道中亦经历略高的电压。电压被设计成使得跨越捕获层的所得电场不足以使电子进行隧穿，因此未选定串中的单元保留在其擦除状态中。与选定串310位于同一串中但位于结构的不同平面上的其他单元的编程被禁止，乃因施加至对应字线的电压VpassP足够低使得在自栅极电极至通道的捕获层两端的电压差值被充分减小以防止隧穿。

最近，开发出了预充电方案以在未选定串中的单元的通道中提供禁止电压。参照图3，在预充电方案中，编程循环包括预充电阶段及后续的编程阶段两者。在预充电阶段中，位线322被升高至可近似等于Vcc的高电压。未选定串的串选择线315亦被升高至可近似等于位线电压的高电压，藉此将未选定串311连接至位线322。选定串的串选择线314被保持在可为0伏特的低电压，藉此使选定串310自位线322隔离。未选定串中的存储单元的通道中的每一个因此被充电至相应的电平(其在本文中被称为「禁止电压」)以关断每一单元。所述禁止电压可例如近似为(-Vt)。

在编程阶段期间，位线电压被降低至可为0伏特的低电压，且未选定串311的串选择线315亦被降低至可与低位线电压相同的低电压，藉此使未选定串311自位线322断开连接。未选定串中的单元的通道因此相对于电源电压浮置，未选定串中的每一单元独立于所述未选定串中的邻近单元浮置。选定串的串选择线314被升高至较高的电压以便将选定串310连接至位线322的低电压，因此在选定串310中的单元的通道上建立低电压。将高Vpgm电压施加至选定的字线WL(n)，选定的字线WL(n)因此将Vpgm施加至连接至WL(n)的所有单元318(n)及319(n)的控制栅极。如在以上非预充电方案中，将通过电压VpassP置于所有的未选定字线上。因此，在选定串310中，将要被编程的单元318(n)在其控制栅极上经历高的编程电压并在其通道中经历低的电压，且跨越选定串310中的选定单元318(n)的捕获层的所得电场使得电子自通道隧穿至捕获层上，电子在所述捕获层上进行储存。如在以上非预充电方案中，所有未选定字线上的通过电压VpassP足够高以将低位线电压经由选定串310中的串联连接的通道自位线322转移至选定平面的单元，但所述通过电压VpassP并未高至足以使得位于选定串310中但处于未选定平面中的其他单元被编程。

在未选定串311中，由于未选定串311中的所有存储单元319的通道皆为独立的且浮置的，因此未选定单元319的通道上的电位亦因与升高的控制栅极电压的电容耦合而增大。通过未选定串311中的禁止电压的额外升高，被施加至未选定串311中的选定单元319(n)的控制栅极的编程电压将单元319(n)上的通道电压提升至接近Vpgm的电压。因此，未选定单元的控制栅极上的电压Vpgm与其通道的升高的电压之间的电位差值保持相对为小，藉此禁止编程。亦即，抑制未选定串311中的选定单元319(n)的编程干扰。

然而，已发现在利用上述预充电方案的存储器阵列中，在未选定串311中的选定字线WL(n)的目标单元上有时会发生非期望程度的编程干扰。期望减少或消除此种单元上的编程干扰。

发明内容

已确定因以下原因而会产生对未选定串311中的目标单元的编程干扰的风险：在编程阶段期间未选定串311中的选定单元319(n)的通道中的升高的电位接近Vpgm，而相邻单元319(n±1)上的电位低得多且更接近VpassP。因此，在所述两个电压之间存在大的电位差值，此可诱发带间泄漏(band to band leakage)以减小未选定串311中的目标单元319(n)的通道电位。

可认为可通过增大VpassP从而减小未选定串中邻近单元319(n±1)与单元319(n)的升高的通道电位之间的电位差值来减小此种编程干扰。然而，较高的VpassP会增大选定串310中的邻近单元318(n±1)的控制栅极至通道电位差值(control gate-to-channelpotential difference)，从而增大在选定串310中电荷自其自己的通道隧穿至单元318(n±1)的捕获层上的可能性。另一方面，可认为可通过相反的方针-亦即，减小VpassP-来减小选定串310中的未选定单元318(n±1)的编程干扰。但此再次增大未选定串311中邻近单元319(n±1)与单元319(n)的升高的通道电位之间的电位差值，此再次增大未选定串311中选定单元319(n)与邻近单元319(n±1)之间的电位差值。所述状况再次增大在未选定串311中电荷隧穿至目标单元319(n)的捕获层上的可能性。

根据本发明，粗略来说，使用两种电平的通过电压而非对包括与选定字线WL(n)紧邻的字线在内的所有字线施加较高的VpassP。传统通过电压VpassP可被施加至通过一或多个字线层自WL(n)隔开的字线，而低于Vpgm但高于传统通过电压VpassP的中间通过电压被施加至与WL(n)相邻的字线。

更具体而言，在预充电阶段之后，发生编程阶段，在所述编程阶段中，控制电路将编程电压Vpgm施加至选定的字线导体。控制电路亦将第一通过电压VpassP1施加至与选定字线导体相邻的字线导体中的第一字线导体，并将第二通过电压VpassP施加至所述字线导体中的第二字线导体，所述第一字线导体位于所述选定字线导体与所述第二字线导体之间，其中Vpgm＞VpassP1＞VpassP。

可存在对此理念的诸多变化，且通过查看以下附图、详细说明及权利要求，可看到本发明的其他形式及优点。

提供本发明的以上发明内容是为了提供对本发明的某些形式的基本理解。此发明内容不旨在辨识本发明的关键或必不可少的元件或描绘本发明的范围。所述发明内容仅用于以简化形式呈现本发明的一些概念作为稍后将呈现的更详细说明的序言。本发明的具体形式在权利要求书、说明书及附图中进行阐述。

附图说明

将关于本发明的具体实施例阐述本发明，且将参照附图，在附图中：

图1是一列管状BiCS快闪单元的水平剖视图。

图2是在示例性3D半导体存储器装置中的存储器阵列的立体图。

图3是示出图2所示存储器阵列的两个柱中的存储单元及存取晶体管的简化电路图。

图4及图6绘示了示出本发明的形式的图3的电路图的版本。

图5是示出由控制电路系统施加至图4所示的装置的示例性电压波形的简化时序图。

图7是包括图2所示存储器阵列以及图4及图6所示控制电路系统的集成电路存储器装置的方块图。

【符号说明】

10：共享源极线

11：字线导电层

12：串选择线

13：接地选择线

15：柱

20：位线导体

110：核心

111：接缝

112：第一层

113：层

114：第二层

310：选定串

311：未选定串

314、315：串选择栅极(串选择线)

318(0)、318(n-2)、318(n-1)、318(n)、318(n+1)、318(n+2)、318(i-2)、318(i-1)、319(0)、319(n-2)、319(n-1)、319(n)、319(n+1)、319(n+2)、319(i-2)、319(i-1)：存储单元

320：下部选择栅极(下部选择线)

322：位线导体(位线)

326：控制电路系统

328：共享选择线

700：存储器阵列

702：第二存取线译码器

703：第一存取线译码器

705：总线

706：方块

707：总线

708：偏置排列供应电路

709：控制器

712：第二存取线(字线)

713：第一存取线

721：数据输入线

722：数据输出线

723：输入(输出驱动器)

750：集成电路

761、762、765：焊垫

CSL：共享源极线

LSG：下部选择栅极

LSL：下部选择线

SSG：串选择栅极

SSL：串选择线

Vb1：位线电压

VpassP：通过电压(第二通过电压)

VpassP1：第一中间通过电压

VpassP2：第三通过电压

Vpgm：编程电压

WL(0)、WL(n-2)、WL(n-1)、WL(n)、WL(n+1)、WL(n+2)、WL(i-2)、WL(i-1)：字线导体(字线)

具体实施方式

呈现以下说明以使得任意本领域技术人员能够作出并使用本发明，且所述说明是在具体应用及其要求的上下文中提供。对所揭露实施例的各种润饰将对本领域技术人员而言轻易地显而易见，且在本文中界定的一般原理可在不背离本发明的精神及范围的条件下应用至其他实施例及应用。因此，本发明并非旨在限制于所示的实施例，而是旨在符合与本文中所揭露的原理及特征一致的最宽范围。

图4绘示图3的简化电路图的示出图2的存储器阵列的两个柱中的存储单元及存取晶体管的版本。然而，图4不同于图3，不同之处在于：在编程循环的编程阶段中，在将编程电压Vpgm施加至选定字线WL(n)时，施加至与所述选定字线紧邻的两个字线(WL(n-1)及WL(n+1))的电压是中间电压VpassP1。电压VpassP1小于Vpgm，但大于被施加至所有其他未选定字线的电压VpassP。亦即，Vpgm＞VpassP1＞VpassP。

更具体而言，如在预充电方案中，编程循环包括预充电阶段及后续的编程阶段两者。在预充电阶段中，位线322被升高至可近似等于Vcc的高电压。未选定串的串选择线315亦被升高至可近似等于位线电压的高电压，藉此将未选定串311连接至位线322。选定串的串选择线314被保持在可为0伏特的低电压，藉此使选定串310自位线322隔离。未选定串中的存储单元的通道中的每一个因此被充电至相应的禁止电压以关断每一单元。所述禁止电压可例如近似为(-Vt)。

然后在编程阶段期间，位线电压被降低至可为0伏特的低电压，且未选定串311的串选择线315亦被降低至可与低位线电压相同的低电压，藉此使未选定串311自位线322断开连接。未选定串中的单元的通道因此相对于电源电压浮置，未选定串中的每一单元独立于所述未选定串中的邻近单元浮置。选定串的串选择线314被升高至较高的电压以便将选定串310连接至位线322的低电压，因此在选定串310中的单元的通道上建立低电压。将高Vpgm电压施加至选定的字线WL(n)，选定的字线WL(n)因此将Vpgm施加至连接至WL(n)的所有单元318(n)及319(n)的控制栅极。然而，不同于图3所示的方案，未将通过电压VpassP置于所有的未选定字线上。相反，对与所述选定字线紧邻的两个字线(即，施加至WL(n-1)及WL(n+1))施加第一中间通过电压VpassP1。对所有其他未选定字线(即，WL(0)..WL(n-2)及WL(n+2)..WL(i-1))施加通过电压VpassP。电压VpassP1小于Vpgm，但大于电压VpassP。

因此，在选定串310中，将要被编程的单元318(n)在其控制栅极上经历高的编程电压并在其通道中经历低的电压，且跨越选定串310中的选定单元318(n)的捕获层的所得电场使得来自通道的电子隧穿至捕获层上，电子在所述捕获层上进行储存。除WL(n±1)以外的所有未选定字线上的通过电压VpassP足够高以经由选定串310中的串联连接的通道将低位线电压自位线322转移至选定平面的单元，但所述通过电压VpassP并未高至足以使得位于选定串310中但处于未选定平面中的其他单元被编程。第一中间通过电压VpassP1高于VpassP，因此其亦足够高以经由选定串310中的串联连接的通道将低位线电压自位线322转移至选定平面的单元。在一些实施例中，VpassP1可足够高而增大选定串310中的单元318(n±1)中发生编程干扰的可能性，但由于该些单元仅在邻近单元接收编程电压时才接收此较高的通过电压，因此累积的编程干扰可为可容忍的。

在未选定串311中，由于未选定串311中的所有存储单元319的通道皆为独立的且浮置的，因此未选定单元319的通道上的电位亦因与升高的控制栅极电压的电容耦合而增大。如在图3所示的方案中，此指在将编程电压Vpgm施加至未选定串311中的选定单元319(n)的控制栅极时，单元319(n)上的通道电压亦因电容耦合至接近Vpgm的电压而升高。因此，未选定单元的控制栅极上的电压Vpgm与其通道的升高的电压之间的电位差值保持相对为小，藉此禁止编程。类似的行为防止对未选定串311中接收通过电压VpassP的单元319的编程。在图4所示的方案中，VpassP1高于VpassP，但再次重申，类似的行为防止对未选定串311中接收第一中间通过电压VpassP1的单元319(n±1)的编程。亦即，当第一中间通过电压VpassP1被施加至未选定串311中邻近单元319(n±1)的控制栅极时，单元319(n±1)上的通道电压亦因电容耦合至接近VpassP1的电压而升高。因此，单元319(n±1)的控制栅极上的电压VpassP1与其通道的升高的电压之间的电位差值保持相对为小，藉此禁止编程。

图5是示出在编程循环的一部分期间，由控制电路系统326施加至图4所示的装置的示例性电压波形的简化时序图。编程循环在一个实施例中以预充电阶段开始，随后进行编程阶段。在一些实施例中，若例如实作增量阶跃脉冲编程(incremental step pulseprogramming，ISPP)，则编程循环然后继续一或多个额外的编程阶段；但附图中仅示出第一编程阶段。多种不同的策略均可用于预充电阶段，图5中仅示出所述多种不同策略中的一者作为实例。

在预充电阶段期间，位线电压Vb1 322自低电压(例如，0伏特)增大至可等于Vcc的高电压(例如，3伏特至5伏特)。位线电压Vb1然后返回至低电压(例如，0伏特)用于编程阶段。选定串310的串选择线314针对预充电阶段保持为低，藉此使选定串314自高位线电压隔离。串选择线314针对编程阶段被升高，藉此在编程阶段中将选定位线310连接至低位线电压。未选定串311的串选择线315经历与串选择线314相反的行为。串选择线315针对预充电阶段被升高(例如，至Vcc)以导通串选择栅极并将位线322上的高电压连接至未选定串311，藉此对未选定串中的通道进行预充电以关断所述通道。针对编程阶段，串选择线315被降低(例如，至0伏特)以将未选定串311自低位线电压隔离，藉此使得未选定串311中的单元319的通道能够浮置。在预充电阶段期间，字线电压皆保持为低。针对编程阶段，选定字线WL(n)被升高至编程电压Vpgm。邻近选定字线WL(n)的字线WL(n±1)被升高至第一中间通过电压VpassP1，且剩余的字线WL(0)..WL(n-2)及WL(n+2)..WL(i-1)被升高至通过电压VpassP。Vpgm高于VpassP1，VpassP1继而高于VpassP，VpassP继而高于零。

[一些变化]

将中间通过电压施加至较靠近选定字线的字线并将较低的通过电压施加至较远离选定字线的字线此种概念容许多种变化。

首先应理解，位于串的不同层处的单元将具有不同的特性，例如对电荷源极及漏极的寄生电容及电阻。此类不同可例如由单元在多层结构中的相对深度而产生，所述相对深度通常将导致单元具有不同的结构性尺寸。可根据单元与上覆导电结构及下伏导电结构的距离而产生不同电平的寄生电容。单元至位于其串的端部处的位线的距离的差异亦可导致在被位线上的电位驱动时到达其通道的电荷量的差异。此外，在存储器串的任一端处的虚设单元的存在对靠近串上的存储单元的特性的影响可大于其对较远离串上的虚设单元的存储单元的特性的影响。根据单元在字线层的三维叠层内的层阶，许多其他因素可影响单元特性。因此，在传统装置中，编程电压及通过电压VpassP常常针对其在叠层中的具体层阶被调整至最佳。

调整概念亦可被扩展至本发明的实施例。具体而言，不需要使无论指示符「VpassP」在图4中的何处出现时VpassP皆为完全相同的电压。根据具体的字线，具体的实施例可被设计成其中VpassP针对不同的字线略有变化。出于同样的原因，具体的实施例可被设计成其中施加至WL(n+1)的VpassP1与施加至WL(n-1)的VpassP1略有不同。在某些实施例中，以下设置仍为正确的：所有的VpassP1电压总是小于Vpgm，且所有的VpassP电压总是小于所有的VpassP1电压。在某些实施例中，最高的VpassP电压仍低于最低的VpassP1。由于变化小，因此若施加至字线中的两个不同字线的通过电压之间的差异仅是因对阵列中的不同字线进行调整或因制造容差而产生，则所述通过电压在本文中被视为「实质上」相同。

其次应理解，即使在选定字线的一侧上使用VpassP1而未在选定字线的另一侧上使用VpassP1，仍可获得所述概念的一些有利效果。举例而言，图4可被改变以使得施加至WL(n-1)的电压是VpassP1，但施加至WL(n+1)的电压仅为VpassP(或反之亦可)。通常此并非为较佳的设置，但其为仍将自本文中的概念获得一些有利效果的设置。

第三应理解，在图4所示的实施例中，随着与选定字线的距离增加，在编程阶段期间施加至各种字线的电压自施加至选定字线WL(n)的Vpgm至施加至较远离选定字线WL(n)的字线的VpassP分两步逐级降低。但所述概念可被扩展以并入多于两次逐级降低。此种实施例的实例示出于图6中。图6与图4所示的实施例相似，相似之处在于在编程阶段中，控制电路系统将电压VpassP1施加至每一WL(n±1)。但其亦将电压VpassP2施加至每一WL(n±2)。对所有WL(k)施加VpassP，其中k位于0与n-3之间包括0及n-3，或位于n+3与i-1之间包括n+3及i-1。在此种实施例中，Vpgm＞VpassP1＞VpassP2＞VpassP。另一实施例可实作多于三次通过电压逐级降低，等等。

另外，不要求在所有实施例中，通过电压的每一次逐级降低皆仅限于单个层。其实例可如下所述：

WL(n)：Vpgm

WL(n±1)：VpassP1

WL(n±2)：WL(n±3)：VpassP2

WL(n±4)及其以后：VpassP

一般而言，不同的通过电压可被施加至位于选定字线的一侧上的每一字线，只要VpassP被施加至最远离选定字线的字线且施加至位于中间的每一字线的通过电压小于Vpgm且大于或实质上等于VpassP即可。此同样可适用于选定字线的另一侧。较佳地但非必需的，在编程阶段期间施加至具体字线的通过电压随着所述具体字线与选定字线的距离增加而单调递减。亦即，施加至每一连续字线的通过电压与施加至较远离选定字线的下一字线的通过电压实质上相同、或高于施加至较远离选定字线的下一字线的通过电压。此外，可以讲施加至最远字线的通过电压(VpassP)小于施加至位于最远字线与选定字线之间的至少一个字线的通过电压(VpassPk)，所述通过电压(VpassPk)继而小于编程电压Vpgm。

另一种变化是由存储单元中的通道的相对于上面形成有存储器阵列的基底浮置此一本质而产生的。具体而言，尽管图2示出其中存储单元的串贯穿柱垂直延伸的「栅极全环」3D存储器阵列，但本发明的形式亦应用至其中存储单元的串在多个层上水平延伸的3D存储器阵列。本发明的形式亦应用至包含浮置体的二维存储器阵列。许多其他变化将为显而易见的。

图7示出包括存储器阵列700(例如，在图2中所示)的集成电路750。集成电路750在此图中包括一组焊垫761、762及765。所述焊垫为集成电路上被配置成用于连接至外部布线的结构，所述外部布线被配置成载送例如位址等信号、如芯片选择信号等控制信号、频率信号、数据信号等。

存储器阵列包括多条存取线712及713。在一些实施例中，存储器阵列包括第一存取线713(例如，位线)以及第二存取线712(例如，字线或源极线)。在其中第二存取线712为源极线的一些实施例中，额外提供图2所示的用于控制存储单元中的开关元件的字线。

第一存取线译码器703被耦合至所述多条第一存取线713并与所述多条第一存取线713电性沟通，所述多条第一存取线713在存储器阵列700的平面图中被排列成行，用于自存储器阵列700中的存储单元读取数据并将数据写入存储器阵列700中的存储单元。第一存取线译码器703可包括第一存取线驱动器。第二存取线译码器702被耦合至所述多条第二存取线712并与所述多条第二存取线712电性沟通，所述多条第二存取线712被排列为存储器阵列700中的导电层。第二存取线译码器702可包括第二存取线驱动器，所述第二存取线驱动器在控制器709及位址译码的控制下对字线712施加偏置电压。位址在总线705上被供应至第一存取线译码器703以及第二存取线译码器702。在此实施例中，感测放大器及其他支持电路系统(例如，预充电电路等)被经由总线707耦合至第一存取线译码器703。

数据经由数据输入线721自耦合至集成电路750上的垫(765)的输入/输出驱动器723或其他数据源被供应至方块706中的数据输入结构。数据经由数据输出线722自方块706中的感测放大器被供应至集成电路750上的输入/输出驱动器723，或供应至位于集成电路750内部或外部的其他数据目的地。

控制器709中的状态机器或其他逻辑控制偏置排列供应电路708以执行存储器操作，例如写入(设置及重置、或编程及擦除)及读取操作。偏置排列供应电路708可包括电压调节器、电平偏移器或电荷帮浦以提供具有不同电压电平的偏置排列，并针对编程操作及读取操作向第一存取线译码器703及第二存取线译码器702递送如本文中所述的所需偏置排列。此外，控制器709中的控制电路系统协调方块706中的感测电路系统的操作，用于读取操作及编程操作。所述电路系统可利用专用逻辑、通用逻辑或其组合进行实作。

控制器709被配置成因应于命令译码而执行编程循环。在如本文中所述的编程操作中，控制器709被配置成因应于读取操作的预充电阶段及编程阶段向阵列施加偏置电压，包括Vpgm、VpassP及所有的VpassPk(用于除WL(n)以外的所有字线k)。在一些实施例中，控制器709包括逻辑以使得执行参照图4至图6所述的功能。图4及图6中的控制电路系统326包括图7中所示的除存储器阵列700自身以外的所有组件。

[其他实作方式]

本文中所述的方法的其他实作方式可包括非暂时性计算机可读取存储媒体，所述非暂时性计算机可读取存储媒体存储有可由处理器执行以应用上述电压波形的指令。本文中所述的方法的另一实作方式可包括包含存储器及一或多个处理器的系统，所述处理器可被操作以执行存储在所述存储器中的指令从而应用上述电压波形。

以上阐述或参考的任意数据结构及码根据诸多实作方式存储在非暂时性计算机可读取媒体上，所述非暂时性计算机可读取媒体可为可存储供计算机系统使用的码及/或数据的任意装置或媒体。此包括但不限于易失性存储器、非易失性存储器、应用专用集成电路(application-specific integrated circuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)、磁性及光学存储装置(例如，磁盘驱动机、磁带、光盘(compact disc，CD)、数字多功能光盘或数字视频光盘(digital versatile disc ordigital video disc，DVD))、或能够存储现在已知或后期将研发的计算机可读取媒体的其他媒体。其亦可包括可一起使用作为非暂时性计算机可读取媒体的多于一个媒体。

本文中使用的给定信号、事件或值「响应于」前导(predecessor)信号、事件或值，若所述前导信号、事件或值影响所述给定信号、事件或值。若存在中间处理元件、步骤或时间周期，则所述给定信号、事件或值仍可「响应于」所述前导信号、事件或值。若中间处理元件或步骤组合多于一个信号、事件或值，则所述处理元件或步骤的信号输出被视为「响应于」信号、事件或值输入中的每一者。若给定信号、事件或值与前导信号、事件或值相同，则此仅为退化情形，其中所述给定信号、事件或值仍可被视为「响应于」前导信号、事件或值。给定信号、事件或值「依赖于」另一信号、事件或值以类似的方式进行定义。

本文中所使用的对信息的项目的「辨识」未必需要对信息的所述项目的直接指明。在一领域中信息可仅通过经由间接的一或多个层参考实际信息、或通过辨识足以一起确定信息的实际项目的不同信息的一或多个项目而被「辨识」。此外，用语「指示」在本文中用以指与「辨识」相同的含义。

申请者特此在以下程度上孤立地揭露本文中所述的每一个别特征及此类特征中的二或更多者的任意组合，使得此类特征或组合能够基于本说明书根据本领域技术人员的共同一般知识整体实行，而无论此类特征或特征的组合是否解决本文中所揭露的任何问题，且不限制申请权利要求保护范围。申请者指示出本发明的形式可由任意此种特征或特征的组合组成。根据上述说明，对本领域技术人员将显而易见的是可在本发明的范围内作出各种润饰。

已提供了对本发明的较佳实施例的上述说明，用于例示及说明目的。其并非旨在为排他性的或将本发明限制于本文中所揭露的准确形式。显然，诸多润饰及变化将对本领域技术人员显而易见。具体而言且对此并无限制，在本专利申请的背景技术部分中阐述、建议或以引用方式并入的任意及所有变化具体而言以引用方式并入本文中对本发明的实施例的说明。此外，相对于任一实施例在本文中阐述、建议或以引用方式并入的任意及所有变化亦将被视为相对于所有其他实施例进行教示。选择并阐述本文中所述的实施例是为了最佳地阐释本发明的原理及其实际应用，藉此使得本领域技术人员能够针对各种实施例且以适用于所设想的具体用途的各种润饰理解本发明。本发明的范围旨在由以下权利要求保护范围及其等效范围进行界定。

Claims (10)

1.一种在禁止对存储器阵列中未选定串的存储单元中的单元进行编程的同时对所述存储器阵列中的选定存储单元进行编程的方法，所述存储器阵列包括：

多个字线导体，

多串串联连接的存储单元，所述串与所述字线导体交叉，且所述存储单元位于所述字线导体与所述串之间的交叉点处，各所述串具有各自相对的第一端与第二端，以及

多个位线导体，分别连接至所述串的相应的不同子集的各自的第一端，

其中所述多串的存储单元中的一个串是选定串，且所述多串的存储单元中的另一串是所述未选定串，所述字线导体中选定的一个字线导体是在所述选定存储单元处与所述选定串交叉的所述字线导体，

所述方法包括：

在编程循环的预充电阶段期间，在与所述选定字线交叉的所述未选定串中的所述存储单元的通道中建立禁止电压；以及

在所述预充电阶段之后的所述编程循环的编程阶段期间，在与所述选定字线交叉的所述未选定串中的所述存储单元的所述通道浮置的同时：

在与所述选定字线交叉的所述选定串中的所述存储单元的通道中建立低通道电压，

对所述选定字线导体施加编程电压Vpgm，Vpgm与所述低通道电压之间的差值足以使能与所述选定字线交叉的所述选定串中的所述存储单元的编程，

对在第一存储单元处与所述选定串交叉的所述字线导体中的第一字线导体施加第一通过电压VpassP1，以及

对在第二存储单元处与所述选定串交叉的所述字线导体中的第二字线导体施加第二通过电压VpassP，所述第一字线导体位于所述选定字线导体与所述第二字线导体之间，

其中Vpgm＞VpassP1＞VpassP。

2.如权利要求1所述的方法，其中所述第一字线导体相邻于所述选定字线导体。

3.如权利要求2所述的方法，更包括：在所述编程阶段期间，对在第三存储单元处与所述选定串交叉的所述字线导体中的第三字线导体施加与VpassP1相等的第三通过电压，所述第三字线导体相邻于所述选定字线导体且所述选定字线导体位于所述第一字线导体与所述第三字线导体之间。

4.如权利要求3所述的方法，更包括：在所述编程阶段期间，对在第四存储单元处与所述选定串交叉的所述字线导体中的第四字线导体施加与VpassP相等的第四通过电压，所述第四字线导体相邻于所述第三字线导体且所述第三字线导体位于所述第四字线导体与所述选定字线导体之间。

5.如权利要求2所述的方法，更包括：在所述编程阶段期间，对在第三存储单元处与所述选定串交叉的所述字线导体中的第三字线导体施加第三通过电压VpassP2，所述第三字线导体位于所述第一字线导体与所述第二字线导体之间，其中Vpgm＞VpassP2＞VpassP。

6.如权利要求5所述的方法，其中Vpgm＞VpassP1＞VpassP2＞VpassP。

7.如权利要求1所述的方法，其中所述选定字线是编号为WL(0)...WL(i-1)的i条字线中的第n条字线，

其中对所述字线导体中的第二字线导体施加第二通过电压VpassP包括对WL(0)施加所述第二通过电压VpassP，

所述方法包括：在所述编程阶段期间，对包括所述第一字线导体的所述字线WL(1)...WL(n-1)中的每一个施加相应的中间通过电压，所述中间通过电压小于Vpgm且大于或等于VpassP。

8.如权利要求7所述的方法，更包括：在所述编程阶段期间，对字线WL(n+1)...WL(i-1)中的每一个施加相应的中间通过电压，所述中间通过电压小于Vpgm且大于或等于VpassP。

9.如权利要求7所述的方法，其中对于各第k条字线WL(k)，被施加至WL(k)的通过电压大于或等于被施加至WL(k-1)的通过电压，其中k＝1...(n-1)。

10.一种存储器系统，包括：

存储器阵列，具有：

多个字线导体，

多串串联连接的存储单元，所述串与所述字线导体交叉，且所述存储单元位于所述字线导体与所述串之间的交叉点处，各所述串具有各自相对的第一端与第二端，以及

多个位线导体，分别连接至所述串的相应的不同子集的各自的第一端，其中所述多串的存储单元中的一个串是选定串，且所述多串的存储单元中的另一串是未选定串，所述字线导体中选定的一个字线导体是在所述选定存储单元处与所述选定串交叉的所述字线导体；以及

控制电路系统，用于：

在编程循环的预充电阶段期间，在与所述选定字线交叉的所述未选定串中的所述存储单元的通道中建立禁止电压；以及

在所述预充电阶段之后的所述编程循环的编程阶段期间，在与所述选定字线交叉的所述未选定串中的所述存储单元的所述通道浮置的同时：

在与所述选定字线交叉的所述选定串中的所述存储单元的通道中建立低通道电压，

对所述选定字线导体施加编程电压Vpgm，Vpgm与所述低通道电压之间的差值足以使能与所述选定字线交叉的所述选定串中的所述存储单元的编程；

对在第一存储单元处与所述选定串交叉的所述字线导体中的第一字线导体施加第一通过电压VpassP1；以及

对在第二存储单元处与所述选定串交叉的所述字线导体中的第二字线导体施加第二通过电压VpassP，所述第一字线导体位于所述选定字线导体与所述第二字线导体之间，

其中Vpgm＞VpassP1＞VpassP。