KR20220002463A - 프로그래밍 동작을 수행하는 방법 및 관련 메모리 디바이스 - Google Patents

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KR20220002463A
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야리 쑹
웨이 허우
즈위 왕
훙타오 류
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3차원(3D) NAND 메모리 디바이스에 프로그래밍 동작을 수행하는 방법이 개시된다. 방법은 3D NAND 메모리 디바이스의 비선택된 스트링의 중간 더미 메모리 셀들의 저장 영역들에서 트래핑된 잔류 전자들이 사전 충전 단계 동안 제거되도록 하여, 비선택된 스트링에 이웃하는 선택된 스트링에 대한 프로그램 방해를 감소시킨다.

Description

프로그래밍 동작을 수행하는 방법 및 관련 메모리 디바이스
본 발명은 프로그래밍 동작을 수행하는 방법에 관한 것으로서, 특히, 3차원(3D) NAND 메모리 디바이스에 프로그래밍 동작을 수행하는 방법에 관한 것이다.
반도체 메모리들은 셀룰러 폰들, 디지털 카메라들, 개인 정보 단말기들(personal digital assistants), 의료 전자 디바이스들, 모바일 컴퓨팅 디바이스들 및 비모바일 컴퓨팅 디바이스들과 같은 다양한 전자 디바이스들에서 널리 이용된다. 비휘발성 메모리는 정보가 저장되고 유지되는 것을 허용한다. 비휘발성 메모리의 예들은 플래시 메모리(예를 들어, NAND 타입 및 NOR 타입 플래시 메모리) 및 전기적 소거가능 프로그래밍가능 판독 전용 메모리(Electrically Erasable Programmable Read-Only Memory, EEPROM)를 포함한다.
일부 NAND 아키텍처들에서의 메모리 셀들은 메모리 셀들을 프로그래밍하기 위해 충전을 유지하는 충전 저장 영역(charging storage region)을 갖는다. 충전 저장 영역의 일례는 부동 게이트(floating gate)이다. NAND 플래시 메모리 디바이스와 같은 EEPROM 또는 플래시 메모리 디바이스를 프로그래밍할 때, 전형적으로 프로그램 전압이 제어 게이트(또는 선택된 워드 라인)에 인가되고, 비트 라인이 접지된다. 채널로부터의 전자들은 충전 저장 영역에 주입된다. 전자들이 충전 저장 영역에 축적될 때, 충전 저장 영역은 음으로 충전되고, 메모리 셀의 임계 전압은 메모리 셀이 프로그래밍된 상태에 있도록 상승된다.
출원인은, 사전 충전 단계(pre-charging phase) 동안, 비선택된 스트링(unselected string)의 더미 셀들(dummy cells)의 저장 영역들에 잔류 전자들(residual electrons)이 트래핑(trapping)되어, 비선택된 스트링에 이웃하는 선택된 스트링의 선택된 메모리 셀에 프로그램 방해(program disturb)를 야기할 수 있다는 것을 주목한다. 예를 들어, 부스팅(boosting)/프로그래밍 단계 동안, 비선택된 스트링에서 트래핑된 잔류 전자들은 선택된 스트링의 선택된 메모리 셀에 대응하는 채널 전위를 감소시켜 프로그램 방해를 야기할 수 있다.
따라서, 프로그램 방해를 감소시키기 위한 방법 및 메모리 디바이스들을 제공할 필요가 있다.
따라서, 본 발명의 목적은 프로그램 방해를 감소시키기 위한 방법 및 관련 메모리 디바이스를 제공하는 것이다.
본 발명은 3차원(3D) NAND 메모리 디바이스에 프로그래밍 동작을 수행하는 방법을 개시한다. 방법은 프로그래밍 동작의 사전 충전 단계 동안, 3D NAND 메모리 디바이스의 비선택된 스트링의 채널의 제1 부분을 턴 온(turning on)하는 단계―제1 부분은 비선택된 스트링의 선택된 메모리 셀 아래에 그리고 비선택된 스트링의 복수의 더미 셀들 위에 수직으로 위치됨―; 사전 충전 단계 동안, 비선택된 스트링의 채널의 제1 부분이 턴 오프(turned off)된 후에 비선택된 스트링의 채널의 제2 부분을 턴 온하는 단계―제2 부분은 선택된 메모리 셀 및 제1 부분 위에 수직으로 위치됨―; 및 프로그래밍 동작의 부스팅 단계 동안, 제1 부분 및 제2 부분이 턴 온될 때 비선택된 스트링의 채널의 제3 부분을 턴 오프하는 단계―제3 부분은 제2 부분 아래에 그리고 제1 부분 및 선택된 메모리 셀 위에 수직으로 위치됨―를 포함한다.
본 발명은, 복수의 비트 라인들; 복수의 워드 라인들; 복수의 스트링들을 포함하는 메모리 어레이; 메모리 어레이에 결합되고, 복수의 제어 신호들에 따라 메모리 어레이의 복수의 워드 라인들에 인가된 복수의 전압들을 생성하도록 구성된 워드 라인 드라이버; 및 프로그래밍 동작을 수행하는 프로세스에 따라 복수의 제어 신호들을 생성하도록 구성된 제어 회로를 포함하는, 3차원(3D) NAND 메모리 디바이스를 더 개시한다. 프로세스는 3D NAND 메모리 디바이스에 프로그래밍 동작을 수행하는 방법의 단계들을 포함한다.
본 발명의 이들 및 다른 목적들은 다양한 도면들 및 그림들에 예시되어 있는 바람직한 실시예에 대한 이하의 상세한 설명을 읽은 후에 본 기술분야의 통상의 기술자에게 의심의 여지 없이 명백해질 것이다.
도 1은 선택된 스트링에 이웃하는 비선택된 스트링의 채널에 남아 있는 잔류 전자들을 도시한다.
도 2는 도 1에서의 스트링들에 대한 프로그래밍 동작의 신호도이다.
도 3은 본 발명의 실시예에 따른, 선택된 스트링에 이웃하는 비선택된 스트링의 채널에 남아 있는 잔류 전자들의 이동을 도시한다.
도 4는 도 3에서의 스트링들에 대한 프로그래밍 동작의 신호도이다.
도 5는 본 발명의 실시예에 따른 메모리 디바이스의 기능 블록도이다.
도 6은 본 발명의 실시예에 따른, 도 3에서의 스트링들에 대한 프로그래밍 동작의 프로세스의 흐름도이다.
도 1은 선택된 스트링(10)에 이웃하는 비선택된 스트링(12)의 채널에 남아 있는 잔류 전자들을 도시한다. 메모리 어레이는 선택된 스트링(10) 및 비선택된 스트링(12)을 포함할 수 있다. 메모리 어레이는 복수의 바이-라인들, 복수의 워드 라인들, 및 복수의 스트링들을 포함하는 3차원 NAND 플래시 메모리 어레이일 수 있고, 여기서 스트링들 각각은 수직으로 연장되고, 복수의 수평 층들에 형성된 복수의 메모리 셀들을 포함한다.
스트링들(10 및 12)은 구조적으로 동일하고; 예를 들어, 스트링들(10 및 12) 각각은 최상부 선택 셀(top select cell), 복수의 최상부 더미 셀들(top dummy cells), 복수의 최상부 메모리 셀들(top memory cells), 복수의 중간 더미 셀들, 복수의 최하부 메모리 셀들, 복수의 최하부 더미 셀들, 및 최하부 선택 셀(bottom select cell)을 포함할 수 있고, 스트링에 포함된 셀들은 직렬로 접속된다. 복수의 최상부 더미 셀들은 i개의 셀들을 포함하고, 복수의 최상부 메모리 셀들은 j개의 셀들을 포함하고, 복수의 중간 더미 셀들은 k개의 셀들을 포함하고, 복수의 최하부 메모리 셀들은 m개의 셀들을 포함하고, 복수의 최하부 더미 셀들은 n개의 셀들을 포함하며, 여기서 i, j, k, m 및 n은 1보다 큰 정수이다.
워드 라인 WL_TSG은 스트링들(10 및 12)의 최상부 선택 셀들의 게이트들에 접속된다. 복수의 워드 라인들 WL_TD_1 내지 WL_TD_i는 복수의 최상부 더미 셀들의 복수의 게이트들에 접속된다. 복수의 워드 라인들 WL_1 내지 WL_j는 스트링들(10 및 12)의 복수의 최상부 메모리 셀들의 복수의 게이트들에 접속된다. 복수의 워드 라인들 WL_1 내지 WL_j 중 하나는 선택된 스트링(10)의 선택된 메모리 셀 및 선택된 메모리 셀에 수평으로 이웃하는 메모리 셀에 접속된 선택된 워드 라인 WL_x이다. 복수의 워드 라인들 WL_1 내지 WL_j 중 하나는 선택된 스트링(10)의 선택된 메모리 셀에 수직으로 이웃하는 제1 이웃 메모리 셀에 접속된 제1 이웃 워드 라인 WL_x+1이다. 복수의 워드 라인들 WL_1 내지 WL_j 중 하나는 선택된 스트링(10)의 제1 이웃 메모리 셀에 수직으로 이웃하는 제2 이웃 메모리 셀에 접속된 제2 이웃 워드 라인 WL_x+2이다.
복수의 워드 라인들 WL_MD_1 내지 WL_MD_k는 스트링들(10 및 12)의 복수의 중간 더미 셀들의 복수의 게이트들에 접속된다. 복수의 워드 라인 WL_B_1 내지 WL_B_m은 스트링들(10 및 12)의 복수의 최하부 더미 셀들의 복수의 게이트들에 접속된다. 복수의 워드 라인들 WL_BD_1 내지 WL_BD_n은 스트링들(10 및 12)의 복수의 최하부 더미 셀들의 복수의 게이트들에 접속된다. 워드 라인 WL_BSG은 스트링들(10 및 12)의 최하부 선택 셀들의 게이트들에 접속된다.
최상부 선택 셀의 드레인은 비트 라인(BL)에 접속되고, 선택된 스트링(10)의 비트 라인에는 프로그래밍 동작 동안에 항상 0(zero)(접지) 전압이 인가되는 반면, 비선택된 스트링(12)의 비트 라인에는 프로그래밍 동작 동안에 시스템 전압 펄스 Vcc가 인가된다. 프로그래밍 동작의 사전 충전 단계 동안, 특정 양의 잔류 전자들이 비선택된 스트링(12)의 복수의 워드 라인들 WL_MD_1 내지 WL_MD_k에 대응하는 복수의 중간 더미 셀들의 저장 영역들에서 트래핑되어, 이웃하는 선택된 스트링(10)에 프로그램 방해를 야기할 수 있다.
도 2는 도 1에서의 스트링들(10 및 12)에 대한 프로그래밍 동작의 신호도이다. 사전 충전 단계 동안, 선택된 스트링(12)의 비트 라인의 전압은 시간 T0에서의 0 볼트로부터 시간 T4에서의 전압 Vcc로 증가한다. 워드 라인 WL_TSG의 전압은 시간 T0에서의 0 볼트로부터 시간 T1에서의 전압 Vtsg로 증가하고, 워드 라인 WL_TSG의 전압은 시간 T3으로부터 시간 T4에서의 0 볼트로 감소한다. 워드 라인들 WL_BSG, WL_BD_1 내지 WL_BD_n, WL_B_1 내지 WL_B_m, WL_MD_1 내지 WL_MD_k, WL_1 내지 WL_j, 및 WL_TD_1 내지 WL_TD_i는 사전 충전 단계 동안 0 볼트에 있다. 복수의 워드 라인들 WL_1 내지 WL_j 중 하나는 선택된 워드 라인 WL_x이다.
시간 T1 내지 시간 T2 동안, 특정 양의 잔류 전자들이 비선택된 스트링(12)의 복수의 워드 라인들 WL_MD_1 내지 WL_MD_k에 대응하는 복수의 중간 더미 셀들의 저장 영역들에서 트래핑되어, 이웃하는 선택된 스트링(10)에 프로그램 방해를 야기할 수 있다. 예를 들어, 비선택된 스트링(12)의 부스팅 단계 및 선택된 스트링(10)의 프로그래밍 단계 동안, 특히 시간 T9 내지 시간 T10 동안, 메모리 셀들의 채널 전위를 증가시키기 위해 메모리 셀들에 대응하는 워드 라인들 WL_B_1 내지 WL_B_m 및 WL_1 내지 WL_j에 전압 Vpass가 인가되고, 더미 셀들의 채널 전위를 증가시키기 위해 더미 셀들에 대응하는 워드 라인들 WL_BD_1 내지 WL_BD_n, WL_MD_1 내지 WL_MD_k 및 WL_TD_1 내지 WL_TD_i에 전압 Vbias가 인가된다. 시간 T10 내지 시간 T11 동안, 선택된 워드 라인 WL_x에 프로그래밍 전압 Vpgm이 인가된다. 그러나, 비선택된 스트링(12)의 중간 더미 셀들에서의 잔류 전자들은 이웃하는 선택된 스트링(10)에 측방향 필드(lateral field)를 유도하여 프로그램 방해를 야기할 수 있다. 예를 들어, 선택된 스트링(10)의 선택된 메모리 셀에 대응하는 채널 전위는 잔류 전자들에 의해 유도된 측방향 필드로 인해 감소된다.
프로그램 방해를 감소시키기 위해, 본 발명의 일 실시예에 따른, 선택된 스트링(10)에 이웃하는 비선택된 스트링(12)의 채널에 남아 있는 잔류 전자들의 이동을 도시하는 도 3을 참조한다. 잔류 전자들을 감소시켜 프로그램 방해를 피하기 위해, 사전 충전 단계 동안, 워드 라인들 WL_1 내지 WL_x-1에는 전압 Von이 인가되어 비선택된 스트링(12)의 채널을 부분적으로 턴 온함으로써, 잔류 전자들은 부분적으로 턴 온된 채널을 따라 중간 더미 셀들로부터 최상부 메모리 셀들로 이동할 수 있다. 또한, 워드 라인들 WL_1 내지 WL_x-1에 0 볼트가 인가되어 비선택된 스트링(12)의 채널을 부분적으로 턴 오프한 후의 사전 충전 단계 동안, 워드 라인 WL_x+2에는 전압 Vpass가 인가되어 비선택된 스트링(12)의 채널을 부분적으로 턴 온함으로써, 잔류 전자들이 부분적으로 턴 온된 채널을 따라 최상부 메모리 셀들로부터 최상부 더미 셀들로 이동할 수 있다. 마지막으로, 부스팅/프로그래밍 단계 동안, 워드 라인 WL_x+1에 전압 Vcut이 인가되어 워드 라인 WL_x+1에 대응하는 최상부 메모리 셀을 약하게 턴 오프함으로써, 비선택된 스트링(12)의 채널이 부분적으로 턴 오프되어 잔류 전자들이 워드 라인 WL_x+1에 대응하는 최상부 메모리 셀 아래에 있는 최상부 메모리 셀들로 다시 이동하는 것을 방지한다. 그 결과, 잔류 전자들이 복수의 중간 더미 셀들로부터 제거되어, 프로그램 방해를 피할 수 있다.
도 4는 도 3에서의 스트링들(10 및 12)에 대한 프로그래밍 동작의 신호도이다. 상세하게, 사전 충전 단계는 시간 T0에서 시작하고 시간 T7에서 종료한다. 비선택된 스트링(12)의 비트 라인의 전압은 시간 T0에서의 0 볼트로부터 시간 T1에서의 전압 Vcc로 증가하고, 전압 Vcc는 시간 T1로부터 시간 T6까지 비선택된 스트링(12)의 비트 라인에 인가되고, 비선택된 스트링(12)의 비트 라인의 전압은 시간 T6에서의 전압 Vcc로부터 시간 T7에서의 0 볼트로 감소한다. 선택된 스트링(10)의 비트 라인에는 프로그래밍 동작 동안 항상 0 볼트가 인가된다. 워드 라인 WL_TSG의 전압은 시간 T0에서의 0 볼트로부터 시간 T1에서의 전압 Vtsg로 증가하고, 전압 Vtsg는 시간 T1로부터 시간 T5까지 워드 라인 WL_TSG에 인가되고, 워드 라인 WL_TSG의 전압은 사전 충전 단계가 막 종료할 때 시간 T5에서의 전압 Vtsg로부터 시간 T6에서의 0 볼트로 감소한다. 워드 라인들 WL_x+2, WL_x+1, WL_x, WL_B_1 내지 WL_B_m, WL_TD_1 내지 WL_TD_i, WL_MD_1 내지 WL_MD_k 및 WL_BD_1 내지 WL_BD_n의 전압들에는 프로그래밍 동작 동안에 항상 0 볼트가 인가된다.
시간 T1로부터 시간 T2까지, 전압 Von이 워드 라인들 WL_1 내지 WL_x-1에 인가되어, 선택된 메모리 셀 아래에 위치되는 최상부 메모리 셀들에서의 채널을 부분적으로 턴 온한다. 따라서, 비선택된 스트링(12)의 복수의 중간 더미 셀들의 저장 영역들에서 트래핑된 잔류 전자들은, 그들이 전압 Von에 의해 제공된 전압 전위에 의해 끌어당겨질 때, 워드 라인들 WL_1 내지 WL_x-1에 대응하는 최상부 메모리 셀들을 향해 이동할 수 있다. 시간 T2로부터 시간 T3까지, 워드 라인들 WL_1 내지 WL_x-1의 전압은 사전 충전 단계가 종료할 때까지 전압 Von으로부터 0 볼트로 감소하여, 워드 라인들 WL_1 내지 WL_x-1에 대응하는 최상부 메모리 셀들에서 비선택된 스트링(12)의 채널을 턴 오프한다.
제2 이웃 메모리 셀에 대응하는 워드 라인 WL_x+2의 전압은 비선택된 스트링(12)의 제2 이웃 메모리 셀에서의 채널을 부분적으로 턴 온하기 위해 시간 T4에서의 0 볼트로부터 시간 T5에서의 전압 Vpass로 증가한다. 따라서, 워드 라인들 WL_1 내지 WL_x-1에 대응하는 최상부 메모리 셀들에서의 잔류 전자들은, 그들이 전압 Vpass에 의해 제공된 전압 전위에 의해 끌어당겨질 때, 워드 라인 WL_x+2에 대응하는 제2 이웃 메모리 셀로 이동할 수 있다. 전압 Vpass는 사전 충전 단계에서의 시간 T5로부터 부스팅 단계에서의 시간 T11까지 워드 라인 WL_x+2에 인가되고; 다른 관점에서, 워드 라인 WL_x+2에 대응하는 제2 이웃 메모리 셀은 부스팅/프로그래밍 단계에 진입하기 전에 워드 라인 WL_x+2에 대응하는 채널 전위를 부스팅하기 위해 복수의 워드 라인들 WL_1 내지 WL_x+1 및 WL_x+3 내지 WL_j의 나머지 전에 턴 온된다는 점에 유의한다.
도 2에서의 사전 충전 단계는 시간 T0에서 시작하여 시간 T4에서 종료하는 반면, 도 4에서의 사전 충전 단계는 시간 T0에서 시작하여 시간 T7에서 종료한다는 점에 유의한다. 본 발명의 사전 충전 단계는 사전 충전 단계 동안 잔류 전자들이 비트 라인으로부터 방전되게 하도록 확장된다.
사전 충전 단계는 시간 T7에서 종료하고, 비선택된 스트링(12)의 부스팅 단계 및 선택된 스트링(10)의 프로그래밍 단계는 시간 T7에서 시작하고 시간 T12에서 종료한다.
상세하게는, 제1 이웃 메모리 셀에 대응하는 워드 라인 WL_x+1의 전압은 시간 T7에서의 0 볼트로부터 시간 T8에서의 전압 Vcut으로 증가하고, 전압 Vcut은 시간 T8로부터 T11까지 워드 라인 WL_x+1에 인가되고, 워드 라인 WL_x+1의 전압은 시간 T11에서의 전압 Vcut으로부터 시간 T12에서의 0 볼트로 감소한다. 워드 라인들 WL_1 내지 WL_x-1, WL_x, WL_B_1 내지 WL_B_m의 전압들은 시간 T7에서의 0 볼트로부터 시간 T8에서의 전압 Vpass로 증가하고, 전압 Vpass는 시간 T8로부터 시간 T11까지 워드 라인들 WL_1 내지 WL_x-1, WL_x, WL_B_1 내지 WL_B_m에 인가되고, 워드 라인들 WL_1 내지 WL_x-1, WL_x, WL_B_1 내지 WL_B_m의 전압들은 시간 T11에서의 전압 Vcut으로부터 시간 T12에서의 0 볼트로 감소한다. 워드 라인들 WL_TD_1 내지 WL_TD_i, WL_MD_1 내지 WL_MD_k 및 WL_BD_1 내지 WL_BD_n의 전압들은 시간 T7의 0 볼트로부터 시간 T8에서의 전압 Vbias로 증가하고, 전압 Vbias가 시간 T8로부터 시간 T11까지 워드 라인들 WL_TD_1 내지 WL_TD_i, WL_MD_1 내지 WL_MD_k 및 WL_BD_1 내지 WL_BD_n에 인가되고, 워드 라인들 WL_TD_1 내지 WL_TD_i, WL_MD_1 내지 WL_MD_k 및 WL_BD_1 내지 WL_BD_n의 전압들은 시간 T11의 전압 Vcut으로부터 시간 T12에서의 0 볼트로 감소한다.
비선택된 스트링(12)의 부스팅 단계 동안, 제2 이웃 메모리 셀에 대응하는 워드 라인 WL_x+2에는 전압 Vpass가 인가되고(T8 내지 T11), 제1 이웃 메모리 셀에 대응하는 워드 라인 WL_x+1에는 전압 Vcut이 인가되고(T8 내지 T11), 선택된 메모리 셀에 대응하는 워드 라인 WL_x에는 전압 Vpass(T8 내지 T9) 및 전압 Vpgm(T10 내지 T11)이 인가되고, 전압 Vcut은 전압들 Vpass 및 Vpgm보다 작다. 따라서, 제1 이웃 메모리 셀은 전압 Vcut에 의해 약하게 턴 오프됨으로써, 비선택된 스트링(12)의 채널이 제1 이웃 메모리 셀에 의해 절단(cut)되고, 제1 이웃 메모리 셀 위에 위치된 메모리 셀들은 제1 이웃 메모리 셀 아래의 메모리 셀들로부터 격리된다. 그 결과, 잔류 전자들은 비선택된 스트링(12)의 비트 라인, 및 잔류 전자들이 전압 Vpass 또는 Vpgm에 의해 제공된 전압 전위에 의해 끌어당겨지는 것을 방지하기 위해 약하게 턴 오프되는 제1 이웃 메모리 셀을 통해 방전될 수 있다.
비선택된 스트링(12)의 부스팅 단계(T8 내지 T11) 동안, 비선택된 스트링(12)의 채널 전위는 메모리 셀들에 대응하는 워드 라인들에 전압 Vpass를 인가하고, 더미 셀들에 대응하는 워드 라인들에 전압 Vbias를 인가함으로써 부스팅되며, 이는 선택된 워드 라인 WL_x에 대응하는 비선택된 스트링(12)의 메모리 셀이 전압 Vpgm에 의해 의도하지 않게 프로그래밍되는 것을 방지한다.
선택된 스트링(10)의 프로그래밍 단계 동안, 선택된 메모리 셀에 대응하는 채널 전위는 시간 T8로부터 시간 T9까지 전압 Vpass를 인가함으로써 부스팅된다. 전압 Vpgm은 시간 T10으로부터 시간 T11까지 프로그래밍 동작을 수행하기 위하여 선택된 스트링(10)의 선택된 메모리 셀에 대응하는 선택된 워드 라인 WL_x에 인가된다.
마지막으로, 부스팅 단계 및 프로그래밍 단계는 시간 T11로부터 종료하려고 하고, 모든 비트 라인들 및 모든 워드 라인들은 부스팅 단계 및 프로그래밍 단계가 종료할 때 시간 T12에서 0 볼트로 감소한다.
그 결과, 사전 충전 단계 동안 비선택된 스트링(12)으로부터 잔류 전자들이 제거되어, 부스팅/프로그래밍 단계 동안 이웃하는 선택된 스트링(10)에 대한 프로그램 방해를 감소시킬 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 디바이스(5)의 기능 블록도이다. 메모리 디바이스(5)는 메모리 어레이(50), 워드 라인 드라이버(52) 및 제어 회로(54)를 포함한다. 메모리 디바이스(5)는 3차원 NAND 플래시 메모리 디바이스일 수 있다. 메모리 어레이(5)는 복수의 비트 라인들(BL), 복수의 워드 라인들 및 복수의 스트링들(예를 들어, 도 3에서의 스트링들(10 및 12))을 포함한다. 각각의 스트링은 복수의 메모리 셀들 및 복수의 더미 셀을 포함하고, 복수의 메모리 셀들 및 복수의 더미 셀은 직렬로 접속되고, 기판(도시되지 않음) 위에 수직으로 연장된다. 제어 회로(54)는 워드 라인 드라이버(52)에 복수의 제어 신호들을 생성하여 프로그래밍 동작을 수행하도록 구성된다. 워드 라인 드라이버(52)는 제어 회로(54) 및 메모리 어레이(50)에 결합되고, 제어 회로(54)에 의해 생성된 복수의 제어 신호들에 따라 메모리 어레이(50)의 복수의 워드 라인들에 인가된 복수의 전압들을 생성하도록 구성된다.
도 6은 본 발명의 실시예에 따른, 도 3에서의 스트링들에 대한 프로그래밍 동작의 프로세스(6)의 흐름도이다. 프로세스(6)는 제어 회로(54)에 의해 수행될 수 있고, 다음의 단계들을 포함한다.
단계 61: 프로그래밍 동작의 사전 충전 단계 동안, 복수의 제1 워드 라인들에 제1 전압을 인가―복수의 제1 워드 라인들은 선택된 워드 라인 아래에 그리고 복수의 더미 워드 라인들 위에 수직으로 위치됨―.
단계 62: 사전 충전 단계 동안, 제2 이웃 워드 라인에 제2 전압을 인가―제2 이웃 워드 라인은 복수의 제1 워드 라인들 및 선택된 워드 라인 위에 수직으로 위치됨―.
단계 63: 프로그래밍 동작의 부스팅 단계 동안, 제2 이웃 워드 라인 및 복수의 제1 워드 라인들에 제2 전압을 인가하고, 제1 이웃 워드 라인에 제3 전압을 인가―제1 이웃 워드 라인은 제2 이웃 워드 라인 아래에 그리고 선택된 워드 라인, 복수의 제1 워드 라인들 및 복수의 더미 워드 라인들 위에 수직으로 위치됨―.
단계 61에서, 프로그래밍 동작의 사전 충전 단계 동안, 제어 회로(54)는 복수의 제1 워드 라인들(예를 들어, WL_1 내지 WL_x-1)에 제1 전압(예를 들어, Von)을 인가하도록 구성되고, 여기서 복수의 제1 워드 라인들(예를 들어, WL_1 내지 WL_x-1)은 선택된 워드 라인(예를 들어, WL_x) 아래에 그리고 복수의 더미 워드 라인들(예를 들어, WL_MD_1 내지 WL_MD_k) 위에 수직으로 위치된다. 따라서, 복수의 중간 더미 셀들의 저장 영역에서 트래핑된 잔류 전자들은 워드 라인들 WL_1 내지 WL_x-1에 대응하는 최상부 메모리 셀로 상향 이동할 수 있다.
단계 62에서, 사전 충전 단계 동안, 제어 회로(54)는 제2 이웃 워드 라인(예를 들어, WL_x+2)에 제2 전압(예를 들어, Vpass)을 인가하도록 구성되고, 여기서 제2 이웃 워드 라인(예를 들어, WL_x+2)은 복수의 제1 워드 라인들(예를 들어, WL_1 내지 WL_x-1) 및 선택된 워드 라인(예를 들어, WL_x) 위에 수직으로 위치된다. 따라서, 워드 라인들 WL_1 내지 WL_x-1에 대응하는 최상부 메모리 셀들에서의 잔류 전자들은 제2 이웃 워드 라인 WL_x+2에 대응하는 제2 이웃 메모리 셀로 더 이동할 수 있다.
단계 63에서, 프로그래밍 동작의 부스팅 단계 동안, 제어 회로(54)는 제2 이웃 워드 라인(예를 들어, WL_x+2) 및 복수의 제1 워드 라인들에 제2 전압(예를 들어, Vpass)을 인가하고, 제1 이웃 워드 라인(예를 들어, WL_x+1)에 제3 전압(예를 들어, Vcut)을 인가하도록 구성되고, 여기서 제1 이웃 워드 라인(예를 들어, WL_x+1)은 제2 이웃 워드 라인(예를 들어, WL_x+2) 아래에 그리고 선택된 워드 라인(예를 들어, WL_x), 복수의 제1 워드 라인들(예를 들어, WL_1 내지 WL_x-1) 및 복수의 더미 워드 라인들(예를 들어, WL_MD_1 내지 WL_MD_k) 위에 수직으로 위치된다. 따라서, 제3 전압 Vcut이 제2 전압 Vpass보다 작기 때문에, 비선택된 스트링(12)의 채널은 부분적으로 턴 오프되어 잔류 전자들이 워드 라인 WL_x+1에 대응하는 최상부 메모리 셀 아래에 있는 최상부 메모리 셀들로 다시 이동하는 것을 방지한다. 그 결과, 잔류 전자들이 비선택된 스트링(12)으로부터 제거되어, 이웃하는 선택된 스트링(10)에 대한 프로그램 방해를 감소시킬 수 있다.
요약하면, 본 발명은, 사전 충전 단계 동안 비선택된 스트링의 중간 더미 메모리 셀들의 저장 영역들에서 트래핑된 잔류 전자들을 제거하여, 비선택된 스트링에 이웃하는 선택된 스트링에 대한 프로그램 방해를 감소시키기 위한 프로그래밍 동작의 방법을 제공한다.
본 기술분야의 통상의 기술자라면, 본 발명의 교시를 유지하면서 디바이스 및 방법의 많은 수정들 및 변경들이 이루어질 수 있다는 것을 쉽게 알 것이다. 따라서, 상기의 개시내용은 첨부된 청구항들의 경계 및 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 3차원(3D) NAND 메모리 디바이스에 프로그래밍 동작을 수행하는 방법으로서,
    상기 프로그래밍 동작의 사전 충전 단계 동안, 상기 3D NAND 메모리 디바이스의 복수의 제1 워드 라인들에 제1 전압을 인가하는 단계―상기 복수의 제1 워드 라인들은 선택된 워드 라인 아래에 그리고 복수의 더미 워드 라인들 위에 수직으로 위치됨―;
    상기 사전 충전 단계 동안, 상기 3D NAND 메모리 디바이스의 제2 이웃 워드 라인에 제2 전압을 인가하는 단계―상기 제2 이웃 워드 라인은 상기 복수의 제1 워드 라인들 및 상기 선택된 워드 라인 위에 수직으로 위치됨―; 및
    상기 프로그래밍 동작의 부스팅 단계 동안, 상기 제2 이웃 워드 라인 및 상기 복수의 제1 워드 라인들에 상기 제2 전압을 인가하고, 상기 3D NAND 메모리 디바이스의 제1 이웃 워드 라인에 제3 전압을 인가하는 단계―상기 제1 이웃 워드 라인은 상기 제2 이웃 워드 라인 아래 그리고 상기 선택된 워드 라인, 상기 복수의 제1 워드 라인들 및 상기 복수의 더미 워드 라인들 위에 수직으로 위치됨―
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 프로그래밍 동작의 상기 사전 충전 단계 동안, 상기 3D NAND 메모리 디바이스의 복수의 제1 워드 라인들에 제1 전압을 인가하는 단계는,
    상기 사전 충전 단계가 시작할 때 상기 복수의 제1 워드 라인들의 전압들을 0 볼트로부터 증가시키는 단계;
    제1 시간으로부터 제2 시간까지 상기 복수의 제1 워드 라인들에 상기 제1 전압을 인가하는 단계; 및
    상기 사전 충전 단계가 종료할 때까지 상기 복수의 제1 워드 라인들의 상기 전압들을 상기 제2 시간에서의 상기 제1 전압으로부터 제3 시간에서의 0 볼트로 감소시키는 단계를 포함하는, 방법.
  3. 제2항에 있어서,
    상기 사전 충전 단계가 종료할 때 상기 제3 시간으로부터 제7 시간까지 상기 복수의 워드 라인들에 0 볼트를 인가하는 단계;
    상기 복수의 워드 라인들의 상기 전압들을 상기 제7 시간에서의 0 볼트로부터 제8 시간에서의 상기 제2 전압으로 증가시키는 단계;
    상기 제8 시간으로부터 제11 시간까지 상기 복수의 제1 워드 라인들에 상기 제2 전압을 인가하는 단계; 및
    상기 복수의 워드 라인들의 상기 전압들을 상기 제11 시간에서의 상기 제2 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 더 포함하고,
    상기 부스팅 단계는 상기 제7 시간에서 시작하고 상기 제12 시간에서 종료하는, 방법.
  4. 제1항에 있어서,
    상기 사전 충전 단계 동안, 상기 3D NAND 메모리 디바이스의 상기 제2 이웃 워드 라인에 상기 제2 전압을 인가하는 단계는,
    상기 제2 이웃 워드 라인의 전압을 제4 시간에서의 0 볼트로부터 제5 시간에서의 상기 제2 전압으로 증가시키는 단계; 및
    상기 제5 시간으로부터 제7 시간까지 상기 제2 이웃 워드 라인에 상기 제2 전압을 인가하는 단계를 포함하고,
    상기 제7 시간에서 상기 사전 충전 단계는 종료하고 상기 부스팅 단계는 시작하는, 방법.
  5. 제4항에 있어서,
    상기 부스팅 단계 동안, 상기 방법은,
    상기 제7 시간으로부터 제11 시간까지 상기 제2 이웃 워드 라인에 상기 제2 전압을 인가하는 단계; 및
    상기 제2 이웃 워드 라인의 상기 전압을 상기 제11 시간에서의 상기 제2 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 더 포함하고,
    상기 부스팅 단계는 상기 제12 시간에서 종료하는, 방법.
  6. 제1항에 있어서,
    상기 3D NAND 메모리 디바이스의 상기 제1 이웃 워드 라인에 상기 제3 전압을 인가하는 단계는,
    상기 사전 충전 단계 동안 상기 제1 이웃 워드 라인에 0 볼트를 인가하는 단계;
    제1 이웃 워드 라인의 전압을 제7 시간에서의 0 볼트로부터 제8 시간에서의 제3 전압으로 증가시키는 단계;
    상기 제8 시간으로부터 제11 시간까지 상기 제1 이웃 워드 라인에 상기 제3 전압을 인가하는 단계; 및
    상기 제1 이웃 워드 라인의 상기 전압을 상기 제11 시간에서의 상기 제3 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 포함하고,
    상기 제1 이웃 메모리 셀은 상기 선택된 메모리 셀 위에 그리고 비선택된 스트링의 제2 이웃 메모리 셀 아래에 수직으로 위치되고;
    상기 제3 전압은 선택된 워드 라인, 제1 부분 및 제2 부분에 인가된 상기 제2 전압보다 작고, 상기 제3 전압은 상기 제1 이웃 메모리 셀을 약하게 턴 오프하여 상기 비선택된 스트링의 채널의 제3 부분을 턴 오프하는, 방법.
  7. 제1항에 있어서,
    상기 사전 충전 단계 동안, 제1 시간으로부터 제6 시간까지 상기 3D NAND 메모리 디바이스의 비선택된 스트링의 비트 라인에 제4 전압을 인가하는 단계;
    상기 사전 충전 단계 동안, 상기 비선택된 스트링의 상기 비트 라인의 전압을 상기 제6 시간에서의 상기 제4 전압으로부터 제7 시간에서의 0 볼트로 감소시키는 단계; 및
    상기 부스팅 단계 동안, 제7 시간으로부터 제12 시간까지 상기 비선택된 스트링의 상기 비트 라인에 0 볼트를 인가하는 단계를 더 포함하고,
    상기 제7 시간에서 상기 사전 충전 단계는 종료하고 상기 부스팅 단계는 시작하며, 상기 제12 시간에서 상기 부스팅 단계는 종료하는, 방법.
  8. 제1항에 있어서,
    상기 사전 충전 단계 동안, 제1 시간으로부터 제5 시간까지 상기 3D NAND 메모리 디바이스의 최상부 선택 워드 라인에 제5 전압을 인가하는 단계―상기 최상부 선택 워드 라인은 상기 제2 이웃 워드 라인, 상기 선택된 워드 라인, 상기 복수의 제1 워드 라인들 및 상기 복수의 더미 워드 라인들 위에 수직으로 위치됨―;
    상기 사전 충전 단계 동안, 상기 최상부 선택 워드 라인의 전압을 상기 제5 시간에서의 상기 제5 전압으로부터 제6 시간에서의 0 볼트로 감소시키는 단계; 및
    상기 제6 시간으로부터 제12 시간까지 상기 최상부 선택 워드 라인에 0 볼트를 인가하는 단계를 더 포함하고,
    상기 사전 충전 단계는 제7 시간에서 종료하고, 상기 부스팅 단계는 상기 제7 시간에서 시작하고 상기 제12 시간에서 종료하는, 방법.
  9. 제1항에 있어서,
    상기 사전 충전 단계 동안, 상기 복수의 더미 워드 라인들에 0 볼트를 인가하는 단계;
    상기 복수의 더미 워드 라인들의 전압들을 제7 시간에서의 0 볼트로부터 제8 시간까지 증가시키는 단계;
    상기 제8 시간으로부터 제11 시간까지 상기 복수의 더미 워드 라인들에 제6 전압을 인가하는 단계; 및
    상기 복수의 더미 워드 라인들의 상기 전압들을 상기 제11 시간에서의 상기 제6 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 더 포함하는, 방법.
  10. 제1항에 있어서,
    상기 부스팅 단계 동안, 선택된 워드 라인에 0 볼트를 인가하는 단계;
    상기 선택된 워드 라인의 전압을 제7 시간에서의 0 볼트로부터 제8 시간에서의 제2 전압으로 증가시키는 단계;
    상기 제8 시간으로부터 제9 시간까지 상기 선택된 워드 라인에 상기 제2 전압을 인가하는 단계;
    상기 선택된 워드 라인의 상기 전압을 상기 제9 시간에서의 상기 제2 전압으로부터 제10 시간에서의 제7 전압으로 증가시키는 단계;
    상기 제10 시간으로부터 제11 시간까지 상기 선택된 워드 라인에 상기 제7 전압을 인가하는 단계; 및
    상기 선택된 워드 라인의 상기 전압을 상기 제11 시간에서의 상기 제7 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 더 포함하는, 방법.
  11. 3차원(3D) NAND 메모리 디바이스로서,
    복수의 비트 라인들;
    복수의 워드 라인들;
    복수의 스트링들을 포함하는 메모리 어레이;
    상기 메모리 어레이에 결합되고, 복수의 제어 신호들에 따라 상기 메모리 어레이의 상기 복수의 워드 라인들에 인가된 복수의 전압들을 생성하도록 구성된 워드 라인 드라이버; 및
    프로그래밍 동작을 수행하는 프로세스에 따라 상기 복수의 제어 신호들을 생성하도록 구성된 제어 회로
    를 포함하고, 상기 프로세스는,
    상기 프로그래밍 동작의 사전 충전 단계 동안, 상기 3D NAND 메모리 디바이스의 복수의 제1 워드 라인들에 제1 전압을 인가하는 단계―상기 복수의 제1 워드 라인들은 선택된 워드 라인 아래에 그리고 복수의 더미 워드 라인들 위에 수직으로 위치됨―;
    상기 사전 충전 단계 동안, 상기 3D NAND 메모리 디바이스의 제2 이웃 워드 라인에 제2 전압을 인가하는 단계―상기 제2 이웃 워드 라인은 상기 복수의 제1 워드 라인들 및 상기 선택된 워드 라인 위에 수직으로 위치됨―; 및
    상기 프로그래밍 동작의 부스팅 단계 동안, 상기 제2 이웃 워드 라인 및 상기 복수의 제1 워드 라인들에 상기 제2 전압을 인가하고, 상기 3D NAND 메모리 디바이스의 제1 이웃 워드 라인에 제3 전압을 인가하는 단계―상기 제1 이웃 워드 라인은 상기 제2 이웃 워드 라인 아래 그리고 상기 선택된 워드 라인, 상기 복수의 제1 워드 라인들 및 상기 복수의 더미 워드 라인들 위에 수직으로 위치됨―를 포함하는,
    3D NAND 메모리 디바이스.
  12. 제11항에 있어서,
    상기 프로그래밍 동작의 상기 사전 충전 단계 동안, 상기 3D NAND 메모리 디바이스의 복수의 제1 워드 라인들에 제1 전압을 인가하는 단계는,
    상기 사전 충전 단계가 시작할 때 상기 복수의 제1 워드 라인들의 전압들을 0 볼트로부터 증가시키는 단계;
    제1 시간으로부터 제2 시간까지 상기 복수의 제1 워드 라인들에 상기 제1 전압을 인가하는 단계; 및
    상기 사전 충전 단계가 종료할 때까지 상기 복수의 제1 워드 라인들의 상기 전압들을 상기 제2 시간에서의 상기 제1 전압으로부터 제3 시간에서의 0 볼트로 감소시키는 단계를 포함하는, 3D NAND 메모리 디바이스.
  13. 제12항에 있어서,
    상기 프로세스는,
    상기 사전 충전 단계가 종료할 때 상기 제3 시간으로부터 제7 시간까지 상기 복수의 워드 라인들에 0 볼트를 인가하는 단계;
    상기 복수의 워드 라인들의 상기 전압들을 상기 제7 시간에서의 0 볼트로부터 제8 시간에서의 상기 제2 전압으로 증가시키는 단계;
    상기 제8 시간으로부터 제11 시간까지 상기 복수의 제1 워드 라인들에 상기 제2 전압을 인가하는 단계; 및
    상기 복수의 워드 라인들의 상기 전압들을 상기 제11 시간에서의 상기 제2 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 포함하고,
    상기 부스팅 단계는 상기 제7 시간에서 시작하고 상기 제12 시간에서 종료하는, 3D NAND 메모리 디바이스.
  14. 제11항에 있어서,
    상기 사전 충전 단계 동안, 상기 3D NAND 메모리 디바이스의 상기 제2 이웃 워드 라인에 상기 제2 전압을 인가하는 단계는,
    상기 제2 이웃 워드 라인의 전압을 제4 시간에서의 0 볼트로부터 제5 시간에서의 상기 제2 전압으로 증가시키는 단계; 및
    상기 제5 시간으로부터 제7 시간까지 상기 제2 이웃 워드 라인에 상기 제2 전압을 인가하는 단계를 포함하고,
    상기 제7 시간에서 상기 사전 충전 단계는 종료하고 상기 부스팅 단계는 시작하는, 3D NAND 메모리 디바이스.
  15. 제14항에 있어서,
    상기 부스팅 단계 동안, 상기 프로세스는,
    상기 제7 시간으로부터 제11 시간까지 상기 제2 이웃 워드 라인에 상기 제2 전압을 인가하는 단계; 및
    상기 제2 이웃 워드 라인의 상기 전압을 상기 제11 시간에서의 상기 제2 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 포함하고,
    상기 부스팅 단계는 상기 제12 시간에서 종료하는, 3D NAND 메모리 디바이스.
  16. 제11항에 있어서,
    상기 3D NAND 메모리 디바이스의 상기 제1 이웃 워드 라인에 상기 제3 전압을 인가하는 단계는,
    상기 사전 충전 단계 동안 상기 제1 이웃 워드 라인에 0 볼트를 인가하는 단계;
    제1 이웃 워드 라인의 전압을 제7 시간에서의 0 볼트로부터 제8 시간에서의 제3 전압으로 증가시키는 단계;
    상기 제8 시간으로부터 제11 시간까지 상기 제1 이웃 워드 라인에 상기 제3 전압을 인가하는 단계; 및
    상기 제1 이웃 워드 라인의 상기 전압을 상기 제11 시간에서의 상기 제3 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 포함하고,
    상기 제1 이웃 메모리 셀은 상기 선택된 메모리 셀 위에 그리고 비선택된 스트링의 제2 이웃 메모리 셀 아래에 수직으로 위치되고;
    상기 제3 전압은 선택된 워드 라인, 제1 부분 및 제2 부분에 인가된 상기 제2 전압보다 작고, 상기 제3 전압은 상기 제1 이웃 메모리 셀을 약하게 턴 오프하여 상기 비선택된 스트링의 채널의 제3 부분을 턴 오프하는, 3D NAND 메모리 디바이스.
  17. 제11항에 있어서,
    상기 프로세스는,
    상기 사전 충전 단계 동안, 제1 시간으로부터 제6 시간까지 상기 3D NAND 메모리 디바이스의 비선택된 스트링의 비트 라인에 제4 전압을 인가하는 단계;
    상기 사전 충전 단계 동안, 상기 비선택된 스트링의 상기 비트 라인의 전압을 상기 제6 시간에서의 상기 제4 전압으로부터 제7 시간에서의 0 볼트로 감소시키는 단계; 및
    상기 부스팅 단계 동안, 제7 시간으로부터 제12 시간까지 상기 비선택된 스트링의 상기 비트 라인에 0 볼트를 인가하는 단계를 포함하고,
    상기 제7 시간에서 상기 사전 충전 단계는 종료하고 상기 부스팅 단계는 시작하며, 상기 제12 시간에서 상기 부스팅 단계는 종료하는, 3D NAND 메모리 디바이스.
  18. 제11항에 있어서,
    상기 프로세스는,
    상기 사전 충전 단계 동안, 제1 시간으로부터 제5 시간까지 상기 3D NAND 메모리 디바이스의 최상부 선택 워드 라인에 제5 전압을 인가하는 단계―상기 최상부 선택 워드 라인은 상기 제2 이웃 워드 라인, 상기 선택된 워드 라인, 상기 복수의 제1 워드 라인들 및 상기 복수의 더미 워드 라인들 위에 수직으로 위치됨―;
    상기 사전 충전 단계 동안, 상기 최상부 선택 워드 라인의 전압을 상기 제5 시간에서의 상기 제5 전압으로부터 제6 시간에서의 0 볼트로 감소시키는 단계; 및
    상기 제6 시간으로부터 제12 시간까지 상기 최상부 선택 워드 라인에 0 볼트를 인가하는 단계를 포함하고,
    상기 사전 충전 단계는 제7 시간에서 종료하고, 상기 부스팅 단계는 상기 제7 시간에서 시작하고 상기 제12 시간에서 종료하는, 3D NAND 메모리 디바이스.
  19. 제11항에 있어서,
    상기 프로세스는,
    상기 사전 충전 단계 동안, 상기 복수의 더미 워드 라인들에 0 볼트를 인가하는 단계;
    상기 복수의 더미 워드 라인들의 전압들을 제7 시간에서의 0 볼트로부터 제8 시간까지 증가시키는 단계;
    상기 제8 시간으로부터 제11 시간까지 상기 복수의 더미 워드 라인들에 제6 전압을 인가하는 단계; 및
    상기 복수의 더미 워드 라인들의 상기 전압들을 상기 제11 시간에서의 상기 제6 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 포함하는, 3D NAND 메모리 디바이스.
  20. 제11항에 있어서,
    상기 프로세스는,
    상기 부스팅 단계 동안, 선택된 워드 라인에 0 볼트를 인가하는 단계;
    상기 선택된 워드 라인의 전압을 제7 시간에서의 0 볼트로부터 제8 시간에서의 제2 전압으로 증가시키는 단계;
    상기 제8 시간으로부터 제9 시간까지 상기 선택된 워드 라인에 상기 제2 전압을 인가하는 단계;
    상기 선택된 워드 라인의 상기 전압을 상기 제9 시간에서의 상기 제2 전압으로부터 제10 시간에서의 제7 전압으로 증가시키는 단계;
    상기 제10 시간으로부터 제11 시간까지 상기 선택된 워드 라인에 상기 제7 전압을 인가하는 단계; 및
    상기 선택된 워드 라인의 상기 전압을 상기 제11 시간에서의 상기 제7 전압으로부터 제12 시간에서의 0 볼트로 감소시키는 단계를 포함하는, 3D NAND 메모리 디바이스.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021232223A1 (en) * 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash and operation method thereof
CN112771616B (zh) * 2021-01-04 2023-12-26 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
WO2022141618A1 (en) 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
CN113889170A (zh) * 2021-01-06 2022-01-04 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件
CN117316220A (zh) * 2021-02-20 2023-12-29 长江存储科技有限责任公司 三维存储器及其控制方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632942B1 (ko) * 2004-05-17 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
US7440322B2 (en) * 2006-04-20 2008-10-21 Sandisk Corporation Method and system for flash memory devices
KR100876082B1 (ko) * 2006-12-07 2008-12-26 삼성전자주식회사 메모리 소자 및 그 형성 방법
KR100960466B1 (ko) * 2007-12-27 2010-05-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US7852683B2 (en) * 2008-07-02 2010-12-14 Sandisk Corporation Correcting for over programming non-volatile storage
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR20120134941A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
JP2013254537A (ja) * 2012-06-06 2013-12-19 Toshiba Corp 半導体記憶装置及びコントローラ
US8988937B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
KR102059196B1 (ko) * 2013-01-11 2019-12-24 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 3차원 반도체 장치 및 그 제조 방법
CN105321872B (zh) * 2014-07-30 2018-05-11 旺宏电子股份有限公司 尺寸减小的半导体装置及其制造方法与操作方法
KR20160107549A (ko) * 2015-03-04 2016-09-19 에스케이하이닉스 주식회사 반도체 장치
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
JP2017174482A (ja) * 2016-03-24 2017-09-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその消去方法
US9640273B1 (en) * 2016-08-25 2017-05-02 Sandisk Technologies Llc Mitigating hot electron program disturb
CN107507646A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US10297323B2 (en) * 2017-10-06 2019-05-21 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of dummy word line after pre-charge during programming
US10276250B1 (en) * 2017-11-20 2019-04-30 Macronix International Co., Ltd. Programming NAND flash with improved robustness against dummy WL disturbance
JP2019109952A (ja) * 2017-12-19 2019-07-04 東芝メモリ株式会社 半導体記憶装置
TWI663602B (zh) * 2018-04-25 2019-06-21 旺宏電子股份有限公司 記憶體系統及編程方法
CN109935597B (zh) * 2019-03-26 2021-06-04 长江存储科技有限责任公司 3d nand存储器抑制顶层存储层编程串扰的方法
CN110428859B (zh) * 2019-08-08 2020-09-04 长江存储科技有限责任公司 非易失性存储器及其制造方法

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