CN112863564A - 三维存储器及其控制方法 - Google Patents

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CN112863564A CN202110193612.7A CN202110193612A CN112863564A CN 112863564 A CN112863564 A CN 112863564A CN 202110193612 A CN202110193612 A CN 202110193612A CN 112863564 A CN112863564 A CN 112863564A
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Abstract

本发明涉及一种三维存储器的控制方法，三维存储器包括多个存储串和多条字线，每个存储串包括自上而下依次串联的多个存储单元，每条字线与每个存储串中相同位置的存储单元相连，控制方法包括：在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个存储串的至少一个底部选择管相连的底部选择栅以及与每个存储串的底部相连的阵列共源极进行预充电操作；其中，对至少一条虚设字线进行预充电操作的时间小于对底部选择栅或阵列共源极进行预充电操作的时间，预充电操作清除至少一个虚设存储单元中的沟道残留电子。

Description

三维存储器及其控制方法
技术领域
本发明涉及一种三维存储器的控制方法，该控制方法可以有效地清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。
随着市场对存储密度的要求不断提高，业界正在开发具有更多编程态的编程方法，以使每个物理存储单元(cell)可以代表更多位(bit)信息。但是，更多的编程态的实现，对单个存储单元的形成工艺以及多个存储单元之间的分布均匀性具有更高的要求。因此，如何增大存储单元的存储密度，改善三维存储器的性能，是当前亟待解决的技术问题。
发明内容
本发明所要解决的技术问题是提供一种三维存储器的控制方法，该控制方法可以有效地清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
本发明为解决上述技术问题而采用的技术方案是提供一种三维存储器的控制方法，所述三维存储器包括多个存储串和多条字线，每个所述存储串包括自上而下依次串联的多个存储单元，每条所述字线与每个所述存储串中相同位置的存储单元相连，所述控制方法包括：在编程操作的预充电阶段，同时对与每个所述存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个所述存储串的至少一个底部选择管相连的底部选择栅以及与每个所述存储串的底部相连的阵列共源极进行预充电操作；其中，对所述至少一条虚设字线进行所述预充电操作的时间小于对所述底部选择栅或所述阵列共源极进行所述预充电操作的时间，所述预充电操作清除所述至少一个虚设存储单元中的沟道残留电子。
在本发明的一实施例中，对所述至少一条虚设字线进行所述预充电操作的方法包括：对所述至少一条虚设字线施加第一预充电压。
在本发明的一实施例中，对所述底部选择栅和所述阵列共源极进行所述预充电操作的方法包括：对所述底部选择栅施加与所述第一预充电压不同的第二预充电压，以及对所述阵列共源极施加与所述第一预充电压和所述第二预充电压不同的第三预充电压。
在本发明的一实施例中，所述第一预充电压的持续时间小于所述第二预充电压或所述第三预充电压的持续时间。
在本发明的一实施例中，所述第一预充电压的大小为2-3V，和/或所述第一预充电压的持续时间为5-10μs。
在本发明的一实施例中，所述第二预充电压的大小为5-6V，和/或所述第二预充电压的持续时间为10-20μs。
在本发明的一实施例中，所述第三预充电压的大小为1-3V，和/或所述第三预充电压的持续时间为10-20μs。
在本发明的一实施例中，所述第二预充电压的持续时间小于所述第三预充电压的持续时间。
在本发明的一实施例中，所述第一预充电压的持续时间为所述第三预充电压的持续时间的75％至80％。
在本发明的一实施例中，所述编程为反向编程。
本发明的另一方面提供一种三维存储器，所述三维存储器包括多个存储串和多条字线，每个所述存储串包括自上而下依次串联的多个存储单元，每条所述字线与每个所述存储串中相同位置的存储单元相连，所述三维存储器还包括：控制电路，配置为在编程操作的预充电阶段，同时对与每个所述存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个所述存储串的至少一个底部选择管相连的底部选择栅以及与每个所述存储串的底部相连的阵列共源极进行预充电操作；其中，对所述至少一条虚设字线进行所述预充电操作的时间小于对所述底部选择栅或所述阵列共源极进行所述预充电操作的时间，所述预充电操作清除所述至少一个虚设存储单元中的沟道残留电子。
在本发明的一实施例中，所述控制电路对所述至少一条虚设字线进行所述预充电操作的方法包括：对所述至少一条虚设字线施加第一预充电压。
在本发明的一实施例中，所述控制电路对所述底部选择栅和所述阵列共源极进行所述预充电操作的方法分别包括：对所述底部选择栅施加与所述第一预充电压不同的第二预充电压，以及对所述阵列共源极施加与所述第一预充电压和所述第二预充电压不同的第三预充电压。
在本发明的一实施例中，所述第一预充电压的持续时间小于所述第二预充电压或所述第三预充电压的持续时间。
本发明由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：
本发明的三维存储器的控制方法通过在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个存储串的至少一个底部选择管相连的底部选择栅以及与每个存储串的底部相连的阵列共源极进行预充电操作，并且使对至少一条虚设字线进行预充电操作的时间小于对底部选择栅或阵列共源极进行预充电操作的时间，从而有效地清除了多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种三维存储器的反向编程的示意图；
图2是本发明一实施例的一种三维存储器的控制方法的流程图；
图3是本发明一实施例的一种三维存储器的控制方法的示意图；
图4是本发明一实施例的一种三维存储器的架构图。
具体实施方式
为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。
随着存储容量需求的不断增加，三维存储器(例如3D NAND Flash)的存储层数在不断增加。由于工艺刻蚀的限制，随着层数的增加，存储单元的控制栅长度(Lg)以及存储单元的行之间的间隔(Ls)减薄，耦合(Coupling)会变差。
为了减小耦合变差的影响，通常采用反向编程(Reverse PGM)。即从顶部存储单元开始编程，逐级向底部存储单元编程。图1是一种三维存储器的反向编程的示意图。参考图1所示，一种方法是在编程操作的预充电阶段(pre-charge)，对与每个存储串的底部相连的阵列共源极ACS(图未示)和与多个底部选择管相连的底部选择栅BSG(图未示)进行预充电操作。
随着层数的增加，沟道长度会相应的增加。当对底部字线进行编程时，由于其顶部的字线已经处于编程态，底部字线的沟道电势较低，编程干扰变得更加严重。目前，提高沟道电势的方法主要是增加编程存储单元的导通电压，但同时也会增加导通电压干扰。
针对以上问题，本发明的以下实施例提出一种三维存储器的控制方法，该控制方法可以有效地清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
本发明的三维存储器包括多个存储串和多条字线，每个存储串包括自上而下依次串联的多个存储单元，每条字线与每个存储串中相同位置的存储单元相连。
本发明的三维存储器的控制方法包括：在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个存储串的至少一个底部选择管相连的底部选择栅以及与每个存储串的底部相连的阵列共源极进行预充电操作。其中，对至少一条虚设字线进行预充电操作的时间小于对底部选择栅或阵列共源极进行预充电操作的时间，预充电操作清除至少一个虚设存储单元中的沟道残留电子。
图2是本发明一实施例的一种三维存储器的控制方法的流程图。图3是本发明一实施例的一种三维存储器的控制方法的示意图。
下面结合图2和图3对该控制方法进行说明。可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。
参考2所示，该控制方法包括以下步骤：
步骤S10，在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个存储串的至少一个底部选择管相连的底部选择栅以及与每个存储串的底部相连的阵列共源极进行预充电操作。
其中，对至少一条虚设字线进行预充电操作的时间小于对底部选择栅或阵列共源极进行预充电操作的时间，预充电操作清除至少一个虚设存储单元中的沟道残留电子。
在一些示例中，三维存储器可以包括多个存储串和多条字线，每个存储串包括自上而下依次串联的多个存储单元，每条字线与每个存储串中相同位置的存储单元相连。
应当理解，每个存储串可以在垂直于衬底的方向上排布，且包括依次串联的多个存储单元，每个存储单元在存储串中位于一定的单元深度/高度，每条字线与位于同一单元深度/高度(即同一层)的存储单元相连。
优选的，该三维存储器可以为3D NAND。
在本发明的一实施例中，编程可以为反向编程。应当理解，反向编程可以是指自上而下的编程顺序，但本发明并非以此为限。
参考图1和3所示，在一些实施例中，每个存储串可以包括自上而下依次串联的多个顶部选择管、位于顶部的多个虚设存储单元、多个存储单元、位于底部的多个虚设存储单元以及多个底部选择管。
其中，多个顶部选择管与顶部选择栅(TSG,Top Select Gate)相连，位于顶部的多个虚设存储单元分别与对应高度的虚设字线(例如多条顶部虚设字线TOP DMY)相连，多个存储单元(例如图1所示的存储单元n-1、存储单元n、存储单元n+1等)分别与对应高度的字线(WL,Word Line)相连，位于底部的多个虚设存储单元别与对应高度的虚设字线(例如多条底部虚设字线BTM DMY)相连，多个底部选择管与底部选择栅(BSG,Bottom Select Gate)相连。
在编程操作的预充电阶段，可以同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线(例如底部虚设字线BTM DMY)、与每个存储串的至少一个底部选择管相连的底部选择栅(BSG,Bottom Select Gate)以及与每个存储串的底部相连的阵列共源极(ACS,Array Common Source)进行预充电操作。
对至少一条虚设字线(例如底部虚设字线BTM DMY)进行预充电操作的时间小于对底部选择栅BSG或阵列共源极ACS进行预充电操作的时间。上述预充电操作可以清除至少一个虚设存储单元中的沟道残留电子。
可以理解，在本发明的以下实施例中，阵列共源极ACS可以连接一个存储区块(block)。
参考图3所示，在本发明的一实施例中，对至少一条虚设字线(例如底部虚设字线BTM DMY)进行预充电操作的方法包括：对至少一条虚设字线施加第一预充电压V1。
在本发明的一实施例中，对底部选择栅BSG和阵列共源极ACS进行预充电操作的方法包括：对底部选择栅BSG施加与第一预充电压V1不同的第二预充电压V2，以及对阵列共源极ACS施加与第一预充电压V1和第二预充电压V2不同的第三预充电压V3。
在一些示例中，第一预充电压V1的持续时间小于第二预充电压V2或第三预充电压V3的持续时间。
例如，通过在预充电阶段使对至少一条虚设字线(例如底部虚设字线BTM DMY)施加的第一预充电压V1相较于对底部选择栅BSG施加的第二预充电压V2以及对阵列共源极ACS施加的第三预充电压V3可以提前关断，从而有助于清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高沟道电势，降低底部字线的编程干扰。
示例性的，第一预充电压V1的大小可以为2-3V，和/或第一预充电压V1的持续时间可以为5-10μs。
示例性的，第二预充电压V2的大小可以为5-6V，和/或第二预充电压V2的持续时间可以为10-20μs。
示例性的，第三预充电压V3的大小可以为1-3V，和/或第三预充电压V3的持续时间可以为10-20μs。
优选的，对阵列共源极ACS施加的第三预充电压V3的大小可以为2V。
在本发明的一些实施例中，底部选择栅BSG可以是指非选择串中的底部选择栅(Unselected BSG)，但本发明并非以此为限。
可以理解，本领域技术人员可以根据实际需要对第一预充电压V1、第二预充电压V2以及第三预充电压V3的大小和持续时间做出适当的调整。例如，在一些实施例中，上述第一预充电压V1、第二预充电压V2以及第三预充电压V3可以为可调电压，本发明并非以此为限。
在本发明的一实施例中，第一预充电压V1的持续时间可以为第三预充电压的持续时间的75％至80％。
继续参考图3所示，在本发明的一实施例中，第二预充电压V2的持续时间还可以小于第三预充电压V3的持续时间。
例如，对底部选择栅BSG施加的第二预充电压V2相较于对阵列共源极ACS施加的第三预充电压V3可以提前关断。
在一些示例中，可以在上述预充电阶段对其他字线(Other WL)不施加电压，但本发明并非以此为限。
本发明的三维存储器的控制方法通过在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线(例如底部虚设字线BTM DMY)、与每个存储串的至少一个底部选择管相连的底部选择栅BSG以及与每个存储串的底部相连的阵列共源极ACS进行预充电操作，并且使对至少一条虚设字线(例如底部虚设字线BTM DMY)进行预充电操作的时间小于对底部选择栅BSG或阵列共源极ACS进行预充电操作的时间，从而有效地清除了多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
在此使用了图2所示的流程图来说明根据本申请的实施例的控制方法所执行的步骤/操作。应当理解的是，这些步骤/操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤/操作。同时，或将其他步骤/操作添加到这些过程中，或从这些过程移除某一步或数步步骤/操作。
本发明的以上实施例提出了一种三维存储器的控制方法，该控制方法可以有效清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
本发明的另一方面提出一种三维存储器，该三维存储器可以通过其控制电路有效地清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
图4是本发明一实施例的一种三维存储器的架构图。下面结合图4对该三维存储器400进行说明。可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。
应当注意，该上述控制方法可以在例如图4所示的三维存储器400或其变化例中实施，但本发明并不以此为限。
本发明的三维存储器400包括多个存储串和多条字线，每个存储串包括自上而下依次串联的多个存储单元，每条字线与每个存储串中相同位置的存储单元相连。
该三维存储器400还包括控制电路410。控制电路410配置为在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个存储串的至少一个底部选择管相连的底部选择栅以及与每个存储串的底部相连的阵列共源极进行预充电操作。其中，对至少一条虚设字线进行预充电操作的时间小于对底部选择栅或阵列共源极进行预充电操作的时间，预充电操作清除至少一个虚设存储单元中的沟道残留电子。
应当理解，每个存储串可以在垂直于衬底的方向上排布，且包括依次串联的多个存储单元，每个存储单元在存储串中位于一定的单元深度/高度，每条字线与位于同一单元深度/高度(即同一层)的存储单元相连。
优选的，该三维存储器可以为3D NAND。
在本发明的一实施例中，编程可以为反向编程。应当理解，反向编程可以是指自上而下的编程顺序，但本发明并非以此为限。
在本发明的一实施例中，控制电路410对至少一条虚设字线(例如底部虚设字线BTM DMY)进行预充电操作的方法包括：对至少一条虚设字线施加第一预充电压V1。
在本发明的一实施例中，控制电路410对底部选择栅BSG和阵列共源极ACS进行预充电操作的方法包括：对底部选择栅BSG施加与第一预充电压V1不同的第二预充电压V2，以及对阵列共源极ACS施加与第一预充电压V1和第二预充电压V2不同的第三预充电压V3。
在一些示例中，第一预充电压V1的持续时间小于第二预充电压V2或第三预充电压V3的持续时间。
例如，控制电路410通过在预充电阶段使对至少一条虚设字线(例如底部虚设字线BTM DMY)施加的第一预充电压V1相较于对底部选择栅BSG施加的第二预充电压V2以及对阵列共源极ACS施加的第三预充电压V3可以提前关断，从而有助于清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高沟道电势，降低底部字线的编程干扰。
示例性的，第一预充电压V1的大小可以为2-3V，和/或第一预充电压V1的持续时间可以为5-10μs。
示例性的，第二预充电压V2的大小可以为5-6V，和/或第二预充电压V2的持续时间可以为10-20μs。
示例性的，第三预充电压V3的大小可以为1-3V，和/或第三预充电压V3的持续时间可以为10-20μs。
可以理解，本领域技术人员可以根据实际需要对第一预充电压V1、第二预充电压V2以及第三预充电压V3的大小和持续时间做出适当的调整。例如，在一些实施例中，上述第一预充电压V1、第二预充电压V2以及第三预充电压V3可以为可调电压，本发明并非以此为限。
在本发明的一实施例中，第一预充电压V1的持续时间可以为第三预充电压的持续时间的75％至80％。
继续参考图3所示，在本发明的一实施例中，第二预充电压V2的持续时间还可以小于第三预充电压V3的持续时间。
例如，控制电路410对底部选择栅BSG施加的第二预充电压V2相较于对阵列共源极ACS施加的第三预充电压V3可以提前关断。
本发明的三维存储器(例如三维存储器400)可以通过控制电路(例如控制电路410)在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线(例如底部虚设字线BTM DMY)、与每个存储串的至少一个底部选择管相连的底部选择栅BSG以及与每个存储串的底部相连的阵列共源极ACS进行预充电操作，并且使对至少一条虚设字线(例如底部虚设字线BTM DMY)进行预充电操作的时间小于对底部选择栅BSG或阵列共源极ACS进行预充电操作的时间，从而有效地清除了多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
本实施例的三维存储器的其他实施细节可参考图1至图3所描述的实施例，在此不再展开。本领域技术人员可以根据实际需要对该三维存储器400的内部结构做出适当的调整，本发明并非以此为限。
本发明的以上实施例提出了一种三维存储器，该三维存储器可以通过其控制电路有效地清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
可以理解，尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价的任意组合。
本申请中涉及的计算机可读存储介质可以包括但不限于磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩盘(CD)、数字多功能盘(DVD))、智能卡和闪存设备(例如，电可擦除可编程只读存储器(EPROM)、卡、棒、键驱动)。此外，本文描述的各种存储介质能代表用于存储信息的一个或多个设备和/或其它机器可读介质。术语“机器可读介质”可以包括但不限于能存储、包含和/或承载代码和/或指令和/或数据的无线信道和各种其它介质(和/或存储介质)。
应该理解，上文所描述的实施例仅是示意。本文描述的实施例可在硬件、软件、固件、中间件、微码或者其任意组合中实现。对于硬件实现，处理单元可以在一个或者多个特定用途集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器和/或设计为执行本文所述功能的其它电子单元或者其结合内实现。
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
本申请各部分操作所需的计算机程序编码可以用任意一种或多种程序语言编写，包括面向对象编程语言如Java、Scala、Smalltalk、Eiffel、JADE、Emerald、C++、C#、VB.NET、Python等，常规程序化编程语言如C语言、Visual Basic、Fortran 2003、Perl、COBOL 2002、PHP、ABAP，动态编程语言如Python、Ruby和Groovy，或其他编程语言等。该程序编码可以完全在用户计算机上运行、或作为独立的软件包在用户计算机上运行、或部分在用户计算机上运行部分在远程计算机运行、或完全在远程计算机或服务器上运行。在后种情况下，远程计算机可以通过任何网络形式与用户计算机连接，比如局域网(LAN)或广域网(WAN)，或连接至外部计算机(例如通过因特网)，或在云计算环境中，或作为服务使用如软件即服务(SaaS)。
此外，除非权利要求中明确说明，本申请所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本申请流程和方法的顺序。尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安装所描述的系统。
同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个申请实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (14)

1.一种三维存储器的控制方法，其特征在于，所述三维存储器包括多个存储串和多条字线，每个所述存储串包括自上而下依次串联的多个存储单元，每条所述字线与每个所述存储串中相同位置的存储单元相连，所述控制方法包括：
在编程操作的预充电阶段，同时对与每个所述存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个所述存储串的至少一个底部选择管相连的底部选择栅以及与每个所述存储串的底部相连的阵列共源极进行预充电操作；
其中，对所述至少一条虚设字线进行所述预充电操作的时间小于对所述底部选择栅或所述阵列共源极进行所述预充电操作的时间，所述预充电操作清除所述至少一个虚设存储单元中的沟道残留电子。
2.根据权利要求1所述的控制方法，其特征在于，对所述至少一条虚设字线进行所述预充电操作的方法包括：对所述至少一条虚设字线施加第一预充电压。
3.根据权利要求2所述的控制方法，其特征在于，对所述底部选择栅和所述阵列共源极进行所述预充电操作的方法包括：对所述底部选择栅施加与所述第一预充电压不同的第二预充电压，以及对所述阵列共源极施加与所述第一预充电压和所述第二预充电压不同的第三预充电压。
4.根据权利要求3所述的控制方法，其特征在于，所述第一预充电压的持续时间小于所述第二预充电压或所述第三预充电压的持续时间。
5.根据权利要求2所述的控制方法，其特征在于，所述第一预充电压的大小为2-3V，和/或所述第一预充电压的持续时间为5-10μs。
6.根据权利要求3所述的控制方法，其特征在于，所述第二预充电压的大小为5-6V，和/或所述第二预充电压的持续时间为10-20μs。
7.根据权利要求3所述的控制方法，其特征在于，所述第三预充电压的大小为1-3V，和/或所述第三预充电压的持续时间为10-20μs。
8.根据权利要求3所述的控制方法，其特征在于，所述第二预充电压的持续时间小于所述第三预充电压的持续时间。
9.根据权利要求3所述的控制方法，其特征在于，所述第一预充电压的持续时间为所述第三预充电压的持续时间的75％至80％。
10.根据权利要求1所述的控制方法，其特征在于，所述编程为反向编程。
11.一种三维存储器，其特征在于，所述三维存储器包括多个存储串和多条字线，每个所述存储串包括自上而下依次串联的多个存储单元，每条所述字线与每个所述存储串中相同位置的存储单元相连，所述三维存储器还包括：
控制电路，配置为在编程操作的预充电阶段，同时对与每个所述存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个所述存储串的至少一个底部选择管相连的底部选择栅以及与每个所述存储串的底部相连的阵列共源极进行预充电操作；
其中，对所述至少一条虚设字线进行所述预充电操作的时间小于对所述底部选择栅或所述阵列共源极进行所述预充电操作的时间，所述预充电操作清除所述至少一个虚设存储单元中的沟道残留电子。
12.根据权利要求11所述的三维存储器，其特征在于，所述控制电路对所述至少一条虚设字线进行所述预充电操作的方法包括：对所述至少一条虚设字线施加第一预充电压。
13.根据权利要求12所述的三维存储器，其特征在于，所述控制电路对所述底部选择栅和所述阵列共源极进行所述预充电操作的方法分别包括：对所述底部选择栅施加与所述第一预充电压不同的第二预充电压，以及对所述阵列共源极施加与所述第一预充电压和所述第二预充电压不同的第三预充电压。
14.根据权利要求13所述的三维存储器，其特征在于，所述第一预充电压的持续时间小于所述第二预充电压或所述第三预充电压的持续时间。
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