TWI778675B - 透過迴路相依的電壓斜升目標及時序控制之峰值電流及程式化時間最佳化 - Google Patents

透過迴路相依的電壓斜升目標及時序控制之峰值電流及程式化時間最佳化 Download PDF

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Abstract

一種設備包括複數個固態儲存元件、耦接至該複數個固態儲存元件之複數個控制線、及與該複數個控制線連通的控制電路系統。該控制電路系統係經組態以：在一控制線預充電階段之一第一期期間，至少部分基於與該等控制線之該程式化狀態相關之一預測寄生電容，使用一經調節充電電流對該複數個控制線之一或多個未經選取控制線充電達一時間期間；及在該控制線預充電階段之一第二期期間，使用一未經調節充電電流對該一或多個未經選取位元線充電至一禁止電壓位準。

Description

透過迴路相依的電壓斜升目標及時序控制之峰值電流及程式化時間最佳化
本技術係關於電子儲存裝置。更具體而言，本揭露係關於在電壓斜升目標之迴路相依的控制期間，用於最佳化峰值電流及最小化程式化時間影響的系統及方法。
在某些運算系統中，諸如固態記憶體或資料儲存系統中，高峰值電流位準可負面影響效能及/或效率。雖然先前方法已經嘗試減少程式化期間的峰值電流位準，但其等常引入非所欲的副作用，諸如程式化時間的實質上增加，顯著減慢記憶體組件的操作。
記憶體裝置一般係提供為電腦或其他電子裝置中的內部、半導體、積體電路。有許多不同類型的記憶體，包括隨機存取記憶體(random-access memory, RAM)、唯讀記憶體(read only memory, ROM)、動態隨機存取記憶體(dynamic random access memory, DRAM)、同步動態隨機存取記憶體(synchronous dynamic random access memory, SDRAM)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory, EEPROM)、快閃記憶體、及/或類似者。在EEPROM或快閃記憶體NAND陣列架構中，記憶體單元可配置成列及行的一矩陣，使得各記憶體單元的閘極藉由列耦接至字線。該等記憶體單元可一起配置成串，使得一給定串中的記憶體單元在一共同源極線與一共同位元線之間串聯地耦接在一起（從源極至汲極）。更具體而言，在目前的NAND快閃記憶體設計中，最具挑戰性問題之一係減少峰值電流損耗（峰值ICC），因為其可導致峰值電力下降，其可導致NAND快閃記憶體的故障。然而，減少峰值ICC的先前方法亦引入不可接受的性能劣化，尤其是藉由增加受影響之記憶體裝置的程式化時間並降低操作效能。
提供一種設備包括複數個固態儲存元件、耦接至該複數個固態儲存元件之複數個控制線、及與該複數個控制線連通的控制電路系統。該控制電路系統係經組態以：在一控制線預充電階段之一第一期期間，至少部分基於與該等控制線之該程式化狀態相關之一預測寄生電容，使用一經調節充電電流對該複數個控制線之一或多個未經選取控制線充電達一時間期間；及在該控制線預充電階段之一第二期期間，使用一未經調節充電電流對該一或多個未經選取位元線充電至一禁止電壓位準。
本揭露的態樣提供該臨限偵測參數V HSATGT的一迴路相依的調整，其允許減少大峰值ICC電流尖波，同時以較少tprog代價的非動態方法來最佳化總程式化時間。本揭露的態樣利用對控制線上的可能資料型態之分析以預測一程式化循環之各迴路的位元線電容負載，且然後經調節至未經調節充電臨限參數V HSATGT可取決於預測的電容針對各脈衝不同地施加。
提供一種非揮發性記憶體裝置，其具有分別電耦接至複數個位元線之複數個記憶體單元及耦接至該複數個記憶體單元的控制電路系統，且該控制電路系統經組態以執行下列步驟：基於該複數個記憶體單元之一程式化循環，判定一迴路相依的程式化調整參數；對如由該迴路相依的程式化調整參數所修改的該複數個記憶體單元執行一程式化及驗證操作；且其中該迴路相依的程式化調整參數的該判定係基於分別與該複數個記憶體單元電氣連通的複數個位元線之一相對電容。該控制電路系統可提供任何所欲功能，其包括進一步經組態以執行下列步驟：判定經執行以完成對該複數個記憶體單元的一程式化操作之一程式化迴路序列中的一程式化迴路之一位置；且其中該迴路相依的程式化調整參數的該判定係進一步基於該程式化迴路序列內的該迴路之該位置。此外，在該非揮發性記憶體裝置中，可判定在該程式控制電路系統之該序列內的該迴路之該位置係在一開始區段、一中間區段、或一結束區段之一者中，且若該迴路位置係在該開始區段內，設定該調整參數至一第一較低值；若該迴路位置係在該中間區段內，設定該調整參數至一較高值；及若該迴路位置係在該結束區段內，設定該調整參數至一第二較低值。可依任何所欲方式判定該複數個位元線之該相對電容，諸如基於如分別指派給該複數個位元線的禁止或程式化電壓之一組態來判定該電容。進一步，該複數個位元線之該相對電容亦可基於該複數個記憶體單元之各別程式化狀態來判定。
本揭露之各種態樣減少該記憶體裝置的峰值ICC電流。鑑於此，對該複數個記憶體單元之該程式化及驗證操作的修改可導致該記憶體裝置的一減少的峰值電流使用。此外，可調整記憶體裝置或其中的控制系統所使用的任何參數，以對至少峰值電流管理及時序/操作管理提供操作改善。在一態樣中，該程式化調整參數包含用於該等各別位元線之禁止電壓充電的一電壓偵測臨限，且在另一態樣中，該程式化調整參數包含用於該程式化循環之一程式化恢復期之一位元線等化時間值，且在又另一態樣中，該程式化調整參數包含用於該程式化循環之一程式化驗證/讀取期之對讀取電壓時間值之一位元線設定。該迴路相依的程式化調整參數可基於該記憶體裝置之該等記憶體單元之至少一者的一電壓臨限狀態。除了如上所述的該儲存裝置之外，本揭露之方法可提出控制一非揮發性記憶體裝置的步驟，該非揮發性記憶體裝置包含分別電耦接至複數個位元線之複數個記憶體單元及耦接至該複數個記憶體單元的控制電路系統，該方法包含：基於該複數個記憶體單元之一程式化循環，判定一迴路相依的程式化調整參數；對如由該迴路相依的程式化調整參數所修改的該複數個記憶體單元執行一程式化及驗證操作；且其中該迴路相依的程式化調整參數的該判定係基於分別與該複數個記憶體單元電氣連通的複數個位元線之一相對電容。該控制電路系統可提供任何所欲功能，其包括進一步經組態以執行下列步驟：判定經執行以完成對該複數個記憶體單元的一程式化操作之一程式化迴路序列中的一程式化迴路之一位置；且其中該迴路相依的程式化調整參數的該判定係進一步基於該程式化迴路序列內的該迴路之該位置。此外，在該非揮發性記憶體裝置中，可判定在該程式控制電路系統之該序列內的該迴路之該位置係在一開始區段、一中間區段、或一結束區段之一者中，且若該迴路位置係在該開始區段內，設定該調整參數至一第一較低值；若該迴路位置係在該中間區段內，設定該調整參數至一較高值；及若該迴路位置係在該結束區段內，設定該調整參數至一第二較低值。可依任何所欲方式判定該複數個位元線之該相對電容，諸如基於如分別指派給該複數個位元線的禁止或程式化電壓之一組態來判定該電容。進一步，該複數個位元線之該相對電容亦可基於該複數個記憶體單元之各別程式化狀態來判定。
下列論述係關於本揭露之各種實施例。雖然這些實施例的一或多者可係較佳的，但所揭示之實施例不應解讀（或以其他方式使用）為限制本揭露（包括申請專利範圍）之範圍。此外，所屬技術領域中具有通常知識者將理解，以下描述具有廣泛的應用，且任何實施例之討論僅意欲為該實施例之例示性，而不意欲暗示本揭露（包括申請專利範圍）之範圍受限於該實施例。
如所描述，非揮發性記憶體系統係一種記憶體，其保留儲存資訊而不需要外部電源。非揮發性記憶體廣泛用於各種電子裝置中及單獨的記憶體裝置中。例如，非揮發性記憶體可在下列中找到：膝上型電腦、數位音訊播放器、數位相機、智慧型手機、視訊遊戲、科學儀器、工業機器人、醫療電子器件、固態硬碟、USB隨身碟、記憶卡、及類似者。非揮發性記憶體可經電性程式化/重新程式化及抹除。
非揮發性記憶體系統的實例包括快閃記憶體，諸如NAND快閃記憶體或NOR快閃記憶體。NAND快閃記憶體結構一般配置多個記憶體單元電晶體（例如，浮閘電晶體及電荷捕捉電晶體）串聯兩個選擇閘（例如，汲極側選擇閘及源極側選擇閘）且在該兩個選擇閘之間。串聯的記憶體單元電晶體及選擇閘可稱為一NAND串。可按比例調整NAND快閃記憶體以降低每位元的成本。此外，在EEPROM或快閃記憶體NAND陣列架構中，記憶體單元可配置成列及行的一矩陣，使得各記憶體單元的閘極藉由列耦接至字線。該等記憶體單元可一起配置成串的陣列，使得一給定串中的記憶體單元在一共同源極線與一共同控制線或位元線之間串聯地耦接在一起（從源極至汲極）。為了本揭露之目的，大致上，用語「位元線(bit line)」視為一種控制線，且因此該等用語可互換使用。
在目前的快閃記憶體設計中，最具挑戰性問題之一係減少峰值電流損耗（峰值ICC），其可導致峰值電力下降，導致快閃記憶體的故障。更具體而言，在一記憶體裝置之多個並行操作的快閃記憶體的情況中，峰值ICC係乘以並行操作之快閃記憶體之數目。因此，減少每快閃記憶體的峰值ICC可幫助記憶體裝置在主機的峰值電流限制內運作。
峰值電流管理可係必要或所欲的，以確保固態記憶裝置符合必要或所欲的電流規格，其可與程式化及/或讀取操作期間的平均電流損耗有關。因此，在程式化操作中，過高的電流尖波可增加跨資料點的程式化操作之平均電流損耗。此外，絕對峰值電流（如程式化或讀取操作期間所消耗的最高電流位準所界定者）可同樣代表固態記憶體裝置之重要或關鍵規格或特性，其中過高的峰值電流位準可限制可平行運行的固態記憶體晶粒之數目，此係因為（多個）電流尖波所加諸的電力供應負擔。
為了程式化記憶體串陣列中包括的記憶體單元，可執行程式化操作以在該等記憶體單元設置於抹除狀態中後施加一系列程式化電壓至記憶體單元。各程式化電壓係提供於一程式化迴路中，亦稱為程式化-驗證迭代。例如，可將程式化電壓施加至連接至記憶體單元之控制閘的字線。在一方法中，執行增量步進脈衝程式化，其中在各程式化迴路中藉由一步進大小來增加該程式化電壓。當針對一記憶體單元的程式化完成時，其可被鎖定免於進一步程式化，同時在後續程式化迴路中針對其他記憶體單元繼續程式化。
一記憶體裝置之一組記憶體單元的一程式化操作一般涉及在該等記憶體單元設置於抹除狀態後施加一系列程式化電壓至該等記憶體單元。各程式化電壓係提供於一程式化迴路中，亦稱為程式化-驗證迭代。例如，可將程式化電壓施加至連接至記憶體單元之控制閘的字線。在一方法中，執行增量步進脈衝程式化，其中在各程式化迴路中藉由一步進大小來增加該程式化電壓。可在各程式化電壓之後執行驗證操作，以判定記憶體單元是否已完成程式化。當針對一記憶體單元的程式化完成時，其可被鎖定免於進一步程式化，同時在後續程式化迴路中針對其他記憶體單元繼續程式化。
各記憶體單元可與根據一程式化命令中的寫入資料之一資料狀態相關。一記憶體單元可在抹除資料狀態（本文中稱為抹除狀態）中，或可經程式化至程式化資料狀態（本文中稱為程式化狀態），該程式化資料狀態不同於抹除狀態。例如，在每單元一位元的記憶體裝置（單階單元(single-level cell, SLC)）中，存在兩個資料狀態，包括抹除狀態及一個較高的資料狀態。再者，在每單元兩位元的記憶體裝置（多階單元(multi-level cell, MLC)）中，存在四個資料狀態，包括抹除狀態與三個程式化資料狀態，稱為A、B與C資料狀態（參見圖9C）。在每單元三位元的記憶體裝置（或三階單元(triple-level cell, TLC)）中，存在八個資料狀態，包括抹除狀態與七個程式化資料狀態，稱為A、B、C、D、E、F、及G資料狀態（參見圖9D）。在每單元四位元的記憶體裝置（四階單元(quad-level cell, QLC)）中，存在十六個資料狀態，包括抹除狀態與十五個程式化資料狀態，稱為Er、1、2、3、4、5、6、7、8、9、A、B、C、D、E、及F資料狀態（參見圖9D）
當發出一程式化命令時，該寫入資料係儲存於與該等記憶體單元相關之鎖存器中。在程式化期間，可讀取記憶體單元的鎖存器以判定待程式化至該單元的資料狀態。當一感測操作判定一臨限電壓(Vth)由相關的驗證電壓滿足（例如，高於）時，各記憶體單元被視為已完成程式化。一感測操作可藉由施加相關之驗證電壓至控制閘並感測通過記憶體單元之電流，來判定該記憶體單元是否具有高於相關之驗證電壓的Vth。若電流相對高，此指示記憶體單元在導通狀態中，使得Vth小於控制閘電壓。若電流相對低，此指示記憶體單元在非導通狀態中，使得Vth高於控制閘電壓。
當程式化記憶體單元時，重要的是以快及控制峰值ICC兩者的方式執行程式化-驗證操作以防止裝置故障。在一程式化迴路期間，一特定程式化時脈時間間隔（識別為下述的P7）在位元線預充電期間易受發生大ICC電流尖波的影響。如下文所更詳細描述者，解決此問題之一種方式係藉由施加經調節之電流預充電控制，其由控制電路系統改變，控制電路系統以在本文中識別為V HSASLOWP的一參數組態，該參數提供位元線峰值電流控制，以減慢位元線的預充電速率。然而，藉由減慢相關位元線之充電至禁止狀態，若此經調節之電流一路操作至最大充電位準（例如，V DDSA），則整體程式化時間係受到負面的影響。更一般而言，設定一電壓臨限參數（例如，V HSATGT），以允許控制電路系統從經調節充電切換至未經調節充電組態，以縮短充電期間。然而，如下文所更完整的描述，理想調節至非調節充電點的選擇係有問題的。在本揭露之實施例中，如下文所述，位元線充電係基於基於相鄰位元線組態之有效位元線電容的統計預測來控制，且藉由控制臨限充電轉換點的施加，可控制峰值ICC，而對於裝置程式化時間(tprog)具有最小的整體影響。
一種解決方案係實施多步驟驗證(multistep verify, MSV)操作。MSV操作係兩步驟操作，其中在各步驟期間施加不同的驗證電壓。當針對記憶體單元的臨限電壓達到第一驗證電壓，便改變控制電壓以減慢較快速程式化的記憶體單元。然而，MSV操作可能導致由於記憶體單元上的電子遷移或干擾的劣化效能（例如，相對於單步驟程式化操作）。此外，MSV操作係無效率的，因為其需要額外步驟以程式化記憶體單元。
出於這些原因，及所屬技術領域中具有通常知識者當閱讀本說明書與對應圖式時將變得顯而易見的其他原因，所屬技術領域中需要一種產生窄Vth分布而不減少記憶體裝置的程式化產量之方式。
本文描述的一些實施例可包括用於執行驗證操作之迭代的系統及/或方法，以驗證經選取的字線中之記憶體單元的資料狀態，其中針對驗證操作之各迭代，選取及實施快速程式化驗證技術或基於精確度的驗證技術。例如，該等系統及/或方法可基於正在執行的驗證操作的一迭代、基於記憶體單元的位置是否在自然臨限電壓分布(natural threshold voltage distribution, NVD)的上或下尾端的部分（例如使用快速程式化驗證技術）或NVD之中間部分的部分（例如，使用基於精確度的驗證技術）、及/或類似者，來選取一驗證技術（例如，快速程式化驗證技術或基於精確度的驗證技術）。
本文所述之系統及/或方法能夠有效率且有效地將記憶體單元的Vth分布變窄。此外，該等系統及/或方法藉由相對於較差的系統或方法（例如，其僅利用快速程式化驗證技術或僅利用基於精確度的驗證技術）減少程式化-驗證操作執行時間而節省資源（例如，處理資源、記憶體資源、及/或類似者）。減少總程式化-驗證時間節省僅會使用基於精確度的驗證技術程式化來以其他方式程式化及驗證記憶體單元所花費的資源（例如，電源資源、處理資源、記憶體資源、及/或類似者）。
在一種方法中，用以判定一記憶體單元已完成程式化的一驗證電壓可稱為一最終或鎖定驗證電壓。在一些情況中，可使用一額外驗證電壓以判定一記憶體單元接近完成程式化。此額外驗證電壓可稱為偏移驗證電壓，並且可低於最終驗證電壓。當記憶體單元接近完成程式化時，記憶體單元的程式化速度可諸如藉由在一或多個後續程式化電壓期間升高各別位元線的電壓而減少。例如，在圖9中，待程式化至A資料狀態的記憶體單元可在VvAL處（A資料狀態的偏移驗證電壓）、及在VvA處（A資料狀態的最終驗證電壓）經受驗證測試。
圖1A係一實例記憶體裝置的方塊圖。記憶體裝置100可包括一或多個記憶體晶粒108。記憶體晶粒108包括記憶體單元的記憶體結構126，諸如記憶體單元陣列、控制電路系統110、及讀取/寫入電路128。記憶體結構126可經由列解碼器124藉由字線及經由行解碼器132藉由位元線而定址。讀取/寫入電路128包括多個感測區塊SB1、SB2、…、SBp（感測電路系統），並允許記憶體單元的一頁平行地讀取或程式化。一般而言，控制器122係與一或多個記憶體晶粒108包括在相同記憶體裝置100（例如，可移除式儲存卡）中。經由資料匯流排120在主機140及控制器122之間轉移命令與資料，且經由線118在控制器及一或多個記憶體晶粒108之間轉移命令與資料。
記憶體結構可係2D或3D。記憶體結構可包含記憶體單元的一或多個陣列，包括3D陣列。該記憶體結構可包含一單塊三維記憶體結構，其中多個記憶體層級形成於單一基材（諸如晶圓）上方（且不在單一基材中），而沒有中介的基材。該記憶體結構可包含任何類型的非揮發性記憶體，其單塊地形成於記憶體單元陣列的一或多個實體層級中，該等記憶體單元具有設置於矽基材上方之主動區。該記憶體結構可係在非揮發性記憶體裝置中，該非揮發性記憶體裝置具有與記憶體單元之操作相關之電路系統，無論相關之電路系統在基材上方或基材內。
控制電路系統110與讀取/寫入電路128協作以在記憶體結構126上執行記憶體操作，且包括狀態機112、晶片上位址解碼器114、及電力控制模組116。狀態機112提供記憶體操作的晶片級控制。
例如，可針對程式化參數提供儲存區域113。程式化參數可包括一程式化電壓、一程式化電壓偏壓、位置參數（指示記憶體單元之位置）、接觸線連接器厚度參數、驗證電壓、及/或類似者。該等位置參數可指示NAND串之整個陣列內的一記憶體單元的一位置、特定NAND串群組內的一記憶體單元的一位置、特定平面上之一記憶體單元的一位置、及/或類似者。該等接觸線連接器厚度參數可指示一接觸線連接器之一厚度、該接觸線連接器所被包含的一基材或材料、及/或類似者。
晶片上位址解碼器114提供一位址介面，該位址介面在該主機或一記憶體控制器使用者及解碼器124與132使用的硬體位址之間。電力控制模組116在記憶體操作期間控制供應給字線及位元線的電力及電壓。其可包括用於字線、SGS及SGD電晶體、及源極線的驅動器。在一種方法中，該等感測區塊可包括位元線驅動器。SGS電晶體係在NAND串之一源極端處的選擇閘電晶體，且SGD電晶體係在NAND串之一汲極端處的選擇閘電晶體。
在一些實施例中，可組合一些組件。在各種設計中，除了記憶體結構126以外的一或多個組件（單獨或組合）可被視為經組態以執行本文所述之動作的至少一控制電路。例如，控制電路可包括控制電路系統110、狀態機112、解碼器114/132、電力控制模組116、感測區塊SBb、SB2、…、SBp、讀取/寫入電路128、控制器122等之任何一者或一組合。
該等控制電路可包括一程式化電路，其經組態以針對一組記憶體單元執行一程式化操作，其中該一組記憶體單元包含經指派以代表複數個資料狀態中的一資料狀態之記憶體單元及經指派以代表複數個資料狀態中的另一資料狀態之記憶體單元；該程式化操作包含複數個程式化-驗證迭代；且在各程式化-驗證迭代中，該程式化電路針對一字線執行程式化，其後該程式化電路將一驗證信號施加至該一字線。該等控制電路亦可包括一計數電路，該計數電路經組態以獲得通過針對該一資料狀態的驗證測試之記憶體單元的一計數。該等控制電路亦可包括一判定電路，該判定電路經組態以基於該計數超過一臨限的一數量判定複數個程式化-驗證迭代中的一特定程式化-驗證迭代，其中執行針對經指派以代表另一資料狀態之該等記憶體單元的另一資料狀態之驗證測試。
例如，圖1B係一實例控制電路150的方塊圖，其包含一程式化電路151、一計數電路152及一判定電路153。
該晶片外控制器122可包含一處理器122c、儲存裝置（記憶體，諸如ROM122a及RAM 122b）、及一錯誤校正碼(error-correction code, ECC)引擎245。ECC引擎可校正多個讀取錯誤，其等係在Vth分布的上尾部變得太高時所造成。然而，在一些情況中可能存在不可校正的錯誤。本文所提供的技術減少不可校正的錯誤的可能性。
該儲存裝置包含碼（諸如指令集），且該處理器可操作以執行該指令集以提供本文所述之功能。替代地或額外地，該處理器可存取來自該記憶體結構之一儲存裝置126a的碼，諸如一或多個字線中之記憶體單元的保留區。
例如，碼可由控制器使用來存取記憶體結構，諸如用於程式化、讀取、及抹除操作。碼可包括啟動碼及控制碼（例如，指令集）。啟動碼係軟體，其在啟動或起動程序期間起始該控制器且使該控制器能夠存取該記憶體結構。該碼可由該控制器使用以控制一或多個記憶體結構。在電力開啟後，處理器122c從ROM 122a或儲存裝置126a提取啟動碼以用於執行，且啟動碼起始系統組件並將控制碼載入至RAM 122b中。當將控制碼載入RAM中，其便由處理器執行。該控制碼包括用以執行基本任務之驅動器，諸如控制及分配記憶體、將指令的處理排定優先順序、及控制輸入及輸出埠。
大致上，該控制碼可包括執行本文所述之功能的指令，包括下文進一步討論之流程圖的步驟，並提供包括下文進一步討論的電壓波形。
在一實施例中，主機係一運算裝置（例如，膝上型電腦、桌上型電腦、智慧型手機、平板電腦、數位相機），其包括一或多個處理器、一或多個處理器可讀儲存裝置（RAM、ROM、快閃記憶體、硬碟機、固態記憶體），其儲存處理器可讀碼（例如，軟體），以用於程式化一或多個處理器以執行本文所述之方法。主機亦可包括額外的系統記憶體、一或多個輸入/輸出介面、及/或與該一或多個處理器通訊之一或多個輸入/輸出裝置。除了NAND快閃記憶體之外，亦可使用其他類型的非揮發性記憶體。
半導體記憶體裝置包括揮發性記憶體裝置，諸如動態隨機存取記憶體(dynamic random access memory,「DRAM」)或靜態隨機存取記憶體(static random access memory,「SRAM」)裝置、非揮發性記憶體裝置，諸如電阻式隨機存取記憶體(resistive random access memory,「ReRAM」)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read only memory,「EEPROM」)、快閃記憶體（其亦可被視為EEPROM之一子集）、鐵電式隨機存取記憶體(ferroelectric random access memory,「FRAM」)、及磁阻式隨機存取記憶體(magnetoresistive random access memory,「MRAM」)、及其他能夠儲存資訊的半導體元件。各類型的記憶體裝置可具有不同組態。例如，快閃記憶體裝置可經組態為一NAND或一NOR組態。
在任何組合中，記憶體裝置可由被動元件及/或主動元件形成。藉由非限制實例，被動半導體記憶體元件包括ReRAM裝置元件，在一些實施例中，其包括一電阻率切換儲存元件，諸如一反熔絲或相變材料，以及可選地引導元件（諸如二極體或電晶體）。進一步，藉由非限制實例，主動半導體記憶體元件包括EEPROM及快閃記憶體裝置元件，其在一些實施例中包括含有一電荷儲存區域的元件，諸如一浮閘、導電奈米粒子、或一電荷儲存介電材料。
多個記憶體元件可經組態使得其等串聯連接或使得各元件可個別存取。藉由非限制的實例，在一NAND組態中的快閃記憶體裝置（NAND記憶體）一般含有串聯連接的記憶體元件。一NAND串係一組串聯連接的電晶體的一實例，其包含記憶體單元及SG電晶體。
一NAND記憶體陣列可經組態使得該陣列包含多個記憶體串，其中一串包含共用一單一位元線且作為一群組存取的多個記憶體元件。替代地，記憶體元件可經組態使得各元件可個別存取，例如一NOR記憶體陣列。NAND及NOR記憶體組態係實例，且記憶體元件可以其他方式組態。位於基材內及/或基材上方的半導體記憶體元件可配置成二維或三維，諸如二維記憶體結構或三維記憶體結構。
在二維記憶體結構中，該等半導體記憶體元件係配置在一單一平面或一單一記憶體裝置層級中。一般而言，在二維記憶體結構中，記憶體元件係配置於一平面上（例如，在xy方向平面上），該平面實質上平行於支撐該等記憶體元件之一基材之一主表面延伸。基材可係晶圓，該晶圓上方或其中形成該等記憶體元件之層，或其可係一載體基材，其在其等形成之後附接至記憶體元件。作為一非限制性實例，該基材可包括一半導體，諸如矽。
該等記憶體元件可依一有序陣列（諸如複數個列及/或行）配置在單一記憶體裝置層級中。然而，該等記憶體元件可依非規則或非正交組態的方式成為陣列。記憶體元件可各自具有二或更多個電極或接觸線，諸如位元線及字線。
三維記憶體陣列經配置使得記憶體元件佔據多個平面或多個記憶體裝置層級，藉此在三維上（亦即，在x、y、及z方向上）形成一結構，其中z方向係實質上垂直，且x方向及y方向實質上平行於基材的主表面）。
作為一非限制性實例，三維記憶體結構可垂直配置為多個二維記憶體裝置層級的堆疊。作為另一非限制性的實例，三維記憶體陣列可經配置為多個垂直行（例如，實質上垂直於基材主表面延伸的行，亦即，在y方向上），其中各行具有多個記憶體元件。該等行可配置成二維組態（例如在xy平面中），導致具有多個垂直堆疊記憶體平面上之元件的記憶體元件之三維配置。三維中的記憶體元件的其他組態亦可構成三維記憶體陣列。
藉由非限制的實例，在NAND串之三維陣列中，該等記憶體元件可經耦接在一起以在單一水平（例如xy）記憶體裝置層級內形成一NAND串。替代地，該等記憶體元件可經耦接在一起以形成橫越跨多個水平記憶體裝置層級的垂直NAND串。可預想其他三維組態，其中一些NAND串含有單一記憶體層級中的記憶體元件，而其他串含有跨越多個記憶體層級的記憶體元件。三維記憶體陣列亦可設計成一NOR組態及一ReRAM組態。
一般而言，在單塊三維記憶體陣列中，一或多個記憶體裝置層級係形成於一單一基材上方。可選地，該單塊三維記憶體陣列亦可具有至少部分地在該單一基材內之一或多個記憶體層。作為一非限制性實例，該基材可包括一半導體，諸如矽。在單塊三維陣列中，構成該陣列之各記憶體裝置層級的該等層一般係形成在該陣列之下層的記憶體裝置層級的層上。然而，單塊三維記憶體陣列之相鄰記憶體裝置層級的層可共用或具有介於記憶體裝置層級之間的中介層。
額外地，二維陣列可係分開形成，然後封裝在一起以形成具有多層記憶體之一非單塊記憶體裝置。例如，非單塊堆疊記憶體可藉由在分開的基材上形成記憶體層級，然後將記憶體層級堆疊在彼此頂上而建構。基材可在堆疊之前薄化或自記憶體裝置層級移除，但因為記憶體裝置層級初始形成於分開的基材上方，所得的記憶體陣列不是單塊的三維記憶體陣列。此外，多個二維記憶體陣列或三維記憶體陣列（單塊或非單塊）可形成在分開的晶片上，然後封裝在一起以形成一堆疊晶片記憶體裝置。
一般而言，需要相關的電路系統用於操作記憶體元件及與記憶體元件通訊。作為非限制性實例，記憶體裝置可具有用於控制及驅動記憶體元件以實現功能（諸如程式化及讀取）之電路系統。此相關的電路系統可在與記憶體元件相同的基材上及/或在分開的基材上。例如，用於記憶體讀取-寫入操作的控制器可位於分開的控制器晶片上及/或在與記憶體元件相同的基材上。
所屬技術領域中具有通常知識者將理解，此技術不限於所述之二維與三維例示性結構，而是涵蓋如本文所述及如所屬技術領域中具有通常知識者所理解之技術之精神及範圍內的所有相關記憶體結構。
圖2繪示利用交錯的記憶體串之實例BiCS記憶體架構的示意圖。例如，參考數字201顯示一實例BiCS 4記憶體架構的示意圖，參考數字203顯示一實例BiCS 5記憶體架構的示意圖，且參考數字205顯示一實例BiCS 6記憶體架構的示意圖。在一些實施例中，如所示，一BiCS記憶體架構可包括交錯NAND串的一陣列。
參考記憶體架構201，在串架構201中的列207-0至207-7顯示記憶體串。一記憶體串可包括一組記憶體單元（例如，其對應於一組記憶體孔）。各列係顯示具有至記憶體串的四個端。一記憶體串可在一端處連接至一相鄰串（在此視圖之下不可見）。虛置列208之左側上顯示列207-0至207-3的第一群組。虛置列208之右側上顯示列207-4至207-7的第二群組。虛置列208將兩個列群組分開成交錯的八個列。一源極線209係定位於該第一群組之一邊緣處且遠離該虛置列208。一源極線210係定位於該第二群組之一邊緣處且遠離該虛置列208及源極線209。
記憶體架構203及205可相似於串架構201之該者，除了添加額外群組。串架構203可係架構201之兩倍大小，且可包括十六串列，其中藉由一虛置列分開各個四列的群組。串架構205可大於記憶體架構201及記憶體架構203兩者。串架構205可包括二十串列，其中藉由一虛置列208分開各個四列的群組。
在一些實施例中，記憶體架構201、203、及/或205可包括陣列結構下的晶片。例如，記憶體架構201、203、及/或205可包括陣列結構下的晶片，藉此控制電路系統係在包括記憶體串之群組的記憶體陣列下方。以陣列結構下的晶片，該等記憶體串可包括用於源極線的直接帶式接觸(direct strap contact)，以用於讀取操作及抹除操作。
在一些實施例中，記憶體架構205可係一BiCS 6記憶體架構。例如，在一BiCS 6記憶體架構中，可存在五個NAND串群組。NAND串群組212-1、NAND串群組212-2、NAND串群組212-3、NAND串群組212-3、及NAND串群組212-4）。NAND串群組212-0及NAND串群組212-4可稱為外NAND串群組。NAND串群組212-1、NAND串群組212-2及NAND串群組212-3可統稱為內NAND串群組。NAND串群組212-2可稱為最內NAND串群組。
在一些實施例中，BiCS 6記憶體架構可係包括一或多個3D區塊的一3D記憶體架構。在此情況中，一3D區塊可邏輯上分段成對應於NAND串群組的多個子區塊。該3D區塊亦可分段成多個平面。本文中進一步提供額外的區塊描述。
雖然一或多個實施例係指一BiCS記憶體架構，但應理解此係以舉實例之方式提供。實務上，本文所述的技術可實施在任何數量的不同記憶體架構上，諸如管形BiCS (P-BiCS)、垂直凹陷陣列電晶體(vertical recess array transistor, VRAT)架構、及/或任何其他類型的EEPROM或快閃記憶體架構。
圖3繪示圖1之記憶體陣列126的實例二維組態中的記憶體單元的區塊。記憶體陣列可包括許多區塊。各實例區塊300、310包括數個NAND串及各別位元線（例如，BL0、BL1…），其係在該等區塊中共用。`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n`n各NAND串在一端處連接至一汲極選擇閘(SGD)，且該等汲極選擇閘之該等控制閘經由一共同的SGD線連接。該等NAND串在其等另一端處連接至一源極選擇閘，其繼而連接至一共同源極線320。例如，十六條字線WL0至WL15延伸在該等源極選擇閘與該等汲極選擇閘之間。在一些情況中，虛置字線（其不含有使用者資料）亦可用於相鄰於選擇閘電晶體的記憶體陣列中。此類虛置字線可屏蔽邊緣資料字線免於某些邊緣效應。
可提供在記憶體陣列中的一種類型的非揮發性記憶體係一浮閘記憶體。參見圖4A及圖4B。亦可使用其他類型的非揮發性記憶體。例如，一電荷捕捉記憶體單元使用一非導電介電材料取代一導電浮閘，以依非揮發性方式儲存電荷。參見圖5A及圖5B。氧化矽、氮化矽及氧化矽(「ONO」)形成之三層介電質係夾置於一導電控制閘與該記憶體單元通道上方的一半導電基材之一表面之間。該單元係藉由將電子從單元通道注入至氮化物中來程式化，其中該等電子被捕捉並儲存在受限區域中。此經儲存的電荷接著以可偵測的方式改變該單元的該通道之一部分之臨限電壓。該單元係藉由將熱電洞注入至氮化物中來抹除。一類似單元可設置在一分離閘組態中，其中經摻雜多晶矽閘延伸於該記憶體單元通道之一部分上方，以形成一分開之選擇電晶體。
在另一方法中，使用NROM單元。例如，兩個位元係儲存於各NROM單元中，其中一ONO介電層跨源極與汲極擴散之間的該通道延伸。一資料位元之電荷係集中在相鄰於該汲極之該介電層中，且另一資料位元之電荷係集中在相鄰於該源極之該介電層中。多狀態資料儲存係藉由分開讀取介電質內空間上分開的電荷儲存區域之二元狀態而獲得。其他類型的非揮發性記憶體亦係已知的。
圖4A繪示NAND串中之實例浮閘記憶體單元的剖面圖。一位元線或NAND串方向進入該頁中，且字線方向從左行進至右。作為一實例，字線424延伸跨包括各別通道區域406、416及426的NAND串。記憶體單元400包括一控制閘402、一浮閘404、一穿隧氧化物層405、及通道區域406。記憶體單元410包括一控制閘412、一浮閘414、一穿隧氧化物層415、及通道區域416。記憶體單元420包括一控制閘422、一浮閘421、一穿隧氧化物層425、及通道區域426。各記憶體單元係在一不同的各別NAND串中。亦繪示一多晶矽層間介電(inter-poly dielectric, IPD)層428。該等控制閘係該字線之部分。在圖4B中提供沿著接觸線連接器429的剖面圖。
控制閘包覆圍繞浮閘，增加控制閘與浮閘之間的表面接觸面積。這導致較高的IPD電容，導致更高的耦接比，其使得程式化及抹除更容易。然而，隨著NAND記憶體裝置縮小，鄰近單元之間的間距變得較小，因此兩個相鄰浮閘之間幾乎沒有空間用於控制閘及IPD。
作為一替代方案，如圖5A與圖5B所示，已發展出平坦或平面記憶體單元，其中該控制閘係平坦的或平面的；亦即，其不包覆圍繞浮閘，且其僅在其上方與電荷儲存層接觸。在此情況中，具有高浮閘沒有優點。而是，將浮閘製作得更薄。此外，浮閘可用以儲存電荷，或薄電荷捕捉層可用以捕捉電荷。此方法可避免彈道式電子傳輸（其中電子在程式化期間穿隧通過穿隧氧化物之後可行進通過浮閘）的問題。
圖5B繪示沿著接觸線連接器529之圖5A之結構的剖面圖。NAND串530包括一SGS電晶體531、實例記憶體單元500、533、…、534及535、及一SGD電晶體536。記憶體單元400（作為各記憶體單元之一實例）包括：控制閘402、IPD層428、浮閘404、及穿隧氧化物層505，與圖5A一致。在SGS及SGD電晶體中之IPD層中的通道允許控制閘層及浮閘層連通。控制閘及浮閘層可係多晶矽，且穿隧氧化物層例如可係氧化矽。IPD層可係氮化物(N)及氧化物(O)之一堆疊，諸如N—O—N—O—N組態。
該NAND串可形成於一基材上，該基材包含一p型基材區域555、一n型井556及一p型井557。在p型井中形成N型源極/汲極擴散區域sd1、sd2、sd3、sd4、sd5、sd6、及sd7。可將通道電壓Vch直接施加至基材的通道區域。
圖6A繪示圖1的感測區塊SB1之實例方塊圖。在一種方法中，一感測區塊包含多個感測電路。各感測電路係與資料鎖存器相關。例如，實例感測電路650a、651a、652a、及553a分別與資料鎖存器650b、551b、652b、及653b相關。在一種方法中，可使用不同的各別感測區塊來感測位元線的不同子集。此允許與感測電路相關的處理負載被分開且藉由各感測區塊中之一各別處理器處理。例如，SB1中的感測電路控制器660可與該組感測電路及鎖存器通訊。該感測電路控制器可包括一預充電電路661，其提供一電壓至各感測電路以用於設定一預充電電壓。在一種可能的方法中，電壓係獨立地提供至各感測電路，例如經由資料匯流排603及本地匯流排（諸如圖6B中之LBUS1或LBUS2）。在另一可能的方法中，共同電壓係並行地提供至各感測電路，例如經由圖6B中之接觸線605。感測電路控制器亦可包括記憶體662及處理器663。記憶體662可儲存碼，其可由處理器執行以執行本文所述之功能。這些功能可包括讀取與感測電路相關之鎖存器、設定在鎖存器中的位元值、及提供用於設定在感測電路之感測節點中的預充電位準的電壓。下文提供感測電路控制器及感測電路650a及651a的進一步實例細節。
感測電路控制器可例如以時間多工方式與不同感測電路通訊。在一種方法中，一接觸線605可連接至各感測電路中的該電壓箝位。
感測電路651a包括鎖存器651b，其包括一跳脫鎖存器646、偏移驗證鎖存器647、及資料狀態鎖存器648。電壓箝位641可用以設定感測節點642處的一預充電電壓。感測節點至位元線(BL) 的開關643選擇性地允許感測節點與位元線645連通，且電壓箝位644可設定位元線上的電壓。位元線645連接至一或多個記憶體單元，諸如記憶體單元MC2。本地匯流排LBUS2允許感測電路控制器與感測電路中的組件通訊，諸如在一些情況中，鎖存器651b及電壓箝位。為了與感測電路651a通訊，感測電路控制器經由一接觸線601提供一電壓至一電晶體606，以連接LBUS2與DBUS。
感測電路650a可係包含第一跳脫鎖存器626之第一感測電路，且感測電路651a可係包含第二跳脫鎖存器646之第二感測電路。
感測電路650a係包含一第一感測節點622之一第一感測電路之一實例，其中該第一感測電路與一第一記憶體單元MC1及一第一位元線625相關。感測電路651a係包含一第二感測節點642之一第二感測電路之一實例，其中該第二感測電路與一第二記憶體單元MC2及一第二位元線645相關。
在一些實施例中，一記憶體單元可包括一旗標暫存器，該旗標暫存器包括一組儲存旗標位元之鎖存器。在一些實施例中，旗標暫存器的數量可對應於資料狀態的數量。在一些實施例中，當驗證記憶體單元時，一或多個旗標暫存器可用以控制所使用的驗證技術類型。在一些實施例中，一旗標位元的輸出可修改該裝置（例如，位址解碼電路系統）的相關邏輯，使得單元的一特定區塊被選取。可使用旗標暫存器中設定的旗標，或旗標暫存器與位址暫存器之組合（如在隱含定址中），或替代地藉由單獨利用位址暫存器的直接定址，來實行成批操作（例如一抹除操作等）。
圖6B繪示圖1的感測區塊SB1之另一實例方塊圖。感測電路控制器660與多個感測電路（包括實例感測電路650a及651a，亦示於圖6A中）通訊。感測電路650a包括鎖存器650b，其包括一跳脫鎖存器626、偏移驗證鎖存器627、及資料狀態鎖存器628。該感測電路進一步包括電壓箝位621，諸如一電晶體，其在感測節點622處設定一預充電電壓。感測節點至位元線(BL)的開關623選擇性地允許感測節點與一位元線625連通，例如該感測節點電連接至該位元線，使得該感測節點電壓可衰減。位元線625連接至一或多個記憶體單元，諸如記憶體單元MC1。一電壓箝位624可在位元線上設定一電壓，諸如在一感測操作期間或在一程式化電壓期間。本地匯流排LBUS1允許感測電路控制器與感測電路中的組件通訊，諸如在一些情況中，鎖存器650b及電壓箝位。為了與感測電路650a通訊，感測電路控制器經由一接觸線602提供一電壓至一電晶體604，以連接LBUS1與資料匯流排DBUS 603。該通訊可包括傳送資料至該感測電路及/或自該感測電路接收資料。
圖6C係一個別感測區塊675之方塊圖，該個別感測區塊分區成一核心部分（稱為一感測模組680）及一共同部分690。根據圖6C所示及所述的元件可包含與根據上述圖6A及圖6B所述者相同或不同的元件，且可擴充上述功能，以與本揭露之實施例操作。在一些實施例中，可針對各位元線提供一分開的感測模組680，而針對一組多個感測模組提供一單一共同部分。在某些實施例中，一感測區塊包括一個共同部分690及八或更多個感測模組680。在一群組中的感測模組680之各者可經由一資料匯流排672與該相關之共同部分通訊。針對進一步細節，請參照美國專利申請公開案第2006/0140007號，其內容出於所有目的以引用方式全文併入本文中。
感測模組680可包含感測電路系統670。在某些實施例中，感測電路系統670經組態以判定在連接位元線中的導通電流高於或低於一預定臨限位準。替代地或額外地，感測電路系統670可經組態以判定當給定臨限電壓施加至相關的字線時，電流是否流動在位元線及/或記憶體單元中。在一些實施例中，感測模組680包括感測放大器電路。感測模組680可進一步包括一或多個位元線鎖存器，其用於以經連接之該（等）位元線上設定一電壓狀況。例如，位元線鎖存器682中鎖存的預定狀態可導致經連接的該（等）位元線被拉至程式化禁止狀態（例如，VDD）。禁止電壓位準(VDD)係由電壓源輸入提供，該電壓源輸入可係任何類型的電壓（或電流）源。雖然在本文中稱為「位元線鎖存器(bit line latch)」，但在一些情境中，應理解此類元件可係任何類型的感測資料鎖存器(sense data latch,「SDL」)，其根據本揭露的實施例儲存控制線偏壓設定/資訊。
感測區塊675的共同部分690包含一或多個處理器692、一組資料鎖存器694、及/或耦接於該組資料鎖存器694與一資料匯流排620之間的一輸入/輸出(I/O)介面596。該（等）處理器692可經組態以執行各種運算。例如，該（等）處理器692可經組態以判定儲存在所感測之記憶體單元中的資料，並將所判定資料儲存於該組資料鎖存器694中。該組資料鎖存器694可用以在讀取操作期間儲存由（多個）處理器692所判定之資料位元。資料鎖存器694亦可用以在一程式化操作期間儲存從資料匯流排620匯入資料位元。該等匯入資料位元代表欲被程式化至該記憶體中的寫入資料。I/O介面696提供資料鎖存器694與資料匯流排620之間的介面。
在讀取或感測期間，感測區塊675的操作可在狀態機的控制之下，該狀態機控制至所定址單元之不同控制閘電壓的供應。當該狀態機步進通過對應於由該記憶體支援之各種記憶體狀態的各種預定控制閘電壓時，感測模組680可在這些電壓中之一者處跳脫，且一輸出將從感測模組680經由匯流排672提供至該（等）處理器692。在該點處，該（等）處理器692可藉由考量該感測模組之該（等）跳脫事件及關於從狀態機經由輸入線693施加的控制閘電壓之資訊，來判定所得記憶體狀態。然後，運算記憶體狀態的二進位編碼，並儲存所得之資料位元於資料鎖存器694中。在一些實施例中，位元線鎖存器682作用為用於鎖存感測模組680之輸出的鎖存器，且作用為如上述的位元線鎖存器。位元線鎖存器682可係經組態以儲存複數個資料位元之複數個位元線鎖存器之一者，該複數個資料位元指示複數個位元線或其他控制線之經選取及未經選取位元線。
在程式化或驗證期間，可將待程式化的資料從資料匯流排620儲存在該組資料鎖存器694中。程式化操作可至少部分地在該狀態機的控制下執行，且可包含施加至該等經定址的記憶體單元之該等控制閘的一系列程式化電壓脈衝（具有增加的量值）。當位元線不與正在程式化的記憶體單元相關時，在程式化操作之一程式化脈衝之前，該位元線可被充電至一禁止電壓作為一預充電階段之部分（其詳細描述於下文），當記憶體電晶體（諸如M1）置於程式化禁止模式時，該通道電壓升壓至一高電壓。
各程式化脈衝之後可接著一驗證程序，以判定該記憶體單元是否已經程式化至該所欲狀態。該（等）處理器692可相對於所欲的記憶體狀態監測經驗證的記憶體狀態。當兩者一致時，該（等）處理器692可設定該（等）位元線鎖存器682以使該（等）位元線拉至程式化禁止電壓位準，如上文所提及。即使其在其控制閘上經受程式化脈衝，此禁止經耦接至位元線之該單元免於進一步程式化。在一些實施例中，該（等）處理器692初始將位元線鎖存器682載入，且感測電路系統在驗證程序期間設定其成一禁止值。在一實施例中，禁止值之量值取決於所選取字線的位置。
資料鎖存器堆疊694可含有對應於感測模組680之資料鎖存器堆疊。在一些實施例中，每個感測模組有3至5（或另一數目）個資料鎖存器。在一些實施例中，鎖存器各自係一個位元。資料鎖存器可實施為一移位暫存器，使得儲存於其中之該平行資料轉換成資料匯流排620之串列資料，且反之亦然。在一實施例中，對應於M記憶體單元之讀取/寫入區塊的所有資料鎖存器可連結在一起以形成一區塊移位暫存器，使得資料區塊可藉由串列轉移輸入或輸出。具體而言，該讀取/寫入模組庫經調適使得其資料鎖存器組之各者將依序移位資料進或出資料匯流排，猶如其等係用於整個讀取/寫入區塊之一移位暫存器的部分。
圖6D根據一或多個實施例係電荷泵電路系統600D的示意圖。電路系統600D可用於感測放大器中。在某些實施例中，電路600D可與圖4所示及上文所述的感測電路系統670連接使用。電路600D可包括耦接至位元線的一位元線箝位電晶體614。雖然顯示並描述單一電晶體614，但是應理解，所繪示電晶體614可表示在一些實施例中的串聯電晶體堆疊。電晶體614之一端子連接至供應電壓（在本文中亦稱為「VDD」，且亦可在某些組態中代表禁止電壓）。VDD可係外部或內部供應電壓。在某些實施例中，電晶體54提供電壓VDD至位元線的速率取決於其閘極電壓。
電路600D可包括一或多個電容器615。例如，該（等）電容器615可具有耦接至電晶體614之閘極的一節點及耦接至接地參考的另一節點。電路600D亦可包含或連接至一電流供應器610，其在一些實施例中可係可變的。電流供應器610可耦接至其耦接至位元線箝位電晶體614的閘極之該（等）電容器615的節點。因此，提供至電晶體614之閘極的電壓可至少部分地藉由使用電流源610充電（多個）電容器615來控制。
電荷泵電路系統600D可作用以促進或確保提供至路徑616上之該（等）相關位元線的一恆定電流值。例如，在用於預充電位元線至目標電壓之預充電階段的受控或恆定電流期期間，電荷泵電路系統可用以提供一恆定電流，以防止在恆定電流期期間當位元線電壓斜升太快時之非所要的電流尖波。為了控制位元線電壓斜升速率，該（等）電晶體614上的閘極偏壓可由電流源610調變。以來自電流源610的較高電流，電晶體614的閘極偏壓較快地斜升，導致位元線電壓之較快的斜升。另一方面，以來自電流源610的較小電流，電晶體614的閘極偏壓較慢地斜升，導致位元線電壓之較慢的斜升。在一些實施例中，可藉由減少來自電流源610之電流至電流源之全部量值之約¾而達成較慢的位元線充電速率。可使用全部量值的任何百分比以用於較慢的充電速率。再者，可有任何數量的不同充電速率。
雖然在本文某些上下文中將電荷泵電路系統600D描述為提供位元線/控制線的充電電流，但應理解，來自電路系統600D及/或其他電荷泵的充電或來自本文中描述的電路系統的充電可用於字線充電或其他控制線充電。用語「電荷泵電路系統(charge pump circuitry)」大致可指經組態以根據本揭露之態樣提供控制線充電/預充電的電路系統及/或裝置的任何類型或組態。電荷泵電路系統600D可提供用於將複數個控制線充電至目標電壓之構件及/或用於限制來自一電壓源的充電電流至一管理電流之構件。
在固態資料儲存系統中，不同電荷泵可分別用於字線及位元線充電。例如，用於各種控制線充電功能之電壓源輸入（例如，電池組）可針對位元線及字線而變化。此外，此類電路的負載可針對位元線及字線應用而變化。例如，針對某些字線充電應用，相較於位元線電荷泵，一電荷泵可有利地支援0至10 V，但可提供相對較小的準確度（例如，0.1 V步階大小的準確度或類似者）。亦即，相對於位元線電荷泵，字線電荷泵可代表具有較小準確度的一相對強的泵。針對位元線電荷泵，不同泵可用於不同充電階段。例如，針對預充電，相關目標電壓可係例如約3 V，而針對讀取/驗證階段充電，電壓目標可能較小，諸如約0.5 V，其可能不需要如此強的泵，但可能需要較大的準確度（例如，0.01 V的準確度）。
圖7A係圖1之記憶體陣列126的實例三維組態中的一組區塊700的透視圖。在基材上係記憶體單元（儲存元件）之實例區塊BLK0、BLK1、BLK2、及BLK3以及周圍區704，該周圍區具有由該等區塊所使用的電路系統。例如，電路系統可包括電壓驅動器705，其可連接至區塊的控制閘層。在一種方法中，在區塊中的共同高度處的控制閘層係共同地驅動。基材701亦可承載在該等區塊下的電路系統，連同一或多個下部金屬層，其係經圖案化成導電路徑以承載電路系統之信號。該等區塊係形成於該記憶體裝置之中間區域702中。在該記憶體裝置之一上部區域703中，一或多個上部金屬層經圖案化成導電路徑以承載電路系統之信號。各區塊包含記憶體單元之堆疊區，其中堆疊之交替層級代表字線。在一種可能的方法中，各區塊具有相對分層側，垂直接觸件從該等相對分層側向上延伸至上部金屬層，以形成至導電路徑的連接。雖然四個區塊係繪示為一實例，但可使用二或更多個區塊，延伸在x方向及/或y方向上。
在一種可行的方法中，平面之長度（在x方向上）代表在該一或多個上部金屬層中信號路徑延伸至字線之方向（字線或SGD線方向），且該平面之寬度（在y方向上）代表在該一或多個上部金屬層中信號路徑延伸至位元線之方向（位元線方向）。z方向代表記憶體裝置的高度。
圖7B繪示圖7A的區塊之一者之一部分的實例剖面圖。該區塊包含交替的導電層及介電層之一堆疊710。在此實例中，除了資料字線層（字線）WLL0至WLL10之外，導電層包含兩個SGD層、兩個SGS層、及四個虛置字線層DWLD0、DWLD1、DWLS0及DWLS1。該等介電層係標示為DL0至DL19。進一步，繪示包含NAND串NS1及NS2之堆疊的區域。各NAND串包含一記憶體孔718或719，該記憶體孔填充有形成相鄰於該等字線之記憶體單元的材料。該堆疊之一區域722在圖7D中更詳細地顯示。
該堆疊包括一基材711、該基材上的一絕緣膜712、及一源極線SL之一部分。NS1在堆疊之底部714處具有源極端713，且在堆疊之頂部716處具有汲極端715。接觸線連接器（例如，間隙(slit)，諸如金屬填充間隙）717及720可週期性地跨堆疊提供，作為延伸穿過堆疊的互連，諸如將源極線連接至堆疊上方的特定接觸線。接觸線連接器可在形成字線期間使用，且隨後以金屬填充。亦繪示一位元線BL0的一部分。一導電通孔721將汲極端715連接至BL0。
圖7C繪示圖7B之堆疊中之記憶體孔徑的圖。垂直軸與圖7B之堆疊對齊並繪示記憶體孔718及719之寬度(wMH)，例如直徑。圖7A的字線層WLL0至WLL10係重複作為一實例，且在堆疊中之各別高度z0至z10處。在此類記憶體裝置中，蝕刻通過該堆疊之該等記憶體孔具有非常高的高寬比。例如，約25至30的深度對直徑比係常見的。該等記憶體孔可具有一圓形剖面。由於蝕刻程序，記憶體孔寬度可沿該孔之長度變化。一般而言，直徑從記憶體孔的頂部至底部逐步變小。亦即，記憶體孔在堆疊之底部處漸縮、窄縮。在一些情況中，稍微的窄縮發生在接近選擇閘之孔頂部處，使得直徑在從記憶體孔的頂部至底部逐步變小之前變得稍微較寬。
由於記憶體孔之寬度的不平均，程式化速度（包括程式化斜率及記憶體單元的抹除速度）可基於其等沿記憶體孔的位置而變化，例如基於其等在堆疊中的高度。在一較小直徑記憶孔情況中，跨該穿隧氧化物之電場係相對較強，使得程式化及抹除速度相對較高。一種方法係界定相鄰字線之群組，其中記憶體孔徑係相似的，例如在一界定之直徑範圍內，且針對群組中之各字線施加一最佳化驗證方案。不同的群組可具有不同的最佳化驗證方案。
圖7D繪示圖7B之堆疊之區域722的特寫圖。記憶體單元係形成在一字線層與一記憶體孔之相交處之該堆疊之不同層級處。在此實例中，在虛置記憶體單元782及783及一資料記憶體單元MC上方提供SGD電晶體780及781。可例如使用原子層沉積沿著記憶體孔730之側壁(SW)及/或在各字線層內沉積多個層。例如，各行（例如，由在一記憶體孔內之材料所形成之支柱）可包括一電荷捕捉層或膜763（諸如SiN或其他氮化物）、穿隧層664、多晶矽主體或通道765、及介電核心766。字線層可包括阻隔氧化物/阻隔高k材料760、金屬障壁761、及導電金屬762，諸如作為控制閘的鎢。例如，提供控制閘790、791、792、793、及794。在此實例中，除了金屬之外，所有層係提供於記憶體孔中。在其他方法中，一些層可在控制閘層中。在不同記憶體孔中相似地形成額外支柱。一支柱可形成一NAND串之一行主動區(active area, AA)。
當一記憶體單元經程式化時，電子係儲存於與記憶體單元相關之電荷捕捉層的一部分中。這些電子從通道汲取到電荷捕捉層中，並通過穿隧層。記憶體單元的Vth與所儲存電荷量成比例地增加。在一抹除操作期間，電子返回至通道。
該等記憶體孔之各者可填充有複數個環狀層，該等環形層包含一阻隔氧化物層、一電荷捕捉層、一穿隧層、及一通道層。該等記憶體孔的各者的一核心區域填充有一主體材料，且該複數個環狀層係在該等記憶體孔之各者中的該核心區域與該字線之間。
該NAND串可被視為具有一浮動本體通道，因為該通道之長度並未形成於一基材上。此外，該NAND串係藉由在一堆疊中之在彼此之上的複數個字線層提供，且藉由介電層彼此分隔。
圖8A繪示圖7B之堆疊之實例字線層WLL0的俯視圖。如所提及，一3D記憶體裝置可包含交替的導電層及介電層之一堆疊。該等導電層提供該等SG電晶體及記憶體單元之控制閘。用於SG電晶體的層係SG層，且用於記憶體單元的層係字線層。此外，記憶體孔係形成於堆疊中且填充有電荷捕捉材料及通道材料。結果，形成一垂直NAND串。源極線連接至在堆疊下方的NAND串，且位元線連接至堆疊上方的NAND串。
一3D記憶體裝置中的區塊BLK可被劃分成子區塊，其中各子區塊包含具有一共同的SGD控制線之NAND串群組。例如，參見分別在子區塊SBa、SBb、SBc、及SBd中的SGD線/控制閘SGD0、SGD1、SGD2、及SGD3。此外，在一區塊中的一字線層可被劃分成區域。各區域係在一各別子區塊中，且可在接觸線連接器（例如，間隙）之間延伸，該等接觸線連接器在堆疊中週期性地形成，以在記憶體裝置的製造程序期間處理字線層。此處理可包括以金屬取代字線層之犧牲材料。大致上，接觸線連接器之間的距離應相對小，以考量蝕刻劑可側向行進以移除犧牲材料，且該金屬可行進以填充由犧牲材料的移除所產生的空隙之距離限制。例如，接觸線連接器之間的距離可允許相鄰接觸線連接器之間的數列記憶體孔。記憶體孔與接觸線連接器之布局亦應考量當各位元線連接至一不同記憶體單元時可延伸跨區域的位元線之數量限制。在處理字線層之後，接觸線連接器可以可選地以金屬填充，以提供通過該堆疊的一互連。
在此實例中，相鄰接觸線連接器之間有四列記憶體孔。此處之一列係在x方向上對齊之記憶體孔的群組。此外，記憶體孔的列係一交錯型態，以增加記憶體孔的密度。字線層或字線經劃分成各自藉由一接觸線813連接之區域WLL0 a、WLL0 b、WLL0 c、及WLL0d。在一個方法中，在一區塊中之一字線層的最後區域可連接至下一區塊中之一字線層之一第一區域。接觸線813繼而連接至用於字線層之一電壓驅動器。區域WLL0a具有沿一接觸線812之實例記憶體孔810及811。區域WLL0b具有實例記憶體孔814及815。區域WLL0 c具有實例記憶體孔816及817。區域WLL0 d具有實例記憶體孔818及819。記憶孔亦顯示於圖8B中。各記憶體孔可係一各別的NAND串之部分。例如，記憶體孔810、814、816、及818可分別係NAND串NS0_SBa、NS1_SBb、NS2_SBc、NS3_SBd、及NS4_SBe之部分。
各圓圈代表在一字線層或一SG層處的一記憶體孔的剖面。虛線所示之實例圓圈代表由記憶體孔中之材料及由相鄰字線層提供的記憶體單元。例如，記憶體單元820及821係在WLL0a中，記憶體單元824及825係在WLL0b中，記憶體單元826及827係在WLL0c中，且記憶體單元828及829係在WLL0d中。這些記憶體單元在堆疊中的一共同高度處。
接觸線連接器（例如，間隙，諸如金屬填充間隙）801、802、803、及804可位於區域WLL0 a至WLL0 d之邊緣之間且相鄰於該等區域之邊緣。接觸線連接器提供從堆疊底部至堆疊頂部的導電路徑。例如，在堆疊底部處的源極線可連接至堆疊上方的導電線，其中導電線連接至在該記憶體裝置之一周邊區域中之一電壓驅動器。亦請參見圖9A，其用於圖8A之子區塊SBa至SBd之進一步細節。
圖8B繪示圖7B之堆疊之實例頂部介電層DL19的俯視圖。該介電層被劃分成區域DL19 a、DL19 b、DL19 c、及DL19d。各區域可連接至一各別電壓驅動器。此允許一字線層之一個區域中的一組記憶體單元被同時程式化，其中各記憶體單元係在連接至一各別位元線的一各別NAND串中。可將一電壓設定在各位元線上，以允許或禁止各程式化電壓期間的程式化。
區域DL19a具有沿一接觸線812a的實例記憶體孔810及811，該接觸線與位元線BL0重合。數個位元線延伸於記憶體孔上方且連接至記憶體孔，如由「X」符號所指示者。BL0連接至一組記憶體孔，該組記憶體孔包括記憶體孔811、815、817、及819。另一實例位元線BL1連接至一組記憶體孔，該組記憶體孔包括記憶體孔810、814、816、及818。亦繪示來自圖8A之接觸線連接器（例如，間隙，諸如金屬填充間隙）801、802、803、及804，其等垂直延伸穿過堆疊。位元線可在-x方向上跨DL19層依序編號為BL0至BL23。
位元線的不同子集連接至不同列中的記憶體單元。例如，BL0、BL4、BL8、BL12、BL16、及BL20連接至各區域之右手邊緣處之第一列單元中的記憶體單元。BL2、BL6、BL10、BL14、BL18、及BL22連接至相鄰於右手邊緣處的第一列之一相鄰列單元中的記憶體單元。BL3、BL7、BL11、BL15、BL19、及BL23連接至各區域之左手邊緣處之第一列單元中的記憶體單元。BL1、BL5、BL9、BL13、BL17、及BL21連接至相鄰於左手邊緣處的第一列之一相鄰列記憶體單元中的記憶體單元。
圖9A繪示圖8A的子區塊SBa至SBe中的實例NAND串。該等子區塊與圖7B的結構一致。堆疊中的導電層係繪示在左手側用於參考。各子區塊包括多個NAND串，其中繪示一個實例NAND串。例如，SBa包含一實例NAND串NS0，SBb包含一實例NAND串NS1，SBc包含一實例NAND串NS2，SBd包含一實例NAND串NS3，且SBe包含一實例NAND串NS4。
額外地，NS0_SBa包括SGS電晶體900及901、虛置記憶體單元902及903、資料記憶體單元904、905、906、907、908、909、910、911、912、913、及914、虛置記憶體單元915及916、及SGD電晶體917及918。
NS1_SBb包括SGS電晶體920及921、虛置記憶體單元922及923、資料記憶體單元924、925、926、927、928、929、930、931、932、933、及934、虛置記憶體單元935及936、及SGD電晶體937及938。
NS2_SBc包括SGS電晶體940及941、虛置記憶體單元942及843、資料記憶體單元944、945、946、947、948、949、950、951、952、953、及954、虛置記憶體單元955及956、及SGD電晶體957及958。
NS3_SBd包括SGS電晶體960及961、虛置記憶體單元962及963、資料記憶體單元964、965、966、967、968、969、970、971、972、973、及974、虛置記憶體單元975及976、及SGD電晶體977及978。
NS4_SBe包括SGS電晶體980及981、虛置記憶體單元982及983、資料記憶體單元984、985、986、987、988、989、980、981、982、983、及984、虛置記憶體單元985及986、及SGD電晶體987及988。
在該區塊中的一給定高度，各子區塊中之記憶體單元係位於一共同高度。例如，一組記憶體單元（包括記憶體單元904）係在沿交替的導電層及介電層之一堆疊中的漸縮記憶孔形成的複數個記憶體單元之中。該一組記憶體單元在該堆疊中的一特定高度z0處。連接至一個字線(WLL0)的另一組記憶體單元（包括記憶體單元924）亦在該特定高度處。在另一方法中，連接至另一字線（例如，WLL8）之另一組記憶體單元（例如，包括記憶體單元912）係在堆疊中的另一高度(z8)處。
圖9B繪示在子區塊中之NAND串的另一實例視圖。NAND串包括NS0_SBa、NS1_SBb、NS2_SBc、NS3_SBd、及NS4_SBe，其具有48個字線（例如，WL0至WL47）。各子區塊包含NAND串群組，其在x方向上延伸且具有一共同的SGD線，例如SGD0、SGD1、SGD2、SGD3、或SGD4。在此簡化實例中，在各NAND串中僅有一個SGD電晶體及一個SGS電晶體。NAND串NS0_SBa、NS1_SBb、NS2_SBc、NS3_SBd、及NS4_SBe係分別在子區塊SBa、SBb、SBc、SBd、及SBe中。此外，繪示字線群組G0、G1、及G2之實例。
圖10繪示一實例程式化操作之一波形。水平軸繪示程式化迴路編號，而垂直軸繪示程式化電壓值及程式化驗證值。程式化電壓(Vpgm)可包括一字線電壓(WLVpgm)及/或一位元線電壓(BLVpgm)。大致上，程式化操作可涉及施加一脈衝列至一經選取的字線，其中該脈衝列包括多個程式化-驗證(program-verify, PV)迭代。一PV迭代之該程式化部分包含該程式化電壓，且該PV迭代的該驗證部分包含一或多個驗證電壓。
針對各程式化電壓，為了簡化而繪示一方波，雖然其他形狀係可行的，諸如一多階形狀或一斜坡形狀。進一步，在此實例中使用增量步進脈衝程式化(Incremental Step Pulse Programming, ISPP)，其中程式化電壓在各連續的程式化迴路中步進遞增。此實例在程式化於其中完成之單一程式化步驟中使用ISPP。ISPP亦可用於一多步驟操作的各程式化步驟中。大致上，使用ISPP程式化快閃記憶體單元的一背景方法係由 Suh等人描述於「A 3.3V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme」，IEEE International Solid State Circuits Conference, 1995, page 128-130，其全部揭露出於所有目的以引用方式併入本文中。利用ISPP之本揭露的實施方案在Suh等人之背景方法上添加許多重要的創新改善，如在本文中進一步描述。
一脈衝列一般包括程式化電壓，其使用一電壓偏壓(dVpgm)在各程式化-驗證迭代中逐步增加振幅。例如，電壓偏壓可係字線電壓偏壓。可在一多步驟程式化-驗證操作的各程式化步驟中施加一新的脈衝列，其開始於起始程式化電壓（例如，起始Vpgm），且終止於一最終程式化電壓（例如，最終Vpgm），該最終程式化電壓不超過一臨限電壓Vth（例如，一最大允許值）。起始程式化電壓在不同的程式化步驟中可相同或不同。最終程式化電壓在不同的程式化步驟中亦可相同或不同。電壓偏壓在不同的程式化步驟中可相同或不同。在一些情況中，在一最終程式化步驟中使用一較小的電壓偏壓以減少Vth分布寬度。
脈衝列1000包括一系列程式化電壓1001、1002、1003、1004、1005、1006、1007、1008、1009、1010、1011、1012、1013、1014、及1015，其等施加至經選取用於程式化的一字線、及一相關之非揮發性記憶體單元組。在所示的實例中，在各程式化電壓之後提供一個、兩個、或三個驗證電壓，例如基於正在驗證的目標資料狀態的數目。正在驗證的目標資料狀態之數目可例如對應於與字線相關的記憶體單元的數目。可藉由在程式化電壓與驗證電壓之間施加0 V至經選取的字線來分隔一程式化電壓及對應的驗證電壓。
在所示的實例中，可分別在第一、第二、及第三程式化電壓1001、1002、及1003之各者之後施加VvA的A狀態驗證電壓（例如，波形或程式化信號1016）。可分別在第四、第五及第六程式化電壓1004、1005、及1006之各者之後施加VvA及VvB的A狀態驗證電壓及B狀態驗證電壓（例如，程式化信號1017）。可分別在第七及第八程式化電壓1007及1008之各者之後施加VvA、VvB及VvC的A狀態驗證電壓、B狀態驗證電壓、及C狀態驗證電壓（例如，程式化信號1018）。可分別在第九、第十及第十一程式化電壓1009、1010、及1011之各者之後施加VvB及VvC的B狀態驗證電壓及C狀態驗證電壓（例如，程式化信號1019）。最後，可分別在第十二、第十三、第十四及第十五程式化電壓1012、1013、1014、及1015之各者之後施加VvC的C狀態驗證電壓（例如，程式化信號1020）。
在一些實施例中，記憶體裝置100（例如使用控制電路系統110的狀態機112、控制器122、及/或控制電路150）可使用不同的程式化電壓及/或不同的程式化電壓偏壓連同受控的上升/下降或箝位電壓，以執行驗證操作。在一些實施例中，用以執行程式化操作的程式化電壓及程式化電壓偏壓可分別包括一字線電壓及一字線電壓偏壓。額外地或替代地，用以執行程式化操作的程式化電壓及程式化電壓偏壓可分別包括一位元線電壓及一位元線電壓偏壓。
圖11A係繪示用於固態記憶體程式化操作之複數個程式化迴路之一例示性電流曲線的圖表。該圖顯示用於多個程式化迴路/循環（如本文中所使用，「程式化迴路(programming loop)」及「程式化循環(programming cycle)」係視為可互換的）的經測量峰值ICC電流，其已在圖10中大致討論，其中該底部軸反映通過多個程式化循環完全程式化該記憶體裝置之經選取單元之總時間（此程式化操作的時間可替代地稱為「tprog」）。根據某些固態程式化方案，如上文所述，記憶體單元係從抹除狀態逐步程式化至最終所欲狀態（例如，狀態A、B、C等）。逐步程式化的記憶體單元的充電狀態可在複數個程式化迴路/循環內逐步增加，直到達到最終所欲的充電狀態（大致在時間「tprog」）。當已達到特定記憶體單元的最終程式化充電狀態，與該特定記憶體單元相關的位元線便可藉由將一禁止電壓/偏壓位準施加至其來鎖定。如以下所更詳細解釋者，最突起的ICC電流峰值發生在待置於禁止電壓/偏壓下之位元線被充電至所欲禁止位準（V INHIBIT或V DDSA，取決於命名）之程式化期期間。「禁止電壓位準」可對應於一電壓位準，該電壓位準足夠高以將經施加至與一各別控制線（例如，一字線）相關之儲存元件的程式化電壓脈衝的效應抵消。
如圖11A所示，在程式化時期tprog中來自複數個程式化迴路的峰值ICC電流位準（例如，參考數字1100所識別者）形成峰值電流包封1105包封位準，在tprog的中間區段期間達到最高狀態。該複數個程式化迴路內的峰值電流ICC位準的此變化係關於將位元線置於程式化或禁止模式時的變化電容。大致上，這些ICC峰值可分組成一開始區段1107，其中該等峰值係較高，但通常不超過預定臨限（所繪示之水平線1111）；一中間區段1108，其中ICC峰值可能超過預定臨限1111；或一結束區段1109，其中ICC峰值下降且大致上保持低於預定臨限1111。
峰值包封1105之形狀的成因係關於若干因素，包括充電至一禁止狀態的位元線之電容。參照圖11B，若藉由程式化迴路來描繪模擬的位元線負載電容，與峰值ICC曲線1105所見之特性形狀類似的形狀亦可在曲線1105B中的程式化所示的變化位元線電容中看到。如先前所提及，大峰值ICC值可導致儲存裝置故障，尤其是在預定位準上者（諸如在圖11A的1107處所示之一者），且本揭露之態樣尋求減少峰值ICC，特別是在中間的高ICC區段1108中。下文更詳細地論述影響位元線/控制線的電容，特別是關於圖14B至圖14D。
圖11C及圖11D繪示一記憶體裝置之電流峰值與程式化階段之間的關係，其中個別的程式化迴路及個別迴路內的階段與峰值ICC的發生一起繪示。圖11C根據一或多個實施例提供類似於圖11D之格式的圖表，其繪示在固態記憶體程式化操作之複數個程式化迴路內之例示性電流曲線。例如，在圖11C中所示之曲線可對應於一3D NAND記憶體晶片中的程式化操作，其包含例如至多96個層或更多，且經組態以實現多階單元(MLC)、三階單元(TLC)、及/或四階單元(QLC)程式化架構。
圖11D繪示圖11C之圖表之區段，其中圖11D之區段包括相關程式化操作之程式化迴路之子集。圖11C及圖11D之圖表繪示個別程式化迴路內的三個相異階段或期間，這些程式化迴路係以例示性方式繪示為圖11D的兩個迴路「迴路N」及「迴路N+1」，其包括一預充電階段、一程式化脈衝階段、及一驗證階段，其等之各者經識別於圖11D中。各階段可進一步劃分成更多粒狀階段(granular stage)，如下所述。在一些實施方案中，在程式化脈衝階段期間，可施加一相對高電壓（例如，20 V）以程式化記憶體單元。在預充電階段之第一期及第二期期間，且在驗證階段期間，如所繪示，可發生某些電流峰值。大致上，針對記憶體陣列及/或裝置的峰值電流損耗具有最大影響的峰值可發生在預充電階段期間，而較少的峰值可發生在驗證階段期間。藉由減少或控制預充電及/或驗證階段中之電流峰值，可管理或抑制資料儲存裝置的峰值電流損耗。如下文所更詳細解釋者，本揭露之實施例提供減少預充電階段中的電流峰值之方法，且提供稍後階段（諸如程式化恢復階段或讀取/驗證階段中）的減少電流峰值之替代方法。
針對一給定程式化操作，如針對在圖11C的圖表所繪示之程式化操作所示，程式化操作之第一程式化迴路之預充電階段可與峰值電流1101C相關，該峰值電流代表在一迴路內的程式化階段之一最高峰值電流。如上文所詳細描述，一程式化迴路之預充電階段包含一第一期（「期1」，亦見於圖12A及圖12B中），其與一時序時脈相關，在該時序時脈期間使用一恆定電流以充電控制線（例如，位元線）至一目標電壓位準，其可係禁止電壓位準的百分比或部分（例如，禁止電壓位準的70至90%，如藉由判定一迴路相依的程式化調整參數（諸如V HSATGT）所設定的）。
圖12A及圖12B提供在一程式化迴路之一選定部分內操作之記憶體電路信號之電壓位準轉換之細節。圖12A顯示用於待程式化的單元的一特定集合之程式化迴路1200之一部分，例如一儲存裝置之一記憶體陣列的儲存裝置區段中之一頁單元。一位元線/控制線的電壓狀態係顯示在1220B（用於待充電至禁止電壓狀態(V INHIBIT/V DDSA)之位元線）及1220A（用於經組態成一程式化狀態(V SEL/V SS)之位元線）處。顯示所繪示之程式化迴路區段1200的數個階段，包括一程式化階段1233、預充電階段1230、預充電階段1230的第一預充電期1231、預充電階段1230的第二預充電期1232、程式化恢復階段1235、及讀取/驗證階段1240。為了額外的清晰，圖12B提供一替代視圖，其顯示待充電至禁止狀態之位元線1220B及待充電至程式化狀態之位元線1220A之預充電階段1230的期1與期2（分別係1231、1232）。
圖11A所示之ICC電流「尖波」之各者（諸如在1100處所顯示者）發生在禁止位元線電壓至V DDSA的反曲點/快速斜升附近，其開始（於大約1225的位元線充電點處，且在約P7或預充電階段1230的第一期1231的結束處有峰值）。更具體而言，鑑於圖11C至圖11D及圖12A至圖12B，預充電階段1230之第一期1231可視為「恆定電流期」，因為供應至相關控制線（亦即，待置於禁止狀態中的位元線）之電流可在第一期之至少一部分內維持恆定值，且此恆定值可通過一參數（諸如V HSASLOWP）來調節。例如，在約20至30mA之範圍內，V HSASLOWP提供程式化/軟程序化模式中的位元線預充電電流控制（每平面）（亦即，提供峰值電流控制）。此外，預充電狀態之第一期可稱為「經管理電流期」或「經調整電流期」，在該意義上來說，可藉由某些控制電路系統管理或調節電流，以達成至多至V HSATGT設定所判定之臨限點的所欲充電位準。「經管理電流(managed current)」、「經管理充電電流(managed charging current)」、「經調節電流(regulated current)」、及「經調節充電電流(regulated charging current)」在本文中分別根據其等之廣泛及通常意義使用，且大致係指以某種方式管理或調節的電流流動。大致上，當在預充電階段之第一期期間管理電流，ICC尖波在程式化迴路的此期期間係不重要的。
當一位元線1231在位元線/控制線充電期間已達到預定臨限（諸如當一臨限電壓此線達到1225，V HSATGT所代表的預定臨限），便進入預充電階段1230之第二期1232。在預充電程序之第二期1232期間，可允許無限制電流相對快速充電所欲的該（等）控制線（例如，（多個）位元線）。此類期在本文中可稱為「未經調節(unregulated)」或「未經管理(unmanaged)」之電流期。用語「未經調節充電電流(unregulated charging current)」、「未經調節電流(unregulated current)」、「未經管理充電電流(unmanaged charging current)」、及「未管理電流(unmanaged current)」在本文中係根據其等之廣泛及通常意義來使用，且大致上係指充電電流，諸如用於充電一控制線/位元線，其實質上未經管理或未經調節。雖然允許控制線/位元線的剩餘充電以未經調節的方式發生最小化達到預定位準（諸如V DDSA（或替代地，V INHIBIT））所需的時間量，接著而來的代價係接著而來的迅速充電而引起的高ICC電流尖波。邏輯上，控制此電流的一種方法可係改變（或增加）該控制系統用以將控制線/位元線的充電從經調節電流修改至未經調節電流之臨限電壓（例如，V HSATGT或V TGT），因此減少在程式化迴路之預充電階段之第二期中發生的未經調節/快速充電量。然而，提高V HSATGT/ V TGT臨限增加程式化迴路需要以完成預充電期的時間量，且因此負面影響記憶體裝置的整體操作速度。
圖12A及圖12B可見到繪示根據一或多個實施例之施加至一控制線（諸如位元線）的預充電電壓。用語「控制線預充電(control line pre-charging)」、「控制線預充電階段(control line pre-charging stage)」、及「預充電(pre-charging)」在本文中係根據其等之廣泛及通常意義來使用，並且在某些上下文中可係指用於驅動控制線（例如，位元線）之一電壓/充電位準至一目標電壓位準（例如，禁止電壓位準、所欲程式化偏壓、或其他電壓）之一程序。取決於應用，控制線預充電可作用以禁止相關的（多個）儲存元件之程式化，或促進更快的讀取/寫入操作。圖12B之圖表顯示兩種類型的控制線的電壓位準：(1)一「經選取」控制線1220B，其大致係指經選取用於程式化的位元線或目前被程式化之此位元線上的記憶體單元；及(2)「未經選取」、或「經禁止」控制線（例如，位元線）1220A，其大致可係指目前未正被程式化的記憶體單元之一位元線，或目前（或打算）預充電至一禁止電壓或其他目標電壓位準之一位元線。所示的控制線1220A可在整個預充電階段時間期間1230維持在一接地參考電壓位準V SEL或V SS，而未經選取控制線1220B可開始於接地參考電壓V SEL或V SS，且在預充電時間期間上升至較高電壓位準，諸如禁止電壓V INHIBIT，亦稱為V DDSA。「禁止電壓位準」可對應於一電壓位準，該電壓位準足夠高以將經施加至與一各別控制線（例如，一字線）相關之儲存元件的程式化電壓脈衝的效應抵消。
如圖12A至圖12B所示，用於控制線（諸如位元線）之預充電程序可涉及多個期。例如，第一期（「期1」）1231可與恆定電流控制線充電相關。恆定電流控制線充電限制或控制預充電期間通過該線的電流汲取。藉由限制或控制在預充電期間通過控制線的電流汲取，可減少預充電起始期期間發生的電流尖波。然而，因為電流汲取受到限制，控制線充電至所欲偏壓位準所需的時間量可能大於若充電未經限制或未經控制的情況。在第一階段期間，可使用經調節或經控制的電流來對控制線1220B充電。在期1期間，藉由管理恆定電流充電，高電流損耗被減輕。
在期1期間，控制線1220B可被充電至目標電壓位準V TGT/ V HSATGT。控制線1220B充電至目標電壓位準V TGT/ V HSATGT可發生在跨越期1持續時間之一段時間期間內。用語「時間期間(period of time)」在本文中係根據其廣泛及通常意義使用，且可係指與一預充電程序之一或多個期相關的任何時間的持續時間或期間。與圖12A及圖12B的圖表相關的電荷泵電路系統可經組態以限制在期1期間之充電電流及/或使充電電流恆定，使得第一期可被視為一恆定電流預充電期。在期1中，例如，控制線1220B上的電流可限制成大約40 mA，其可幫助控制或防止在預充電的第一期期間相對高的電流尖波。藉由在期1期間控制控制線1220B的斜升速率，可減少或控制峰值電流損耗，其代價是需要額外時間以達到電壓目標位準V TGT/ V HSATGT。
當控制線達到目標臨限電壓位準V TGT/ V HSATGT，則圖12B中所繪示之預充電程序的第二期（「期2」）便可涉及對控制線1220B充電，而無需控制或調節提供至控制線的電流。亦即，雖然在期1中，經控制或調節之電流位準可被確保，但在期2中，無此類調節或控制可實施在從電壓源（例如，禁止）至控制線的電流上。
在期2期間，在點1225之後，提供至控制線1220B的電流可視為自由電流，因為該電流不以任何方式受限制或調節或控制。因此，基於電壓源與控制線之間的電壓差及與充電路徑相關的阻抗，控制線1220B上的電流可係盡可能高的。在期2期間，可經歷相對高的峰值電流損耗，這至少部分由於控制線對控制線（例如，位元線對位元線）的電容性耦接，並導致如所示的大峰值ICC，例如在圖11A中之1100處。
本揭露之一些實施方案提供在預充電程序之期1及/或期2期間減少峰值電流損耗。減少或控制峰值電流損耗的程度可藉由控制期1的開始與期2的開始之間的延遲來判定及/或管理。額外地或替代地，峰值電流減少的程度可至少部分藉由操縱電壓目標位準V TGT/ V HSATGT來控制，諸如藉由增加電壓目標位準V TGT/ V HSATGT，以藉此延長與期1相關的時間期間。
雖然用語V INHIBIT/ V DDSA係用於圖12B及相關說明中，但應理解在預充電期間控制線被充電至的電壓位準可係任何偏壓位準，諸如讀取電壓位準、或類似者。在控制線1220B係字線的實施例中，其中字線之預充電係結合一電壓讀取操作來實施，期1可涉及將字線電壓自大約0 V斜升至與未經選取字線相關之讀取電壓。例如，讀取電壓可係大約6至8 V，其可消耗電流。因此，期1可作用以提供電流控制以限制峰值電流。
用以控制峰值ICC的先前技術尚未解決每程式化迴路的臨限點1225的修改。如上文相關於圖11A至圖11B所論述，程式化迴路的峰值電流隨著控制線/位元線上之電容變化而變化。由於位元線電容負載隨著待施加一程式化脈衝的複數個記憶體單元中經充電至禁止模式的位元線的數目而變化，預充電期(1230)的期2 (1232)中的峰值ICC的量值（或圖12A中的P7附近所示）係強烈迴路相依的。因此，難以設定單一經調節充電電流轉變點(1225)至未經調節電流（且據此，單一V HSATGT位準），以提供「甜蜜點」之點在一tprog程式化循環期間在所有迴路中最佳化峰值ICC及tprog兩者。
一程式化迴路之預充電階段1230之第二期1232之峰值ICC可藉由適當選取位元線1220B之臨限電壓來部分控制，其中經調節充電電流切換至未經調節充電電流；在本揭露的各種實施例中，此電壓臨限的修改可透過以迴路相依或更具體而言位元線電容相依之方式併入經選取臨限電壓偵測參數V HSATGT的方法來實現。若此偵測位準設定成一較高範圍，則將減少峰值ICC，但將增加tprog。另一方面，若將此偵測位準參數設定為較低值，則峰值ICC將係高，但將減少tprog，如以下圖式所示。
圖13A顯示程式化迴路之一部分之放大的ICC電流曲線圖1300，特別是在tprog循環之程式化程序中的早期（諸如在一開始區段期間（圖11A，1107））或在程式化循環的後期（諸如在結束區段期間，圖A，1109）之任一者之迴路的一部分。ICC輸出電流的兩個版本(1310, 1320)經疊加以顯示輸出，其中在對應於第一電流曲線1310的第一情況中，使用較低臨限偵測位準V TGT/ V HSATGT，例如V DDSA的70.6%，且可見到，雖然電流曲線1310發生較小的電流尖波1310A，但電流仍受良好控制。提高臨限偵測位準V TGT/ V HSATGT至較高量，例如V DDSA的88.2%，導致電流曲線1320，其在期1期間後期具有較低ICC輸出，雖然具有延遲1330（其源自禁止位元從經調節充電電流改變至未經調節（快速）充電電流的較晚轉變時間之較長時間）。鑑於對應於較低臨限偵測電壓情境的後期峰值1310導致電流曲線1310，導致電流曲線1320之較高臨限偵測位準臨限偵測位準V TGT/ V HSATGT內可保證自較低臨限偵測位準V TGT/ V HSATGT的減少程式化時間。如其他處所提及者，針對臨限偵測位準設定為較低值的情況，ICC的相對適中上升產生自開始或結束區段（圖11B，分別係1107B、1109B）內的迴路操作，其中位元線電容低於中間區段（圖11B，1108B））。
圖13B顯示一程式化迴路的一部分之放大的ICC電流曲線圖1300B，特別是在tprog循環之程式化程序之中間區段中之迴路的一部分（例如圖11A，1108））。類似於圖13B中所示之實例，ICC輸出電流的兩個版本(1340, 1350)經疊加以顯示輸出，其中在對應於第一電流曲線1340的第一情況中，使用較低臨限偵測位準V TGT/ V HSATGT，例如V DDSA的70.6%，且可見到，電流曲線1340發生顯著的電流尖波1340A。提高臨限偵測位準V TGT/ V HSATGT至一較高量（例如，V DDSA的88.2%）導致電流曲線1350，其在期1期間後期具有顯著較低的ICC輸出，在所繪示之圖式中的峰值處大約少12 mA，雖然位元線充電的增加時間接著而來（8 µs對6 µs，針對電流曲線1340），且位元線充電在時間上顯著較晚發生。鑑於對應於較低臨限偵測電壓情境的峰值1340A超過電流曲線1350的最大ICC 12 mA，較低臨限偵測位準V TGT/ V HSATGT的減少程式化時間針對中間區段較高位元線電容的情況可能並不合理，特別是當過高的峰值ICC可能導致電路故障時。
如上文相關於圖13A及圖13B所示，一種控制峰值ICC的方法係控制將被帶至禁止電壓位準的位元線充電，因為最高ICC峰值常見於裝置迴路程式化的中間區段期間，其中位元線常經歷較高的電容。圖13A至圖13C繪示實例記憶體陣列及對應的寄生電容，寄生電容取決於與記憶體陣列電氣連通之位元線的禁止/程式化狀態而產生。
關於圖14A，記憶體單元陣列1406可包括經由字線及位元線連接的一組記憶體單元MC0至MC4。控制電路系統1404可包括能夠與記憶體單元陣列1406中之記憶體單元通訊的狀態機。經選取字線之記憶體單元（顯示為
Figure 02_image001
）可包括記憶體單元(MC)0、MC1、MC2、及MC3。經選取字線可連接至一組位元線，其包括位元線(BL)0、BL1、BL2、及BL3。控制電路系統1404可使用用於驗證操作之不同迭代的不同驗證技術來驗證記憶體單元，如將在本文中進一步描述。
如在圖14A中由參考數字1408所示，控制電路系統1404可識別用於該經選取字線之該組記憶體單元的一組資料狀態。在一些實施例中，控制電路系統1404可接收程式化命令資料（例如，來自與非揮發性記憶體裝置相關之控制器），且程式化命令資料可指定記憶體單元及/或各個各別記憶體單元待程式化成之資料狀態。額外地或替代地，控制電路系統可藉由執行一或多個讀取操作（有時稱為感測操作）來識別該等資料狀態。例如，控制電路系統可執行一讀取操作，該讀取操作包括提供一信號至一記憶體單元之一資料鎖存器。該信號可使該資料鎖存器提供一回傳信號給該控制電路系統，該回傳信號能夠識別該資料狀態。該控制電路系統可針對連接至該經選取字線的各個各別記憶體單元執行一讀取操作。如參考數字1410所示且如上文所述，控制電路系統1404可執行一程式化操作以開始程式化經選取字線的記憶體單元。
圖14B繪示在位元線電容的上下文中之圖14A的記憶體單元陣列1406的一部分。如上所述，寄生電容耦合可發生在相鄰位元線之間（由所繪示之寄生等效電容器1450、1451表示）。當一「未經選取」或「禁止」位元線經充電至一位準（諸如V DDSA），但其相鄰位元線接地（指示該線的程式化狀態）時，位元線之間的耦合或負載可係相對高的。因此，可能需要相對大量的電荷（或電流）來對未經選取/經禁止位元線充電。一未經選取位元線是否在其一或兩側上由一經選取位元線毗鄰亦可影響充電未經選取位元線所需的電荷（或電流）量。例如，當一未經選取位元線係在一側上由一經選取位元線毗鄰時，則兩位元線之間的耦合電容將導致一位元線電容的量值。此外，當未經選取/經禁止位元線在其兩側上由一經選取位元毗鄰時，則兩個耦合電容將被充電，如圖14B所繪示（位元線BL1經選取(「0」)，位元線BL2被充電至未經選取/禁止狀態(「1」)，且位元線3係顯示為經選取(「0」)。在此情況中，在BL2的兩側上的電容適用，且各值Cbl/2及Cbl/2係加在一起以形成寄生電容值Cbl。Cbl/2的實際值由電路拓樸、用於製造的半導體製程及材料、V DDSA的量值等改變，但在某些實例中可係約pF或更小。另一方面，當一未經選取位元線經定位在兩個其他未經選取位元線之間時，此可視為不必須對位元線之間的耦合電容充電，且因此沒有寄生作用發生。
圖14C顯示考慮5位元線情況的寄生電容之情況；更具體而言，最遠的位元線BL0及BL4、及中央位元線BL2之間。在此情況中，用於BL0…BL4的位元線組態係0 1 1 1 0，意指三個中心位元線係在未選取/禁止狀態，且該等遠的位元線係在一程式化狀態。如上文所述，當位元線（諸如，BL1、BL2、及BL3在相同電位（在此情況中係「1」或V DDSA）時，存在極少可測量的寄生電容產生在BL1及BL2、或BL3及BL2之間，因此這些可當成是零。然而，針對位元線BL0…BL4的此資料型態組態，分別在BL2及BL2與BL2及BL4之間產生寄生電容1460、1461。取決於上述的電路幾何、製程、電壓等，這些電容C2bl/2（針對兩位元線寄生電容的等效物）可係約pF的分數，但仍不可忽略。亦可模型化遠離超出兩位元線的電容，但是針對記憶體陣列1406之所選大小，可指派用於平均情況位元線組態之近似的遠距離電容（例如，「C 0」）。基於位元線組態之電容的計算的表係顯示於圖14D中，且當用於程序相依的電容之特定值插入表中的變數中時，便可針對各資料型態計算特定電容。作為一實例，針對一TLC型記憶體陣列，若計數不同狀態的所有單元，可針對各脈衝計算禁止「1」及程式化「0」單元的總機率，且可計算各BL型態的機率。因此，針對各脈衝的總電容負載係
Figure 02_image003
，其中 C_bl(i)代表型態 i的電容， P_bl(i,n)代表脈衝# n之型態 i的機率，且 N_bl代表總BL數。因此，本揭露之態樣藉由模型化形成程式化循環的迴路內的某些位元線型態的分布機率，提供判定在程式化循環期間（例如，tprog內）發生的程式化迴路之位元線電容分布。
因此，在本揭露之一個態樣中，產生自上述交叉位元線寄生電容及透過統計方法的個別位元線電容係施加至程式化迴路，以判定針對特定記憶體單元類型及組態的平均迴路電容。總結來說，在tprog程式化循環早期（例如，在圖11A的區段1107期間），當記憶體單元陣列開始於一經抹除狀態，少數該等位元線將在禁止/未選取模式，因為大多數記憶體單元將需要被程式化，因此許多假設一零/低電壓值，且將存在低或可忽略的交叉線電容。在此區段期間，較低電容意指降低根據圖13A所示與所述的禁止電壓充電臨限V HSATGT，且相關內文可導致相關位元線之較快充電至V DDSA，而無需引起顯著的電流尖波，且因此從效能觀點看來，在此區段期間可係有利的是，藉由調整電壓偵測參數V HSATGT來降低經調節至未經調節充電轉變。進一步，在程式化迴路的中間區段期間（例如，在圖11A的區段1108期間），一些記憶體單元變成完全程式化，且因此其等對應之位元線將被置於一高或禁止/未選取狀態中，增加位元線組態（諸如朝向圖14D中的表之頂部所示者）更可能發生的可能性，因此位元線更可能具有與其等相關之顯著的寄生電容。據此，圖13B中所示的電流曲線施加於程式化迴路的此區段，且在此狀態中的顯著電容相關尖波保證會增加，在此區段期間藉由向上調整電壓偵測參數V HSATGT之經調節至未經調節充電轉變點可係有利的，儘管會引致延遲（代價是峰值ICC的顯著節省）。最後，在程式化迴路的結束區段（例如，在圖11A的區段1109期間），越來越多個單元變成已程式化，且因此大多數位元線開始假設為禁止/未選取模式，其中散置較少的「0」或選取模式，再次降低與程式化迴路內之特定位元線組態相關的寄生電容，且在此區段期間向下調整轉變電壓偵測參數V HSATGT可減少充電禁止位元線中的延遲，而不造成非所欲的峰值ICC尖波。
本揭露之實施例可判定轉變點位於早期區段（例如，圖11A，1107）、中間/預充電區段（例如，圖11A，1108）、結束區段（圖11A，1109）之間的何處。例如，如圖11A及圖11B顯示，在一例示性組態中，跨程式化迴路變化之位元線充電狀態之電容導致三個大約相等的間隔（基於程式化迴路之總數）以完成程式化循環（例如，在時間tprog）。因此，當設定一最大迴路計數（如下文更詳細地說明），則程式化迴路的數目之開頭三分之一可具有較低的V HSATGT值，中間三分之一將具有較高的V HSATGT值，且最後三分之一將具有較低的V HSATGT值。例如，針對一特定記憶體裝置組態，若最大迴路計數設定為21，則程式化迴路1至7將使用較低的V HSATGT設定（例如65%至75%之範圍中），迴路8至13將使用一V HSATGT設定（例如85%至95%之範圍中），且迴路1至7將使用較低的V HSATGT設定（例如65%至75%之範圍中）。
在又另一實施例中，在針對各別循環內的各程式化迴路追蹤並儲存峰值ICC值之程序期間，該記憶體儲存裝置之一控制器可維持V HSATGT在一恆定位準達一程式化循環，或達一預定數目個程式化循環（例如10個循環）。當已追蹤且記錄峰值ICC值，則程式化迴路數目與ICC中的峰值相關，且可在每迴路基礎上在未來程式化循環中調整V HSATGT（例如，提高用於已知一致地超過最大所欲ICC位準之迴路的V HSATGT來防止峰值ICC免於超過預定的最大ICC位準；一例示性預定最大ICC可設定至50 mA（或任何其他所欲的最大臨限值）。以此方式，調節該儲存裝置的電流使用，以避免非所欲的ICC峰值，同時最小化對程式化延遲的影響。
一實施例亦提供用於一程式化循環內之V HSATGT的增量變化，以最小化對程式化時間tprog的影響。在一些實施例中，透過上文所討論之程式化循環的早期、中間、及結束區段，V HSATGT以步進方式從低轉變至高，然後從高轉變至低。然而，在各種實施例中，當進入程式化的預充電（或中間）區段時，小變化引入至V HSATGT，當程式化迴路變成較接近預充電/中間區段的開始及完成之間的中間點時，增量升高V HSATGT。在此增量V HSATGT升高區段期間，針對各連續程式化迴路可升高V HSATGT一增加量，達一量諸如係(V HSATGTMax – V HSATGTMin) /（預充電/中間區段的一半中的迴路#），其中V HSATGTMax係V HSATGT可升高至的預定最大值（例如88%），V HSATGTMin係V HSATGT可降低至的最小值（例如70%），且預充電/中間區段的一半中的迴路#代表預充電程式化區段中經過的程式化迴路的數目的一半（例如圖11A中所示的區段1108）。以此方式，隨著程式化迴路進入預充電/中間區段1108，V HSATGT將從一最小值逐步增加至一最大值，且在預充電/中間區段1108之大約中點中升高至近似最大值。同樣地，在剩餘的程式化迴路中（從預充電/中間區段1108之中點至接近結束區段1109之預充電/中間區段1108的離開點），V HSATGT可在各程式化迴路中增量遞減一量，諸如(V HSATGTMax – V HSATGTMin) /（預充電/中間區段的一半中的迴路#），使得當程式化迴路在預充電/中間區段1108中完成且進入結束區段1109時，V HSATGT將近似V HSATGTMin，且操作持續各迴路，直到目前的程式化循環結束。以此方式，V HSATGT已較平滑地增加及減少，減少源自於V HSATGT增加之對程式化時間tprog的影響。雖然描述線性增量，但任何增量/減量方法可用以平滑地改變V HSATGT的變化。
在又另一實施例中，本揭露之控制器利用基於程式化迴路方式之位元線資料型態組態，以執行從預儲存資料型態至V HSATGT表的表格查找，其中此表中的V HSATGT直接相關於位元線等效電容（如所見，例如在表14D中，但其中V HSATGT並未顯示在所繪示的行中，而是將相關於項目「BL等效電容」，使得BL等效電容的較高量將等於在預定範圍內之較高的V HSATGT，且較低BL等效電容值將等於在預定範圍內之較低的V HSATGT。以此方式，任何預組態的V HSATGT型態可被儲存用於特定位元線（其等已知對峰值ICC呈現特定電容影響），且V HSATGT可基於對應於各位元線組態的表查找值來改變。在一相關實施例中，若例如處理迴路經歷高於特定臨限的峰值ICC值，針對各位元線組態儲存在表中的V HSATGT值可由本揭露之一處理器更新（其中V HSATGT的儲存值可針對表中的此類位元線組態增加）。同樣地，若判定峰值ICC充分低於針對特定位元線資料組態之最大所欲ICC位準，可減少V HSATGT的儲存值，因此最小化對程式化時間的影響。
圖15繪示本揭露之一程序流程1500。記憶體裝置之記憶體單元陣列的程式化程序開始1501，且用於待程式化之記憶體單元陣列內之單元的程式化資料被載入1505，且程式化迴路計數器重設。在程式化期間，記憶體單元係從抹除狀態逐步程式化至最終所欲狀態（例如，狀態A、B、C等）。程式化的記憶體單元的充電狀態可在複數個程式化迴路內逐步增加，直到達到最終所欲的充電狀態。當已達到記憶體單元的最終程式化充電狀態，與該記憶體單元相關的位元線便可藉由將一禁止電壓/偏壓位準施加至其來鎖定。大致上，針對與各別記憶體單元（其結合程式化操作而程式化）相關的複數個平行位元線，當程式化資料被加擾時（亦稱為隨機化），程式化操作之程式化迴路之過程中的位元線之逐步鎖定/禁止可視為可預測的。因此，一表格或其他資料結構可經預定義，其映射程式化迴路、或迴路編號至位元線偏壓位準變異值或預期位元線電容。當程式化操作迭代通過複數個程式化迴路，諸如V HSATGT的參數可取決於迴路計數、全部程式化序列中的目前迴路位置、或預測的迴路相依的個別位元線電容而動態調整；可動態調整任何所欲操作參數以反映在程式化操作中的目前迴路。
程序1500繼續進行，判定1510是否迴路計數係在一「預設範圍」內。可藉由任何適當方法來判定一「預設範圍」；在一實施例中，當迴路數係在程式化迴路的中間區段內（諸如圖11A之區段1108）時，或在位元線電容預期為高之程式化迴路的區段內（諸如圖11B之區段1108B）時，或在用以完成一程式化循環的程式化迴路的大約中間三分之一內，迴路計數係在一預設範圍內。若迴路計數係在一預設範圍內，則設定1525一參數，以減少ICC峰值的量值，諸如如上文詳述之增加V HSATGT，以減少禁止位元線之未經調節之電流充電。若迴路計數不在一預設範圍內，則設定一參數（諸如V HSATGT），以在最小化總程式化時間的同時減少禁止位元線之充電時間。當參數經設定，經選取之記憶體單元的程式化便根據上文所述之程序接著而來1530，且經選取單元在程式化步驟期間便具有浮閘臨限。當程式化1530完成，便讀取及驗證記憶體陣列的單元，以判定是否已在記憶體單元內達成足夠的臨限電壓（因此需要程式化循環中的未來位元線被禁止或未經選取），或者是否需要額外程式化以增加單元臨限電壓至一預定位準，如在步驟1505中所判定；迴路計數亦經增量。若針對所有涉及的記憶體單元驗證已通過1540，則程式化結束1550，否則若一最大迴路計數尚未達到1545，則程序繼續進行步驟1510，以判定迴路計數是否在一預設範圍內。否則，若已達到最大迴路計數，則程序終止1550。
最大迴路計數可依任何適當方式判定。大致上，儲存裝置可基於其等之半導體製程技術、設計規則、記憶體單元組態、及類似者而預特徵化，且可判定及預設一最大迴路計數。例如，例示性記憶體單元將能夠於約20迴路內完全程式化。針對此例示性組態，可將一允許的最大迴路計數設定為稍高的數目，例如24。以此方式，可發現需要稍微多於20迴路以完成程式化的小量製造儲存裝置在操作規格內，且針對在迴路計數達到24之後仍無法完成程式化某些記憶體單元的離群儲存裝置，程式化循環可終止且報告一程式化失效，因此儲存裝置之控制器將以不可程式化記憶體單元將該區塊撤出。此方法防止本揭露的儲存裝置免於變得受困於死迴路(dead loop)中並且經歷非所欲的電壓應力。再者，針對併入本揭露之特徵的一特定產品而言，可預評估完成程式化所需的迴路計數，且大致非常接近固定數目，其中壽命變化一般小於5%。在一替代實施例中，本揭露之一控制器維持一計數器，其維持透過單獨的程式化循環完全程式化記憶體單元所需的程式化迴路之運行總數，且基於該運行總數，可基於記憶體裝置的實際效能來判定最大迴路計數（例如，最大迴路計數的平均可經運算且用作為最大迴路計數，或者可利用運行總數之最大值作為用於未來程式化的最大迴路計數值。
圖16繪示本揭露之一程序流程1600，其中本揭露之態樣可使用記憶體單元狀態以區分用於位元線充電的切換點。記憶體裝置之記憶體單元陣列的程式化程序開始於1601，且用於待程式化之記憶體單元陣列內之單元的程式化資料被載入1605，且程式化迴路計數器重設。在程式化期間，記憶體單元係從抹除狀態逐步程式化至最終所欲狀態（例如，狀態A、B、C等）。程序1600繼續判定1610是否將在目前程式化脈衝之後的驗證操作中檢查特定程式化狀態之V T。若結果係肯定的，則參數V HSATGT係設定為一較高位準1620以減少峰值ICC，如上文所解釋者；否則，使用第一較低位準1625。例如，在3位元/每單元NAND裝置中，存在需要程式化的七個狀態（S1、S2、S3、S4、S5、S6、及S7）。若在目前程式化脈衝之後的驗證操作中將檢查某些狀態（即，S3或S4）的V T，則PR_CLK位元線等化時間係設定成較長的。
在關於上述說明之一實施例中，當一特定狀態開始被驗證時，首先在一程式化迴路施加一較高的V HSATGT，且當一特定狀態已完成程式化且不再經驗證時，在一程式化迴路再次施加該起始較低的V HSATGT。大致上，用於較高的V HSATGT的起始迴路亦可藉由當一特定狀態已完成程式化來判定，且可藉由當一特定狀態開始被驗證時判定用於較高V HSATGT的結束迴路。
當參數經設定，經選取之記憶體單元的程式化便根據上文所述之程序接著而來1630，且經選取單元在程式化步驟期間便具有浮閘臨限。當程式化1630完成，便讀取及驗證記憶體陣列的單元，以判定是否已在記憶體單元內達成足夠的臨限電壓（因此需要程式化循環中的未來位元線被禁止或未經選取），或者是否需要額外程式化以增加單元臨限電壓至一預定位準，如在步驟1605中所判定；迴路計數亦經增量。若針對所有涉及的記憶體單元驗證已通過1640，則程式化結束1650，否則若一最大迴路計數尚未達到1645，則程序繼續進行步驟1610，以判定迴路計數是否在一預設範圍內。否則，若已達到最大迴路計數，則程序終止1650。
圖17繪示本揭露之程序流程1700，其中本揭露的態樣可使用記憶體單元狀態以調整程式化重設時序（PR_CLK時序）。例如，若某些狀態處於程式化驗證下，PR_CLK位元線等化時間係設定成較長的，以允許位元線等化至V CELSRC（禁止位元線放電及程式化位元線充電，如圖12A的間隔1235所示）。此時序亦與位元線電容相關，且由於不同的資料型態（其等產生寄生位元線電容的變化位準）而具有一脈衝相依的特徵。結果，PR_CLK時序參數可針對具有高位元線電容負載的某些脈衝而設定成較長的，而針對其他具有相對較小位元線電容負載的脈衝可設定較短的PR_CLK時序。
記憶體裝置之記憶體單元陣列的程式化程序開始於1701，且用於待程式化之記憶體單元陣列內之單元的程式化資料被載入1705，且程式化迴路計數器重設。在程式化期間，記憶體單元係從抹除狀態逐步程式化至最終所欲狀態（例如，狀態A、B、C等）。程序1700繼續判定1710特定程式化狀態是否指示位元線待禁止或充電（諸如狀態C或狀態D係在程式化驗證下的狀況）。若結果係肯定的，則參數PR_CLK被設定成較長值1720，以允許產生較高電容的位元線有足夠時間沉降至V CELSRC；否則，使用第一較低時序1725，以縮短可能的程式化時間。
當參數經設定，經選取之記憶體單元的程式化便根據上文所述之程序接著而來1730，且經選取單元在程式化步驟期間便具有浮閘臨限。當程式化1730完成，便讀取及驗證記憶體陣列的單元，以判定是否已在記憶體單元內達成足夠的臨限電壓（因此需要程式化循環中的未來位元線被禁止或未經選取），或者是否需要額外程式化以增加單元臨限電壓至一預定位準，如在步驟1705中所判定；迴路計數亦經增量。若針對所有涉及的記憶體單元驗證已通過1740，則程式化結束1750，否則若一最大迴路計數尚未達到1745，則程序繼續進行步驟1710，以判定迴路計數是否在一預設範圍內。否則，若已達到最大迴路計數，則程序終止1750。
圖18繪示本揭露之程序流程1800，其中本揭露的態樣可使用記憶體單元狀態以調整程式化重設時序（PR_CLK時序）。例如，例如，若目前迴路計數在如上文所述之一預設範圍內，PR_CLK位元線等化時間係設定成較長的，以允許位元線等化至V CELSRC（禁止位元線放電及程式化位元線充電，如圖12A的間隔1235所示）。此時序亦與位元線電容相關，且由於不同的資料型態（其等產生寄生位元線電容的變化位準）而具有一脈衝相依的特徵。結果，PR_CLK時序參數可針對具有高位元線電容負載的某些脈衝而設定成較長的，而針對其他具有相對較小位元線電容負載的脈衝可設定較短的PR_CLK時序。
記憶體裝置之記憶體單元陣列的程式化程序開始於1801，且用於待程式化之記憶體單元陣列內之單元的程式化資料被載入1805，且程式化迴路計數器重設。在程式化期間，記憶體單元係從抹除狀態逐步程式化至最終所欲狀態（例如，狀態A、B、C等）。程序1800繼續進行，判定1810是否迴路計數係在一「預設範圍」內。可藉由任何適當方法來判定一「預設範圍」；在一實施例中，當迴路數係在程式化迴路的中間區段內時（諸如圖11A之區段1108），或位元線電容預期為高之程式化迴路的區段內（諸如圖11B之區段1108B），迴路計數係在一預設範圍內。若結果係肯定的，則參數PR_CLK被設定成較長值1820，以允許產生較高電容的位元線有足夠時間沉降至V CELSRC；否則，使用第一較低時序1825，以縮短可能的程式化時間。
當參數經設定，經選取之記憶體單元的程式化便根據上文所述之程序接著而來1830，且經選取單元在程式化步驟期間便具有浮閘臨限。當程式化1830完成，便讀取及驗證記憶體陣列的單元，以判定是否已在記憶體單元內達成足夠的臨限電壓（因此需要程式化循環中的未來位元線被禁止或未經選取），或者是否需要額外程式化以增加單元臨限電壓至一預定位準，如在步驟1805中所判定；迴路計數亦經增量。若針對所有涉及的記憶體單元驗證已通過1840，則程式化結束1850，否則若一最大迴路計數尚未達到1845，則程序繼續進行步驟1810，以判定迴路計數是否在一預設範圍內。否則，若已達到最大迴路計數，則程序終止1850。
關於圖19至圖20，揭示本揭露之額外實施例，可藉由程式化迴路來修改一R_CLK驗證時序參數（位元線設定至V BL時序）。若位元線在讀取/驗證階段之前未經適當放電，則將影響位元線採用設定至用於感測的V BL位準之時序（視覺繪圖可見於圖12A的區域1240中）。（例如，針對具有2至3總程式化迴路的SLC，已觀察到，若位元線設定時間不是足夠長的，則過度程式化問題可能會出現；針對TLC，針對此狀況亦觀察某些狀態，若位元線設定時序並非足夠的持續時間，則過度程式化可能發生。此時序亦與位元線電容相關，且由於不同的資料型態（其等產生寄生位元線電容的變化位準）而具有一脈衝相依的特徵。結果，R_CLK時序參數可針對具有高位元線電容負載的某些脈衝而設定成較長的，而針對其他具有相對較小位元線電容負載的脈衝可設定較短的R_CLK時序。
關於圖19，記憶體裝置之記憶體單元陣列的程式化程序開始於1901，且用於待程式化之記憶體單元陣列內之單元的程式化資料被載入1905，且程式化迴路計數器重設。在程式化期間，記憶體單元係從抹除狀態逐步程式化至最終所欲狀態（例如，狀態A、B、C等）。程序1900繼續判定1910特定程式化狀態是否指示位元線待禁止或充電（諸如狀態C或狀態D係在程式化驗證下的狀況）。若結果係肯定的，則參數R_CLK被設定成較長值1920，以允許產生較高電容的位元線有足夠時間沉降至V BL；否則，使用第一較低時序1925，以縮短可能的程式化時間。
當參數經設定，經選取之記憶體單元的程式化便根據上文所述之程序接著而來1930，且經選取單元在程式化步驟期間便具有浮閘臨限。當程式化1930完成，便讀取及驗證記憶體陣列的單元，以判定是否已在記憶體單元內達成足夠的臨限電壓（因此需要程式化循環中的未來位元線被禁止或未經選取），或者是否需要額外程式化以增加單元臨限電壓至一預定位準，如在步驟1905中所判定；迴路計數亦經增量。若針對所有涉及的記憶體單元驗證已通過1940，則程式化結束1750，否則若一最大迴路計數尚未達到1945，則程序繼續進行步驟1910，以判定迴路計數是否在一預設範圍內。否則，若已達到最大迴路計數，則程序終止1950。
圖20繪示本揭露之程序流程2000，其中本揭露的態樣可使用記憶體單元狀態以調整程式化讀取/驗證時序（R_CLK時序）。例如，例如，若目前迴路計數在如上文所述之一預設範圍內，PR_CLK位元線等化時間係設定成較長的，以允許位元線等化至V BL（圖12A區域1240）。此時序亦與位元線電容相關，且由於不同的資料型態（其等產生寄生位元線電容的變化位準）而具有一脈衝相依的特徵。結果，R_CLK時序參數可針對具有高位元線電容負載的某些脈衝而設定成較長的，而針對其他具有相對較小位元線電容負載的脈衝可設定較短的R_CLK時序。
記憶體裝置之記憶體單元陣列的程式化程序開始於2001，且用於待程式化之記憶體單元陣列內之單元的程式化資料被載入2005，且程式化迴路計數器重設。在程式化期間，記憶體單元係從抹除狀態逐步程式化至最終所欲狀態（例如，狀態A、B、C等）。程序2000繼續進行，判定2000是否迴路計數係在一「預設範圍」內。可藉由任何適當方法來判定一「預設範圍」；在一實施例中，當迴路數係在程式化迴路的中間區段內時（諸如圖11A之區段1108），或位元線電容預期為高之程式化迴路的區段內（諸如圖11B之區段1108B），迴路計數係在一預設範圍內。若結果係肯定的，則參數R_CLK被設定為較長值2020，以允許產生較高電容的位元線有足夠時間沉降至V BL；否則，使用第一較低時序2025，以縮短可能的程式化時間。
當參數經設定，經選取之記憶體單元的程式化便根據上文所述之程序接著而來2030，且經選取單元在程式化步驟期間便具有浮閘臨限。當程式化2030完成，便讀取及驗證記憶體陣列的單元，以判定是否已在記憶體單元內達成足夠的臨限電壓（因此需要程式化循環中的未來位元線被禁止或未經選取），或者是否需要額外程式化以增加單元臨限電壓至一預定位準，如在步驟2005中所判定；迴路計數亦經增量。若針對所有涉及的記憶體單元驗證已通過2040，則程式化結束2050，否則若一最大迴路計數尚未達到2045，則程序繼續進行步驟2010，以判定迴路計數是否在一預設範圍內。否則，若已達到最大迴路計數，則程序終止2050。
如本文中所使用，驗證操作可係一程式化-驗證操作的驗證部分。
本揭露之上述實施方式已為了說明及描述的目的提供。此非意圖窮舉或使本揭露限於所揭示之精確形式。鑑於上述教示，許多修改及變化係可行的。所描述之實施例經選取以最佳解說本揭露之原理及其實務應用，以藉此使所屬技術領域中具有通常知識者在各種實施例中能夠最佳利用本揭露，並且設想適合該特定用途的各種修改。旨在使本揭露之範圍由隨附的申請專利範圍定義。
一般而言，需要相關的電路系統用於操作記憶體元件及與記憶體元件通訊。作為非限制性實例，記憶體裝置可具有用於控制及驅動記憶體元件以實現功能（諸如程式化及讀取）之電路系統。此相關的電路系統可在與記憶體元件相同的基材上及/或在分開的基材上。例如，用於記憶體讀取-寫入操作的控制器可位於分開的控制器晶片上及/或在與記憶體元件相同的基材上。
所屬技術領域中具有通常知識者將理解，此技術不限於所述之二維與三維例示性結構，而是涵蓋如本文所述及如所屬技術領域中具有通常知識者所理解之技術之精神及範圍內的所有相關記憶體結構。
本揭露之上述實施方式已為了說明及描述的目的提供。此非意圖窮舉或使本揭露限於所揭示之精確形式。鑑於上述教示，許多修改及變化係可行的。所描述之實施例經選取以最佳解說本揭露之原理及其實務應用，以藉此使所屬技術領域中具有通常知識者在各種實施例中能夠最佳利用本揭露，並且設想適合該特定用途的各種修改。旨在使本揭露之範圍由隨附的申請專利範圍定義。
各種用語係用以指稱特定系統組件。不同公司可用不同名稱指稱組件，此文件並非意圖在名稱不同而非功能不同的組件之間做出區分。在以下的討論及申請專利範圍中，用語「包括(including)」及「包含(comprising)」以開放的方式使用，且因此應解讀為意指「包括，但不限於…(including, but not limited to…)」。同樣地，用語「耦接(couple)」或「耦接(couples)」係意欲意指一間接或直接連接。因此，若一第一裝置耦接至一第二裝置，該連接可係透過一直接連接或透過經由其他裝置及連接的一間接連接。
額外地，當一層或元件稱為在另一層或基材「上」時，其可直接在另一層或基材上，或亦可存在中介層。進一步地，將理解當一層稱為在另一層「之下(under)」時，其可直接在下方，且亦可存在一或多個中介層。此外，當一層稱為在兩層「之間」時，其可係兩層之間的唯一層，或亦可存在一或多個中介層。
如本文所述，一控制器包括個別電路組件、一特定應用積體電路(application-specific integrated circuit, ASIC)、具有控制軟體的一微控制器、一數位信號處理器(digital signal processor, DSP)、一具有控制軟體的處理器、一場可程式化閘陣列(field programmable gate array, FPGA)、或其組合。
54:電晶體 100:記憶體裝置 108:記憶體晶粒 110:控制電路系統 112:狀態機 113:儲存區域 114:位址解碼器/解碼器 116:電力控制模組 118:線 120:資料匯流排 122:控制器 122a:ROM 122b:RAM 122c:處理器 124:列解碼器/解碼器 126:記憶體結構 126a:儲存裝置 128:讀取/寫入電路 132:行解碼器/解碼器 140:主機 150:控制電路 151:程式化電路 152:計數電路 153:判定電路 201:記憶體架構/串架構/架構 203:記憶體架構/串架構 205:記憶體架構/串架構 207-0:列 207-1:列 207-2:列 207-3:列 207-4:列 207-5:列 207-6:列 207-7:列 208:虛置列 209:源極線 210:源極線 212-0,212-1, 212-2, 212-3, 212-3, 212-4:NAND串群組 245:錯誤校正碼(ECC)引擎 300:區塊 310:區塊 320:共同源極線 400:記憶體單元 402:控制閘 404:浮閘 405:穿隧氧化物層 406:通道區域 410:記憶體單元 412:控制閘 414:浮閘 415:穿隧氧化物層 416:通道區域 420:記憶體單元 421:浮閘 422:控制閘 424:字線 425:穿隧氧化物層 426:通道區域 428:多晶矽層間介電(IPD)層 429:接觸線連接器 500:記憶體單元 505:穿隧氧化物層 529:接觸線連接器 530:NAND串 531:SGS電晶體 533,534,535:記憶體單元 536:SGD電晶體 553a:感測電路 555:p型基材區域 556:n型井 557:p型井 596:輸入/輸出(I/O)介面 600D:電路系統/電路 601:接觸線 602:接觸線 603:資料匯流排 604:電晶體 605:接觸線 606:電晶體 610:電流供應器/電流源 614:電晶體 615:電容器 616:路徑 620:資料匯流排 621:電壓箝位 622:感測節點/區域 623:開關 624:電壓箝位 625:位元線 626:跳脫鎖存器 627:偏移驗證鎖存器 628:資料狀態鎖存器 641:電壓箝位 642:感測節點 643:開關 644:電壓箝位 645:位元線 646:跳脫鎖存器 647:偏移驗證鎖存器 648:資料狀態鎖存器 650a,651a,652a:感測電路 650b,651b,652b,653b:資料鎖存器 660:感測電路控制器 661:預充電電路 662:記憶體 663:處理器 664:穿隧層 670:感測電路系統 672:資料匯流排/匯流排 675:感測區塊 680:感測模組 682:位元線鎖存器 690:共同部分 692:處理器 693:輸入線 694:資料鎖存器/資料鎖存器堆疊 696:I/O介面 700:區塊 701:基材 702:中間區域 703:上部區域 704:周圍區 705:電壓驅動器 710:堆疊 711:基材 712:絕緣膜 713:源極端 714:底部 715:汲極端 716:頂部 717,720:接觸線連接器 718,719:記憶體孔 721:導電通孔 722:區域 730:記憶體孔 760:阻隔氧化物/阻隔高k材料 761:金屬障壁 762:導電金屬 763:電荷捕捉層或膜 765:多晶矽主體或通道 766:介電核心 780,781:SGD電晶體 782,783:虛置記憶體單元 790,791,792,793,794:控制閘 801,802,803,804:接觸線連接器 810,811:記憶體孔 812,812a:接觸線 813:接觸線 814,815,816,817,818,819:記憶體孔 820,821,824,825,826,827,828,829:記憶體單元 843:虛置記憶體單元 900,901:SGS電晶體 902,903:虛置記憶體單元 904,905,906,907,908,909,910,911,912,913,914:資料記憶體單元 915,916:虛置記憶體單元 917,918:SGD電晶體 920,921:SGS電晶體 922,923:虛置記憶體單元 924,925,926,927,928,929,930,931,932,933,934:資料記憶體單元 935,936:虛置記憶體單元 937,938:SGD電晶體 940,941:SGS電晶體 942:虛置記憶體單元 944,945,946,947,948,949,950,951,952,953,954:資料記憶體單元 955,956:虛置記憶體單元 957,958:SGD電晶體 960,961:SGS電晶體 962,963:虛置記憶體單元 964,965,966,967,968,969,970,971,972,973,974:資料記憶體單元 975,976:虛置記憶體單元 977,978:SGD電晶體 980,981:SGS電晶體 982,983:虛置記憶體單元 980,981,982,983,984,985,986,987,988,989:資料記憶體單元 985,986:虛置記憶體單元 987,988:SGD電晶體 1000:脈衝列 1001,1002,1003,1004,1005,1006,1007,1008,1009,1010,1011,1012,1013,1014,,1015:程式化電壓 1016:波形或程式化信號 1017:程式化信號 1018:程式化信號 1019:程式化信號 1020:程式化信號 1100:峰值ICC電流位準 1101C:峰值電流 1105:峰值電流包封/峰值包封/峰值ICC曲線 1105B:曲線 1107:開始區段 1107B:開始區段 1108:中間區段 1108B:中間區段 1109:結束區段 1109B:結束區段 1111:水平線/預定臨限 1200:程式化迴路 1220A:位元線/控制線 1220B:位元線/控制線 1225:位元線充電點/點 1230:預充電階段/預充電期 1231:第一預充電期/第一期/位元線 1232:第二預充電期/第二期 1233:程式化階段 1235:程式化恢復階段/間隔 1240:讀取/驗證階段/區域 1300:ICC電流曲線圖 1300B:ICC電流曲線圖 1310:電流曲線 1310A:電流尖波 1320:電流曲線 1330:延遲 1340,1350:ICC輸出電流/電流曲線 1340A:電流尖波 1404:控制電路系統 1406:記憶體單元陣列/記憶體陣列 1408,1410:步驟 1450:寄生等效電容器 1451:寄生等效電容器 1460:寄生電容 1461:寄生電容 1500:程序流程/程序 1501,1505,1510,1525,1530,1540,1545,1550:步驟 1600:程序流程/程序 1601,1605,1610,1620,1625,1630,1640,1645,1650:步驟 1700:程序流程/程序 1701,1705,1710,1720,1725,1730,1740,1745,1750:步驟 1800:程序流程/程序 1801,1805,1810,1820,1825,1830,1840,1845,1850:步驟 1900:程序 1901,1905,1910,1920,1925,1930,1940,1945,1950:步驟 2000:程序流程/程序 2001,2005,2010,2020,2025,2030,2040,2045,2050:步驟 A:資料狀態 AA:行主動區 B:資料狀態 BL0-BL23:位元線 BLK:區塊 BLK0,BLK1,BLK2,BLK3:區塊 C:資料狀態 D:資料狀態 DL0-DL19:介電層 DL19 a,DL19 b,DL19 c,DL19d:區域 DWLD0,DWLD1,DWLS0,DWLS1:虛置字線層 E:資料狀態 Er:抹除狀態 F:資料狀態 G:資料狀態 G0,G1,G2:字線群組 LBUS1,LBUS2:本地匯流排 MC:資料記憶體單元 MC0-MC4:記憶體單元 NS1:NAND串 NS2:NAND串 NS0_SBa,NS1_SBb,NS2_SBc,NS3_SBd,NS4_SBe:NAND串 SB1-SBp:感測區塊 SBa-SBe:子區塊 sd1,sd2,sd3,sd4,sd5,sd6,sd7:擴散區域 SGD:汲極選擇閘 SGD0:SGD線 SGD1:SGD線 SGD2:SGD線 SGD3:SGD線 SL:源極線 SW:側壁 Vch:通道電壓 VDD:禁止電壓位準 VDDSA:最大充電位準 VvA:A狀態驗證電壓 VvAL:偏移驗證電壓 VvB:B狀態驗證電壓 VvC:C狀態驗證電壓 WL0-WL47:字線 WLL0-WLL10:字線 WLL0 a,WLL0 b,WLL0 c,WLL0d:區域 wMH:寬度 z0-z10:高度
併入並構成本說明書之一部分的附圖繪示本揭露的各種態樣，並連同說明書一起用於解釋其原理。在便利的情況下，在整個圖式中將使用相同的參考數字以指稱相同或類似元件。 ［圖1A］繪示一實例記憶體裝置的方塊圖。 ［圖1B］繪示一實例控制電路的方塊圖，其包含一程式化電路、一計數電路、及一判定電路。 ［圖2］根據本揭露之原理繪示三個記憶體串架構的示意圖。 ［圖3］描繪圖1之記憶體陣列的實例二維組態中的記憶體單元的區塊。 ［圖4A］繪示NAND串中之實例電荷捕捉記憶體單元的剖面圖。 ［圖4B］繪示沿著線429之圖4A之結構的剖面圖。 ［圖5A］繪示圖1的感測區塊SB1之實例方塊圖。 ［圖5B］繪示圖1的感測區塊SB1之另一實例方塊圖。 ［圖6A］繪示圖1的感測區塊SB1之實例方塊圖。 ［圖6B］繪示圖1的感測區塊SB1之另一實例方塊圖。 ［圖6C］係根據一或多個實施例之感測電路系統的方塊圖。 ［圖6D］繪示係另一實例方塊圖，其根據本揭露之一或多個實施例繪示電荷泵電路系統的示意圖。 ［圖7A］繪示圖1之記憶體陣列的實例三維組態中的一組區塊的透視圖。 ［圖7B］繪示圖7A的區塊之一者之一部分的實例剖面圖。 ［圖7C］繪示圖7B之堆疊中之記憶體孔徑的圖。 ［圖7D］繪示圖7B之堆疊之區域622的特寫圖。 ［圖8A］繪示圖6B之堆疊之實例字線層WLL0的俯視圖。 ［圖8B］繪示圖67B之堆疊之實例頂部介電層DL19的俯視圖。 ［圖9A］繪示圖8A的子區塊SBa至SBd中的實例NAND串。 ［圖9B］繪示在子區塊中之NAND串的另一實例視圖。 ［圖9C］繪示在具有四個資料狀態的一實例一次程式化(one-pass programming)操作中之記憶體單元的Vth分布。 ［圖9D］繪示在具有八個資料狀態的一實例一次程式化操作中之記憶體單元的Vth分布。 ［圖9E］繪示在具有十六個資料狀態的一實例一次程式化操作中之記憶體單元的Vth分布。 ［圖10］繪示一實例程式化操作之一波形。 ［圖11A］繪示顯示用於固態記憶體程式化操作之複數個程式化迴路之一例示性電流曲線的圖表。 ［圖11B］繪示顯示藉由程式化迴路繪製之模擬位元線/控制線負載電容的圖表。 ［圖11C］根據本揭露之一或多個態樣繪示用於一程式化操作之一電流曲線。 ［圖11D］繪示圖11C的圖表的區段圖，其包括圖11C中所示之程式化操作的程式化迴路之子集，顯示本揭露之記憶體裝置的電流峰值與程式化階段之間的關係。 ［圖12A］及［圖12B］提供在一程式化迴路之一經選取部分內之電壓位準轉換之額外細節。 ［圖13A］顯示一程式化迴路的一部分之放大的ICC電流曲線圖，特別是在程式化循環早期之迴路的一部分。 ［圖13B］顯示一程式化迴路的一部分之放大的ICC電流曲線圖，特別是在程式化循環之中間區段中之迴路的一部分。 ［圖14A］繪示本揭露之記憶體單元陣列及相關的控制電路系統。 ［圖14B］繪示本揭露之一記憶體單元陣列的一部分及三條位元線的相關位元線電容。 ［圖14C］繪示本揭露之一記憶體單元陣列及五條位元線的相關位元線電容。 ［圖14D］基於目前位元線禁止或程式化組態，提供用於預測位元線之寄生電容的公式表。 ［圖15］繪示本揭露之一程序流程。 ［圖16］繪示本揭露之另一程序流程。 ［圖17］繪示本揭露之另一程序流程。 ［圖18］繪示本揭露之另一程序流程。 ［圖19］繪示本揭露之另一程序流程。 ［圖20］繪示本揭露之另一程序流程。
100:記憶體裝置 108:記憶體晶粒 110:控制電路系統 112:狀態機 113:儲存區域 114:位址解碼器/解碼器 116:電力控制模組 118:線 120:資料匯流排 122:控制器 122a:ROM 122b:RAM 122c:處理器 124:列解碼器/解碼器 126:記憶體結構 126a:儲存裝置 128:讀取/寫入電路 132:行解碼器/解碼器 140:主機 245:錯誤校正碼(ECC)引擎

Claims (20)

  1. 一種非揮發性記憶體裝置，其包含： 複數個記憶體單元，其等分別電耦接至複數個位元線；及 控制電路系統，其耦接至該複數個記憶體單元且經組態以執行下列步驟： 基於該複數個記憶體單元之一程式化循環，判定一迴路相依的程式化調整參數； 對如由該迴路相依的程式化調整參數所修改的該複數個記憶體單元執行一程式化及驗證操作；及 其中該迴路相依的程式化調整參數的該判定係基於分別與該複數個記憶體單元電氣連通的複數個位元線之一相對電容。
  2. 如請求項1之非揮發性記憶體裝置，其中該控制電路系統進一步經組態以執行下列步驟： 判定經執行以完成對該複數個記憶體單元的一程式化操作之一程式化迴路序列中的一程式化迴路之一位置；及 其中該迴路相依的程式化調整參數的該判定係進一步基於該程式化迴路序列內的該迴路之該位置。
  3. 如請求項2之非揮發性記憶體裝置，其中： 在該程式控制電路系統之該序列內的該迴路之該位置經判定為在一開始區段、一中間區段、或一結束區段之一者中；且 若該迴路位置係在該開始區段內，設定該調整參數至一第一較低值； 若該迴路位置係在該中間區段內，設定該調整參數至一較高值；且 若該迴路位置係在該結束區段內，設定該調整參數至一第二較低值。
  4. 如請求項1之非揮發性記憶體裝置，其中該複數個位元線之該相對電容係基於如分別指派給該複數個位元線的禁止或程式化電壓之一組態來判定。
  5. 如請求項4之非揮發性記憶體裝置，其中該複數個位元線之該相對電容係基於該複數個記憶體單元之各別程式化狀態來判定。
  6. 如請求項1之非揮發性記憶體裝置，其中對該複數個記憶體單元之該程式化及驗證操作的修改導致該記憶體裝置的一減少的峰值電流使用。
  7. 如請求項1之非揮發性記憶體裝置，其中該程式化調整參數包含用於該等各別位元線之禁止電壓充電的一電壓偵測臨限。
  8. 如請求項1之非揮發性記憶體裝置，其中該程式化調整參數包含用於該程式化循環之一程式化恢復期之一位元線等化時間值。
  9. 如請求項1之非揮發性記憶體裝置，其中該程式化調整參數包含用於該程式化循環之一程式化驗證/讀取期之一位元線設定至讀取電壓時間值。
  10. 如請求項1之非揮發性記憶體裝置，其中該迴路相依的程式化調整參數的該判定係基於該記憶體裝置之該等記憶體單元之至少一者的一電壓臨限狀態。
  11. 一種用於控制一非揮發性記憶體裝置之方法，該非揮發性記憶體裝置包含複數個記憶體單元，該複數個記憶體單元分別電耦接至複數個位元線；及控制電路系統，該控制電路系統耦接至該複數個記憶體單元，該方法包含： 基於該複數個記憶體單元之一程式化循環，判定一迴路相依的程式化調整參數； 對如由該迴路相依的程式化調整參數所修改的該複數個記憶體單元執行一程式化及驗證操作；及 其中該迴路相依的程式化調整參數的該判定係基於分別與該複數個記憶體單元電氣連通的複數個位元線之一相對電容。
  12. 如請求項11之方法，其中該控制電路系統進一步經組態以執行下列步驟： 判定經執行以完成對該複數個記憶體單元的一程式化操作之一程式化迴路序列中的一程式化迴路之一位置；及 其中該迴路相依的程式化調整參數的該判定係進一步基於該程式化迴路序列內的該迴路之該位置。
  13. 如請求項12之方法，其中： 在該程式控制電路系統之該序列內的該迴路之該位置經判定為在一開始區段、一中間區段、或一結束區段之一者中；且 若該迴路位置係在該開始區段內，設定該調整參數至一第一較低值； 若該迴路位置係在該中間區段內，設定該調整參數至一較高值；且 若該迴路位置係在該結束區段內，設定該調整參數至一第二較低值。
  14. 如請求項11之方法，其中該複數個位元線之該相對電容係基於如分別指派給該複數個位元線的禁止或程式化電壓之一組態來判定。
  15. 如請求項14之方法，其中該複數個位元線之該相對電容係基於該複數個記憶體單元之各別程式化狀態來判定。
  16. 如請求項11之方法，其中對該複數個記憶體單元之該程式化及驗證操作的修改導致該記憶體裝置的一減少的峰值電流使用。
  17. 如請求項11之方法，其中該程式化調整參數包含用於該等各別位元線之禁止電壓充電的一電壓偵測臨限。
  18. 如請求項11之方法，其中該程式化調整參數包含用於該程式化循環之一程式化恢復期之一位元線等化時間值。
  19. 如請求項11之方法，其中該程式化調整參數包含用於該程式化循環之一程式化驗證/讀取期之一位元線設定至讀取電壓時間值。
  20. 如請求項11之方法，其中該迴路相依的程式化調整參數的該判定係基於該記憶體裝置之該等記憶體單元之至少一者的一電壓臨限狀態。
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