TW202040798A - 三維記憶體元件及其操作方法 - Google Patents

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Abstract

用於操作3D記憶體元件的方法。3D記憶體元件包括多個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層。第一記憶體堆疊中的每個記憶體層被第一編程，其包括將編程電壓施加至記憶體層，並且將小於編程電壓的第一通道通過電壓施加至其餘記憶體層中的每一者。處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層被第二編程，其包括：將編程電壓施加至記憶體層，並且將第一通道通過電壓施加至其餘記憶體層中的每一者。第二編程還包括：將小於第一通道通過電壓的第二通道通過電壓施加至第一記憶體堆疊中的每個記憶體層。

Description

三維記憶體元件及其操作方法
本發明關於一種半導體裝置，特別是關於一種三維（3D）記憶體元件及其操作方法。
本公開的實施例涉及三維（3D）記憶體元件及其操作方法。
通過改進製程技術、電路設計、編程演算法和製作製程使平面記憶體單元縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。結果，平面記憶體單元的記憶體密度接近上限。
3D記憶體架構能夠解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列以及用於控制往返於記憶體陣列的訊號的週邊元件。
文中公開了3D記憶體元件和用於操作3D記憶體元件的方法的實施例。
在一個示例中，公開了一種用於操作3D記憶體元件的方法。3D記憶體元件包括複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層。複數個記憶體堆疊中的第一記憶體堆疊中的每個記憶體層被第一編程。第一編程包括將編程電壓施加至記憶體層並且將小於編程電壓的第一通道通過電壓施加至第一記憶體堆疊中的其餘記憶體層中的每一者。複數個記憶體堆疊中的處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層被第二編程。第二編程包括將編程電壓施加至記憶體層，並且將第一通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層中的每一者。第二編程還包括將小於第一通道通過電壓的第二通道通過電壓施加至第一記憶體堆疊中的每個記憶體層。
在另一示例中，公開了一種用於操作3D記憶體元件的方法。3D記憶體元件包括：複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層；以及在豎直方向上處於第一記憶體堆疊和第二記憶體堆疊之間的複數個第一虛設記憶體層。複數個記憶體堆疊中的第一記憶體堆疊中的每個記憶體層被第一編程。第一編程包括將編程電壓施加至記憶體層並且將小於編程電壓的通道通過電壓施加至第一記憶體堆疊中的其餘記憶體層中的每一者。複數個記憶體堆疊中的處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層被第二編程。第二編程包括將編程電壓施加至記憶體層，並且將通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層中的每一者。第二編程還包括將0V電壓施加到第一虛設記憶體層中的至少一個。第二編程還包括將0V電壓施加到第一記憶體堆疊中的每個記憶體層。
在又一示例中，一種3D記憶體元件包括週邊電路和複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層。週邊電路被配置為對複數個記憶體堆疊中的第一記憶體堆疊中的每個記憶體層編程，並且之後對複數個記憶體堆疊中的處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層編程。為了對第一記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將編程電壓施加至記憶體層並且將小於編程電壓的第一通道通過電壓施加至第一記憶體堆疊中的其餘記憶體層中的每一者。為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將編程電壓施加至記憶體層，並且將第一通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層中的每一者，並且將小於第一通道通過電壓的第二通道通過電壓施加至第一記憶體堆疊中的每個記憶體層。
在又一示例中，一種3D記憶體元件包括：週邊電路；複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層；以及在豎直方向上處於第一記憶體堆疊和第二記憶體堆疊之間的複數個第一虛設記憶體層。週邊電路被配置為對複數個記憶體堆疊中的第一記憶體堆疊中的每個記憶體層編程，並且之後對複數個記憶體堆疊中的處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層編程。為了對第一記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將編程電壓施加至記憶體層並且將小於編程電壓的通道通過電壓施加至第一記憶體堆疊中的其餘記憶體層中的每一者。為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將編程電壓施加至記憶體層並且將通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層中的每一者。為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將0V電壓施加至第一虛設記憶體層中的至少一個，並且將0V電壓施加至第一記憶體堆疊中的每個記憶體層。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於例示性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一個或複數個」可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語「基於」理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的附加因素，其同樣至少部分地取決於上下文。
應當容易理解，本公開中的「在…上」、「在…上方」和「在…之上」的含義應當以最寬方式被解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…上方」或「在…之上」不僅表示「在」某物「上方」或「之上」，而且還可以包括其「在」某物「上方」或「之上」且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如「在…下」、「在…下方」、「下部」、「在…上方」、「上部」等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在圖式中所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成互連線和/或過孔觸點）和一個或複數個電介質層。
如本文使用的，術語「標稱/標稱地」是指在產品或製程的設計階段期間設置的用於部件或製程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語「大約」指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「大約」可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文使用的，術語「3D記憶體元件」是指一種半導體元件，其在橫向取向的基底上具有豎直取向的記憶體單元電晶體串（在本文中被稱為「記憶體串」，例如NAND記憶體串），以使得所述記憶體串相對於基底在豎直方向上延伸。如本文使用的，術語「豎直/豎直地」表示標稱地垂直於基底的橫向表面。
根據本公開的各種實施例提供了一種具有減小的干擾的用於3D記憶體元件（特別是用於多堆疊3D NAND記憶體元件）的新穎編程方案。對於所選擇的3D NAND記憶體串，本文公開的編程方案能夠減小通道通過電壓引起的對已編程的記憶體層的干擾（又名「通道通過電壓干擾」）。對於取消選擇的3D記憶體串，本文公開的編程方案還能夠減小由編程電壓引起的對正在編程的記憶體層的干擾（又名「編程電壓干擾」）。在任何上記憶體堆疊的編程操作期間，可以對處於上記憶體堆疊下方的每個記憶體層或虛設記憶體層施加減小的通道通過電壓（例如，0V），以減小通道通過電壓干擾，並且避免在取消選擇的NAND記憶體串的下部區域中出現通道耦合效應。在一些實施例中，處於下記憶體堆疊和上記憶體堆疊之間的虛設記憶體層中的至少一個通過向其控制閘施加0V電壓而被截止，由此防止上記憶體堆疊和下記憶體堆疊之間的洩漏電流。在一些實施例中，逐漸下降的一組電壓被施加至上記憶體堆疊和下記憶體堆疊之間的虛設記憶體層，以形成從通道通過電壓到0V的電壓梯度，這能夠避免在取消選擇的NAND記憶體串中的通道熱電子注入（CHE）效應。
第1圖示出了根據本公開的一些實施例的示例性3D記憶體元件100的圖示。3D記憶體元件100可以包括記憶體陣列元件102和耦合至記憶體陣列元件102的週邊電路104。記憶體陣列元件102可以是3D NAND快閃記憶體元件，其中，記憶體單元106是以NAND記憶體串108的陣列的形式提供的，每個NAND記憶體串108在基底（未示出）上方豎直延伸。在一些實施例中，每個NAND記憶體串108包括串聯耦合並且豎直堆疊的複數個記憶體單元106。每個記憶體單元106能夠保持連續的類比值，例如電壓或電荷，其取決於在記憶體單元106的區域內捕獲的電子的數量。每個記憶體單元106可以是包括浮閘電晶體的「浮閘」類型的記憶體單元，或者可以是包括電荷捕獲電晶體的「電荷捕獲」類型的記憶體單元。
在一些實施例中，每個記憶體單元106是具有兩種可能的記憶體狀態並且因而能夠記憶體一位元資料的單級單元（SLC）。例如，第一記憶體狀態「0」可以對應於第一範圍的電壓，並且第二記憶體狀態「1」可以對應於第二範圍的電壓。在一些實施例中，每個記憶體單元106是能夠以多於四個記憶體狀態記憶體多於一位元的資料的多級單元（MLC）。例如，MLC能夠每單元記憶體兩位元，每單元記憶體三位元（又被稱為三級單元（TLC）），或者每單元記憶體四位元（又被稱為四級單元（QLC））。每個MLC可以被編程為呈現一定範圍的可能的標稱記憶體單元。在一個示例中，如果每個MLC記憶體兩位元的資料，那麼可以通過將三個可能的標稱記憶體值之一寫入到所述單元而將MLC從抹除狀態編程為呈現三個可能的編程級之一。第四標稱記憶體值可以用於抹除狀態。
如第1圖所示，每個NAND記憶體串108可以包括處於其源極端的源極選擇電晶體110以及處於其汲極端的汲極選擇電晶體112。源極選擇電晶體110和汲極選擇電晶體112可以被配置為在讀取和編程操作期間啟動所選擇的NAND記憶體串108（陣列的行）。在一些實施例中，同一記憶體塊中的NAND記憶體串108的源極選擇電晶體110通過同一條源極線114（例如，共用源極線）耦合至地。根據一些實施例，每個NAND記憶體串108的汲極選擇電晶體112耦合至相應的位元線116，能夠經由輸出匯流排（未示出）從位元線116讀取數據。在一些實施例中，每個NAND記憶體串108被配置為通過在源極選擇電晶體110連接至共用地（即，0V）的同時向相應的汲極選擇電晶體112施加選擇電壓（例如，超過汲極選擇電晶體112的閾值電壓）或取消選擇電壓（例如，0V）而被選擇或取消選擇。
相鄰NAND記憶體串108的記憶體單元106可以通過字元線118耦合，字元線118選擇哪一行記憶體單元受到讀取和編程操作的影響。在一些實施例中，每條字元線118耦合至記憶體單元的頁（記憶體頁）120，其為用於讀取和編程操作的最小可物理定址資料單元。以位元為單位的記憶體頁的尺寸可以對應於通過字元線118耦合的NAND記憶體串108的數量。每條字元線118可以包括處於相應記憶體頁120中的每個記憶體單元106處的複數個控制閘以及耦合控制閘的閘極線。
第2圖示出了根據本公開的一些實施例的示例性記憶體陣列元件200的截面圖。記憶體陣列元件200是第1圖所示的記憶體陣列元件102的示例。如第2圖所示，記憶體陣列元件200包括在基底202上方豎直延伸的3D NAND記憶體串210（例如，第1圖中的3D NAND記憶體串108）。基底202可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）或者任何其他適當材料。要指出的是，在第2圖中包括x軸和y軸以進一步例示記憶體陣列元件200中的部件之間的空間關係。基底202包括沿x方向（即，橫向方向）橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如文中所使用的，當基底在y方向（即，豎直方向或深度方向）上處於半導體結構（例如，記憶體陣列元件200）的最低平面中時，半導體結構的一個部件是處於另一部件「上」、「上方」還是「下方」是在y方向上相對於半導體結構的基底（例如，基底202）而確定的。在本公開中將通篇應用相同的概念來描述空間關係。
如第2圖所示，3D NAND記憶體串210在基底202上方豎直延伸穿過具有交錯的閘極導電層206（文中又稱為「記憶體層」）和閘極到閘極電介質層208的記憶體堆疊層204。記憶體堆疊層204中的閘極導電層206和閘極電介質層208可以在豎直方向上交替。換言之，除了記憶體堆疊層204的頂部或底部的層之外，每個閘極導電層206可以在兩側與兩個閘極到閘極電介質層208鄰接，並且每個閘極到閘極電介質層208可以在兩側與兩個閘極導電層206鄰接。記憶體堆疊層204中的閘極導電層206和閘極到閘極電介質層208的對的數量（例如，32、64、96或128）確定記憶體陣列元件200中的記憶體單元的數量。每個閘極導電層206可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施例中，每個閘極導電層206包括金屬層，例如鎢層。在實施例中，每個閘極導電層206包括摻雜多晶矽層。每個閘極導電層/記憶體層206可以包括圍繞3D NAND記憶體串210的記憶體單元（例如，第1圖中的記憶體單元106）並且能夠作為字元線（例如，第1圖中的字元線118）橫向延伸的控制閘。
記憶體堆疊層204可以具有多堆疊架構，例如包括處於基底202上方的下記憶體堆疊204A以及處於下記憶體堆疊204A上方的上記憶體堆疊204B的雙堆疊記憶體堆疊層，如第2圖所示。下記憶體堆疊204A和上記憶體堆疊204B中的每一者中的閘極導電層206和閘極到閘極電介質層208的對的數量可以是相同的或者不同的。下記憶體堆疊204A和上記憶體堆疊204B中的每一者可以包括如上文所述的交錯的閘極導電層206和閘極到閘極電介質層208。
如第2圖所示，3D NAND記憶體串210包括豎直延伸穿過下記憶體堆疊204A和上記憶體堆疊204B的通道結構212。在一些實施例中，通道結構212可以包括以半導體材料（例如，作為半導體通道220）和電介質材料（例如，作為記憶體膜218）填充的通道孔。在一些實施例中，半導體通道220包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜218是包括穿隧層226、儲存層224（又稱為「電荷捕獲/儲存層」）和阻障層222的複合電介質層。通道結構212可以具有圓柱形狀（例如，柱形形狀）。根據一些實施例，半導體通道220、穿隧層226、儲存層224和阻障層222按此順序從柱的中心向柱的外表面徑向佈置。穿隧層226可以包括氧化矽、氮氧化矽或其任何組合。儲存層224可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層222可以包括氧化矽、氮氧化矽、高介電常數（高k）電介質或其任何組合。在一個示例中，記憶體膜218可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。
在一些實施例中，3D NAND記憶體串210還包括處於3D NAND記憶體串210的下部部分中（例如，處於其下端）的半導體插塞214。半導體插塞214可以包括在任何適當方向上從基底202磊晶生長的半導體材料，例如單晶矽。半導體插塞214可以充當3D NAND記憶體串210的源極選擇電晶體（例如，第1圖的源極選擇電晶體110）的通道的部分。在一些實施例中，3D NAND記憶體串210還包括處於3D NAND記憶體串210的上部部分中（例如，處於其上端）的通道插塞216。在一些實施例中，通道插塞216能夠充當3D NAND記憶體串210的汲極選擇電晶體（例如，第1圖的汲極選擇電晶體112）的通道。如文中所使用的，在基底202被置於記憶體陣列元件200的最低平面中時，部件（例如，通道結構212）的「上端」是在y方向上離基底202較遠的一端，並且部件（例如，通道結構212）的「下端」是在y方向上離基底202較近的一端。
在一些實施例中，3D NAND記憶體串210包括針對3D NAND記憶體串210的記憶體單元的複數個控制閘（每一者是閘極導電層/記憶體層206的部分）。閘極導電層206可以包括針對複數個3D NAND記憶體串210的複數個控制閘，並且可以作為結束於記憶體堆疊層204的邊緣處的字元線橫向延伸，所述字元線可以通過（例如）讀取、抹除和編程操作而接收用於控制記憶體單元的操作的字元線偏置電壓VWL （例如，如第1圖所示）。應當理解，儘管第2圖中未示出，但是可以形成記憶體陣列元件200的附加部件，所述部件包括但不限於閘縫隙/源極接觸部、局部接觸部、互連層等。
在第2圖中，3D NAND記憶體串210包括單通道結構212，其又被稱為單單元形成（SCF）結構。應當理解，在一些實施例中，3D NAND記憶體串210可以包括通過堆疊間插塞（未示出）電連接的兩個通道結構，其又被稱為雙單元形成（DCF）結構。還應當理解，在一些實施例中，記憶體堆疊層204可以包括多於兩個記憶體堆疊，並且3D NAND記憶體串210可以包括豎直延伸穿過記憶體堆疊的單通道結構，或者包括多於兩個通道結構，它們中的每一者豎直延伸穿過記憶體堆疊中的相應記憶體堆疊。對於具有多堆疊記憶體堆疊層的3D記憶體元件，複數個記憶體堆疊中的每一者可以在豎直方向上包括複數個記憶體層（例如，閘極導電層206）。在一些實施例中，在豎直方向上在相鄰記憶體堆疊之間形成一組虛設記憶體層，例如如第2圖所示的在豎直方向上處於下記憶體堆疊204A和上記憶體堆疊204B之間的虛設記憶體層204C、或者在DCF結構中圍繞堆疊間插塞的虛設記憶體層（未示出）。虛設記憶體層可以具有與記憶體層相同的物理結構，但是具有與記憶體層不同的電氣配置，因為通過虛設記憶體層耦合的記憶體單元不用於資料記憶體（即，作為虛設記憶體單元）。
重新參考第1圖，週邊電路104可以包括用於促進3D記憶體元件100的操作的任何適當數位、類比和/或混合訊號電路。例如，週邊電路104可以包括以下中的一者或多者：資料緩衝器（例如，位元線頁緩衝器）、解碼器（例如，行解碼器或列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓基準、或者電路的任何主動或被動部件（例如，電晶體、二極體、電阻器或電容器）。在一些實施例中，週邊電路104是使用互補金屬氧化物半導體（CMOS）技術形成的。
在一些實施例中，週邊電路104包括字元線驅動電路122和位元線驅動電路124。字元線驅動電路122可以實施本文公開的用於對記憶體陣列元件102中的記憶體單元106編程的編程方案。週邊電路104可以通過字元線118以字元線偏置電壓VWL 的形式向每個記憶體頁120提供編程方案的波形。如下文所詳述的，能夠施加至字元線118的字元線偏置電壓VWL 包括編程電壓Vprogram 、通道通過電壓Vpass 、截止電壓Vcut 等。位元線驅動電路124能夠通過經由相應的位元線116向相應的汲極選擇電晶體112施加選擇電壓或取消選擇電壓而選擇或取消選擇NAND記憶體串108（及其記憶體單元106），以用於各種記憶體操作，例如所選擇的記憶體單元106的編程。
第3A圖示出了用於單堆疊3D NAND記憶體元件300的編程方案。3D NAND記憶體元件300包括在豎直方向上具有複數個記憶體層（例如，閘極導電層）的記憶體堆疊層302，所述記憶體層充當3D NAND記憶體元件300的字元線。3D NAND記憶體元件300還包括處於記憶體堆疊層302下方的一組下虛設記憶體層304以及處於記憶體堆疊層302上方的一組上虛設記憶體層306。如第3A圖所示，3D NAND記憶體元件300還包括複數個NAND記憶體串308和310，它們每一者豎直延伸穿過記憶體堆疊層302。每個NAND記憶體串308或310分別包括處於下虛設記憶體層304下方的源極選擇電晶體312或314。每個NAND記憶體串308或310還分別包括處於上虛設記憶體層306上方的汲極選擇電晶體316或318。
在3D NAND記憶體元件300的編程操作期間，通過（例如）將源極選擇電晶體312和314電耦合至共用地而將0V電壓施加至每個NAND記憶體串308或310的源極選擇電晶體312和314兩者。在3D NAND記憶體元件300的編程操作期間，將選擇電壓Vtop 施加至NAND記憶體串308的汲極選擇電晶體316，以選擇NAND記憶體串308（即，啟動NAND記憶體串308中的記憶體單元），並且將取消選擇電壓（例如，0V）施加至NAND記憶體串310的汲極選擇電晶體318，以取消選擇NAND記憶體串310（即，停用NAND記憶體串308中的記憶體單元）。
在3D NAND記憶體元件300的編程操作期間，通過相繼地向每個記憶體層施加編程電壓Vprogram 而依序對記憶體堆疊層302中的每個記憶體層編程。例如，在對記憶體層320編程時，將編程電壓施加至記憶體層320，以對被記憶體層320包圍的所選擇的NAND記憶體串308的記憶體單元編程。在對記憶體層320編程時，將通道通過電壓Vpass 施加到記憶體堆疊層302中的其餘記憶體層中的每一者，以打開所選擇的NAND記憶體串308的通道（例如，第2圖的半導體通道220），這使得能夠對記憶體層320編程。在3D NAND記憶體元件300的編程操作期間，將一組電壓施加到下虛設記憶體層304或上虛設記憶體層306的每一組。如第3A圖所示，將一組電壓Vdmy_bottom_1 —Vdmy_bottom_n1 分別施加到下虛設記憶體層304，並且將另一組電壓Vdmy_top_1 —Vdmy_top_n1 分別施加到上虛設記憶體層306。
在3D NAND記憶體元件300的編程操作期間，對於取消選擇的NAND記憶體串310，由於處於其每個端部處的汲極選擇電晶體318和源極選擇電晶體314被關斷，因而取消選擇的NAND記憶體串310的通道處於浮置狀態。由於記憶體堆疊層302的每個記憶體層也圍繞取消選擇的NAND記憶體串310，因而施加至記憶體堆疊層302中的其餘記憶體層中的每一者的通道通過電壓在取消選擇的NAND記憶體串310中形成耦合電位322，以抑制由於施加至記憶體層320的編程電壓而對取消選擇的NAND記憶體串310中的記憶體層320的編程。在通道通過電壓被施加至記憶體堆疊層302中的其餘記憶體層時，耦合電位322通過處於浮置狀態的取消選擇的NAND記憶體串310中的通道耦合效應而形成。為了實現對施加至記憶體層320的編程電壓的預期抑制作用，通道通過電壓必須大到足以生成與編程電壓可比擬的耦合電位322。然而，對於所選擇的NAND記憶體串308，如果通道通過電壓過高，那麼施加至已被編程的記憶體層（例如，處於記憶體層320下方的每個記憶體層）的通道通過電壓可能引起對已編程的記憶體單元的干擾，所述干擾被稱為對所選NAND記憶體串308的「通道通過電壓干擾」。另一方面，對於取消選擇的NAND記憶體串310，如果編程電壓過高，那麼耦合電位322可能無法有效地抑制對取消選擇的NAND記憶體串310中的記憶體單元的編程，這被稱為對取消選擇NAND記憶體串310的「編程電壓干擾」。
隨著3D NAND記憶體元件中的堆疊記憶體層的數量的持續提高，通道通過電壓干擾變得更加顯著，因為向已編程記憶體層施加通道通過電壓的持續時間也增大。與此同時，編程電壓干擾也變得更加顯著，因為通道深度（在豎直方向上）增大，由此減小了耦合電位。例如，第3B圖示出了用於多堆疊3D NAND記憶體元件301的編程方案。與第3A圖中的3D NAND記憶體元件300不同，3D NAND記憶體元件301還包括下記憶體堆疊303、處於下記憶體堆疊303上方的上記憶體堆疊305、以及在豎直方向上處於下記憶體堆疊303和上記憶體堆疊305之間的一組中間虛設記憶體層307，中間虛設記憶體層307提高了3D NAND記憶體元件301中的記憶體單元的數量。
首先對下記憶體堆疊303中的記憶體層進行編程。在對上記憶體堆疊305中的記憶體層320編程時，編程電壓Vprogram 被施加至記憶體層320，其在取消選擇的NAND記憶體串310中引起編程電壓干擾。由於多堆疊3D NAND記憶體元件301中的y方向上的通道深度大於單堆疊3D NAND記憶體元件300中的通道深度，因而延伸到取消選擇的NAND記憶體串310中的下記憶體堆疊303和上記憶體堆疊305兩者以及中間虛設記憶體層307中的耦合電位322在多堆疊3D NAND記憶體元件301中變得更小。因而，編程電壓干擾在多堆疊3D NAND記憶體元件301中變得更加顯著。另一方面，在對上記憶體堆疊305中的記憶體層320編程時，通道通過電壓Vpass被施加至上記憶體堆疊305中的其餘記憶體層中的每一者、中間虛設記憶體層307中的每一者以及下記憶體堆疊303中的記憶體層中的每一者，由此引起對所選擇的NAND記憶體串308（特別是對下記憶體堆疊303中的已編程的記憶體層）的通道通過電壓干擾。由於向下記憶體堆疊303中的每個已編程的記憶體層施加通道通過電壓的持續時間因記憶體層的數量提高而增大，因而通道通過電壓干擾在多堆疊3D NAND記憶體元件301中也變得更加顯著。
如下文關於第4圖-第7圖所詳述的，本公開提供了一種用於3D記憶體元件、特別是用於具有複數個記憶體堆疊的3D NAND記憶體元件的具有減小的干擾（例如，編程電壓干擾和通道通過電壓干擾）的新穎編程方案。第4圖示出了根據本公開的一些實施例的用於多堆疊3D NAND記憶體元件400的示例性編程方案。3D NAND記憶體元件400的物理結構與第3B圖中的3D NAND記憶體元件301的物理結構類似，因而本文中可能不再詳細地重複。
如第4圖所示，3D NAND記憶體元件400包括所選擇的NAND記憶體串402和取消選擇的NAND記憶體串404。為了選擇NAND記憶體串402，可以向NAND記憶體串402的汲極選擇電晶體406施加選擇電壓Vtop 。為了使汲極選擇電晶體406導通，選擇電壓可以是大於汲極選擇電晶體406的閾值電壓的任何適當電壓。為了取消選擇NAND記憶體串404，可以對NAND記憶體串404的汲極選擇電晶體408施加取消選擇電壓。為了使汲極選擇電晶體408關斷，取消選擇電壓可以是小於汲極選擇電晶體408的閾值電壓的任何適當電壓，例如0V。
如第4圖所示，3D NAND記憶體元件400還包括下記憶體堆疊410、處於下記憶體堆疊410上方的上記憶體堆疊412以及在豎直方向上處於下記憶體堆疊410和上記憶體堆疊412之間的一組中間虛設記憶體層414。所選擇的NAND記憶體串402和取消選擇的NAND記憶體串404中的每一者可以豎直延伸穿過下記憶體堆疊410和上記憶體堆疊412，並在其相交處形成記憶體單元。在一些實施例中，3D NAND記憶體元件400還包括在豎直方向上處於源極選擇電晶體420和下記憶體堆疊410之間的一組下虛設記憶體層416、以及在豎直方向上處於汲極選擇電晶體406和408與上記憶體堆疊412之間的一組上虛設記憶體層418。
在3D NAND記憶體元件400的編程操作期間，下記憶體堆疊410中的每個記憶體層首先按照編程順序被依序編程。在一些實施例中，編程順序在下記憶體堆疊410中是自底向上，即，從底部記憶體層向頂部記憶體層。應當理解，在其他實施例中可以應用任何其他適當的編程順序。為了對下記憶體堆疊410編程，可以按照編程順序相繼地向每個記憶體層施加編程電壓Vprogram ，並且可以向下記憶體堆疊410中的其餘記憶體層中的每一者施加第一通道通過電壓Vpass_1 。編程電壓可以大於記憶體單元的控制閘的閾值電壓，並且還高到足以將電子注入到所選擇的NAND記憶體串402的記憶體膜（例如，第2圖中的記憶體膜218的ONO結構）中。例如，編程電壓可以為大約20V，例如20V。第一通道通過電壓可以大於記憶體單元的控制閘的閾值電壓，以打開所選擇的NAND記憶體串402的通道（例如，第2圖中的半導體通道220）。在一些實施例中，第一通道通過電壓小於編程電壓。例如，第一通道通過電壓可以為大約8V、9V或者10V，例如8V、9V或者10V。應當理解，在一些實施例中，用於下記憶體堆疊410的編程方案可以基本上與用於第3B圖中的3D NAND記憶體元件301的下記憶體堆疊303的編程方案類似。
在3D NAND記憶體元件400的編程操作期間，假設記憶體堆疊410和412的編程順序為自底向上，則上記憶體堆疊412中的每個記憶體層然後按照編程順序被依序編程。在一些實施例中，編程順序在上記憶體堆疊412中是自底向上，即，從底部記憶體層向頂部記憶體層。應當理解，在其他實施例中可以應用任何其他適當的編程順序。為了對上記憶體堆疊412編程，可以按照編程順序相繼地向每個記憶體層422施加編程電壓Vprogram ，並且可以向上記憶體堆疊412中的其餘記憶體層中的每一者施加第一通道通過電壓Vpass_1 。在上文在第3B圖中描述的針對上記憶體堆疊305的常規編程方案中，在對上記憶體堆疊305編程的同時向下記憶體堆疊303中的每個已編程的記憶體層施加相同的通道通過電壓，與所述常規編程方案不同，為了對上記憶體堆疊412中的記憶體層422編程，可以對下記憶體堆疊410中的每個已編程的記憶體層施加小於第一通道通過電壓的第二通道通過電壓。如第4圖所示，第二通道通過電壓可以為大約0V，例如0V。通過在對上記憶體堆疊412編程時向下記憶體堆疊410中的已編程的記憶體層施加減小的通道通過電壓（例如，0V），可以減小對所選擇的NAND記憶體串402的通道通過電壓干擾。
另一方面，在通道通過電壓被減小到記憶體單元的控制閘的閾值電壓（例如，0V）以下時，取消選擇的NAND記憶體串404中的部分耦合電位424不能延伸到下記憶體堆疊410中。與在第3B圖中的延伸到取消選擇的NAND記憶體串310的下記憶體堆疊303和上記憶體堆疊305兩者中的耦合電位322相比，根據一些實施例，減小了部分耦合電位424在豎直方向上的尺寸。結果，能夠提高部分耦合電位424的強度，由此抑制對取消選擇的NAND記憶體串404的編程電壓干擾。
在一些實施例中，為了減小在對上記憶體堆疊412編程時的在下記憶體堆疊410和上記憶體堆疊412之間的洩漏電流，向中間虛設記憶體層414的至少其中之一的控制閘施加小於記憶體單元的控制閘的閾值電壓的截止電壓，以關斷控制閘。根據一些實施例，截止電壓為大約0V，例如0V。如第4圖所示，可以向最低的中間虛設記憶體層426施加截止電壓（例如，0V）。在一些實施例中，最低的中間虛設記憶體層426首先被施加編程電壓（超過閾值電壓），並且之後切換至截止電壓（低於閾值電壓），以關斷其控制閘。在一些實施例中，截止電壓被施加至兩個或更多中間虛設記憶體層414。
根據一些實施例，一組電壓被施加至至少一個虛設記憶體層（例如，最低的中間虛設記憶體層426）上方的一組中間虛設記憶體層414。為了避免取消選擇的NAND記憶體串404中的CHE效應，該組電壓可以從第一通道通過電壓Vpass_1 逐漸下降至截止電壓（例如，0V）。如第4圖所示，施加至中間虛設記憶體層414中的最高的中間虛設記憶體層的電壓Vdmy_middle_n3 可以在標稱上等於或者略微小於第一通道通過電壓，並且施加至最低的中間虛設記憶體層426的電壓可以為大約0V，例如0V。相鄰中間虛設記憶體層414之間的電壓偏移量可以是相同或者不同的。在一些實施例中，為了在截止電壓上方形成電壓梯度，在被施加截止電壓的中間虛設記憶體層上方還有至少兩個中間虛設記憶體層414。
上文聯繫具有兩個記憶體堆疊的3D NAND記憶體元件400描述的編程方案可以擴展至具有多於兩個記憶體堆疊的3D NAND記憶體元件。例如，第5A圖和第5B圖示出了根據本公開的一些實施例的用於多堆疊3D NAND記憶體元件500的另一示例性編程方案。如第5A圖和第5B圖所示，3D NAND記憶體元件500在豎直方向上包括下記憶體堆疊502、處於下記憶體堆疊502上方的中間記憶體堆疊504以及處於中間記憶體堆疊504上方的上記憶體堆疊506。3D NAND記憶體元件500還可以包括在豎直方向上處於下記憶體堆疊502和中間記憶體堆疊504之間的一組第一中間虛設記憶體層508以及在豎直方向上處於中間記憶體堆疊504和上記憶體堆疊506之間的一組第二中間虛設記憶體層510。3D NAND記憶體元件500的其餘物理部件與其在第4圖中的3D NAND記憶體元件400中的對等部件類似，因而本文中可能不再詳細重複。
在3D NAND記憶體元件500的編程操作期間，下記憶體堆疊502中的每個記憶體層首先按照編程順序被依序編程。應當理解，用於下記憶體堆疊502的編程方案可以基本上與用於第4圖中的3D NAND記憶體元件400的下記憶體堆疊410的編程方案類似，因而本文中可能不再詳細重複。假設記憶體堆疊502、504和506的編程順序是自底向上，那麼在3D NAND記憶體元件500的編程操作期間，中間記憶體堆疊504中的每個記憶體層然後按照編程順序（例如，自底向上）被依序編程。為了對中間記憶體堆疊504中的記憶體層512進行編程，編程電壓Vprogram 可以被施加至記憶體層512，第一通道通過電壓Vpass_1 可以被施加至中間記憶體堆疊504中的其餘記憶體層中的處於記憶體層512上方的每個記憶體層，並且第二通道通過電壓Vpass_2 可以被施加至中間記憶體堆疊504中的其餘記憶體層中的處於記憶體層512下方的每個記憶體層。在一些實施例中，在對中間記憶體堆疊504編程時，第一通道通過電壓被施加至中間記憶體堆疊506中的每個記憶體層並且也被施加至每個第二中間虛設記憶體層510。第一通道通過電壓Vpass_1 可以在標稱上與第二通道通過電壓Vpass_2 相同。
根據一些實施例，為了對中間記憶體堆疊504中的記憶體層512編程，小於第一和第二通道通過電壓的第三通道通過電壓可以被施加至下記憶體堆疊502中的每個已編程記憶體層。第三通道通過電壓可以為大約0V，例如0V。通過在對中間記憶體堆疊504編程時向下記憶體堆疊502中的已編程記憶體層施加減小的通道通過電壓（例如，0V），能夠減小對所選擇的NAND記憶體串402的通道通過電壓干擾以及對取消選擇的NAND記憶體串404的編程電壓干擾兩者，如上文聯繫第4圖所詳述的。
在一些實施例中，為了減小在對中間記憶體堆疊504編程時的在下記憶體堆疊502和中間記憶體堆疊504之間的洩漏電流，向第一中間虛設記憶體層508的至少其中之一（例如，最低的第一中間虛設記憶體層514）的控制閘施加小於記憶體單元的控制閘的閾值電壓的截止電壓，以關斷控制閘。截止電壓可以為大約0V，例如0V。為了避免取消選擇的NAND記憶體串404中的CHE效應，從第二通道通過電壓Vpass_2 逐漸下降至截止電壓（例如，0V）的一組電壓可以被施加至至少一個第一中間虛設記憶體層（例如，最低的第一中間虛設記憶體層514）上方的一組第一中間虛設記憶體層508。
類似地，在3D NAND記憶體元件500的編程操作期間，上記憶體堆疊506中的每個記憶體層然後按照編程順序（例如，自底向上）被依序編程。為了對上記憶體堆疊506中的記憶體層516編程，編程電壓Vprogram 可以被施加至記憶體層516，第一通道通過電壓Vpass_1 可以被施加至上記憶體堆疊506中的其餘記憶體層中的每一者，並且第三通道通過電壓（例如，0V）可以被施加至下記憶體堆疊502和中間記憶體堆疊504中的每個已編程記憶體層以及每個第一中間虛設記憶體層508。在一些實施例中，通過向下記憶體堆疊502和中間記憶體堆疊504中的每個記憶體層施加小於記憶體單元的控制閘的閾值電壓的第三通道通過電壓，部分耦合電位515能夠被進一步限制於取消選擇的NAND記憶體串404中並且不能延伸到下記憶體堆疊502和中間記憶體堆疊504中。
在一些實施例中，為了減小在對上記憶體堆疊506編程時的在中間記憶體堆疊504和上記憶體堆疊506之間的洩漏電流，向第二中間虛設記憶體層510的至少其中之一（例如，最低的第二中間虛設記憶體層518）的控制閘施加截止電壓，以關斷控制閘。為了避免取消選擇的NAND記憶體串404中的CHE效應，從第一通道通過電壓Vpass_1 逐漸下降至截止電壓（例如，0V）的一組電壓可以被施加至處於至少一個第二中間虛設記憶體層（例如，最低的第二中間虛設記憶體層518）上方的一組第二中間虛設記憶體層510。
上文關於第4圖、第5A圖和第5B圖中的具有兩個或三個記憶體堆疊的3D NAND記憶體元件所描述的編程方案可以擴展至具有n個記憶體堆疊的任何3D NAND記憶體元件，其中，n為大於1的正整數。例如，第6圖示出了根據本公開的一些實施例的用於多堆疊3D NAND記憶體元件600的又一示例性編程方案。如第6圖所示，3D NAND記憶體元件600在豎直方向上包括n個記憶體堆疊（例如，MD 1……MD i-1、MD i……MD n）。3D NAND記憶體元件600還可以包括k組中間虛設記憶體層（例如，DM 1……DM i-1、DM i……DM k），所述k組中的每組在豎直方向上處於兩個相鄰的記憶體堆疊之間。3D NAND記憶體元件600的其餘物理部件與其在第4圖中的3D NAND記憶體元件400中的對等部件類似，因而本文中可能不再詳細重複。
假設n個記憶體堆疊的編程順序是自底向上，則在3D NAND記憶體元件600的編程操作期間，MD 1（最低記憶體堆疊）中的每個記憶體層首先按照編程順序被依序編程。應當理解，在一些實施例中，用於MD 1的編程方案可以基本上與用於第4圖中的3D NAND記憶體元件400的下記憶體堆疊410的編程方案類似，因而本文中可能不再詳細重複。如第6圖所示，在對MD i（即，MD 1上方的任何記憶體堆疊）中的記憶體層602編程時，編程電壓Vprogram 可以被施加至記憶體層602，通道通過電壓Vpass 可以被施加至MD i中的其餘記憶體層中的每一者以及MD i+1到MD n（即，MD i上方的任何記憶體堆疊）中的每個記憶體層。在一些實施例中，在對MD i編程時，0V電壓被施加至MD 1到MD i-1（即，MD i下方的任何記憶體堆疊）中的每個記憶體層以及每個DM 1到DM i-1（即，MD i-1下方的任何中間虛設記憶體層）。結果，部分耦合電位604不能延伸到MD 1到MD i-1（即，MD i下方的任何記憶體堆疊）中。通過在對MD i編程時向MD 1到MD i-1中的已編程記憶體層施加0V電壓，能夠減小對所選擇的NAND記憶體串402的通道通過電壓干擾以及對取消選擇的NAND記憶體串404的編程電壓干擾兩者，如上文聯繫第4圖詳述的。
在一些實施例中，為了減小在對MD i編程時的在MD i和MD i-1之間的洩漏電流，0V電壓被施加至DM i的至少其中之一（例如，最低DM i 606）的控制閘，以關斷控制閘。為了避免取消選擇的NAND記憶體串404中的CHE效應，從通道通過電壓Vpass 逐漸下降至0V的一組電壓可以被施加至至少一個DM i（例如，最低DM i 606）上方的DM i。應當理解，在一些實施例中，0V截止電壓可以被施加至DM 1到DM i中的任一者（即，MD i下方的任何中間虛設記憶體層）。
第7圖是根據本公開的一些實施例的用於操作3D記憶體元件的示例性方法700的流程圖。第7圖所示的3D記憶體元件的示例包括第4圖、第5A圖、第5B圖和第6圖中分別所示的3D NAND記憶體元件400、500和600。應當理解，方法700中所示的操作並不具有排他性，並且也可以在所示操作中的任何操作之前、之後或之間執行其他操作。此外，所述操作中的一些可以是同時執行的或者可以是按照不同於第7圖所示的循序執行的。
參考第7圖，方法700開始於操作702，其中，複數個記憶體堆疊中的第一記憶體堆疊中的每個記憶體層被編程。第一編程包括將編程電壓施加至記憶體層並且將小於編程電壓的第一通道通過電壓施加至第一記憶體堆疊中的其餘記憶體層中的每一者。在一些實施例中，第一編程操作是由週邊電路104（例如，字元線驅動電路122）經由字元線118執行的。
方法700進行至操作704，如第7圖所示，其中，複數個記憶體堆疊中的處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層被編程。第二編程包括將編程電壓施加至記憶體層，並且將第一通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層中的每一者。第二編程還包括將小於第一通道通過電壓的第二通道通過電壓施加至第一記憶體堆疊中的每個記憶體層。在一些實施例中，第二編程還包括將小於控制閘的閾值電壓的截止電壓施加至虛設記憶體層中的至少一個的控制閘以關斷控制閘。根據一些實施例，第二通道通過電壓和截止電壓中的每一者為0V。在一些實施例中，在第一編程操作之後由週邊電路104（例如，字元線驅動電路122）經由字元線118執行第二編程操作。
方法700進行至操作706，如第7圖所示，其中，選擇電壓被施加至第一NAND記憶體串的汲極選擇電晶體，以選擇第一NAND記憶體串。方法700進行至操作708，如第7圖所示，其中，取消選擇電壓被施加至第二NAND記憶體串的汲極選擇電晶體以取消選擇第二NAND記憶體串。在一些實施例中，第一通道通過電壓被施加至第二記憶體堆疊中的其餘記憶體層中的每一者，並且第二通道通過電壓被施加至第一記憶體堆疊中的每個記憶體層，使得取消選擇的第二NAND記憶體串中的部分耦合電位不延伸到第一記憶體堆疊。在一些實施例中，選擇操作和取消選擇操作是由週邊電路104（例如，位元線驅動電路124）經由位元線116執行的。
根據本公開的一個方面，公開了一種用於操作3D記憶體元件的方法。3D記憶體元件包括複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層。複數個記憶體堆疊中的第一記憶體堆疊中的每個記憶體層被第一編程。第一編程包括將編程電壓施加至記憶體層並且將小於編程電壓的第一通道通過電壓施加至第一記憶體堆疊中的其餘記憶體層中的每一者。複數個記憶體堆疊中的處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層被第二編程。第二編程包括將編程電壓施加至記憶體層，並且將第一通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層中的每一者。第二編程還包括將小於第一通道通過電壓的第二通道通過電壓施加至第一記憶體堆疊中的每個記憶體層。
在一些實施例中，3D記憶體元件包括處於第一記憶體堆疊和第二記憶體堆疊之間的第三記憶體堆疊以及在豎直方向上處於第一記憶體堆疊和第三記憶體堆疊之間的複數個虛設記憶體層。根據一些實施例，第二編程還包括將第二通道通過電壓施加至第三記憶體堆疊中的記憶體層中的每一者以及虛設記憶體層。
在一些實施例中，第二通道通過電壓為大約0V。
在一些實施例中，3D記憶體元件包括複數個NAND記憶體串，它們的每一者豎直延伸穿過複數個記憶體堆疊並且均包括汲極選擇電晶體。選擇電壓可以被施加至NAND記憶體串中的第一NAND記憶體串的汲極選擇電晶體，以選擇第一NAND記憶體串。取消選擇電壓可以被施加至NAND記憶體串中的第二NAND記憶體串的汲極選擇電晶體，以取消選擇第二NAND記憶體串。在一些實施例中，第一通道通過電壓被施加至第二記憶體堆疊中的其餘記憶體層中的每一者，並且第二通道通過電壓被施加至第一記憶體堆疊中的每個記憶體層，使得取消選擇的第二NAND記憶體串中的部分耦合電位不延伸到第一記憶體堆疊。
在一些實施例中，3D記憶體元件還包括在豎直方向上處於第一記憶體堆疊和第二記憶體堆疊之間的複數個虛設記憶體層。小於控制閘的閾值電壓的截止電壓可以被施加至虛設記憶體層中的至少一個的控制閘以關斷該控制閘。一組電壓可以被施加至至少一個虛設記憶體層上方的一組虛設記憶體層。在一些實施例中，該組電壓從第一通道通過電壓逐漸下降至截止電壓。在一些實施例中，截止電壓為大約0V。根據一些實施例，至少一個虛設記憶體層包括虛設記憶體層中的最低虛設記憶體層。
根據本公開的另一方面，公開了一種用於操作3D記憶體元件的方法。3D記憶體元件包括：複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層；以及在豎直方向上處於第一記憶體堆疊和第二記憶體堆疊之間的複數個第一虛設記憶體層。複數個記憶體堆疊中的第一記憶體堆疊中的每個記憶體層被第一編程。第一編程包括將編程電壓施加至記憶體層並且將小於編程電壓的通道通過電壓施加至第一記憶體堆疊中的其餘記憶體層中的每一者。複數個記憶體堆疊中的處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層被第二編程。第二編程包括將編程電壓施加至記憶體層，並且將通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層中的每一者。第二編程還包括將0V電壓施加至第一虛設記憶體層中的至少一個。第二編程還包括將0V電壓施加至第一記憶體堆疊中的每個記憶體層。
在一些實施例中，一組電壓被施加至至少一個第一虛設記憶體層上方的一組第一虛設記憶體層。該組電壓可以從通道通過電壓逐漸下降至大約0V。
在一些實施例中，至少一個第一虛設記憶體層包括第一虛設記憶體層中的最低第一虛設記憶體層。
在一些實施例中，3D記憶體元件包括處於第一記憶體堆疊和第二記憶體堆疊之間的第三記憶體堆疊以及在豎直方向上處於第一記憶體堆疊和第三記憶體堆疊之間的複數個第二虛設記憶體層。0V電壓可以被施加至第三記憶體堆疊中的記憶體層中的每一者以及第二虛設記憶體層。
根據本公開的又一方面，一種3D記憶體元件包括週邊電路和複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層。週邊電路被配置為對複數個記憶體堆疊中的第一記憶體堆疊中的每個記憶體層編程，並且然後對複數個記憶體堆疊中的處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層編程。為了對第一記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將編程電壓施加至記憶體層並且將小於編程電壓的第一通道通過電壓施加至第一記憶體堆疊中的其餘記憶體層中的每一者。為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將編程電壓施加至記憶體層，並且將第一通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層的每一者，並且將小於第一通道通過電壓的第二通道通過電壓施加至第一記憶體堆疊中的每個記憶體層。
在一些實施例中，3D記憶體元件包括處於第一記憶體堆疊和第二記憶體堆疊之間的第三記憶體堆疊以及在豎直方向上處於第一記憶體堆疊和第三記憶體堆疊之間的複數個虛設記憶體層。為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路可以被進一步配置為將第二通道通過電壓施加至第三記憶體堆疊中的記憶體層中的每一者以及虛設記憶體層。在一些實施例中，第二通道通過電壓為大約0V。
在一些實施例中，3D記憶體元件包括複數個NAND記憶體串，每個NAND記憶體串豎直延伸穿過複數個記憶體堆疊並且包括汲極選擇電晶體。週邊電路可以被進一步配置為將選擇電壓施加至NAND記憶體串中的第一NAND記憶體串的汲極選擇電晶體，以選擇第一NAND記憶體串，並且將取消選擇電壓施加至NAND記憶體串中的第二NAND記憶體串的汲極選擇電晶體，以取消選擇第二NAND記憶體串。
在一些實施例中，為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將第一通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層中的每一者，並且將第二通道通過電壓施加至第一記憶體堆疊中的每個記憶體層，使得取消選擇的第二NAND記憶體串中的部分耦合電位不延伸至第一記憶體堆疊。
在一些實施例中，3D記憶體元件還包括在豎直方向上處於第一記憶體堆疊和第二記憶體堆疊之間的複數個虛設記憶體層。週邊電路被進一步配置為將小於控制閘的閾值電壓的截止電壓施加至虛設記憶體層中的至少一個的控制閘以關斷該控制閘。在一些實施例中，為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將一組電壓施加至處於至少一個虛設記憶體層上方的一組虛設記憶體層。該組電壓從第一通道通過電壓逐漸下降至截止電壓。根據一些實施例，截止電壓為大約0V。在一些實施例中，至少一個虛設記憶體層包括虛設記憶體層中的最低虛設記憶體層。
根據本公開的又一方面，一種3D記憶體元件包括：週邊電路；複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層；以及在豎直方向上處於第一記憶體堆疊和第二記憶體堆疊之間的複數個第一虛設記憶體層。週邊電路被配置為對複數個記憶體堆疊中的第一記憶體堆疊中的每個記憶體層編程，並且然後對複數個記憶體堆疊中的處於第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層編程。為了對第一記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將編程電壓施加至記憶體層並且將小於編程電壓的通道通過電壓施加至第一記憶體堆疊中的其餘記憶體層中的每一者。為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將編程電壓施加至記憶體層並且將通道通過電壓施加至第二記憶體堆疊中的其餘記憶體層中的每一者。為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將0V電壓施加至第一虛設記憶體層中的至少一個，並且將0V電壓施加至第一記憶體堆疊中的每個記憶體層。
在一些實施例中，為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路被進一步配置為將一組電壓施加至處於至少一個第一虛設記憶體層上方的一組第一虛設記憶體層。在一些實施例中，該組電壓可以從通道通過電壓逐漸下降至大約0V。
在一些實施例中，至少一個第一虛設記憶體層包括第一虛設記憶體層中的最低第一虛設記憶體層。
在一些實施例中，3D記憶體元件包括在豎直方向上處於第一記憶體堆疊和第二記憶體堆疊之間的第三記憶體堆疊以及處於第一記憶體堆疊和第三記憶體堆疊之間的複數個第二虛設記憶體層。為了對第二記憶體堆疊中的每個記憶體層編程，週邊電路可以被進一步配置為將0V電壓施加至第三記憶體堆疊中的記憶體層中的每一者以及第二虛設記憶體層。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得本領域的通常知識者能夠通過運用本領域技術範圍中的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍中。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據下方申請專利範圍及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 102:憶體陣列元件 104:週邊電路 106:記憶體單元 108:NAND記憶體串 110:源極選擇電晶體 112:汲極選擇電晶體 114:源極線 116:位元線 118:字元線 120:記憶體頁 122:字元線驅動電路 124:位元線驅動電路 200:記憶體陣列元件 202:基底 204:記憶體堆疊層 204A:下記憶體堆疊 204B:上記憶體堆疊 206:閘極導電層 208:閘極到閘極電介質層 210:3D NAND記憶體串 212:通道結構 214:半導體插塞 216:通道插塞 218:記憶體膜 220:半導體通道 222:阻障層 224:儲存層 226:穿隧層 300:3D NAND記憶體元件 301:3D NAND記憶體元件 302:記憶體堆疊層 303:下記憶體堆疊 304:下虛設記憶體層 305:上記憶體堆疊 306:上虛設記憶體層 307:中間虛設記憶體層 308、310:NAND記憶體串 312、314:源極選擇電晶體 316、318:汲極選擇電晶體 320:記憶體層 322:耦合電位 400:3D NAND記憶體元件 402:NAND記憶體串 404:NAND記憶體串 406:汲極選擇電晶體 408:汲極選擇電晶體 410:下記憶體堆疊 412:上記憶體堆疊 414:中間虛設記憶體層 416:下虛設記憶體層 418:上虛設記憶體層 420:源極選擇電晶體 422:記憶體層 424:耦合電位 426:中間虛設記憶體層 500:NAND記憶體元件 502:下記憶體堆疊 504:中間記憶體堆疊 506:上記憶體堆疊 510:第二中間虛設記憶體層 512:記憶體層 514:第一中間虛設記憶體層 515:耦合電位 516:記憶體層 518:第二中間虛設記憶體層 600:3D NAND記憶體元件 700:方法 702、704、706、708:操作 DM 1……DM i-1、DM i……DM k:中間虛設記憶體層 MD 1……MD i-1、MD i……MD n:記憶體堆疊 Vcut:截止電壓 Vdmy_middle_n3:中間虛設記憶體層的電壓 Vpass:通道通過電壓 Vpass_1:第一通道通過電壓 Vpass_2:第二通道通過電壓 Vprogram:編程電壓 VWL:字元線偏置電壓
被併入本文並形成說明書的部分的圖式例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的通常知識者能夠做出和使用本公開。 第1圖示出了根據本公開的一些實施例的示例性3D記憶體元件的圖示。 第2圖示出了根據本公開的一些實施例的示例性記憶體陣列元件的截面圖。 第3A圖示出了用於單堆疊3D NAND記憶體元件的編程方案。 第3B圖示出了用於多堆疊3D NAND記憶體元件的編程方案。 第4圖示出了根據本公開的一些實施例的用於多堆疊3D NAND記憶體元件的示例性編程方案。 第5A圖和第5B圖示出了根據本公開的一些實施例的用於多堆疊3D NAND記憶體元件的另一示例性編程方案。 第6圖示出了根據本公開的一些實施例的用於多堆疊3D NAND記憶體元件的又一示例性編程方案。 第7圖是根據本公開的一些實施例的用於操作3D記憶體元件的示例性方法的流程圖。 將參考圖式描述本公開的實施例。
700:方法
702、704、706、708:操作

Claims (20)

  1. 一種用於操作三維（3D）記憶體元件的方法，其中，該3D記憶體元件包括複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層，該方法包括： 對該些記憶體堆疊中的第一記憶體堆疊中的每個記憶體層進行第一編程，該第一編程包括將編程電壓施加至該記憶體層，並且將小於該編程電壓的第一通道通過電壓施加至該第一記憶體堆疊中的其餘記憶體層中的每一者；以及 對該些記憶體堆疊中的處於該第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層進行第二編程，該第二編程包括： （i）將該編程電壓施加至該記憶體層，並且將該第一通道通過電壓施加至該第二記憶體堆疊中的其餘記憶體層中的每一者；以及 （ii）將小於該第一通道通過電壓的第二通道通過電壓施加至該第一記憶體堆疊中的每個記憶體層。
  2. 如請求項1所述的用於操作三維記憶體元件的方法，其中，該3D記憶體元件包括在豎直方向上處於該第一記憶體堆疊和該第二記憶體堆疊之間的第三記憶體堆疊以及處於該第一記憶體堆疊和該第三記憶體堆疊之間的複數個虛設記憶體層，該第二編程還包括將該第二通道通過電壓施加至該第三記憶體堆疊中的記憶體層中的每一者以及該虛設記憶體層。
  3. 如請求項1所述的用於操作三維記憶體元件的方法，其中，該第二通道通過電壓為大約0V。
  4. 如請求項1所述的用於操作三維記憶體元件的方法，其中，該3D記憶體元件包括複數個NAND記憶體串，每個NAND記憶體串豎直延伸穿過該些記憶體堆疊並且每個NAND記憶體串包括汲極選擇電晶體，該方法還包括： 將選擇電壓施加至該NAND記憶體串中的第一NAND記憶體串的汲極選擇電晶體，以選擇該第一NAND記憶體串；以及 將取消選擇電壓施加至該NAND記憶體串中的第二NAND記憶體串的汲極選擇電晶體，以取消選擇該第二NAND記憶體串。
  5. 如請求項4所述的用於操作三維記憶體元件的方法，其中，該第二編程還包括將該第一通道通過電壓施加至該第二記憶體堆疊中的其餘記憶體層中的每一者，並且將該第二通道通過電壓施加至第一記憶體堆疊中的每個記憶體層，使得取消選擇的第二NAND記憶體串中的部分耦合電位不延伸至該第一記憶體堆疊。
  6. 如請求項1所述的用於操作三維記憶體元件的方法，其中，該3D記憶體元件還包括在該豎直方向上處於該第一記憶體堆疊和該第二記憶體堆疊之間的複數個虛設記憶體層，該第二編程還包括將小於控制閘的閾值電壓的截止電壓施加至該虛設記憶體層中的至少一個虛設記憶體層的控制閘，以關斷該控制閘。
  7. 如請求項6所述的用於操作三維記憶體元件的方法，其中，該第二編程還包括將一組電壓施加至處於該至少一個虛設記憶體層上方的一組該虛設記憶體層。
  8. 如請求項7所述的用於操作三維記憶體元件的方法，其中，該一組電壓從該第一通道通過電壓逐漸下降至該截止電壓。
  9. 如請求項6所述的用於操作三維記憶體元件的方法，其中，該截止電壓為大約0V。
  10. 如請求項6所述的用於操作三維記憶體元件的方法，其中，該至少一個虛設記憶體層包括該虛設記憶體層中的最低虛設記憶體層。
  11. 一種用於操作三維（3D）記憶體元件的方法，其中，該3D記憶體元件包括：複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層；以及在該豎直方向上處於第一記憶體堆疊和第二記憶體堆疊之間的複數個第一虛設記憶體層，該方法包括： 對該些記憶體堆疊中的第一記憶體堆疊中的每個記憶體層進行第一編程，該第一編程包括將編程電壓施加至該記憶體層，並且將小於該編程電壓的通道通過電壓施加至該第一記憶體堆疊中的其餘記憶體層中的每一者；以及 對該些記憶體堆疊中的處於該第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層進行第二編程，該第二編程包括： 將該編程電壓施加至該記憶體層，並且將該通道通過電壓施加至該第二記憶體堆疊中的其餘記憶體層中的每一者； 將0V電壓施加至該第一虛設記憶體層中的至少一個；以及 將該0V電壓施加至該第一記憶體堆疊中的每個記憶體層。
  12. 如請求項11所述的用於操作三維記憶體元件的方法，其中，該第二編程還包括將一組電壓施加至處於該至少一個第一虛設記憶體層上方的一組該第一虛設記憶體層。
  13. 如請求項12所述的用於操作三維記憶體元件的方法，其中，該一組電壓從該通道通過電壓逐漸下降至大約0V。
  14. 如請求項11所述的用於操作三維記憶體元件的方法，其中，該至少一個第一虛設記憶體層包括該第一虛設記憶體層中的最低第一虛設記憶體層。
  15. 如請求項11所述的用於操作三維記憶體元件的方法，其中，該3D記憶體元件包括在該豎直方向上處於該第一記憶體堆疊和該第二記憶體堆疊之間的第三記憶體堆疊以及處於該第一記憶體堆疊和該第三記憶體堆疊之間的複數個第二虛設記憶體層，該第二編程還包括將該0V電壓施加至該第三記憶體堆疊中的記憶體層中的每一者以及該第二虛設記憶體層。
  16. 一種三維（3D）記憶體元件，包括： 複數個記憶體堆疊，每個記憶體堆疊在豎直方向上包括複數個記憶體層；以及 週邊電路，被配置為對該些記憶體堆疊中的第一記憶體堆疊中的每個記憶體層進行編程，並且然後對該些記憶體堆疊中的處於該第一記憶體堆疊上方的第二記憶體堆疊中的每個記憶體層進行編程， 其中，為了對該第一記憶體堆疊中的每個記憶體層編程，該週邊電路被進一步配置為將編程電壓施加至該記憶體層並且將小於該編程電壓的第一通道通過電壓施加至該第一記憶體堆疊中的其餘記憶體層中的每一者；以及 為了對該第二記憶體堆疊中的每個記憶體層進行編程，該週邊電路還被配置為： 將該編程電壓施加至該記憶體層，並且將該第一通道通過電壓施加至該第二記憶體堆疊中的其餘記憶體層中的每一者；以及 將小於該第一通道通過電壓的第二通道通過電壓施加至該第一記憶體堆疊中的每個記憶體層。
  17. 如請求項16所述的3D記憶體元件，其中， 該3D記憶體元件還包括在該豎直方向上處於該第一記憶體堆疊和該第二記憶體堆疊之間的複數個虛設記憶體層；以及 該週邊電路被進一步配置為將小於控制閘的閾值電壓的截止電壓施加至該些虛設記憶體層中的至少一個該控制閘，以關斷該控制閘。
  18. 如請求項17所述的3D記憶體元件，其中，為了對該第二記憶體堆疊中的每個記憶體層進行編程，該週邊電路被進一步配置為將一組電壓施加至處於該至少一個虛設記憶體層上方的一組該虛設記憶體層。
  19. 如請求項18所述的3D記憶體元件，其中，該一組電壓從該第一通道通過電壓逐漸下降至該截止電壓。
  20. 如請求項17所述的3D記憶體元件，其中，該至少一個虛設記憶體層包括該虛設記憶體層中的最低虛設記憶體層。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619910B (zh) * 2019-08-30 2021-08-03 长江存储科技有限责任公司 存储器的控制方法、装置、存储介质
CN111033626B (zh) * 2019-10-31 2021-02-02 长江存储科技有限责任公司 非易失性存储器件和控制方法
WO2021092826A1 (en) * 2019-11-14 2021-05-20 Yangtze Memory Technologies Co., Ltd. Method of performing programming operation and related memory device
WO2021155524A1 (en) * 2020-02-06 2021-08-12 Yangtze Memory Technologies Co., Ltd. Method of programming 3d memory device and related 3d memory device
WO2021159228A1 (en) * 2020-02-10 2021-08-19 Yangtze Memory Technologies Co., Ltd. Semiconductor plug having etch-resistant layer in three-dimensional memory devices
CN113851169A (zh) 2020-02-10 2021-12-28 长江存储科技有限责任公司 包括多个部分并且用于降低编程干扰的存储器及其编程方法
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN111370046B (zh) * 2020-03-19 2022-04-19 中国科学院微电子研究所 一种三维存储器的编程方法及编程系统
CN111527544B (zh) * 2020-03-23 2021-04-16 长江存储科技有限责任公司 3d nand闪存的操作方法和3d nand闪存
WO2021232223A1 (en) * 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash and operation method thereof
US11537484B2 (en) * 2020-08-27 2022-12-27 Micron Technology, Inc. Salvaging bad blocks in a memory device
CN112434484A (zh) * 2020-12-02 2021-03-02 长江存储科技有限责任公司 一种冗余填充方法
CN112771617B (zh) * 2021-01-04 2024-04-16 长江存储科技有限责任公司 具有降低的干扰的三维存储器器件编程
CN117672308A (zh) 2021-01-04 2024-03-08 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
CN114822615A (zh) * 2021-01-20 2022-07-29 长江存储科技有限责任公司 存储器的编程操作方法及装置
CN114296636B (zh) * 2021-12-06 2024-03-19 长江存储科技有限责任公司 存储器的操作方法、存储器及存储系统
KR20230098971A (ko) 2021-12-27 2023-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11823751B2 (en) 2022-02-24 2023-11-21 Macronix International Co., Ltd. Memory device and operation method thereof
TWI778923B (zh) * 2022-02-24 2022-09-21 旺宏電子股份有限公司 記憶體裝置及其操作方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739946B1 (ko) * 2004-12-27 2007-07-16 주식회사 하이닉스반도체 더미 워드라인을 구비한 낸드 플래시 메모리 장치
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
JP2008084471A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
KR20100013956A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 프로그램 방법
KR101552211B1 (ko) * 2009-03-25 2015-09-10 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
KR20120134941A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
CN102810332A (zh) * 2011-06-03 2012-12-05 三星电子株式会社 非易失性存储器和根据被选字线控制虚设字线电压的方法
KR20130076372A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
KR101979395B1 (ko) * 2012-05-08 2019-08-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9171636B2 (en) * 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
KR102062314B1 (ko) * 2013-03-15 2020-01-03 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법
KR102070724B1 (ko) * 2013-03-29 2020-01-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
US8982626B2 (en) * 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
KR102197070B1 (ko) * 2014-04-14 2020-12-30 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US9245642B1 (en) * 2015-03-30 2016-01-26 Sandisk Technologies Inc. Temperature dependent voltage to unselected drain side select transistor during program of 3D NAND
KR20160136675A (ko) * 2015-05-20 2016-11-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9786375B2 (en) * 2015-09-11 2017-10-10 Intel Corporation Multiple blocks per string in 3D NAND memory
KR102057283B1 (ko) * 2015-11-03 2019-12-18 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
US9953717B2 (en) * 2016-03-31 2018-04-24 Sandisk Technologies Llc NAND structure with tier select gate transistors
US9666282B1 (en) 2016-05-03 2017-05-30 Micron Technology, Inc. Program inhibiting in memory devices
KR102533016B1 (ko) * 2016-07-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20180013127A (ko) * 2016-07-28 2018-02-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
KR102650333B1 (ko) * 2016-08-10 2024-03-25 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
US10381094B2 (en) * 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming
KR102656828B1 (ko) * 2017-01-05 2024-04-18 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP2018147535A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
KR102289598B1 (ko) * 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
TWI745602B (zh) * 2017-06-29 2021-11-11 韓商愛思開海力士有限公司 執行編程操作的非揮發性記憶體裝置及其操作方法
US10970204B2 (en) * 2017-08-29 2021-04-06 Samsung Electronics Co., Ltd. Reducing read-write interference by adaptive scheduling in NAND flash SSDs
CN107507646A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
KR102336660B1 (ko) 2017-09-12 2021-12-07 삼성전자 주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR102467291B1 (ko) * 2017-12-22 2022-11-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN109273042A (zh) * 2018-09-18 2019-01-25 长江存储科技有限责任公司 Nand存储器及其访问方法、访问装置
CN109346474B (zh) * 2018-10-16 2020-07-10 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法

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