JP2012094240A - 抵抗性メモリ装置、その初期化方法、及び該抵抗性メモリ装置を含む電子装置 - Google Patents
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Abstract
【解決手段】初期化装置から供給された第1電圧を第1プレートに供給するための第1パッドと、初期化装置から供給された第2電圧を第2プレートに供給するための第2パッドと、ゲート、ドレイン、及び第1プレートに接続されたソースを含む第1トランジスタと、ビットラインBL1と第1トランジスタのドレインとの間に接続された第1メモリ抵抗と、ゲート、ドレイン、及び第2プレートに接続されたソースを含む第2トランジスタと、ビットラインと第2トランジスタのドレインとの間に接続された第2メモリ抵抗と、を含む抵抗性メモリ装置。
【選択図】図1
Description
実施形態によって、前記ビットライン、前記第1プレート、及び前記第2プレートは、互いに平行である。
10:メモリセルアレイ
22:コントロールロジック
24:ローデコーダ
26:カラムデコーダ
28:感知増幅器及び入出力回路
42:第1ドライバー
44:第2ドライバー
150、200、300、400、及び500:電子装置
Claims (16)
- 初期化動作時に、外部から供給された第1電圧を第1プレートに供給するための第1パッド(pad)と、
前記初期化動作時に、前記外部から供給された第2電圧を第2プレートに供給するための第2パッドと、
ゲート、ドレイン、及び前記第1プレートに接続されたソースを含む第1トランジスタと、
ビットライン(bit line)と前記第1トランジスタの前記ドレインとの間に接続された第1メモリ抵抗と、
ゲート、ドレイン、及び前記第2プレートに接続されたソースを含む第2トランジスタと、
前記ビットラインと前記第2トランジスタの前記ドレインとの間に接続された第2メモリ抵抗と、
を含むことを特徴とする抵抗性メモリ装置。 - 前記抵抗性メモリ装置は、
前記第1プレートに接続され、第1制御信号に応答してイネーブル(enable)またはディセーブル(disable)されることができる第1ドライバーと、
前記第2プレートに接続され、第2制御信号に応答してイネーブルまたはディセーブルされることができる第2ドライバーと、
をさらに含むことを特徴とする請求項1に記載の抵抗性メモリ装置。 - 前記初期化動作時に、前記第1ドライバーと前記第2ドライバーのそれぞれは、ディセーブルされ、
正常動作時に、前記第1ドライバーと前記第2ドライバーのそれぞれは、同じ電圧を前記第1プレートと前記第2プレートのそれぞれに供給することを特徴とする請求項2に記載の抵抗性メモリ装置。 - 前記抵抗性メモリ装置は、
第3電圧を発生させるためのドライバーと、
選択信号に応答して、前記ドライバーから出力された前記第3電圧を前記第1プレートまたは前記第2プレートに供給するためのスイッチ(switch)回路と、
をさらに含むことを特徴とする請求項1に記載の抵抗性メモリ装置。 - 前記初期化動作時に、前記ドライバーは、ディセーブルされ、
正常動作時に、前記ドライバーは、イネーブルされることを特徴とする請求項4に記載の抵抗性メモリ装置。 - 前記抵抗性メモリ装置は、
前記ビットラインと前記第1プレートとの間に接続された第3トランジスタと、
前記ビットラインと前記第2プレートとの間に接続された第4トランジスタと、
をさらに含むことを特徴とする請求項1に記載の抵抗性メモリ装置。 - 前記初期化動作時に、前記第4トランジスタがターンオン(turn−on)された間に、前記第1トランジスタがターンオンされるか、または前記第3トランジスタがターンオンされた間に、前記第2トランジスタがターンオンされることを特徴とする請求項6に記載の抵抗性メモリ装置。
- 前記初期化動作時に、前記第1トランジスタと前記第2トランジスタは、前記第1メモリ抵抗、前記ビットライン、及び前記第2メモリ抵抗を通じて直列に接続されることを特徴とする請求項1に記載の抵抗性メモリ装置。
- 前記ビットライン、前記第1プレート、及び前記第2プレートは、
互いに平行であることを特徴とする請求項1に記載の抵抗性メモリ装置。 - 抵抗性メモリ装置と、
前記抵抗性メモリ装置の動作を制御することができる制御装置と、を含み、
前記抵抗性メモリ装置は、
初期化動作時に、外部から供給された第1電圧を第1プレートに供給するための第1パッドと、
前記初期化動作時に、前記外部から供給された第2電圧を第2プレートに供給するための第2パッドと、
ゲート、ドレイン、及び前記第1プレートに接続されたソースを含む第1トランジスタと、
ビットラインと前記第1トランジスタの前記ドレインとの間に接続された第1メモリ抵抗と、
ゲート、ドレイン、及び前記第2プレートに接続されたソースを含む第2トランジスタと、
前記ビットラインと前記第2トランジスタの前記ドレインとの間に接続された第2メモリ抵抗と、
を含むことを特徴とする電子装置。 - 前記第1メモリ抵抗と前記第2メモリ抵抗は、
高抵抗状態または低抵抗状態で相補的なデータを出力することを特徴とする請求項10に記載の電子装置。 - それぞれが互いに電気的に接続され、互いに積層された多数個の抵抗性メモリ装置を含む3次元メモリ装置において、
前記多数個の抵抗性メモリ装置のうちの少なくとも一つは、
初期化動作時に、外部から供給された第1電圧を第1プレートに供給するための第1パッドと、
前記初期化動作時に、前記外部から供給された第2電圧を第2プレートに供給するための第2パッドと、
ゲート、ドレイン、及び前記第1プレートに接続されたソースを含む第1トランジスタと、
ビットラインと前記第1トランジスタの前記ドレインとの間に接続された第1メモリ抵抗と、
ゲート、ドレイン、及び前記第2プレートに接続されたソースを含む第2トランジスタと、
前記ビットラインと前記第2トランジスタの前記ドレインとの間に接続された第2メモリ抵抗と、
を含むことを特徴とする3次元メモリ装置。 - 第1プレートに接続された第1抵抗性メモリセルと第2プレートに接続された第2抵抗性メモリセルとをビットラインを用いて直列に接続する段階と、
前記第1プレートに供給される第1電圧と前記第2プレートに供給される第2電圧とを用いて、前記第1抵抗性メモリセルと前記第2抵抗性メモリセルとを直列に初期化する段階と、
を含むことを特徴とする抵抗性メモリ装置の抵抗性メモリセルの初期化方法。 - 前記抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、
前記ビットラインを用いて直列に接続する以前に、感知増幅器及び入出力回路と前記ビットラインとを分離する段階をさらに含むことを特徴とする請求項13に記載の抵抗性メモリ装置の抵抗性メモリセルの初期化方法。 - 前記抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、
前記ビットラインを用いて直列に接続する以前に、前記第1プレートに接続された第1ドライバーと前記第2プレートに接続された第2ドライバーとをディセーブルさせる段階をさらに含むことを特徴とする請求項13に記載の抵抗性メモリ装置の抵抗性メモリセルの初期化方法。 - 第1プレートに接続された第1パッドに外部から入力された第1電圧を供給すると同時に、第2プレートに接続された第2パッドに前記外部から入力された第2電圧を供給する段階と、
ビットラインと前記第2プレートとの間に接続された第2トランジスタを用いて、前記ビットラインと前記第1プレートとの間に接続された多数個の抵抗性メモリセルを順次に初期化する段階と、
前記ビットラインと前記第1プレートとの間に接続された第1トランジスタを用いて、前記ビットラインと前記第2プレートとの間に接続された多数個の抵抗性メモリセルを順次に初期化する段階と、
を含むことを特徴とする抵抗性メモリ装置の抵抗性メモリセルの初期化方法。
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