CN112925740A - 控制裸片上终结的方法和执行该方法的存储器系统 - Google Patents

控制裸片上终结的方法和执行该方法的存储器系统 Download PDF

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target
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金铁雄
金正烈
柳成宪
高玄珍
金宇镒
沈铉树
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Samsung Electronics Co Ltd
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    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory

Abstract

在包括共用数据总线以传递数据的多个存储器单元的存储器系统中控制裸片上终结(ODT)的方法中，使得多个存储器单元的ODT电路进入初始状态，在对多个存储器单元当中的写入目标存储器单元的写入操作期间，将多个存储器单元当中的至少一个非写入目标存储器单元ODT电路的电阻值设置为第一电阻值，并且在对多个存储器单元当中的读取目标存储器单元的读取操作期间，将多个存储器单元当中的至少一个非读取目标存储器单元的ODT电路的电阻值设置为第二电阻值。

Description

控制裸片上终结的方法和执行该方法的存储器系统
相关申请的交叉引用
该美国非临时申请要求在韩国知识产权局(KIPO)于2019年12月5日提交的第10-2019-0160408号韩国专利申请的优先权，其公开通过引用整体在本文被合并。
技术领域
示例实施例总体上涉及一种半导体集成电路，并且更具体地涉及一种控制裸片上(on-die)终结的方法以及一种执行该方法的存储器系统。
背景技术
裸片上终结(On-die termination，ODT)是用于传输线中的阻抗匹配的终结电阻器(termination resistor)位于半导体芯片内部而非位于印制电路板上的技术。可以引入ODT以通过减少发送器和接收器之间的信号反射来增强信号完整性。ODT电路可以通过提供与传输线的阻抗匹配的终结电阻来减少信号反射。然而，当ODT被实施以增强在传输线上传送的信号的信号完整性时，可以增加功率消耗。
发明内容
本发明构思的至少一个示例性实施例提供一种控制能够增强性能和信号完整性的ODT的方法。
本发明构思的至少一个示例性实施例提供一种存储器系统，其能够增强性能和信号完整性。
根据本发明构思的示例性实施例，在包括共用数据总线以交换数据的多个存储器单元的存储器系统中控制裸片上终结的方法(ODT)中，使得多个存储器单元的ODT电路进入初始状态，在对多个存储器单元当中的目标存储器单元的写入操作期间，将多个存储器单元当中的非目标存储器单元的ODT电路的电阻值设置为第一电阻值，并且在对多个存储器单元当中的读取目标存储器单元的读取操作期间，将多个存储器单元当中的非读取目标存储器单元的ODT电路的电阻值设置为第二电阻值。
根据本发明构思的示例性实施例，一种存储器系统包括多个存储器区块和控制多个存储器区块的存储器控制器。多个存储器区块共用数据总线和命令/地址总线。使得多个存储器区块的裸片上终结(ODT)电路进入初始状态。在对多个存储器区块当中的目标存储器区块的写入操作期间，将多个存储器区块当中的非目标存储器区块的ODT电路的电阻值设置为第一电阻值。在对多个存储器区块当中的读取目标存储器区块的读取操作期间，将多个存储器区块当中的非目标存储器区块的ODT电路的电阻值设置为第二电阻值。
根据本发明构思的示例性实施例，一种存储器系统包括共用数据总线和命令/地址总线的第一存储器区块和第二存储器区块以及控制第一存储器区块和第二存储器区块的存储器控制器。第一存储器区块包括第一动态随机访问存储器(DRAM)芯片并且第二存储器区块包括第二DRAM芯片。使得第一和第二DRAM芯片的裸片上终结(ODT)电路进入初始状态。在对对应于第一和第二DRAM芯片的写入目标的第一DRAM芯片的写入操作期间，将与第一和第二DRAM芯片的非写入目标相对应的第二DRAM芯片的ODT电路的电阻值设置为第一电阻值。在对第一DRAM芯片的读取操作期间，将第二DRAM芯片的ODT电路的电阻值设置为不同于第一电阻值的第二电阻值。
根据本发明构思的示例性实施例，一种存储器系统包括第一存储器设备、第二存储器设备以及被配置为控制第一和第二存储器设备的存储器控制器。存储器控制器被配置为在写入操作期间启用ODT电路并且将ODT电路的电阻值设置为第一电阻值，并且在第一存储器设备的读取操作期间禁用第一ODT电路并且将第二ODT电路的电阻值设置为第二电阻值。当存储器系统操作在第一模式中时，第一和第二电阻值彼此相同，并且当存储器系统操作在第二模式中时，第一和第二电阻值彼此不同。
根据本发明构思的至少一个示例性实施例的控制ODT的方法以及执行该方法的存储器系统可以通过在写入操作和读取操作中在非目标存储器区块中不同地设置ODT电路的电阻值、通过静态ODT控制来增强性能和信号完整性。
附图说明
将从结合附图所采取的以下详细描述更清楚地理解本发明构思的示例性实施例。
图1是根据本发明构思的示例性实施例的存储器系统的框图。
图2是图示出包括根据本发明构思的示例性实施例的图1的存储器系统的半导体系统的框图。
图3图示出根据本发明构思的示例性实施例的图1中的存储器子系统的示例。
图4图示出根据本发明构思的示例性实施例的图1中的存储器子系统的示例。
图5是图示出根据本发明构思的示例性实施例的、控制裸片上终结的方法(ODT)的流程图。
图6是根据本发明构思的示例性实施例的、图示出控制ODT的方法的时序图。
图7A是图示出根据本发明构思的示例性实施例的图1的存储器系统中的存储器单元(memory unit)中所包括的存储器芯片的示例的框图。
图7B图示出根据本发明构思的示例性实施例的图7A的存储器芯片中的第一存储体阵列(bank array)的示例。
图8是图示出根据本发明构思的示例性实施例的图1的存储器系统中的存储器单元中所包括的存储器芯片的示例的框图。
图9是图示出根据本发明构思的示例性实施例的图7A的存储器芯片中所包括的数据输入/输出(I/O)电路的示例的框图。
图10A是图示出根据本发明构思的示例性实施例的图9的数据I/O电路中所包括的ODT电路的示例的电路图。
图10B是图示出根据本发明构思示例性实施例的图9的数据I/O电路中所包括的ODT电路的示例的电路图。
图11、图12A和图12B是图示出根据本发明构思的示例性实施例的、在写入操作中控制ODT的方法的图。
图13和图14是图示出根据本发明构思的示例性实施例的、在读取操作中控制ODT的方法的图。
图15是图示出根据本发明构思的示例性实施例的、在控制ODT的方法中使用的电阻设置的示例的图。
图16A和图16B是用于描述中心抽头终结(center-tapped termination，CTT)的图。
图17A和图17B是用于描述第一伪开漏(pseudo-open drain，POD)终结的图。
图18A和图18B是用于描述第二POD终结的图。
图19A和图19B是用于描述根据本发明构思的示例性实施例的、用于ODT的模式寄存器的图。
图20示出基于图19B中的操作数设置的非目标存储器区块(memory rank)中的ODT电路的电阻值的示例。
图21图示出根据本发明构思的示例性实施例的半导体存储器设备(例如存储器子系统)中的存储器裸片(memory die)的连接。
图22是图示出根据本发明构思的示例性实施例的、包括堆叠的存储器设备的2.5维(D)芯片结构的横断面视图。
图23是图示出根据本发明构思的示例性实施例的半导体封装的透视图。
图24是图示出根据本发明构思的示例性实施例的、包括堆叠的存储器设备的半导体封装的图。
具体实施方式
在下文将参考其中示出本发明构思的一些示例性实施例的附图来更全面地描述本发明构思。在附图中，相同的附图标记自始至终指代相同的要素。
图1是根据本发明构思的示例性实施例的存储器系统的框图。
参考图1，存储器系统10包括存储器控制器20(例如，控制电路)和存储器子系统50。
存储器子系统50可以包括多个存储器单元(MU1、MU2、…、MUk)100a、100b、…、100k。在这里，k是大于2的整数。例如，每个存储器单元能够是存储器设备、存储器卡，或存储器芯片。
多个存储器单元100a、100b、…、100k可以共用数据总线22来传递数据DQ和命令/地址(CA)总线21以传递命令和地址CA并且可以接收芯片选择信号CS1、CS2、…、CSk中的相应一个芯片选择信号。CA总线21和数据总线22可以构成一个通道23。例如，命令能够包括读取命令、写入命令、擦除命令等等。
在示例性实施例中，多个存储器单元100a、100b、…、100k包括分别基于多个芯片选择信号CS1、CS2、…、CSk独立地选择的多个存储器区块中的相应一个存储器区块。在示例性实施例中，多个存储器单元100a、100b、…、100k包括分别基于多个芯片选择信号CS1、CS2、…、CSk独立地选择的多个存储器区块中的相应一个中的相应的一个或多个存储器芯片。
通过芯片选择信号CS1、CS2、…、CSk中的具有第一逻辑电平的信号选择的多个存储器单元100a、100b、…、100k中的存储器单元被称为目标存储器单元，并且通过芯片选择信号CS1、CS2、…、CSk中的具有第二逻辑电平的信号未被选择的多个存储器单元100a、100b、…、100k中的至少一个存储器单元被称为非目标存储器单元。例如，当将对所述存储器单元中的给定一个执行写入操作时，给定存储器单元可以被称为目标存储器单元并且其他存储器单元可以被称为非目标存储器单元。
图2是图示出包括根据本发明构思的示例性实施例的图1的存储器系统的半导体系统的框图。
参考图2，半导体(存储器)系统15包括插槽(socket)80和85、存储器控制器(MCT)20、处理器25和基底70。
插槽80和85、存储器控制器20和处理器25可以附接在基底70上并且可以经由基底70中所包括的电导体而电连接到彼此。存储器子系统50可以经由插座80被安装在半导体系统15中并且存储器子系统60可以经由插槽85被安装在半导体系统15中。
在一些实施例中，半导体系统15可以是在其上提供存储器子系统50和60的主板或计算系统，并且存储器子系统50和60可以起半导体系统中的数据存储器的作用。存储器子系统50和60可以是存储器模块并且可以包括分别基于两个芯片选择信号独立地选择的两个存储器单元。
图3图示出根据本发明构思的示例性实施例的图1中的存储器子系统的示例。
参考图3，存储器子系统50a包括第一存储器单元MU1a和第二存储器单元MU2a。
第一存储器单元MU1a可以对应于第一存储器区块RNK1并且可以包括多个第一存储器芯片(MEM11、MEM12、…MEM1g)111、112、…、11g。第二存储器单元MU2a可以对应于第二存储器区块RNK2并且可以包括多个第二存储器芯片(MEM21、MEM22、…MEM2g)121、122、…、12g。在这里，g是大于2的整数。
图4图示出根据本发明构思的示例性实施例的图1中的存储器子系统的示例。
参考图4，存储器子系统50b可以包括第一存储器单元MU1b和第二存储器单元MU2b。
第一存储器单元MU1b可以对应于第一存储器区块RNK1并且包括第一存储器芯片111a。第二存储器单元MU2b可以对应于第二存储器区块RNK2并且包括第二存储器芯片121a。
根据本发明构思的示例性实施例，多个存储器单元中的每一个对应于分别基于芯片选择信号选择的多个存储器区块中的相应一个存储器区块并且存储器单元中的每一个可以包括至少一个存储器芯片。至少一个存储器芯片可以是动态随机访问存储器(DRAM)芯片或者非易失性存储器芯片。
图5是图示出根据本发明构思的示例性实施例的、控制裸片上终结(ODT)的方法的流程图，并且图6是图示出根据本发明构思的示例性实施例的、控制ODT的方法的时序图。
参考图1、5和6，当将存储器系统10通电(S100)时，使得多个存储器单元100a、100b、…、100k的ODT电路进入初始状态(S100)。例如，可以通过向ODT电路施加电力并且将ODT电路中的每一个的电阻设置为默认电阻值来执行使得ODT电路进入初始状态。
在对于多个存储器单元100a、100b、…、100k当中的目标存储器单元的写入操作期间，将多个存储器单元100a、100b、…、100k当中的至少一个非写入目标存储器单元的ODT电路的电阻值设置为第一电阻值(S200)。例如，非写入目标存储器单元是不是写入操作的目标的存储器单元。
在对于多个存储器单元100a、100b、…、100k当中的读取目标存储器单元的读取操作期间，将多个存储器单元100a、100b、…、100k当中的至少一个非读取目标存储器单元的ODT电路的电阻值设置为第二电阻值(S300)。例如，非读取目标存储器单元是不是读取操作的目标的存储器单元。
尽管操作S300被图示为出现在操作S200之后，但操作S300可以出现在操作S200之前。此外，能够在执行操作S300之前对另一组存储器单元重复操作S200，或能够在执行操作S200之前对另一组存储器单元重复操作S300。
存储器访问操作可以包括写入操作和读取操作，并且存储器访问操作可以与诸如模式寄存器写入操作、模式寄存器读取操作、刷新操作等等的其他操作相区别。
在写入操作的情况下，可以将多个存储器单元100a、100b、…、100k划分为是写入操作的对象(或目标)的写入目标存储器单元以及排除写入目标存储器单元的非目标存储器单元。在读取操作的情况下，可以将多个存储器单元100a、100b、…、100k划分为是读取操作的对象(或目标)的读取目标存储器单元以及排除读取目标存储器单元的非目标存储器单元。写入目标存储器单元或读取目标存储器单元可以被简单地称为目标存储器单元或者目标存储器区块。
参考图6，在时间点T1，当将存储器系统10通电时，将多个存储器单元100a、100b、…、100k的ODT电路设置为初始状态。在一些实施例中，在初始状态中将多个存储器单元100a、100b、…、100k的ODT电路中的每一个设置为具有默认电阻值。
纵然图6图示出ODT电路的启用时间点与通电时序相一致，但可以首先完成通电序列并且然后在某时间间隔流逝之后，可以将ODT电路设置为初始状态。
在执行写入操作时的T2-T3和T4-T5时间间隔期间，包括写入目标存储器单元和非目标存储器单元的存储器单元100a、100b、…、100k的所有ODT电路维持启用状态。在一些实施例中，在写入操作期间将写入目标存储器单元的ODT电路的电阻值设置为具有第一电阻值。在示例性实施例中，在时间间隔T2-T3和T4-T5期间将写入目标存储器的ODT电路设置为具有第一电阻值。
在一些实施例中，包括该写入目标存储器单元和非目标存储器单元的存储器单元100a、100b、…、100k的所有ODT电路维持初始状态以具有该默认电阻值。
在执行读取操作时的时间间隔T6-T7期间，禁用读取目标存储器单元的ODT电路并且启用非目标存储器单元的ODT电路。在一些实施例中，将非目标存储器单元的ODT电路设置为具有不同于第一电阻值的第二电阻值。在示例性实施例中，在时间间隔T6-T7期间，将非目标存储器单元的ODT电路设置为具有不同于第一电阻值的第二电阻值。
在一些实施例中，第一电阻值和第二电阻值可以具有a:b的比并且a和b中的每一个是小于9的自然数。在示例性实施例中，第一电阻值是120欧姆并且第二电阻值是90欧姆。在示例性实施例中，第一电阻值比第二电阻值大。
在一些实施例中，包括该写入目标存储器单元和非目标存储器单元的存储器单元100a、100b、…、100k的所有ODT电路维持初始状态以具有该默认电阻值。
在一些实施例中，在写入操作和读取操作之一期间，将至少一个非目标存储器单元的ODT电路设置为被禁用以具有高阻抗。
在时间点T8，当将存储器系统10断电时，将电源阻断并且将所有存储器单元100a、100b、…、100k的ODT电路禁用。
照此，根据本发明构思的至少一个示例性实施例的控制ODT的方法和执行该方法的存储器系统可以通过在写入操作和读取操作中不同地设置非目标存储器区块的ODT电路的电阻值来提高信号完整性以增强性能。
图7A是图示出根据本发明构思的示例性实施例的图1的存储器系统中的存储器单元中所包括的存储器芯片的示例的框图。
参考图7A，存储器芯片200a包括控制逻辑电路210、地址寄存器220、存储体(bank)控制逻辑230(例如，逻辑电路)、刷新计数器245(例如，计数电路)、行地址复用器240、列地址锁存器250、行解码器260(例如，解码器电路)、列解码器270(例如，解码器电路)、存储单体(memory cell)阵列300、感测放大器单元285、输入/输出(I/O)选通电路290和数据I/O电路400。
数据I/O电路400可以通过数据I/O引脚(或，焊垫)201来接收或发送数据DQ。
存储单体阵列300包括第一至第八存储体阵列310～380。行解码器260包括分别耦合到第一至第八存储体阵列310～380的第一至第八行解码器260a～260h，列解码器270包括分别耦合到第一至第八存储体阵列310～380的第一至第八列解码器270a～270h，并且感测放大器单元285包括分别耦合到第一至第八存储体阵列310～380的第一至第八感测放大器285a～285h。
第一至第八存储体阵列310～380中的每一个包括形成在多个字线WL和多个位线BTL的交叉处的多个易失性存储器单元MC。
地址寄存器220从存储器控制器20接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220向存储体控制逻辑230提供所接收的存储体地址BANK_ADDR、向行地址复用器240提供所接收的行地址ROW_ADDR，并且向列地址锁存器250提供所接收的列地址COL_ADDR。
存储体控制逻辑230响应于存储体地址BANK_ADDR来生成存储体控制信号。响应于存储体控制信号来激活与存储体地址BANK_ADDR相对应的第一至第八行解码器260a～260h之一，并且响应于存储体控制信号来激活与存储体地址BANK_ADDR相对应的第一至第八列解码器270a～270h之一。
行地址复用器240从地址寄存器220接收行地址ROW_ADDR并且从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240有选择地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。向第一至第八行解码器260a～260h施加从行地址复用器240输出的行地址RA。
刷新计数器245在控制逻辑电路210的控制之下输出可以顺序地改变的刷新行地址REF_ADDR。
第一至第八行解码器260a～260h中的被激活的一个通过存储体控制逻辑230对从行地址复用器240输出的行地址RA进行解码，并且激活与行地址RA相对应的字线。例如，激活的存储体行解码器向与行地址RA相对应的字线施加字线驱动电压。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并且暂时地存储所接收的列地址COL_ADDR。在一些实施例中，在突发模式中，列地址锁存器250生成从所接收的列地址COL_ADDR递增的列地址COL_ADDR。列地址锁存器250向第一至第八列解码器270a～270h施加暂时地存储的或生成的列地址COL_ADDR。
第一至第八列解码器270a～270h中的被激活的一个通过I/O选通电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的感测放大器。
在示例性实施例中，I/O选通电路290包括用于选通输入/输出数据的电路，并且进一步包括输入数据屏蔽(mask)逻辑、用于存储从第一至第八存储体阵列310～380输出的数据的读取数据锁存器，以及用于向第一至第八存储体阵列310～380写入数据的写入驱动器。
通过耦合到从中读取数据的一个存储体阵列的感测放大器来感测从第一至第八存储体阵列310～380的一个存储体阵列中读取的数据，并且将其存储在读取数据锁存器中。可以经由数据I/O电路400向存储器控制器20提供存储在读取数据锁存器中的数据。
可以从存储器控制器20向数据I/O电路400提供将写入第一至第八存储体阵列310～380的一个存储体阵列中的数据DQ，并且I/O选通电路290可以通过写入驱动器将数据写入在一个存储体阵列中的目标页的子页中。
控制逻辑电路210可以控制存储器芯片200a的操作。例如，控制逻辑电路210可以生成用于存储器芯片200a用于执行写入操作或者读取操作的控制信号。控制逻辑电路210包括对从存储器控制器20接收到的命令CMD进行解码的命令解码器211以及设置存储器芯片200a的操作模式的模式寄存器212。
模式寄存器212可以用于设置数据I/O电路400中的ODT电路的电阻值。控制逻辑电路210可以基于在模式寄存器212中设置的值来生成第一控制信号CTL1并且可以向数据I/O电路400提供第一控制信号CTL1以设置数据I/O电路400中的ODT电路的电阻值。
在示例性实施例中，模式寄存器212用于在写入操作期间将非目标存储器区块中的数据I/O电路400中的ODT电路的电阻值设置为第一电阻值，并且在读取操作期间将非目标存储器区块中的数据I/O电路400中的ODT电路的电阻值设置为第二电阻值。在本发明构思的示例性实施例中，模式寄存器212在多个模式中的第一模式中将第二电阻值设置为与第一电阻值相同。在示例性实施例中，模式寄存器212用于在多个模式中的第二模式中将第二电阻值设置为不同于第一电阻值。在示例性实施例中，模式寄存器212用于禁用非目标存储器区块中的数据I/O电路400中的ODT电路，使得ODT电路在写入操作和读取操作之一期间具有高阻抗。
存储器芯片200a可以包括DRAM芯片。
图7B图示出根据本发明构思的示例性实施例的图7A的存储器芯片中的第一存储体阵列的示例。
参考图7B，第一存储体阵列310包括多个字线WL1～WLm(m是等于或大于2的自然数)、多个位线BTL1～BTLn(n是等于或大于2的自然数)，以及安置在字线WL1～WLm和位线BTL1～BTLn之间的交叉处的多个存储单体MC。存储单体MC中的每一个包括耦合到字线WL1～WLm中的每一个和位线BTL1～BTLn中的每一个的单体晶体管以及耦合到单体晶体管的单体电容器。
图8是图示出根据本发明构思的示例性实施例的图1的存储器系统中的存储器单元中所包括的存储器芯片的示例的框图。
图8图示出存储器芯片包括闪速存储器芯片时的情况。
参考图8，存储器芯片200a包括存储单体阵列420、地址解码器450、页缓冲电路430、数据I/O电路440、控制电路460和电压生成器470。
存储单体阵列420通过一个或多个串选择线SSL、多个字线WL以及一个或多个地选择线GSL耦合到地址解码器450。另外，存储单体阵列420通过多个位线BL耦合到页缓冲电路430。存储单体阵列420可以包括耦合到多个字线WLs和多个位线BL的多个存储单体。
在示例实施例中，存储单体阵列420可以是以三维结构(或垂直结构)形成在基底上的三维存储单体阵列。在该情况下，存储单体阵列420可以包括被垂直地定向使得至少一个存储单体位于另一个存储单体上的垂直单元串。例如，存储单体可以堆叠在彼此之上。
在其他示例实施例中，存储单体阵列420可以是以二维结构(或水平结构)形成在基底上的二维存储单体阵列。
控制电路460可以接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR来控制存储器芯片200b的操作。
例如，控制电路460可以基于命令信号CMD来生成用于控制电压生成器470的控制信号以及用于控制页缓冲电路430的控制信号，并且可以基于地址信号ADDR来生成行地址R_ADDR和列地址C_ADDR。控制电路460可以向地址解码器450提供行地址R_ADDR并且向数据输入/输出电路430提供列地址C_ADDR。另外，控制电路460可以包括模式寄存器462、生成用于控制数据I/O电路440中的ODT电路的控制信号CTL2并且向数据I/O电路440提供控制信号CTL2。
地址解码器450通过一个或多个串选择线SSL、多个字线WL以及一个或多个地选择线GSL耦合到存储单体阵列420。在编程操作(例如，写入操作)或读取操作期间，地址解码器450可以确定多个字线WL之一作为所选择的字线，并且基于行地址R_ADDR确定多个字线WL中除所选择的字线之外的其余字线作为未被选择的字线。
电压生成器470可以基于来自控制电路460的控制信号CTL来生成存储器芯片200b的操作所需要的字线电压VWL。电压生成器470可以从存储器控制器20接收电力PWR。字线电压VWL可以通过地址解码器450被施加到多个字线WL。
页缓冲电路430通过多个位线BL耦合到存储单体阵列420。页缓冲电路430可以包括多个页缓冲器。在示例实施例中，一个页缓冲器可以连接到一个位线。在其他示例实施例中，一个页缓冲器可以连接到两个或更多位线。
页缓冲电路430可以暂时地存储将在所选择的页面中被编程的数据或从所选择的页面中读出的数据。
数据I/O电路440通过数据线DL耦合到页缓冲电路430。在编程操作期间，数据I/O电路440可以基于从控制电路460接收的列地址C_ADDR来从存储器控制器20接收编程数据DQ并且向页缓冲电路430提供编程数据DQ。在读取操作期间，数据I/O电路440可以基于从控制电路460接收的列地址C_ADDR来向存储器控制器20提供存储在页缓冲电路430中的读取数据DQ。
图9是图示出根据本发明构思的示例性实施例的图7A的存储器芯片中所包括的数据I/O电路的示例的框图。
参考图9，数据I/O电路400包括ODT电路500、数据I/O引脚201、发送驱动器DR 610和接收缓冲器BF 620。发送驱动器610基于读取数据来驱动数据I/O引脚201并且接收缓冲器620接收通过数据I/O引脚201提供的写入数据。
ODT电路500包括终结控制器510(例如，控制电路)和终结电阻器单元550(例如，包括一个或多个电阻器的电路)。
终结电阻器单元550耦合到数据I/O引脚201并且向耦合到数据I/O引脚201的传输线提供终结阻抗。
根据本发明构思的示例性实施例的控制ODT的方法可以被应用于控制用于存储器控制器20和存储器芯片之间的双向通信的I/O引脚的终结。因而，除数据I/O引脚201之外，根据示例实施例的方法还可以被应用于数据选通引脚、数据屏蔽引脚、或终结数据选通引脚。术语“引脚”宽泛地指代集成电路的电互连，例如，集成电路上的焊垫或其他电接触。
在示例性实施例中，终结电阻器单元550执行上拉终结操作以提供电源电压节点和数据I/O引脚201之间的终结电阻和/或执行下拉终结操作以提供地节点和数据I/O引脚201之间的终结电阻。
纵然图9图示出其中包括不同的终结电阻器单元550的示例实施例，但发送驱动器610中的信号驱动器(未示出)可以代替地起终结电阻器的作用。例如，在写入操作中，发送驱动器610不发送读取数据并且发送驱动器610起终结电阻器单元550的作用，同时接收缓冲器620被启用来接收写入数据。
当终结电阻器单元550执行上拉终结操作时，可以将连接到数据I/O引脚201的传输线的电压基本上维持在电源电压的电平。结果，仅仅当传递逻辑低电平的数据时，电流才流过终结电阻器单元550和传输线。相比之下，当终结电阻器单元550执行下拉终结操作时，可以将连接到数据I/O引脚201的传输线的电压基本上维持在地电压。结果，仅仅当传递逻辑高电平的数据时，电流才流过终结电阻器单元550和传输线。
终结控制器510接收控制码CCD和输出使能信号OEN。终结控制器510基于控制码CCD和输出使能信号OEN来生成用于控制终结电阻器单元550调整终结阻抗的终结控制信号TCS。
在一些实施例中，控制码CCD是与数据速率相关联的多个比特。如以下将参考图19A和19B描述的，可以基于存储在图7A中的模式寄存器212中的值来提供多个比特的控制码CCD。
在一些实施例中，在读取操作期间激活输出使能信号OEN。例如，当被激活时，输出使能信号OEN能够具有高状态，并且当被去激活时，具有低状态。在输出使能信号OEN被激活时，终结控制器510在预先确定的逻辑电平提供终结控制信号TCS以控制终结电阻器单元550不提供终结阻抗。在那种情况下，终结电阻器单元550可以响应于具有预先确定的逻辑电平的终结控制信号TCS电学地从数据I/O引脚201去耦。当终结电阻器单元550电学地从数据I/O引脚201去耦时，ODT电路500或终结电阻器单元550可以被称为“被禁用”。
在写入操作期间输出使能信号OEN被去激活时，终结控制器510生成终结控制信号TCS以控制终结电阻器单元550提供终结阻抗。终结控制器510可以响应于控制码CCD来改变终结控制信号TCS的逻辑电平以改变终结阻抗。例如，控制码CCD的值可以指示特定终结阻抗或电阻。如果终结电阻器单元550先前从数据I/O引脚201电学地去耦，则终结电阻器单元550响应于终结控制信号TCS的施加被再耦合到数据I/O引脚201。例如，终结电阻器单元550可以包括多个电阻器，其中根据控制码CCD阻止零个或更多电阻器贡献它们的电阻以设置特定终结阻抗或电阻。
图10A是图示出根据本发明构思的示例性实施例的图9的数据I/O电路中所包括的ODT电路的示例的电路图。
参考图10A，ODT电路500a包括终结控制器510和终结电阻器单元550a。
终结电阻器单元550a包括第一至第六p沟道金属氧化物半导体(PMOS)晶体管561～566和第一至第六电阻器R11～R16。第一至第六PMOS晶体管561～566中的每一个在电源电压VDDQ和数据I/O引脚201之间串联地连接到第一至第六电阻器R11～R16中的相应的一个电阻器。
终结控制器510接收控制码CCD和输出使能信号OEN，并且生成用于控制终结电阻器单元550a的终结控制信号TCS1。终结控制器510向第一至第六PMOS晶体管561～566的相应的栅极施加终结控制信号TCS1中的比特TCS11～TCS16中的每一个以调整终结电阻器单元550a的终结电阻。在一些实施例中，第一至第六电阻器R11～R16中的每一个具有唯一电阻或具有相同的电阻。例如，一个或多个电阻器能够具有240欧姆或300欧姆的电阻。例如，电阻器可以具有1％的误差边际。
图10B是图示出根据本发明构思示例性实施例的图9的数据I/O电路中所包括的ODT电路的示例的电路图。
参考图10B，ODT电路500b包括上拉终结控制单元530、下拉终结控制单元540、上拉驱动器560和下拉驱动器570。
上拉终结控制单元530包括第一至第三选择器534～536(例如，复用器)，并且下拉终结控制单元540包括第四至第六选择器544～546(例如，复用器)。上拉驱动器560包括第一至第三PMOS晶体管561a～563a和第一至第三电阻器R21～R23。第一至第三PMOS晶体管561a～563a连接到电源电压VDDQ，并且第一至第三电阻器R21～R23中的每一个被连接在第一至第三PMOS晶体管561a～563a中的相应的PMOS晶体管与数据I/O引脚201之间。下拉驱动器570包括第一至第三n沟道金属氧化物半导体(NMOS)晶体管571～573和第四至第六电阻器R24～R26。第一至第三NMOS晶体管571～573连接到地电压VSSQ，并且第四至第六电阻器R24～R26中的每一个被连接在第一至第三NMOS晶体管571～573中的相应的NMOS晶体管与数据I/O引脚201之间。
第一至第三选择器534～536中的每一个可以接收电源电压VDDQ作为第一输入中的每一个、接收第一至第三控制码比特CCD1、CCD2和CCD3作为第二输入中的每一个并且接收输出使能信号OEN作为控制信号中的每一个。第四至第六选择器544～546中的每一个可以接收地电压作为第一输入中的每一个、接收第四至第六控制码比特CCD4、CCD5和CCD6作为第二输入中的每一个并且接收输出使能信号OEN作为控制信号中的每一个。控制码CCD可以包括控制码比特CCD1-CCD6。
在读取操作期间在逻辑高电平激活输出使能信号OEN时，第一至第三选择器534～536输出逻辑高电平的第一至第三终结控制信号TCS21、TCS22和TCS23，并且第四至第六选择器544～546输出逻辑低电平的第四至第六终结控制信号TCS24、TCS25和TCS26。
在写入操作期间在逻辑低电平将输出使能信号OEN去激活时，第一至第三选择器534～536输出第一至第三控制码比特CCD1、CCD2和CCD3作为第一至第三终结控制信号TCS21、TCS22和TCS23，并且第四至第六选择器544～546输出第四至第六控制码比特CCD4、CCD5和CCD6作为第四至第六终结控制信号TCS24、TCS25和TCS26。
如上所述，控制码CCD(即，控制码比特CCD1～CCD6)可以与数据速率或操作频率相关联。因此，当数据速率相对高时，通过减小终结阻抗来将沟道快速地充电/放电。当数据速率相对低时，可以通过增加终结阻抗用于减小流过沟道的DC电流来减少电流消耗。
尽管在图10B中将第一至第六电阻器R21～R26中的每一个图示为单个电阻器，但在示例性实施例中，可以利用并联地和/或串联地连接的多个电阻器以及用于控制多个电阻器的连接的多个晶体管来实施第一至第六电阻器R21～R26中的每一个。
图10B图示出图16A和16B的中心抽头终结(center-tap termination，CTT)方案的示例性实施例，并且可以从其理解伪开漏(pseudo-open drain，POD)终结方案。
图11、图12A和图12B是图示出根据示例实施例的在写入操作中控制ODT的方法的图。
在图11中，为了方便解释起见，假定图1中的存储器单元100a、100b、…、100k包括第一存储器区块RNK1和第二存储器区块RNK2。
如图11中所图示的，存储器控制器(MCT)20通过数据I/O引脚PADC、PAD1和PAD2以及传输线TL被并联地连接到多个存储器区块RNK1、RNK2。传输线TL在公共节点NC分枝到存储器区块RNK1和RNK2的数据I/O引脚PAD1、PAD2。例如，传输线TL可以包括将PADC连接到公共节点NC的主线、被连接以将公共节点NC连接到PAD1的第一支线、以及将公共节点NC连接到PAD2的第二支线。
图11图示出其中第一存储器区块RNK1对应于写入目标存储器区块并且第二存储器区块RNK2对应于非目标存储器区块的示例情况。在图11中，将启用的元件打阴影。
在写入操作中，在与数据发送器设备相对应的存储器控制器20中，启用发送驱动器DR0，并且禁用接收缓冲器BF0。另外，在与数据接收器设备相对应的写入目标存储器区块RNK1中启用接收缓冲器BF1，而对写入目标存储器区块RNK1中的发送驱动器DR1、非目标存储器区块RNK2中的接收缓冲器BF2和发送驱动器DR2进行禁用。
根据某些实施例，在写入操作期间，将写入目标存储器区块RNK1中的ODT电路TER1和非目标存储器区块RNK2中的ODT电路TER2全部启用。对存储器控制器20中的ODT电路TER0进行禁用。可以从存储器控制器20中的发送驱动器DR0到存储器区块RNK1和RNK2中的所有ODT电路TER1和TER2形成当前路径，并且因此可以减少信号反射并且可以增强信号完整性。在这种情况下，非目标存储器区块RNK2中的ODT电路TER2的电阻值可以被设置为具有第一电阻值。
在图12A和图12B中，时间点Ta0-Tf1对应于操作时钟信号对CK_T和CK_C的边缘。第一区块选择信号CS_RNK1和第一命令信号CMD_RNK1专用于第一存储器区块RNK1，并且第二区块选择信号CS_RNK2和第二命令信号CMD_RNK2专用于第二存储器区块RNK2。从存储器控制器MC向写入目标存储器区块RNK1提供数据选通信号对WCK_T和WCK_C以及数据信号DQ[15:0]。ODT_RNK1表示第一存储器区块RNK1的ODT状态并且ODT_RNK2表示第二存储器区块RNK2的ODT状态。DES表示“取消选择”并且TRS表示ODT状态改变时的过渡间隔。
图12A和图12B示出当第一存储器区块RNK1对应于写入目标存储器区块并且第二存储器区块RNK2对应于非目标存储器区块时的写入操作的示例情况。在第一区块选择信号CS_RNK1被激活时，通过第一命令信号CMD_RNK1来传递CAS命令和写入命令WR，并且第二区块选择信号CS_RNK2和第二命令信号CMD_RNK2维持去激活状态。
根据某些实施例，在写入操作期间，启用写入目标存储器区块RNK1中的ODT电路和非目标存储器区块RNK2中的ODT电路。在示例性实施例中，如图12A中所图示的，在触发(例如，施加)用于写入操作的数据信号DQ[15:0]时，写入目标存储器区块RNK1和非目标存储器区块RNK2中的ODT电路维持初始状态NT-ODT。在一些实施例中，在触发(例如，施加)用于写入操作的数据信号DQ[15:0]时，将非目标存储器区块RNK2中的ODT电路改变为具有第一电阻值NT-ODT-1，并且将写入目标存储器区块RNK1中的ODT电路改变为具有不同于初始状态NT-ODT的电阻值的电阻值的状态TG-ODT。
图13和14是图示出根据本发明构思的示例性实施例的、在读取操作中控制ODT的方法的图。
如图13中所图示的，存储器控制器10通过数据I/O引脚PADC、PAD1和PAD2以及传输线TL并联地连接到多个存储器区块RNK1和RNK2。传输线TL在公共节点NC分枝到存储器区块RNK1和RNK2的数据I/O引脚PAD1和PAD2。
图13图示出其中第一存储器区块RNK1对应于读取目标存储器区块并且第二存储器区块RNK2对应于非目标存储器区块的示例情况。在图13中，将启用的元件打阴影。
在读取操作中，在与数据接收器设备相对应的存储器控制器20中，启用接收缓冲器BF0并且禁用发送驱动器DR0。另外，在与数据发送器设备相对应的读取目标存储器区块RNK1中启用发送驱动器DR1，而对读取目标存储器区块RNK1中的接收缓冲器BF1、非目标存储器区块RNK2中的接收缓冲器BF2和发送驱动器DR2进行禁用。
根据一些示例实施例，在读取操作期间，禁用读取目标存储器区块RNK1中的ODT电路TER1并且启用非目标存储器区块RNK2中的ODT电路TER2。对存储器控制器20中的ODT电路TER0进行启用。可以从读取目标存储器区块RNK1中的发送驱动器DR1到发送驱动器DR0中的ODT电路TER0和非目标存储器区块RNK2中的ODT电路TER2形成电流路径并且因此可以减少信号反射并且可以增强信号完整性。
在图14中，时间点Ta0-Tf1对应于操作时钟信号对CK_T和CK_C的边缘。第一区块选择信号CS_RNK1和第一命令信号CMD_RNK1专用于第一存储器区块RNK1，并且第二区块选择信号CS_RNK2和第二命令信号CMD_RNK2专用于第二存储器区块RNK2。从读取目标存储器区块RNK1向存储器控制器MCT提供数据选通信号对WCK_T和WCK_C以及数据信号DQ[15:0]。尽管数据信号DQ被图示为是16比特，但本发明构思的实施例不限于此，因为数据信号DQ可以具有各种大小。ODT_RNK1表示第一存储器区块RNK1的ODT状态并且ODT_RNK2表示第二存储器区块RNK2的ODT状态。DES表示“取消选择”并且TRS表示ODT状态改变时的过渡间隔。
图14示出当第一存储器区块RNK1对应于读取目标存储器区块并且第二存储器区块RNK2对应于非目标存储器区块时的读取操作的示例情况。在第一区块选择信号CS_RNK1被激活时，通过第一命令信号CMD_RNK1来传递CAS命令和读取命令RD，并且第二区块选择信号CS_RNK2和第二命令信号CMD_RNK2维持去激活状态。
根据一些示例实施例，在读取操作期间，禁用读取目标存储器区块RNK1中的ODT电路并且启用非目标存储器区块RNK2中的ODT电路。在一些实施例中，如图14中所图示的，在触发(例如，施加)用于读取操作的数据信号DQ[15:0]时，将非目标存储器区块RNK2中的ODT电路改变为具有第二电阻值NT-ODT-2的状态，并且将读取目标存储器区块RNK1中的ODT电路改变为禁用状态NT-ODT OFF。
图15是图示出根据本发明构思的示例性实施例的、在控制ODT的方法中应用的电阻设置的示例的图。
参考图15，在写入操作期间，目标存储器区块RNK_TG中的ODT电路具有默认电阻值Rtt、非目标存储器区块RNK_NT中的ODT电路具有第一电阻值Rtt1，并且对存储器控制器20中的ODT电路进行禁用。在读取操作期间，禁用目标存储器区块RNK_TG中的ODT电路，非目标存储器区块RNK_NT中的ODT电路具有第二电阻值Rtt2，并且存储器控制器20中的ODT电路具有默认电阻值Rtt。
在一些实施例中，在写入操作中，目标存储器区块RNK_TG和非目标存储器区块RNK_NT中的ODT电路具有默认电阻值Rtt。默认电阻值Rtt可以对应于初始状态中的电阻值。因此，如参考图12A所描述的，在写入操作期间，目标存储器区块RNK_TG和非目标存储器区块RNK_NT中的ODT电路可以维持初始状态以具有默认电阻值Rtt。
图16A和16B是用于描述中心抽头终结(CTT)的图。
参考图16A，发送器设备中的发送驱动器40基于来自发送器设备的内部信号的传输信号ST来驱动输入-输出焊垫PADH。发送器设备的输入-输出焊垫PADH通过传输线TL连接到接收器设备的输入-输出焊垫PADS。CTT方案的终结电路90连接到接收器设备的输入-输出焊垫PADS用于阻抗匹配。接收器设备中的接收缓冲器BF可以将通过输入-输出焊垫PADS的输入信号SI与参考电压VREF相比较以向接收器设备的内部电路提供缓冲信号SB。可以通过运算放大器来实施接收缓冲器BF。
发送驱动器40包括连接在第一电源电压VDDQ与输入-输出焊垫PADH之间的上拉单元以及连接在输入-输出焊垫PADH与低于第一电源电压VDDQ的第二电源电压VSSQ之间的下拉单元。上拉单元可以包括导通电阻器RON(例如，请参见图16A中的上面的RON)和响应于传输信号ST被开关的p沟道金属氧化物半导体(PMOS)晶体管TP1。下拉单元可以包括导通电阻器RON(例如，请参见图16A中的下面的RON)和响应于传输信号ST被开关的n沟道金属氧化物半导体(NMOS)晶体管TN1。例如，传输信号ST可以被施加到晶体管TP1和TN1的栅极。可以省略导通电阻器RON并且每个导通电阻器RON可以表示当晶体管TP1和TN1中的每一个被导通时电压节点和输入-输出焊垫PADH之间的电阻。
CTT方案的终结电路90可以包括连接在第一电源电压VDDQ与输入-输出焊垫PADS之间的第一子终结电路以及连接在输入-输出焊垫PADS和第二电源电压VSSQ之间的第二子终结电路。第一子终结电路可以包括终结电阻器Rtt(例如，请参见图16A中的上面的Rtt)和响应于低电压被导通的PMOS晶体管TP2。第二子终结电路可以包括终结电阻器Rtt(例如，请参见图16A中的下面的Rtt)和响应于高电压被导通的NMOS晶体管TN2。可以省略终结电阻器Rtt并且每个终结电阻器Rtt可以表示当晶体管TP2和TN2中的每一个被导通时电压节点和输入-输出焊垫PADS之间的电阻。
在图16A中的CTT方案的终结电路90的情况下，可以如图16B来表示输入信号SI的高电压电平VIH和低电压电平VIL。可以假定第二电源电压VSSQ为地电压(即，VSSQ＝0)，并且可以忽视沿着传输线TL的电压降。因而，可以根据表达式1来计算高电压电平VIH、低电压电平VIL和最优参考电压VREF。
表达式1
VIH＝VDDQ*(RON+Rtt)/(2RON+Rtt)，
VIL＝VDDQ*RON/(2RON+Rtt),
VREF＝(VIH+VIL)/2＝VDDQ/2
图17A和17B是用于描述第一伪开漏(POD)终结的图。
参考图17A，发送器设备中的发送驱动器40基于来自发送器设备的内部信号的传输信号ST来驱动输入-输出焊垫PADH。发送器设备的输入-输出焊垫PADH通过传输线TL连接到接收器设备的输入-输出焊垫PADS。第一POD终结方案的终结电路91可以连接到接收器设备的输入-输出焊垫PADS用于阻抗匹配。接收器设备中的接收缓冲器BF可以将通过输入-输出焊垫PADS的输入信号SI与参考电压VREF相比较以向接收器设备的内部电路提供缓冲信号SB。
发送驱动器40可以包括连接在第一电源电压VDDQ与输入-输出焊垫PADH之间的上拉单元以及连接在输入-输出焊垫PADH与低于第一电源电压VDDQ的第二电源电压VSSQ之间的下拉单元。上拉单元可以包括导通电阻器RON(例如，请参见图17A中的上面的RON)和响应于传输信号ST被开关的PMOS晶体管TP1。下拉单元可以包括导通电阻器RON(例如，请参见图17A中的下面的RON)和响应于传输信号ST被开关的NMOS晶体管TN1。可以省略导通电阻器RON并且每个导通电阻器RON可以表示当晶体管TP1和TN1中的每一个被导通时电压节点和输入-输出焊垫PADH之间的电阻。
第一POD终结方案的终结电路91可以包括终结电阻器Rtt和响应于高电压被导通的NMOS晶体管TN2。可以省略终结电阻器Rtt并且终结电阻器Rtt可以表示当NMOS晶体管TN2被导通时电压节点和输入-输出焊垫PADS之间的电阻。
在图17A中的第一POD终结方案的终结电路91的情况下，可以如图17B来表示输入信号SI的高电压电平VIH和低电压电平VIL。可以假定第二电源电压VSSQ为地电压(即，VSSQ＝0)，并且可以忽视沿着传输线TL的电压降。因而，可以根据表达式2来计算高电压电平VIH、低电压电平VIL和最优参考电压VREF。
表达式2
VIH＝VDDQ*RTT/(RON+RTT),
VIL＝VSSQ＝0,
VREF＝(VIH+VIL)/2＝VDDQ*RTT/2(RON+RTT)
图18A和18B是用于描述第二POD终结的图。
参考图18A，发送器设备中的发送驱动器40基于来自发送器设备的内部信号的传输信号ST来驱动输入-输出焊垫PADH。发送器设备的输入-输出焊垫PADH通过传输线TL连接到接收器设备的输入-输出焊垫PADS。第二POD终结方案的终结电路92连接到接收器设备的输入-输出焊垫PADS用于阻抗匹配。接收器设备中的接收缓冲器BF可以将通过输入-输出焊垫PADS的输入信号SI与参考电压VREF相比较以向接收器设备的内部电路提供缓冲信号SB。
发送驱动器40可以包括连接在第一电源电压VDDQ与输入-输出焊垫PADH之间的上拉单元以及连接在输入-输出焊垫PADH与低于第一电源电压VDDQ的第二电源电压VSSQ之间的下拉单元。上拉单元可以包括导通电阻器RON(例如，请参见图18A中的上面的RON)和响应于传输信号ST被开关的PMOS晶体管TP1。下拉单元可以包括导通电阻器RON(例如，请参见图18A中的下面的RON)和响应于传输信号ST被开关的NMOS晶体管TN1。可以省略导通电阻器RON并且每个导通电阻器RON可以表示当晶体管TP1和TN1中的每一个被导通时电压节点和输入-输出焊垫PADH之间的电阻。
第二POD终结方案的终结电路92可以包括终结电阻器Rtt和响应于低电压被导通的PMOS晶体管TP2。可以省略终结电阻器Rtt并且终结电阻器Rtt可以表示当NMOS晶体管TN2被导通时电压节点和输入-输出焊垫PADS之间的电阻。
在图18A中的第二POD终结方案的终结电路92的情况下，可以如图18B来表示输入信号SI的高电压电平VIH和低电压电平VIL。可以假定第二电源电压VSSQ为地电压(即，VSSQ＝0)，并且可以忽视沿着传输线TL的电压降。因而，可以根据表达式3来计算高电压电平VIH、低电压电平VIL和最优参考电压VREF。
表达式3
VIH＝VDDQ,
VIL＝VDDQ*RON/(RON+Rtt),
VREF＝(VIH+VIL)/2＝VDDQ*(2RON+Rtt)/2(RON+Rtt)
照此，根据本发明构思的至少一个示例性实施例的ODT电路可以采用各种终结方案。在示例性实施例中，执行训练处理以根据表达式1、表达式2和表达式3来获取最优参考电压VREF。在示例性实施例中，存储器控制器考虑非目标存储器区块的ODT电阻器，它们被连续地启用以调整存储器控制器中的ODT电路的电阻值或存储器控制器中的发送驱动器的导通电阻值。
图19A和19B是用于描述根据本发明构思的示例性实施例的ODT的模式寄存器的图。
可以将与控制ODT相关联的信息存储在图7A中的模式寄存器212的相关联的部分中。例如，模式寄存器212的相关联的部分可以具有如图19A和19B中所图示的模式寄存器设置MRSET。操作数OP0～OP7的值的一部分可以指示关于ODT电路的电阻值的信息。
图19A示出用于共同地控制目标存储器区块和非目标存储器区块中的ODT电路的电阻值的值ODT，其被存储在模式寄存器212中所包括的多个模式寄存器当中的模式寄存器MR11中。例如，模式寄存器MR11能够是多个模式寄存器当中的第十二模式寄存器。
在图19A中，当操作数OP3具有逻辑高电平时，启用非目标ODT功能。在示例性实施例中，当存储器芯片进入掉电模式、自刷新掉电模式、深度睡眠方式、预充电/激活的待命状态、写入模式、写入先进先出(FIFO)模式、读取模式、读取FIFO模式、读取DQ校准模式或模式寄存器写入模式时，启用存储器芯片内的存储器区块的非目标ODT功能。可以基于操作数OP4～OP6来设置CAODT电路的电阻值。
图19B示出用于控制非目标存储器区块中的ODT电路的电阻值的值NT-ODT，其被存储在模式寄存器212中所包括的多个模式寄存器当中的模式寄存器MR41中。例如，模式寄存器MR41能够是多个模式寄存器当中的第四十二模式寄存器。
可以通过模式寄存器写入操作从存储器控制器20提供值ODT和NT-ODT。可以基于值ODT和NT-ODT来提供控制码CCD。可以基于操作数OP5～OP7来设置非目标存储器区块中的ODT电路的电阻值。为后封包修复(post package repair，PPRE)指配操作数OP4并且RFU表示未使用的操作数。例如，PPRE可以允许存储器控制器20将存储器设备(例如，MU1)的出错的行重新映射到备用行。
图20示出基于图19B中的操作数设置的非目标存储器区块中的ODT电路的电阻值的示例。
在图20中，RZQ表示唯一电阻并且可以是240欧姆(当存储器单元中的存储器芯片包括DRAM时)或240欧姆(当存储器单元中的存储器芯片包括闪速存储器时)。RZQ可以具有1％的误差边际。在示例性实施例中，当存储器单元中的存储器芯片包括DRAM时，RZQ是240欧姆，并且当存储器单元中的存储器芯片包括闪速存储器时，RZQ是300欧姆。在示例性实施例中，当存储器单元中的存储器芯片包括DRAM时，RZQ是300欧姆，并且当存储器单元中的存储器芯片包括闪速存储器时，RZQ是240欧姆。例如，如图20中所示，能够将默认电阻值RTT设置为RZQ/1、RZQ/2、RZQ/3、RZQ/4、RZQ/5、RZQ/6等等。
图21图示出根据本发明构思的示例性实施例的半导体存储器设备(存储器子系统)中的存储器裸片(memory die)的连接。
参考图21，半导体存储器设备150包括第一存储器裸片160和第二存储器裸片170。
第一存储器裸片160包括用于ODT的第一终结电阻器R1。第一终结电阻器R1可以基于第一终结连接开关162的开关操作而有选择地连接到第一节点ND1。也就是说，第一终结电阻器R1基于第一终结控制信号TCS1有选择地连接到第一节点ND1。第一节点ND1可以连接到用于接收信号的输入焊垫的位置。利用例如重新分布层RDL所实施的第一金属线图案166可以形成在第一节点ND1和引线接合WB1的一端之间。
因此，第一存储器裸片160的接收缓冲器164和发送缓冲器165可以连接到第一节点ND1并且可以被放置在第一存储器裸片160的中心区域以发送和接收信号。公共金属图案152可以被安置在引线接合WB1的另一端。也就是说，可以使用引线接合WB1来将公共金属图案152和第一金属线图案166连接。在该实施例中，为了第一存储器裸片160的引线接合，第一金属线图案166可以是从安置在裸片的中心的焊垫扩展到第一存储器裸片160的边缘的引线。
第二存储器裸片170包括用于ODT的第二终结电阻器R2。第二终结电阻器R2可以基于第二终结连接开关222的开关操作而有选择地连接到第二节点ND2。也就是说，第二终结电阻器R2基于第二终结控制信号TCS2有选择地连接到第二节点ND2。第二节点ND2可以连接到用于接收信号的输入焊垫的位置。利用例如重新分布层RDL所实施的第二金属线图案176可以形成在第二节点ND2和引线接合WB2的一端之间。
因此，第二存储器裸片170的接收缓冲器174和发送缓冲器175可以连接到第二节点ND2并且可以被放置在第二存储器裸片170的中心区域以发送和接收信号。公共金属图案152可以被安置在引线接合WB2的另一端。也就是说，可以使用引线接合WB2来将公共金属图案152和第二金属线图案176连接。在该实施例中，第二金属线图案176可以是从安置在裸片中心的焊垫扩展到裸片的边缘的引线以用于第二存储器裸片170的引线接合。
第一存储器裸片160可以对应于第一存储器区块并且第二存储器裸片170可以对应于第二存储器区块。
如图21中所图示的，在其中第一存储器裸片160和第二存储器裸片170被堆叠的结构中，连接到公共金属图案152的一个信号线可以具有双负载以基于双区块结构执行操作。例如，当施加到一个信号线的信号是命令时，该命令可以被发送给公共金属图案152并且可以被发送给使用引线接合WB1连接的第一金属线图案166和使用引线接合WB2连接的第二金属线图案176。因此，该命令可以同时被发送给第一存储器裸片160的接收缓冲器164和第二存储器裸片170的接收缓冲器174。
图22是图示出根据本发明构思的示例性实施例的、包括堆叠的存储器设备的2.5维(D)芯片结构的横断面视图。
参考图22，2.5D芯片结构700可以是其中使用内插器(interposer)层720连接高带宽存储器(HBM)740和主裸片730的芯片结构。HBM 740包括存储器裸片D11～D14和主裸片起控制器(例如，存储器控制器)的作用。
内插器层720可以被安置在印刷电路板(PCB)上并且可以通过倒装芯片凸块(flipchip bump)FB电连接到PCB 710。倒装芯片凸块FB可以由导电材料制成。
形成HBM 740结构的主裸片730和存储器裸片D11～D14可以被堆叠在内插器层720上。在图22中，可以省略缓冲器裸片或逻辑裸片。然而，缓冲器裸片或逻辑裸片可以被置于存储器裸片D11和内插器层720之间。为实施HBM 740的结构，可以在存储器裸片D11～D14中形成硅通孔(TSV)线。TSV线可以被电连接到形成在存储器裸片之间的微凸块(micro-bump，MB)。存储器裸片D11～D14中的每一个可以对应于存储器区块。微凸块MB可以由导电材料制成。
图23是图示出根据本发明构思的示例性实施例的半导体封装的透视图。
参考图23，半导体封装800包括PCB 810、电阻器单元840、外部连接端子860、第一半导体芯片820和第二半导体芯片830。第一焊垫851和第二焊垫852可以被形成在PCB 810的上表面上。
第一半导体芯片820和第二半导体芯片830可以被安装在PCB 810的相同的平面上。第一半导体芯片820和第二半导体芯片830可以例如通过引线接合方法被安装在PCB810上。因此，半导体封装800可以包括将PCB 810的第一焊垫851电连接到第一半导体芯片820的第一接合线821，以及将PCB 810的第二焊垫852连接到第二半导体芯片830的第二接合线831。在一些实施例中，第一半导体芯片820和第二半导体芯片830可以例如通过倒装芯片接合方法被安装在PCB 810上。
电阻器单元840可以被安装在PCB 810上。电阻器单元810可以包括多个连接端子，其包括第一连接端子和第二连接端子。电阻器单元840的第一连接端子连接到PCB 810上的第一焊垫851。电阻器单元840的第二连接端子可以连接到PCB 810上的第二焊垫852。
第一半导体芯片820和第二半导体芯片830可以对应于分别与不同的存储器区块相对应的第一存储器芯片和第二存储器芯片。
图24是图示出根据本发明构思的示例性实施例的、包括堆叠存储器设备的半导体封装的图。
参考图24，半导体封装900包括一个或多个堆叠的存储器设备910和存储器控制器(CONT)920。
堆叠的存储器设备910和存储器控制器920可以被安装在内插器930上，并且在其上安装有堆叠的存储器设备910和存储器控制器920的内插器可以被安装在封装基底940上。可以通过图1中的存储器控制器20来实施存储器控制器920。
可以以各种形式实施堆叠的存储器设备910中的每一个，并且堆叠的存储器设备910中的每一个可以是其中堆叠多个层的HBM形式的存储器设备。因此，堆叠的存储器设备910中的每一个可以包括缓冲器裸片和多个存储器裸片，并且存储器裸片中的每一个可以包括存储单体阵列和连接到数据I/O引脚的ODT电路。
因此，在写入操作和读取操作中，堆叠的存储器设备910中的每一个或堆叠的存储器设备910中的存储器裸片中的每一个可以被识别为目标存储器区块和非目标存储器区块。在示例性实施例中，在写入操作中将非目标存储器区块的ODT电路的电阻值设置为具有第一电阻值、在读取操作中将非目标存储器区块的ODT电路的电阻值设置为具有不同于第一电阻值的第二电阻值，并且因此可以增强性能。
多个堆叠的存储器设备910可以被安装在内插器930上，并且存储器控制器920可以与多个堆叠的存储器设备910进行通信。
例如，堆叠的存储器设备910中的每一个和存储器控制器920可以包括物理区域，并且可以通过物理区域在堆叠的存储器设备910和存储器控制器920之间执行通信。同时，当堆叠的存储器设备910中的每一个包括直接访问区域时，可以通过安装在封装基底940和直接访问区域之下的导电装置(例如，焊球950)向堆叠的存储器设备910中的每一个提供测试信号。
本发明构思的实施例可以被应用于包括多个存储器区块的各种系统。例如，本发明构思可以被应用于诸如存储卡、移动式电话、智能电话、个人数字助理(PDA)、便携式多媒体播放机(PMP)、数字照相机、录像摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台等等的系统。
上文说明示例性本发明构思的示例性实施例并且将不被理解为对其进行限制。尽管已经描述了一些示例性实施例，但那些本领域技术人员将容易地理解，在没有实质上背离本发明构思的情况下，在示例性实施例中许多修改是可能的。

Claims (20)

1.一种在存储器系统中控制裸片上终结ODT的方法，该存储器系统包括共用数据总线以交换数据的多个存储器单元，所述方法包括：
使得所述多个存储器单元的ODT电路进入初始状态；
在对所述多个存储器单元当中的目标存储器单元的写入操作期间，将所述多个存储器单元当中的非目标存储器单元的ODT电路的电阻值设置为第一电阻值；以及
在对所述多个存储器单元当中的目标存储器单元的读取操作期间，将所述多个存储器单元当中的非目标存储器单元的ODT电路的电阻值设置为第二电阻值。
2.根据权利要求1所述的方法，其中：
所述多个存储器单元包括多个存储器区块，所述多个存储器区块是分别基于多个芯片选择信号被独立地选择的；并且
所述多个存储器区块中的每一个包括至少一个存储器芯片。
3.根据权利要求2所述的方法，其中，所述多个存储器单元中的每一个共用包括所述数据总线和命令/地址总线的一个通道。
4.根据权利要求1所述的方法，其中：
所述多个存储器单元包括多个存储器芯片，所述多个存储器芯片是分别基于多个芯片选择信号被独立地选择的；并且
所述多个存储器芯片中的每一个包括非易失性存储器芯片。
5.根据权利要求1所述的方法，其中，所述多个存储器单元被堆叠在基底上并且通过引线接合或者硅通孔连接到所述基底。
6.根据权利要求1所述的方法，其中，所述多个存储器单元中的每一个包括模式寄存器，所述模式寄存器被配置为设置相应的ODT电路的电阻值。
7.根据权利要求1所述的方法，进一步包括：
当所述存储器系统的当前模式是第一模式时，将所述第一电阻值和所述第二电阻值设置为相同的电阻值；
当所述当前模式是第二模式时，将所述第一电阻值和所述第二电阻值设置为不同的电阻值；并且
当所述当前模式是第三模式时，在所述写入操作和所述读取操作之一期间，禁用所述非目标存储器单元的ODT电路。
8.根据权利要求1所述的方法，其中，所述第一电阻值和所述第二电阻值的比是a:b，其中a和b是小于9的自然数。
9.根据权利要求8所述的方法，其中，所述第一电阻值对应于120欧姆并且所述第二电阻值对应于90欧姆。
10.根据权利要求9所述的方法，其中，所述多个存储器单元的ODT电路中的每一个包括连接在电源电压与数据输入/输出I/O引脚之间的多个上拉终结电阻器。
11.根据权利要求8所述的方法，其中：
所述第一电阻值对应于RZQ/2并且所述第二电阻值对应于RZQ/4；
RZQ对应于所述多个存储器单元的ODT电路中的每一个的唯一电阻；并且
RZQ对应于240欧姆和300欧姆之一并且具有1％的误差边际。
12.根据权利要求1所述的方法，其中：
所述多个存储器单元包括第一存储器区块和第二存储器区块，所述第一存储器区块和所述第二存储器区块是分别基于第一芯片选择信号和第二芯片选择信号被独立地选择的；
所述第一存储器区块包括至少第一存储器芯片；
所述第二存储器区块包括至少第二存储器芯片；
响应于所述第一芯片选择信号，将所述第一存储器区块指定为目标存储器区块；
响应于所述第二芯片选择信号，将所述第二存储器区块指定为非目标存储器区块；
所述第二存储器区块中的多个模式寄存器当中的第十二模式寄存器被配置为设置所述第二存储器区块的非目标ODT功能；
所述第二存储器区块中的多个模式寄存器当中的第四十二模式寄存器被配置为设置所述第二存储器区块的ODT电路的电阻值；并且
当至少一个第二存储器芯片进入掉电模式、自刷新掉电模式、深度睡眠方式、预充电/激活的待命状态、写入模式、写入先进先出FIFO模式、读取模式、读取FIFO模式、读取DQ校准模式或模式寄存器写入模式时，启用所述第二存储器区块的非目标ODT功能。
13.根据权利要求1所述的方法，其中，写入或读取操作的目标存储器单元从掉电模式转换为正常操作模式以执行对应的操作，并且所述非目标存储器单元在对应的写入操作或读取操作期间维持所述掉电模式。
14.根据权利要求1所述的方法，其中：
所述多个存储器单元中的每一个包括被配置为设置相应的ODT电路的电阻值的模式寄存器；并且
所述非目标存储器单元中的模式寄存器被配置为分开地存储所述第一电阻值和所述第二电阻值。
15.一种存储器系统，包括：
多个存储器区块，其共用数据总线和命令/地址总线；以及
存储器控制器，其被配置为控制所述多个存储器区块，
其中，使得所述多个存储器区块的裸片上终结ODT电路进入初始状态；
其中，在对所述多个存储器区块当中的目标存储器区块的写入操作期间，将所述多个存储器区块当中的非目标存储器区块的ODT电路的电阻值设置为第一电阻值；并且
其中，在对所述多个存储器区块当中的目标存储器区块的读取操作期间，将所述多个存储器区块当中的非目标存储器区块的ODT电路的电阻值设置为第二电阻值。
16.根据权利要求15所述的存储器系统，其中：
所述多个存储器区块是分别基于多个芯片选择信号被独立地选择的；并且
所述多个存储器区块中的每一个包括至少一个存储器芯片。
17.根据权利要求15所述的系统，其中所述多个存储器区块中的每一个包括模式寄存器，所述模式寄存器被配置为设置相应的ODT电路的电阻值，并且
其中，所述多个模式寄存器中的、非目标存储器区块中的模式寄存器被配置为：
在多个模式当中的第一模式中，将所述第一电阻值和所述第二电阻值设置为相同的电阻值；
在所述多个模式当中的第二模式中，将所述第一电阻值和所述第二电阻值设置为不同的电阻值；以及
在所述多个模式当中的第三模式中，在被执行的写入操作和被执行的读取操作之一期间，将所述非目标存储器单元的ODT电路设置为被禁用。
18.根据权利要求15所述的存储器系统，其中，所述第一电阻值对应于120欧姆并且所述第二电阻值对应于90欧姆。
19.一种存储器系统，包括：
第一存储器区块和第二存储器区块，其共用数据总线和命令/地址总线；以及
存储器控制器，其被配置为控制所述第一存储器区块和所述第二存储器区块，
其中，所述第一存储器区块包括第一动态随机访问存储器DRAM芯片并且所述第二存储器区块包括第二DRAM芯片；
其中，使得所述第一和第二DRAM芯片的裸片上终结ODT电路进入初始状态；
其中，在对与所述第一和第二DRAM芯片的写入目标相对应的第一DRAM芯片的写入操作期间，将与所述第一和第二DRAM芯片的非写入目标相对应的所述第二DRAM芯片的ODT电路的电阻值设置为第一电阻值；并且
其中，在对所述第一DRAM芯片的读取操作期间，将所述第二DRAM芯片的ODT电路的电阻值设置为不同于所述第一电阻值的第二电阻值。
20.根据权利要求19所述的存储器系统，其中：
在对所述第一DRAM芯片的写入操作期间，将所述第二DRAM芯片的ODT电路的电阻值从与所述初始状态相对应的默认电阻值改变为所述第一电阻值；并且
在对所述第一DRAM芯片的读取操作期间，将所述第二DRAM芯片的ODT电路的电阻值从所述第一电阻值改变为所述第二电阻值。
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