JP2019145196A

JP2019145196A - 半導体装置

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Publication number: JP2019145196A
Application number: JP2018111265A
Authority: JP
Inventors: 誠藪内; Makoto Yabuuchi
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2018-02-22
Filing date: 2018-06-11
Publication date: 2019-08-29

Abstract

【課題】消費電力を低減することが可能な半導体装置を提供する。【解決手段】半導体装置は、行列状に配置された複数の検索メモリセルと、メモリセル行にそれぞれ対応して設けられ、検索メモリセルに格納されたデータと、検索データの一致／不一致を判定するための複数のマッチ線と、メモリセル行にそれぞれ対応して設けられる複数のサブ接地配線と、メモリセル行にそれぞれ対応して設けられ、マッチ線の電位を増幅する複数のアンプとを備える。複数のマッチ線および複数のサブ接地配線は、データ検索の前にそれぞれ第１の電位および第２の電位にプリチャージされる。マッチ線は、検索データの不一致の際に検索メモリセルを介して対応するサブ接地配線と電気的に接続されて第１の電位と第２の電位との間の中間電位に設定される。【選択図】図５

Description

この開示は、メモリセルを有する半導体装置に関する。

検索メモリまたはＣＡＭ（内容参照メモリ：Content Addressable Memory）と呼ばれる記憶装置は、記憶しているデータワードの中から検索ワードに一致しているものを検索し、一致しているデータワードが見つかった場合は、そのアドレスを出力するものである。

ＣＡＭにはＢＣＡＭ（Binary CAM）とＴＣＡＭ（Ternary CAM）とがある。ＢＣＡＭの各メモリセルは“０”か“１”かのいずれかの情報を記憶する。一方、ＴＣＡＭの場合には、各メモリセルは、“０”および“１”の他に“ドントケア（Don't Care）”（本例においては、“＊”の記号を用いる）の情報を記憶可能である。“＊”は“０”および“１”のどちらでも良いことを示す。

ＴＣＡＭ装置は、インターネットなどのネットワーク用のルータにおいてアドレス検索およびアクセス制御のために幅広く利用されている。大容量化に対応するために、ＴＣＡＭ装置は、通常、複数のアレイを有し、各アレイに対して同時にサーチ動作が実行される構成となっている。

ＴＣＡＭ装置は、検索データ（入力パケット）とＴＣＡＭセルデータとを一斉に比較することができるので、全ての検索用途においてＲＡＭ（Random Access Memory）を用いるよりも高速である（特許文献１および２）。

具体的には、ＴＣＡＭ装置は、メモリセルに格納した情報とユーザーが検索したいデータとを比較して、双方のデータが一致、不一致を示すためのマッチ線（ＭＬ）を有している。そして、一致したマッチ線に対応するアドレス情報（Hit Index）を出力する。

一方で、サーチ動作は不一致のマッチ線を低電位に設定するため消費電力が大きいという課題がある。

特開２０１３−２２２４９３号公報特開２０１７−４５４９５号公報

この点で、特許文献１および２に記載の方式では、サーチ動作の前にマッチ線の電位を充電する必要があるが、充放電の消費電力が大きい。

本開示は、上記の課題を解決するためになされたものであって、消費電力を低減することが可能な半導体装置を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

ある局面に従う半導体装置は、行列状に配置された複数の検索メモリセルと、メモリセル行にそれぞれ対応して設けられ、検索メモリセルに格納されたデータと、検索データの一致／不一致を判定するための複数のマッチ線と、メモリセル行にそれぞれ対応して設けられる複数のサブ接地配線と、メモリセル行にそれぞれ対応して設けられ、マッチ線の電位を増幅する複数のアンプとを備える。複数のマッチ線および複数のサブ接地配線は、データ検索の前にそれぞれ第１の電位および第２の電位にプリチャージされる。マッチ線は、検索データの不一致の際に検索メモリセルを介して対応するサブ接地配線と電気的に接続されて第１の電位と第２の電位との間の中間電位に設定される。

一実施例によれば、本開示の半導体装置は、データ検索の前に第１の電位と第２の電位との間の中間電位からプリチャージするため消費電力を低減することが可能である。

実施形態１に基づく通信機器１の構成を説明する図である。ＴＣＡＭセルの構成の一例を示す回路図である。図２のＸセルおよびＹセルの記憶内容とＴＣＡＭデータとの対応関係を表形式で示す図である。実施形態１に基づく検索メモリ８に含まれるセグメント（サブブロック）１２の構成を説明する図である。実施形態１に基づくプリチャージ回路の構成について説明する図である。実施形態１に基づくマッチ線の電位について説明する図である。実施形態２に基づくマッチアンプＭＡの回路構成について説明する図である。実施形態２に基づくマッチアンプＭＡの動作について説明するタイミングチャート図である。実施形態２の変形例１に基づくマッチアンプＭＡの回路構成について説明する図である。実施形態２の変形例１に基づくＭＯＳトランジスタのレイアウト構成を説明する図である。実施形態２の変形例２に基づくマッチアンプＭＡの回路構成について説明する図である。実施形態２の変形例２に基づくマッチアンプＭＡの動作について説明するタイミングチャート図である。実施形態３に基づくマッチアンプＭＡの回路構成について説明する図である。実施形態３に基づくマッチアンプＭＡの動作について説明するタイミングチャート図である。実施形態４に基づく検索メモリ８＃の構成について説明する図である。実施形態４に従うＴＣＡＭセルアレイ２０＃およびその周辺回路を説明する図である。実施形態４に従う２ポートのＴＣＡＭセルを説明する図である。実施形態４に従うマッチアンプの構成について説明する図である。実施形態４に従う検索メモリ８＃のデータ検索動作のタイミングチャートについて説明する図である。

実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

（実施形態１）
＜通信機器１の全体構成＞
図１は、実施形態１に基づく通信機器１の構成を説明する図である。

図１に示されるように、通信機器１は、スイッチあるいはルータ等の通信装置である。
通信機器１は、ＣＰＵ（Central Processing Unit）２と、転送制御回路４と、汎用メモリ６と、検索メモリ８とを含む。

ＣＰＵ２は、機器全体を制御する。
ＣＰＵ２は、汎用メモリ６に格納されたプログラムと協働して種々の機能を実現する。たとえば、汎用メモリ６は、ＤＲＡＭ（Dynamic Random Access Memory）で構成することが可能であり、ＣＰＵ２と協働することによりオペレーティングシステム（ＯＳ）を構築する。ＣＰＵ２は、隣接する通信機器等と情報交換し、転送処理に必要な情報を維持管理する。

転送制御回路４は、通信パケットの転送処理を実行する。転送制御回路４は、転送処理に特化したＡＳＩＣ（Application Specific Integrated Circuit）回路あるいはＮＰＵ(Network Processing Unit)といった専用ハードウェアが設けられている。転送制御回路４は、検索メモリ８にアクセスして、転送処理に必要な情報を取得する。

検索メモリ８は、本例においては、ＴＣＡＭ装置を用いる場合について説明する。
［ＴＣＡＭセルの構成］
図２は、ＴＣＡＭセルの構成の一例を示す回路図である。

図２を参照して、ＴＣＡＭセル（メモリセルＭＣとも称する）は、２個のＳＲＡＭセル（Static Random Access Memory Cell）１１，１４と、データ比較部１３とを含む。ＳＲＡＭセル１１をＸセルとも称し、ＳＲＡＭセル１４をＹセルとも称する。Ｘセル１１は、内部の記憶ノード対ＮＤ１，ＮＤ１＿ｎに互いに相補となる（一方が“１”のとき他方が“０”となる）１ビット（ｂｉｔ）のデータを記憶する。Ｙセル１４は、内部の記憶ノード対ＮＤ２，ＮＤ２＿ｎに互いに相補となる１ビットのデータを記憶する。ＴＣＡＭセルは、検索メモリセルとも称する。

ＴＣＡＭセルは、ビット線対ＢＬ，／ＢＬ、サーチ線対ＳＬ，／ＳＬ、マッチ線ＭＬ、およびワード線ＷＬＸ，ＷＬＹと接続される。ビット線対ＢＬ，／ＢＬは、図６のＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。サーチ線対ＳＬ，／ＳＬは、ＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。

マッチ線ＭＬは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＸ，ＷＬＹは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。

Ｘセル１１は、インバータＩＮＶ１，ＩＮＶ２と、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１，Ｑ２とを含む。インバータＩＮＶ１は、記憶ノードＮＤ１＿ｎから記憶ノードＮＤ１へ向かう方向が順方向となるように、記憶ノードＮＤ１と記憶ノードＮＤ１＿ｎの間に接続される。インバータＩＮＶ２は、ＩＮＶ１と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ１は、記憶ノードＮＤ１とビット線ＢＬとの間に接続される。ＭＯＳトランジスタＱ２は、記憶ノードＮＤ１＿ｎとビット線／ＢＬとの間に接続される。ＭＯＳトランジスタＱ１，Ｑ２のゲートは、ワード線ＷＬＸと接続される。

Ｙセル１４は、インバータＩＮＶ３，ＩＮＶ４と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ３，Ｑ４とを含む。インバータＩＮＶ３は、記憶ノードＮＤ２＿ｎから記憶ノードＮＤ２に向かう方向が順方向となるように、記憶ノードＮＤ２と記憶ノードＮＤ２＿ｎの間に接続される。インバータＩＮＶ４は、ＩＮＶ３と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ３は、記憶ノードＮＤ２とビット線ＢＬとの間に接続される。ＭＯＳトランジスタＱ４は、記憶ノードＮＤ２＿ｎとビット線／ＢＬとの間に接続される。ＭＯＳトランジスタＱ３，Ｑ４のゲートは、ワード線ＷＬＹと接続される。

データ比較部１３は、ＮチャネルＭＯＳトランジスタＱ６〜Ｑ９を含む。ＭＯＳトランジスタＱ６，Ｑ７はマッチ線ＭＬとの接続点であるノードＮＤ３と接地電位に設定されているサブ接地配線ＭＶＳＳとの間に直列に接続される。ＭＯＳトランジスタＱ８，Ｑ９は、ノードＮＤ３と接地電位に設定されているサブ接地配線ＭＶＳＳとの間に直列に、かつ、直列接続されたＭＯＳトランジスタＱ６，Ｑ７の全体と並列に接続される。ＭＯＳトランジスタＱ６，Ｑ８のゲートは、記憶ノードＮＤ１，ＮＤ２とそれぞれ接続される。ＭＯＳトランジスタＱ７，Ｑ９のゲートは、サーチ線ＳＬ，／ＳＬとそれぞれ接続される。

図３は、図２のＸセルおよびＹセルの記憶内容とＴＣＡＭデータとの対応関係を表形式で示す図である。

図２および図３を参照して、ＴＣＡＭセルは、２ビットのＳＲＡＭセルを用いて、“０”、“１”、“＊”（ドントケア：don't care）の３値を格納することができる。具体的に、Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１４の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“０”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１４の記憶ノードＮＤ２に“１”が格納されているとき、ＴＣＡＭセルには“１”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１４の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“＊”（ドントケア）が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１４の記憶ノードＮＤ２に“１”が格納されている場合は使用しない。

上記のＴＣＡＭセルの構成について説明する。
検索データが“１”（すなわち、サーチ線ＳＬが“１”、かつ、サーチ線／ＳＬが“０”）であり、ＴＣＡＭデータが“０”（記憶ノードＮＤ１が“１”、かつ、記憶ノードＮＤ２が“０”）である場合には、ＭＯＳトランジスタＱ６，Ｑ７がオン状態となるために、サブ接地配線ＭＶＳＳと接続されプリチャージされたマッチ線ＭＬの電位が接地電位側に低下する。検索データが“０”（すなわち、サーチ線ＳＬが“０”、かつ、サーチ線／ＳＬが“１”）であり、ＴＣＡＭデータが“１”（記憶ノードＮＤ１が“０”、かつ、記憶ノードＮＤ２が“１”）である場合には、ＭＯＳトランジスタＱ８，Ｑ９がオン状態となるために、サブ接地配線ＭＶＳＳと接続されプリチャージされたマッチ線ＭＬの電位が接地電位側に低下する。すなわち、検索データとＴＣＡＭデータとが不一致の場合には、マッチ線ＭＬの電位は接地電位側に低下する。

逆に、入力された検索データが“１”であり、かつ、ＴＣＡＭデータが“１”または“＊”の場合、もしくは、検索データが“０”であり、かつ、ＴＣＡＭデータが“０”または“＊”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬの電位（電源電圧ＶＤＤレベル）は維持される。

上記のように、ＴＣＡＭでは、１つのエントリ（行）に対応するマッチ線ＭＬに接続された全てのＴＣＡＭセルのデータが検索データと一致しない限り、マッチ線ＭＬに蓄えられた電荷が引き抜かれる。このため、ＴＣＡＭでの検索は高速であるが、消費電流が大きいという問題がある。

図４は、実施形態１に基づく検索メモリ８に含まれるセグメント（サブブロック）１２の構成を説明する図である。

図４に示されるように、セグメント１２は、ＴＣＡＭセルアレイ２０（単にセルアレイとも称する）と、書込ドライバ群２１と、サーチ線ドライバ群２２と、マッチアンプ部２３と、制御論理回路２４とを含む。

セグメント１２は、図示していないがワード線ＷＬＸ，ＷＬＹを駆動するためのワード線ドライバ（不図示）と、制御信号やアドレス信号等の入力を受ける入出力回路（不図示）とを含む。

ＴＣＡＭセルアレイ２０は、行列状（ｍ行；ｋ列）に配列されたＴＣＡＭセルを含む。本例においては、セルアレイ２０は、行数（エントリ数）ｍが２５６であり、列数（ビット数）ｋが４０の場合が示されている。なお、セルアレイ２０は、少なくとも１つ以上の冗長メモリセル列を有している。

セルアレイ２０の各列に対応して、ｋ個（ｋ＝３２）のビット線対（ＢＬ０，／ＢＬ０からＢＬ（ｋ−１），／ＢＬ（ｋ−１）まで）と、ｋ個（ｋ＝３２）のサーチ線対（ＳＬ０，／ＳＬ０からＳＬ（ｋ−１），／ＳＬ（ｋ−１）まで）とが設けられる。

セルアレイ２０の各行に対応して、ｍ本（ｍ＝２５６）のマッチ線（ＭＬ０〜ＭＬ（Ｎ−１）まで）と、図示しないｍ本のＸセル用のワード線（ＷＬＸ０〜ＷＬＸ（Ｎ−１）まで）と、図示しないｍ本のＹセル用のワード線（ＷＬＹ０〜ＷＬＹ（Ｎ−１）まで）とが設けられている。また、本例においては、マッチ線と平行に接地電位と接続されるサブ接地配線ＭＶＳＳが設けられている。サブ接地配線ＭＶＳＳ０〜ＭＶＳＳ２５５が設けられている。

書込ドライバ群２１は、書込時に、ビット線対ＢＬ，／ＢＬを介して各ＴＣＡＭセルに書込データを供給する。サーチ線ドライバ群２２は、サーチ動作時に、サーチ線対ＳＬ，／ＳＬを介して各ＴＣＡＭセルに検索データを供給する。

制御論理回路２４は、セグメント１２全体の動作を制御する。たとえば、制御論理回路２４は、サーチ動作時には、サーチコマンドを受け取り、サーチ線ドライバ群２２と、マッチアンプ部２３に制御信号を出力することによって、サーチ線ドライバ群２２、マッチアンプ部２３、およびプリチャージ回路の動作を制御する。

マッチアンプ部２３は、セルアレイの行にそれぞれ対応する複数のマッチアンプＭＡを含む。マッチアンプＭＡは、サーチ動作時に、対応するマッチ線ＭＬの電位に基づいて、対応するＴＣＡＭセルデータと検索データの対応部分とが一致するか否かを検出する。この実施形態では、マッチアンプ部２３は、サーチ動作前に対応するマッチ線ＭＬをプリチャージするためのプリチャージ回路を含む。

図５は、実施形態１に基づくプリチャージ回路の構成について説明する図である。
図５に示されるように、マッチ線ＭＬ，サブ接地配線ＭＶＳＳに対応してそれぞれプリチャージ回路が設けられる。

具体的には、マッチ線ＭＬに対応してＰチャネルＭＯＳトランジスタ３０が設けられる。

ＰチャネルＭＯＳトランジスタ３０は、電源電圧ＶＤＤとマッチ線ＭＬとの間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。

サブ接地配線ＭＶＳＳに対応してＮチャネルＭＯＳトランジスタ３１が設けられる。
ＮチャネルＭＯＳトランジスタ３１は、接地電圧ＶＳＳとサブ接地配線ＭＶＳＳとの間に設けられ、そのゲートは制御信号／ＰＣの入力を受ける。制御信号／ＰＣは、制御信号ＰＣを反転した信号（相補信号）である。

例えば、サーチ動作前において、制御信号ＰＣ，／ＰＣは、「Ｌ」レベル、「Ｈ」レベルに設定される。

制御信号ＰＣが「Ｌ」レベル、制御信号／ＰＣが「Ｈ」レベルの場合にプリチャージされる。

マッチ線ＭＬは、電源電圧ＶＤＤと接続される。また、サブ接地配線ＭＶＳＳは、接地電圧ＶＳＳと接続される。すなわち、マッチ線ＭＬは、第１の電位にプリチャージされ、サブ接地配線ＭＶＳＳは、第２の電位にプリチャージされる。

一方、サーチ動作時において、制御信号ＰＣは「Ｈ」レベル、制御信号／ＰＣは「Ｌ」レベルに設定される。これにより、ＰチャネルＭＯＳトランジスタ３０はオフする。また、ＮチャネルＭＯＳトランジスタ３１は、オフする。

したがって、マッチ線ＭＬおよびサブ接地配線ＭＶＳＳは、開放状態（オープン状態）に設定される。

図６は、実施形態１に基づくマッチ線の電位について説明する図である。
図６に示されるように、時刻Ｔ１よりも前においては、制御信号ＰＣは「Ｌ」レベルに設定されている。

したがって、マッチ線ＭＬは、電源電圧ＶＤＤと接続され、サブ接地配線ＭＶＳＳは、接地電圧ＶＳＳと接続されている。

マッチ線ＭＬと、サブ接地配線ＭＶＳＳは、プリチャージされている。
時刻Ｔ１において、制御信号ＰＣは、「Ｌ」レベルから「Ｈ」レベルに設定される。これによりサーチ線対ＳＬ，／ＳＬに従ってサーチ動作が実行される。

本例においては、一例としてサーチ動作時において検索データが不一致とする。
この場合、マッチ線ＭＬとサブ接地配線ＭＶＳＳとが電気的に接続される。したがって、マッチ線ＭＬとサブ接地配線ＭＶＳＳとは、第１の電位と第２の電位との間の中間電位に設定される。一方、サーチ動作時において検索データが一致の場合にはマッチ線ＭＬは第１の電位に維持される。したがって、これにより検索データが一致あるいは不一致かを判別することが可能である。

そして、時刻Ｔ３において、制御信号ＰＣは、「Ｈ」レベルから「Ｌ」レベルに設定される。

これに伴い、マッチ線ＭＬは、電源電圧ＶＤＤと接続され、サブ接地配線ＭＶＳＳは、接地電圧ＶＳＳと接続される。マッチ線ＭＬと、サブ接地配線ＭＶＳＳとは、プリチャージされる。

マッチ線ＭＬは、第１の電位と第２の電位との間の中間電位からのプリチャージとなる。接地電圧ＶＳＳからのプリチャージではなく、中間電位からのプリチャージであるためマッチ線ＭＬのプリチャージに要する消費電力を低減することが可能である。

サーチ動作の際、検索データの不一致により検索メモリ８のマッチ線ＭＬの大部分がプリチャージする必要があるが、中間電位から電源電圧ＶＤＤへのプリチャージとなるため全体として大幅に消費電力を低減することが可能である。

（実施形態２）
図７は、実施形態２に基づくマッチアンプＭＡの回路構成について説明する図である。

図７を参照して、マッチアンプＭＡは、トランスファーゲート４０，４１と、センスアンプ５０と、キャパシタ６０と、ラッチ回路７０とを含む。

マッチ線ＭＬとセンスアンプ５０の入力ノードＣＴＭとの間にトランスファーゲート４０が設けられる。

トランスファーゲート４０は、制御信号ＳＷ，／ＳＷに従って動作する。
基準電圧が供給される信号配線ＩＮＩＴと入力ノードＣＢＭとの間にトランスファーゲート４１が設けられる。

トランスファーゲート４１は、制御信号ＳＷ，／ＳＷに従って動作する。
制御信号ＳＷ，／ＳＷが「Ｌ」レベル、「Ｈ」レベルに設定される場合には、トランスファーゲート４０，４１がオンする。これにより、マッチ線ＭＬと入力ノードＣＴＭが接続される。また、信号配線ＩＮＩＴと入力ノードＣＢＭが接続される。

一方、制御信号ＳＷ，／ＳＷが「Ｈ」レベル、「Ｌ」レベルに設定される場合には、トランスファーゲート４０，４１がオフする。これにより、マッチ線ＭＬと入力ノードＣＴＭとの間の電気的接続が接離される。また、信号配線ＩＮＩＴと入力ノードＣＢＭとの間の電気的接続が接離される。

センスアンプ５０は、ＰチャネルＭＯＳトランジスタ５１〜５３と、ＮチャネルＭＯＳトランジスタ５４〜５６とを含む。

ＰチャネルＭＯＳトランジスタ５１は、電源電圧ＶＤＤと電源ノードＮ０との間に設けられ、そのゲートは、制御信号／ＳＡＥの入力を受ける。

ＰチャネルＭＯＳトランジスタ５２は、電源ノードＮ０と入力ノードＣＢＭとの間に設けられ、そのゲートは入力ノードＣＴＭと接続される。

ＰチャネルＭＯＳトランジスタ５３は、電源ノードＮ０と入力ノードＣＴＭとの間に設けられ、そのゲートは入力ノードＣＢＭと接続される。

ＮチャネルＭＯＳトランジスタ５６は、接地電圧ＶＳＳと接地ノードＮ１との間に設けられ、そのゲートは、制御信号ＳＡＥの入力を受ける。

ＮチャネルＭＯＳトランジスタ５４は、接地ノードＮ１と入力ノードＣＢＭとの間に設けられ、そのゲートは入力ノードＣＴＭと接続される。

ＮチャネルＭＯＳトランジスタ５５は、接地ノードＮ１と入力ノードＣＴＭとの間に設けられ、そのゲートは入力ノードＣＢＭと接続される。

制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに従ってセンスアンプ５０はは活性化される。

制御信号ＳＡＥ，／ＳＡＥが「Ｌ」レベル、「Ｈ」レベルに従ってセンスアンプ５０は非活性化される。

センスアンプ５０は、入力ノードＣＴＭと入力ノードＣＢＭとの電位差を増幅して増幅信号をラッチ回路７０に出力する。

ラッチ回路７０は、センスアンプ５０により増幅された「Ｌ」レベルあるいは「Ｈ」レベルの信号をラッチしてデータＭＬＯとして出力する。

データＭＬＯが「Ｈ」レベルの場合には、検索データが一致であることを示す。
一方、データＭＬＯが「Ｌ」レベルの場合には、検索データが不一致であることを示す。

キャパシタ６０は、入力ノードＣＢＭと制御信号ＰＵＭＰが入力される信号配線との間に設けられる。キャパシタ６０の一端側は、入力ノードＣＢＭと接続され、他端側は、制御信号ＰＵＭＰが入力される信号配線と接続される。

キャパシタ６０は、入力ノードＣＢＭの電位を調整することが可能である。
図８は、実施形態２に基づくマッチアンプＭＡの動作について説明するタイミングチャート図である。

検索データが不一致の場合について説明する。
図８に示されるように、時刻Ｔ１０において、マッチ線ＭＬの電位が低下する。また、制御信号ＳＷ，／ＳＷが「Ｌ」レベル、「Ｈ」レベルに設定されている。したがって、マッチ線ＭＬと入力ノードＣＴＭが接続されている。また、信号配線ＩＮＩＴと入力ノードＣＢＭとが接続されている。ここで、初期状態において、信号配線ＩＮＩＴには、電源電圧ＶＤＤが入力されている。

したがって、マッチ線ＭＬの電位の低下に従って、センスアンプ５０の入力ノードＣＴＭの電位が低下する。一方、入力ノードＣＢＭの電位は維持される。

時刻Ｔ１１において、制御信号ＳＷ，／ＳＷが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４０，４１がオフする。

次に、時刻Ｔ１２において、制御信号ＰＵＭＰを駆動する。具体的には、信号配線に対して制御信号ＰＵＭＰにより「Ｈ」レベルから「Ｌ」レベルに設定する。

これにより、入力ノードＣＢＭの電位は所定の電位レベルに低下する。
次に、時刻Ｔ１３において、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、センスアンプ５０が活性化される。

センスアンプ５０の活性化に従い入力ノードＣＴＭと入力ノードＣＢＭとの電位差が増幅されて、入力ノードＣＴＭが接地電圧ＶＳＳの第２の電位、入力ノードＣＢＭが電源電圧ＶＤＤの第１の電位に設定される。

時刻Ｔ１４において、ラッチ回路７０は、入力ノードＣＴＭの電位に従い「Ｌ」レベルをデータＭＬＯとして出力する。

検索データが一致の場合について説明する。
図８に示されるように、時刻Ｔ２０において、マッチ線ＭＬの電位は維持される。また、制御信号ＳＷ，／ＳＷが「Ｌ」レベル、「Ｈ」レベルに設定されている。したがって、マッチ線ＭＬと入力ノードＣＴＭが接続されている。また、信号配線ＩＮＩＴと入力ノードＣＢＭとが接続されている。ここで、初期状態において、信号配線ＩＮＩＴには、電源電圧ＶＤＤが入力されている。

したがって、マッチ線ＭＬの電位は維持されているためセンスアンプ５０の入力ノードＣＴＭ，ＣＢＭの電位は第１の電位に設定される。

時刻Ｔ２１において、制御信号ＳＷ，／ＳＷが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４０，４１がオフする。

次に、時刻Ｔ２２において、制御信号ＰＵＭＰを駆動する。具体的には、信号配線に対して制御信号ＰＵＭＰにより「Ｈ」レベルから「Ｌ」レベルに設定する。

これにより、入力ノードＣＢＭの電位は所定の電位レベルに低下する。
次に、時刻Ｔ２３において、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、センスアンプ５０が活性化される。

センスアンプ５０の活性化に従い入力ノードＣＴＭと入力ノードＣＢＭとの電位差が増幅されて、入力ノードＣＴＭが電源電圧ＶＤＤの第１の電位、入力ノードＣＢＭが接地電圧ＶＳＳの第２の電位に設定される。

時刻Ｔ２４において、ラッチ回路７０は、入力ノードＣＴＭの電位に従い「Ｈ」レベルをデータＭＬＯとして出力する。

実施形態２に従うセンスアンプ５０は、比較対象となる入力ノードＣＢＭの基準電位を制御信号ＰＵＭＰにより簡易に調整することが可能である。具体的には、入力ノードＣＢＭの基準電位の設定として初期状態として第１の電位に設定し、制御信号ＰＵＭＰを駆動することにより第１の電位と第２の電位の間の中間電位に設定することが可能である。

比較対象となる基準電圧を生成する電圧生成回路を設ける必要がなく面積も縮小することが可能である。

なお、本実施形態２においては、入力ノードＣＢＭの基準電位の設定として初期状態として第１の電位に設定し、制御信号ＰＵＭＰを駆動することにより第１の電位と第２の電位の間の中間電位に設定する場合について説明した。

一方で、入力ノードＣＢＭの基準電位の設定として初期状態として第２の電位に設定し、制御信号ＰＵＭＰを駆動することにより第１の電位と第２の電位の間の中間電位に設定することも可能である。具体的には、信号配線ＩＮＩＴに対して接地電圧ＶＳＳを入力し、制御信号ＰＵＭＰを「Ｌ」レベルから「Ｈ」レベルに駆動することにより入力ノードＣＢＭの基準電位を第２の電位から持ちあげて第１の電位と第２の電位の間の中間電位に設定することが可能である。

なお、実施形態２に従うマッチアンプＭＡは、検索データが不一致の場合にマッチ線ＭＬの電位が第１の電位と第２の電位との間の中間電位に設定される場合のみならず、第２の電位に設定される場合にも同様に適用することが可能である。

（実施形態２の変形例１）
図９は、実施形態２の変形例１に基づくマッチアンプＭＡの回路構成について説明する図である。

図９を参照して、図８で説明したマッチアンプＭＡの構成と比較して、キャパシタ６０の代わりに、ＰチャネルＭＯＳトランジスタ６１と、ＮチャネルＭＯＳトランジスタ６２と、ドライバ回路とをさらに設けた点が異なる。また、ラッチ回路７０について具体的な回路構成が示されている。その他の点については同様であるのでその詳細な説明については繰り返さない。

ラッチ回路７０は、インバータ７１〜７３を含む。
インバータ７２は、ノードＭＬＮの信号を反転してインバータ７１に出力する。インバータ７１は、インバータ７２の信号を反転してノードＭＬＮに出力する。

インバータ７１，７２でラッチを形成する。
インバータ７３は、ノードＭＬＮの信号を反転してデータＭＬＯとして出力する。

インバータ７１は、制御信号ＳＡＥ，／ＳＡＥの入力に従って動作する。
具体的には、制御信号ＳＡＥ，／ＳＡＥが「Ｌ」レベル、「Ｈ」レベルの場合に活性化される。一方、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルの場合に非活性化される。

ＰチャネルＭＯＳトランジスタ６１は、制御信号ＰＵＭＰが駆動される信号配線に並列にソースおよびドレインを接続する。そして、そのゲートは、入力ノードＣＢＭと接続される。

ＮチャネルＭＯＳトランジスタ６２は、制御信号ＰＵＭＰが駆動される信号配線に並列にソースおよびドレインを接続する。そして、そのゲートは、入力ノードＣＢＭと接続される。

ＰチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ６２は、ＭＯＳ容量として機能する。

これによりキャパシタを特別に設計する必要が無く回路面積を縮小することが可能である。

また、本例においては、ドライバ回路を設ける。具体的には、ＰチャネルＭＯＳトランジスタ６３，６４と、ＮチャネルＭＯＳトランジスタ６５，６６とを含む。

ＰチャネルＭＯＳトランジスタ６３，６４は、電源電圧ＶＤＤとノードＭＬＮとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ６３のゲートは、制御信号／ＳＡＥの入力を受ける。ＰチャネルＭＯＳトランジスタ６４のゲートは入力ノードＣＴＭと接続される。

ＮチャネルＭＯＳトランジスタ６５，６６は、ノードＭＬＮと接地電圧ＶＳＳとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ６６のゲートは、制御信号ＳＡＥの入力を受ける。ＮチャネルＭＯＳトランジスタ６５のゲートは入力ノードＣＴＭと接続される。

ドライバ回路は、制御信号ＳＡＥ，／ＳＡＥの入力に従って活性化される。
具体的には、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルの場合に活性化される。すなわち、ＰチャネルＭＯＳトランジスタ６３と、ＮチャネルＭＯＳトランジスタ６６がオンする。

一方、制御信号ＳＡＥ，／ＳＡＥが「Ｌ」レベル、「Ｈ」レベルの場合に非活性化される。すなわち、ＰチャネルＭＯＳトランジスタ６３と、ＮチャネルＭＯＳトランジスタ６６がオフする。

当該構成において、センスアンプ５０の入力ノードＣＴＭに接続されるＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとの個数と、入力ノードＣＢＭに接続されるＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとの個数は同じである。

これにより、センスアンプ５０の入力ノードに接続されるトランジスタの個数が同じであり対称性が維持される。したがって、センスアンプ５０の動作マージンを改善することが可能である。

図１０は、実施形態２の変形例１に基づくＭＯＳトランジスタのレイアウト構成を説明する図である。

本例においては、ＭＯＳトランジスタは、ＦｉｎＦＥＴで形成される。
図１０（Ａ）を参照して、ＮチャネルＭＯＳトランジスタは、Ｐ型基板（Ｐｓｕｂ）上に形成されたＰウェル（ＰＷ）領域内に形成される。

ＰチャネルＭＯＳトランジスタは、Ｎウェル（ＮＷ）領域内に形成される。
Ｐウェル内にはＮ型（ｎ＋）の不純物領域（ソース領域およびドレイン領域）が形成される。フィン（ｆｉｎ）は、これらの不純物領域を連結するようにＰウェル（Ｐｗｅｌｌ）上に形成される。ソース領域とドレイン領域との間でフィン（ｆｉｎ）を跨ぐように、ゲート酸化膜を介在して、ゲートがポリシリコンによって形成される。ゲートの上部に金属配線層が形成される。ソース領域およびドレイン領域（ｎ＋）の上部には、ソース用の金属配線層およびドレイン用の金属配線層が形成される。ゲート用の金属配線層およびソース用およびドレイン用の金属配線層の各上部には、ビアをそれぞれ介して上層の金属配線層と接続される。

以下、具体的に説明する。
ＮチャネルＭＯＳトランジスタ６５，６６について説明する。

Ｐウェル内に設けられた２本のフィンＦ１，Ｆ２を跨ぐようにポリシリコンＰ１〜Ｐ４が形成される。

ポリシリコンＰ２がＮチャネルＭＯＳトランジスタ６６のゲートとして形成される。
ポリシリコンＰ３がＮチャネルＭＯＳトランジスタ６５のゲートとして形成される。

ＮチャネルＭＯＳトランジスタ６６のソース領域としてメタルＭ０が設けられる。
メタルＭ０は、ビアＶ１を介して上層の金属配線層と接続される。

ＮチャネルＭＯＳトランジスタ６６のドレイン領域およびＮチャネルＭＯＳトランジスタ６５のソース領域はフィンＦ１，Ｆ２により連結されている。

ＮチャネルＭＯＳトランジスタ６５のドレイン領域としてメタルＭ１が設けられる。
メタルＭ１は、ビアＶ２を介して上層の金属配線層と接続される。

ＮチャネルＭＯＳトランジスタ６６のポリシリコンＰ２は、メタルＭ２と接続され、ビアＶ３を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ６３，６４について説明する。
Ｎウェル内に設けられた２本のフィンＦ５，Ｆ６を跨ぐようにポリシリコンＰ２〜Ｐ５が形成される。ポリシリコンＰ２〜Ｐ４は、ＮチャネルＭＯＳトランジスタ６５，６６と共通に形成される。

ポリシリコンＰ３がＰチャネルＭＯＳトランジスタ６４のゲートとして形成される。
ポリシリコンＰ４がＰチャネルＭＯＳトランジスタ６３のゲートとして形成される。

ＰチャネルＭＯＳトランジスタ６４のソース領域としてメタルＭ４が設けられる。
メタルＭ４は、ビアＶ５を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ６３のドレイン領域およびＰチャネルＭＯＳトランジスタ６４のソース領域はフィンＦ５，Ｆ６により連結されている。

ＰチャネルＭＯＳトランジスタ６３のソース領域としてメタルＭ５が設けられる。
メタルＭ５は、ビアＶ６を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ６４のドレイン領域としてメタルＭ２が設けられる。
メタルＭ２は、ビアＶ５を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ６３のポリシリコンＰ４は、メタルＭ３と接続され、ビアＶ４を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ５１〜５３について説明する。
Ｎウェル内に設けられた２本のフィンＦ３，Ｆ４を跨ぐようにポリシリコンＰ６〜Ｐ８，Ｐ３が形成される。ポリシリコンＰ３は、ＮチャネルＭＯＳトランジスタ６５およびＰチャネルＭＯＳトランジスタ６４と共通に形成される。

ポリシリコンＰ７，Ｐ８がＰチャネルＭＯＳトランジスタ５１のゲートとして形成される。ポリシリコンＰ７，Ｐ８は、メタルＭ６により互いに接続される。メタルＭ６は、ビアＶ８を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ５１のソース領域として２つのメタルＭ７，Ｍ９が設けられる。メタルＭ７は、ビアＶ７を介して上層の金属配線層と接続される。メタルＭ９は、ビアＶ１０を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ５１のドレイン領域としてメタルＭ８が設けられる。メタルＭ８は、ビアＶ９を介して上層の金属配線層と接続される。

Ｎウェル内に設けられた２本のフィンＦ７，Ｆ８を跨ぐようにポリシリコンＰ９，Ｐ１０，Ｐ３，Ｐ１１が形成される。ポリシリコンＰ３は、ＮチャネルＭＯＳトランジスタ６５およびＰチャネルＭＯＳトランジスタ６４等と共通に形成される。

ポリシリコンＰ１０がＰチャネルＭＯＳトランジスタ５３のゲートとして形成される。
ポリシリコンＰ３がＰチャネルＭＯＳトランジスタ５２のゲートとして形成される。

ＰチャネルＭＯＳトランジスタ５２，５３のソース領域としてメタルＭ１２が設けられる。メタルＭ１２は、ビアＶ１３を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ５２のドレイン領域としてメタルＭ１４が設けられる。メタルＭ１４は、ビアＶ１４を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ５３のドレイン領域としてメタルＭ１１が設けられる。メタルＭ１１は、ビアＶ１２を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ５２のポリシリコンＰ３は、メタルＭ１０と接続される。メタルＭ１０は、ビアＶ１１を介して上層の金属配線層と接続される。

ＮチャネルＭＯＳトランジスタ５４〜５６について説明する。
Ｐウェル内に設けられた２本のフィンＦ９，Ｆ１０を跨ぐようにポリシリコンＰ９，Ｐ１０，Ｐ３，Ｐ１１が形成される。ポリシリコンＰ９，Ｐ１０，Ｐ３，Ｐ１１は、ＰチャネルＭＯＳトランジスタ５２および５３と共通に形成される。

ポリシリコンＰ１０がＮチャネルＭＯＳトランジスタ５５のゲートとして形成される。
ポリシリコンＰ１１がＮチャネルＭＯＳトランジスタ５４のゲートとして形成される。

ＮチャネルＭＯＳトランジスタ５４，５５のソース領域としてメタルＭ１３が設けられる。メタルＭ１３は、ビアＶ１６を介して上層の金属配線層と接続される。

ＮチャネルＭＯＳトランジスタ５４のドレイン領域としてメタルＭ１４が設けられる。
ＰチャネルＭＯＳトランジスタ５２のドレイン領域とＮチャネルＭＯＳトランジスタ５４のドレイン領域はメタルＭ１４で共通に接続される。

ＮチャネルＭＯＳトランジスタ５５のドレイン領域としてメタルＭ１１が設けられる。
ＰチャネルＭＯＳトランジスタ５３のドレイン領域とＮチャネルＭＯＳトランジスタ５５のドレイン領域はメタルＭ１１で共通に接続される。

ポリシリコンＰ１０は、メタルＭ２３と接続される。メタルＭ２３は、ビア１５を介して上層の金属配線層と接続される。

Ｐウェル内に設けられた２本のフィンＦ１１，Ｆ１２を跨ぐようにポリシリコンＰ１０，Ｐ１３，Ｐ１４，Ｐ１５が形成される。ポリシリコンＰ１０は、ＮチャネルＭＯＳトランジスタ５５およびＰチャネルＭＯＳトランジスタ５３と共通に形成される。

ポリシリコンＰ１３，Ｐ１４がＮチャネルＭＯＳトランジスタ５６のゲートとして形成される。ポリシリコンＰ１３，Ｐ１４は、メタルＭ１８により互いに接続される。メタルＭ１８は、ビアＶ２４を介して上層の金属配線層と接続される。

ＮチャネルＭＯＳトランジスタ５６のソース領域として２つのメタルＭ１５，Ｍ１７が設けられる。メタルＭ１５は、ビアＶ１７を介して上層の金属配線層と接続される。メタルＭ１７は、ビアＶ１９を介して上層の金属配線層と接続される。

ＮチャネルＭＯＳトランジスタ５６のドレイン領域としてメタルＭ１６が設けられる。メタルＭ１６は、ビアＶ１８を介して上層の金属配線層と接続される。

Ｐウェル内に設けられた２本のフィンＦ１３，Ｆ１４を跨ぐようにポリシリコンＰ１６Ｐ１０，Ｐ１７が形成される。

ポリシリコンＰ１０は、ＮチャネルＭＯＳトランジスタ５５およびＰチャネルＭＯＳトランジスタ５３と共通に形成される。

ポリシリコンＰ１０は、ＮチャネルＭＯＳトランジスタ６２のゲートとして形成される。

ＮチャネルＭＯＳトランジスタ６２のソース領域としてメタルＭ２０が設けられる。メタルＭ２０は、ビアＶ２１を介して上層の金属配線層と接続される。

ＮチャネルＭＯＳトランジスタ６２のドレイン領域としてメタルＭ１９が設けられる。メタルＭ１９は、ビアＶ２０を介して上層の金属配線層と接続される。

Ｎウェル内に設けられた２本のフィンＦ１５，Ｆ１６を跨ぐようにポリシリコンＰ１６，Ｐ１０，Ｐ１７が形成される。

ポリシリコンＰ１６，Ｐ１０，Ｐ１７は、ＮチャネルＭＯＳトランジスタ６２と共通に形成される。

ポリシリコンＰ１０は、ＰチャネルＭＯＳトランジスタ６１のゲートとして形成される。

ＰチャネルＭＯＳトランジスタ６１のソース領域としてメタルＭ２２が設けられる。メタルＭ２２は、ビアＶ２３を介して上層の金属配線層と接続される。

ＰチャネルＭＯＳトランジスタ６１のドレイン領域としてメタルＭ２１が設けられる。メタルＭ２１は、ビアＶ２２を介して上層の金属配線層と接続される。

図１０（Ｂ）を参照して、２層目の金属配線層が示されている。
ビアＶ１を介してメタルＭ３０は、メタルＭ０と接続される。

メタルＭ３０は、さらに上層の金属配線層と接続されて接地電圧ＶＳＳの供給を受ける。

メタルＭ２は、ビアＶ３を介してメタルＭ３１と接続される。メタルＭ３１は、さらに上層の金属配線層と接続されて制御信号ＳＡＥの入力を受ける。

メタルＭ３２は、ビアＶ２を介してメタルＭ１と接続される。
メタルＭ３２は、ビアＶ５を介してメタルＭ４と接続される。

メタルＭ３２によりＰチャネルＭＯＳトランジスタ６４のドレイン領域およびＮチャネルＭＯＳトランジスタ６５のドレイン領域とが電気的に結合される。このメタルＭ３２がノードＭＬＮを形成する。

メタルＭ３３は、ビアＶ４を介してメタルＭ３と接続される。メタルＭ３３は、さらに上層の金属配線層と接続されて制御信号／ＳＡＥの入力を受ける。

メタルＭ３４は、ビアＶ６を介してメタルＭ５と接続される。
メタルＭ３６は、ビアＶ７を介してメタルＭ７と接続される。

メタルＭ３７は、ビアＶ１０を介してメタルＭ９と接続される。メタルＭ３４，Ｍ３６，Ｍ３７は、さらに上層の金属配線層と接続されて電源電圧ＶＤＤの供給を受ける。

メタルＭ３５は、ビアＶ８を介してメタルＭ６と接続される。メタルＭ３５は、さらに上層の金属配線層と接続されて制御信号ＳＡＥの入力を受ける。

メタルＭ３８は、ビアＶ９を介してメタルＭ８と接続される。メタルＭ３８は、ビアＶ１３を介してメタルＭ１２と接続される。メタルＭ３８は、さらに上層の金属配線層と接続されてノードＮ０を形成する。

メタルＭ３９は、ビアＶ１１を介してメタルＭ１０と接続される。メタルＭ３９は、ビアＶ１２を介してメタルＭ１１と接続される。メタルＭ３９は、さらに上層の金属配線層と接続されて入力ノードＣＴＭを形成する。

メタルＭ４０は、ビアＶ１４を介してメタルＭ１４と接続される。メタルＭ４０は、ビアＶ１６を介してメタルＭ２３と接続される。メタルＭ４０は、さらに上層の金属配線層と接続されて入力ノードＣＢＭを形成する。

メタルＭ４１は、ビアＶ１５を介してメタルＭ１３と接続される。メタルＭ４１は、ビアＶ１８を介してメタルＭ１６と接続される。メタルＭ４１は、さらに上層の金属配線層と接続されてノードＮ１を形成する。

メタルＭ４２は、ビアＶ１９を介してメタルＭ１７と接続される。
メタルＭ４３は、ビアＶ１７を介してメタルＭ１５と接続される。メタルＭ４２，Ｍ４３は、さらに上層の金属配線層と接続されて接地電圧ＶＳＳの供給を受ける。

メタルＭ４４は、ビアＶ２４を介してメタルＭ１８と接続される。メタルＭ４４は、さらに上層の金属配線層と接続されて制御信号ＳＡＥの入力を受ける。

メタルＭ４５は、ビアＶ２０を介してメタルＭ１５と接続される。メタルＭ４５は、ビアＶ２１を介してメタルＭ２０と接続される。メタルＭ４５は、ビアＶ２２を介してメタルＭ２１と接続される。メタルＭ４５は、ビアＶ２３を介してメタルＭ２２と接続される。

メタルＭ４５は、さらに上層の金属配線層と接続されて制御信号ＰＵＭＰの入力を受ける。

図１０（Ｃ）を参照して、３層目および４層目の金属配線層が示されている。
メタルＭ５３〜Ｍ５５と、メタルＭ５８〜６３は３層目の金属配線層である。

具体的には、メタルＭ５３は、制御信号／ＳＡＥが入力される信号配線である。当該信号配線と、メタルＭ３３とが図示しないビアを介して接続される。

メタルＭ５４は、制御信号ＳＡＥが入力される信号配線である。当該信号配線と、メタルＭ３１とが図示しないビアを介して接続される。

メタルＭ５５は、制御信号／ＳＡＥが入力される信号配線である。当該信号配線と、メタルＭ３５とが図示しないビアを介して接続される。

メタルＭ５８は、制御信号ＳＡＥが入力される信号配線である。当該信号配線と、メタルＭ４４とが図示しないビアを介して接続される。

メタルＭ５９は、制御信号ＰＵＭＰが入力される信号配線である。当該信号配線と、メタルＭ４５とが図示しないビアを介して接続される。

メタルＭ６０は、接地電圧ＶＳＳが供給される信号配線である。当該信号配線と、メタルＭ４２，Ｍ４３とが図示しないビアを介して接続される。

メタルＭ６１は、電源電圧ＶＤＤが供給される信号配線である。当該信号配線と、メタルＭ３６，Ｍ３７とが図示しないビアを介して接続される。

メタルＭ６２は、電源電圧ＶＤＤが供給される信号配線である。当該信号配線と、メタルＭ３４とが図示しないビアを介して接続される。

メタルＭ６３は、接地電圧ＶＳＳが供給される信号配線である。当該信号配線と、メタルＭ３０とが図示しないビアを介して接続される。

メタルＭ５０〜Ｍ５２と、Ｍ５６，Ｍ５７とは、４層目の金属配線層である。
メタルＭ５０は、接地電圧ＶＳＳが供給される信号配線である。当該信号配線と、メタルＭ６３とが図示しないビアを介して接続される。

メタルＭ５１は、電源電圧ＶＤＤが供給される信号配線である。当該信号配線と、メタルＭ６１，Ｍ６２とが図示しないビアを介して接続される。

メタルＭ５２は、接地電圧ＶＳＳが供給される信号配線である。当該信号配線と、メタルＭ６０とが図示しないビアを介して接続される。

メタルＭ５６は、図示しないビアを介してメタルＭ３９と接続され入力ノードＣＴＭを形成する。

メタルＭ５７は、図示しないビアを介してメタルＭ４０と接続され入力ノードＣＢＭを形成する。

（実施形態２の変形例２）
図１１は、実施形態２の変形例２に基づくマッチアンプＭＡの回路構成について説明する図である。

図１１を参照して、図８で説明したマッチアンプＭＡの構成と比較して、トランスファーゲート４０に制御信号ＳＷ１，／ＳＷ１を入力し、トランスファーゲート４１に制御信号ＳＷ２，／ＳＷ２を入力する点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。

図１２は、実施形態２の変形例２に基づくマッチアンプＭＡの動作について説明するタイミングチャート図である。

検索データが不一致の場合について説明する。
図１２に示されるように、時刻Ｔ３０において、マッチ線ＭＬの電位が低下する。また、制御信号ＳＷ１，／ＳＷ１が「Ｌ」レベル、「Ｈ」レベルに設定されている。したがって、トランスファーゲート４０がオンしておりマッチ線ＭＬと入力ノードＣＴＭが接続されている。

したがって、マッチ線ＭＬの電位の低下に従って、センスアンプ５０の入力ノードＣＴＭの電位が低下する。

時刻Ｔ３１において、制御信号ＳＷ２，／ＳＷ２が「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４１がオフする。

初期状態において、信号配線ＩＮＩＴには、電源電圧ＶＤＤが入力されている。したがって、トランスファーゲート４１のオフにより、入力ノードＣＢＭは開放状態に設定される。

そして、時刻Ｔ３１において、制御信号ＰＵＭＰを駆動する。具体的には、信号配線に対して制御信号ＰＵＭＰにより「Ｈ」レベルから「Ｌ」レベルに設定する。

これにより、入力ノードＣＢＭの電位は所定の電位レベルに低下する。
次に、時刻Ｔ３２において、制御信号ＳＷ１，／ＳＷ１が「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４０がオフする。

次に、時刻Ｔ３３において、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、センスアンプ５０が活性化される。

時刻Ｔ３４において、ラッチ回路７０は、入力ノードＣＴＭの電位に従い「Ｌ」レベルをデータＭＬＯとして出力する。

検索データが一致の場合について説明する。
図１２に示されるように、時刻Ｔ４０において、マッチ線ＭＬの電位は維持される。また、制御信号ＳＷ１，／ＳＷ１が「Ｌ」レベル、「Ｈ」レベルに設定されている。したがって、トランスファーゲート４０がオンしておりマッチ線ＭＬと入力ノードＣＴＭが接続されている。

時刻Ｔ４１において、制御信号ＳＷ２，／ＳＷ２が「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４１がオフする。

そして、時刻Ｔ４１において、制御信号ＰＵＭＰを駆動する。具体的には、信号配線に対して制御信号ＰＵＭＰにより「Ｈ」レベルから「Ｌ」レベルに設定する。

これにより、入力ノードＣＢＭの電位は所定の電位レベルに低下する。
次に、時刻Ｔ４２において、制御信号ＳＷ１，／ＳＷ１が「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４０がオフする。

次に、時刻Ｔ４３において、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、センスアンプ５０が活性化される。

時刻Ｔ４４において、ラッチ回路７０は、入力ノードＣＴＭの電位に従い「Ｈ」レベルをデータＭＬＯとして出力する。

（実施形態３）
図１３は、実施形態３に基づくマッチアンプＭＡの回路構成について説明する図である。

図１３を参照して、図７で説明したマッチアンプＭＡの構成と比較して、信号配線ＩＮＩＴをサブ接地配線ＭＶＳＳに置換した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。

図１４は、実施形態３に基づくマッチアンプＭＡの動作について説明するタイミングチャート図である。

検索データが一致の場合について説明する。
図１４に示されるように、時刻Ｔ５０において、マッチ線ＭＬの電位は維持される。また、制御信号ＳＷ，／ＳＷが「Ｌ」レベル、「Ｈ」レベルに設定されている。したがって、トランスファーゲート４０がオンしており、マッチ線ＭＬと入力ノードＣＴＭが接続されている。トランスファーゲート４１がオンしており、サブ接地配線ＭＶＳＳと入力ノードＣＢＭとが接続されている。

この場合、サブ接地配線ＭＶＳＳは、接地電圧ＶＳＳにプリチャージされている。
時刻Ｔ５１において、制御信号ＳＷ，／ＳＷが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４０，４１がオフする。

次に、時刻Ｔ５２において、制御信号ＰＵＭＰを駆動する。具体的には、信号配線に対して制御信号ＰＵＭＰにより「Ｌ」レベルから「Ｈ」レベルに設定する。

これにより、入力ノードＣＢＭの電位は所定の電位レベルに上昇する。
次に、時刻Ｔ５３において、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、センスアンプ５０が活性化される。

時刻Ｔ５４において、ラッチ回路７０は、入力ノードＣＴＭの電位に従い「Ｈ」レベルをデータＭＬＯとして出力する。

検索データが１ビット不一致の場合について説明する。
図１４に示されるように、時刻Ｔ６０において、マッチ線ＭＬの電位が低下し始める。また、制御信号ＳＷ，／ＳＷが「Ｌ」レベル、「Ｈ」レベルに設定されている。したがって、トランスファーゲート４０がオンしておりマッチ線ＭＬと入力ノードＣＴＭが接続されている。トランスファーゲート４１がオンしており、サブ接地配線ＭＶＳＳと入力ノードＣＢＭとが接続されている。

マッチ線ＭＬとサブ接地配線ＭＶＳＳとが接続されるため、マッチ線ＭＬとサブ接地配線ＭＶＳＳの電位が中間電位に遷移する。

時刻Ｔ６１において、制御信号ＳＷ，／ＳＷが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４０，４１がオフする。

次に、時刻Ｔ６２において、制御信号ＰＵＭＰを駆動する。具体的には、信号配線に対して制御信号ＰＵＭＰにより「Ｌ」レベルから「Ｈ」レベルに設定する。

次に、時刻Ｔ６３において、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、センスアンプ５０が活性化される。

時刻Ｔ６４において、ラッチ回路７０は、入力ノードＣＴＭの電位に従い「Ｌ」レベルをデータＭＬＯとして出力する。

検索データが全ビット不一致の場合について説明する。
図１４に示されるように、時刻Ｔ７０において、マッチ線ＭＬの電位が低下し始める。また、制御信号ＳＷ，／ＳＷが「Ｌ」レベル、「Ｈ」レベルに設定されている。したがって、トランスファーゲート４０がオンしておりマッチ線ＭＬと入力ノードＣＴＭが接続されている。トランスファーゲート４１がオンしており、サブ接地配線ＭＶＳＳと入力ノードＣＢＭとが接続されている。

時刻Ｔ７１において、制御信号ＳＷ，／ＳＷが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４０，４１がオフする。

次に、時刻Ｔ７２において、制御信号ＰＵＭＰを駆動する。具体的には、信号配線に対して制御信号ＰＵＭＰにより「Ｌ」レベルから「Ｈ」レベルに設定する。

次に、時刻Ｔ７３において、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、センスアンプ５０が活性化される。

時刻Ｔ７４において、ラッチ回路７０は、入力ノードＣＴＭの電位に従い「Ｌ」レベルをデータＭＬＯとして出力する。

実施形態３に基づく構成により信号配線ＩＮＩＴをサブ接地配線ＭＶＳＳに置換することによりさらに部品点数を削減して面積を縮小することが可能である。

（実施形態４）
実施形態１においては、検索メモリセルとして１ポートのＴＣＡＭセルの構成について説明した。一方で、検索メモリセルとして２ポートのＴＣＡＭセルの構成を採用することも可能である。

実施形態４においては、２ポートのＴＣＡＭセルを有する検索メモリについて説明する。

図１５は、実施形態４に基づく検索メモリ８＃の構成について説明する図である。
図１５を参照して検索メモリ８＃は、セグメント（サブブロック）１２＃と、データ生成部９２と、コマンド生成部９４と、プライオリティエンコーダ８０，８２と、結合部９０とを含む。

コマンド生成部９４は、クロック信号ＣＬＫの入力に同期して外部コマンドＣＤを受け付けてセグメント１２＃を駆動するためのコマンドＣＭＤを生成してクロック信号１／２ＣＬＫとともに出力する。

クロック信号１／２ＣＬＫの周期は、クロック信号ＣＬＫの周期の２倍に相当する。
データ生成部９２は、クロック信号ＣＬＫの入力に同期して外部検索データＳＤを内部サーチデータＩＳＤとして生成してセグメント１２＃に出力する。具体的には、サーチ線ドライバ群２２に出力する。

データ生成部９２は、クロック信号ＣＬＫの入力に同期して外部書込データＷＤを内部書込データとして生成してセグメント１２＃に出力する。具体的には、書込ドライバ群２１に出力する。

プライオリティエンコーダ８０は、セグメント１２＃の複数のポートＡ用のマッチアンプ８４からの出力を受けて最優先のアドレス情報ＰＥＯＵＴＡ（Hit Index）を出力する。

プライオリティエンコーダ８２は、セグメント１２＃の複数のポートＢ用のマッチアンプ８４からの出力を受けて最優先のアドレス情報ＰＥＯＵＴＢ（Hit Index）を出力する。

結合部９０は、クロック信号ＣＬＫに同期してプライオリティエンコーダ８０およびプライオリティエンコーダ８２からのアドレス情報（Hit Index）を結合して外部アドレス出力ＭＡＯを出力する。

セグメント１２＃は、ＴＣＡＭセルアレイ２０＃と、書込ドライバ群２１と、サーチ線ドライバ群２２と、マッチアンプ部２３＃と、制御論理回路２４とを含む。

ＴＣＡＭセルアレイ２０＃は、行列状（ｍ行；ｋ列）に配列されたＴＣＡＭセルを含む。

制御論理回路２４は、セグメント１２＃全体の動作を制御する。たとえば、制御論理回路２４は、サーチ動作時には、サーチコマンドを受け取り、サーチ線ドライバ群２２と、マッチアンプ部２３に制御信号を出力することによって、サーチ線ドライバ群２２、マッチアンプ部２３＃、およびプリチャージ回路の動作を制御する。

マッチアンプ部２３＃は、セルアレイの行にそれぞれ対応する複数のマッチアンプを含む。本例においては、セルアレイの行にそれぞれ対応してＡポート用の複数のマッチアンプ８４と、Ｂポート用の複数のマッチアンプ８６とを含む。マッチアンプは、サーチ動作時に、対応するマッチ線ＭＬの電位に基づいて、対応するＴＣＡＭセルデータと検索データの対応部分とが一致するか否かを検出する。

セグメント１２＃は、図示しないがセンスアンプを含み、コマンド指示に従って読出データＲＤを出力する。

図１６は、実施形態４に従うＴＣＡＭセルアレイ２０＃およびその周辺回路を説明する図である。

図１６を参照して、ＴＣＡＭセルアレイ２０＃は、メモリアレイを構成するメモリセルＭＣ０＃０〜ＭＣ１＃１とを含む。ここで♯０〜♯１はエントリと呼ばれるアドレス番地である。例えば♯０は０番地のアドレスを示し、データの読出および書込動作時においてはメモリセルＭＣ０♯０およびＭＣ１♯０の２つのＴＣＡＭセルが同時にアクセスされる。

また、ＴＣＡＭセルアレイ２０＃の周辺には、行デコーダ１０２と、サーチ線ドライバ１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂと書込ドライバ１０８，１１０とを含む。

なお、図１に示されるメモリアレイの構成は、説明の簡単のため２列２行配置であるが、本明細書に開示される技術が適用されるメモリセルの構成はこの構成に限定されるものではない。

行デコーダ１０２は、入力されたアドレス信号（不図示）に従い、ワード線ＷＬ０、ＷＬ１のうちいずれかのワード線を活性化する。

サーチ線ドライバ１０４Ａは、サーチ線ＳＬＡ０をＡポート用の検索データ信号Ｓ０（Ａ）に対応するレベルに駆動し、サーチ線／ＳＬＡ０をその反転レベルに駆動する。サーチ線ドライバ１０４Ｂは、サーチ線ＳＬＢ０をＢポート用の検索データ信号Ｓ０（Ｂ）に対応するレベルに駆動し、サーチ線／ＳＬＢ０をその反転レベルに駆動する。

サーチ線ドライバ１０６Ａは、サーチ線ＳＬＡ１をＡポート用の検索データ信号Ｓ１（Ａ）に対応するレベルに駆動し、サーチ線／ＳＬＡ１をその反転レベルに駆動する。サーチ線ドライバ１０６Ｂは、サーチ線ＳＬＢ１をＢポート用の検索データ信号Ｓ１（Ｂ）に対応するレベルに駆動し、サーチ線／ＳＬＢ１をその反転レベルに駆動する。

書込ドライバ１０８は、入力データＤＩＯ０に応じてビット線対ＢＬ０，／ＢＬ０を駆動する。これにより、書込ドライバ１０８は、ビット線対ＢＬ０，／ＢＬ０に接続され、且つワード線が活性化された各メモリセルにデータを書き込む。書込ドライバ１１０も、書込ドライバ１０８と同様に、入力データＤＩＯ１に応じてビット線対ＢＬ１，／ＢＬ１を駆動する。

メモリセルＭＣ０＃０〜ＭＣ１＃１はそれぞれ１ビットの記憶データを保持可能に構成される。記憶データは、検索データと比較の対象となるデータである。

各メモリセルには、１本のワード線と、１組のビット線対と、２組のサーチ線対と、２本のマッチ線とが接続される。例えば、メモリセルＭＣ０＃０は、ワード線ＷＬ０と、ビット線対ＢＬ０／ＢＬ０、サーチ線対ＳＬＡ０，／ＳＬＡ０およびＳＬＢ０，／ＳＬＢ０と、マッチ線ＭＬＡ０，ＭＬＢ０とに接続される。

１列目のメモリセルＭＣ０♯０およびＭＣ０♯１には、ビット線対ＢＬ０，／ＢＬ０およびサーチ線対ＳＬＡ０，／ＳＬＡ０、並びにＳＬＢ０，／ＳＬＢ０が共通に接続される。２列目のメモリセルＭＣ１♯０およびＭＣ１♯１には、ビット線対ＢＬ１，／ＢＬ１とサーチ線対ＳＬＡ１，／ＳＬＡ１、並びにＳＬＢ１，／ＳＬＢ１とが共通に接続される。

１行目（アドレス♯０）に対応するメモリセルＭＣ０♯０およびＭＣ１♯０には、ワード線ＷＬ０およびマッチ線ＭＬＡ０，ＭＬＢ０が共通に接続される。２行目（アドレス♯１）に対応するメモリセルＭＣ０♯１およびＭＣ１♯１には、ワード線ＷＬ１およびマッチ線ＭＬＡ１，ＭＬＢ１が共通に接続される。

図１７は、実施形態４に従う２ポートのＴＣＡＭセルを説明する図である。
図１７を参照して、実施形態４に従うＴＣＡＭセルは、図２で説明したメモリセルＭＣと異なり、２個のＳＲＡＭセル（ＸセルおよびＹセル）が行方向（Ｘ方向）に隣接して配置されている。具体的には、ＸセルＭＤＣ０と、ＹセルＤＣ０とが設けられている。

ＸセルおよびＹセルは、上記したようにそれぞれ１ビットの記憶データを保持可能に構成されている。

メモリセルＭＣ０＃０は、列方向（Ｙ方向）に沿って延在するビット線対ＢＬ０，／ＢＬ０と、ＢＬ１，／ＢＬ１とをさらに含む。

ＸセルＭＤＣ０は、ＮＭＯＳトランジスタＮＡ０，ＮＡ１，ＮＤ０，ＮＤ１およびＰＭＯＳトランジスタＰ０，Ｐ１によって構成される。

ＮＭＯＳトランジスタＮＡ０は、記憶ノードｍ１と、ビット線ＢＬ０との間に接続され、ゲートにワード線ＷＬ０が接続される。ＮＭＯＳトランジスタＮＡ１は、記憶ノード／ｍ１とビット線／ＢＬ０との間に接続され、ゲートにワード線ＷＬ０が接続される。ＰＭＯＳトランジスタＰ０は、電源線ＶＤＤと記憶ノードｍ１との間に接続され、ゲートが記憶ノード／ｍ１に接続される。ＮＭＯＳトランジスタＮＤ０は、記憶ノードｍ１と電源線ＶＳＳとの間に接続され、ゲートが記憶ノード／ｍ１に接続される。ＰＭＯＳトランジスタＰ１は、電源線ＶＤＤと記憶ノード／ｍ１との間に接続され、ゲートが記憶ノードｍ１に接続される。ＮＭＯＳトランジスタＮＤ１は、記憶ノード／ｍ１と電源線ＶＳＳとの間に接続され、ゲートが記憶ノードｍ１に接続される。

ＮＭＯＳトランジスタＮＤ０およびＰＭＯＳトランジスタＰ０は、インバータを構成する。ＮＭＯＳトランジスタＮＤ１およびＰＭＯＳトランジスタＰ１も、インバータを構成する。一方のインバータの出力は、他方のインバータの入力に接続される。ＮＭＯＳトランジスタＮＤ０およびＮＤ１と、ＰＭＯＳトランジスタＰ０およびＰ１とによって構成されたフリップフロップは、１ビットの情報を保持する。

ＹセルＤＣ０は、アクセストランジスタであるＮＭＯＳトランジスタＮＡ２，ＮＡ３と、ドライバトランジスタであるＮＭＯＳトランジスタＮＤ２，ＮＤ３と、ＰＭＯＳトランジスタＰ２，Ｐ３とによって構成される。

ＮＭＯＳトランジスタＮＡ２は、記憶ノードｍ０と、ビット線ＢＬ１との間に接続され、ゲートにワード線ＷＬ０が接続される。ＮＭＯＳトランジスタＮＡ３は、記憶ノード／ｍ０とビット線／ＢＬ１との間に接続され、ゲートにワード線ＷＬ０が接続される。ＰＭＯＳトランジスタＰ２は、電源線ＶＤＤと記憶ノードｍ０との間に接続され、ゲートが記憶ノード／ｍ０に接続される。ＮＭＯＳトランジスタＮＤ２は、記憶ノードｍ０と電源線ＶＳＳとの間に接続され、ゲートが記憶ノード／ｍ０に接続される。ＰＭＯＳトランジスタＰ３は、電源線ＶＤＤと記憶ノード／ｍ０との間に接続され、ゲートが記憶ノードｍ０に接続される。ＮＭＯＳトランジスタＮＤ３は、記憶ノード／ｍ０と電源線ＶＳＳとの間に接続され、ゲートが記憶ノードｍ０に接続される。

ＮＭＯＳトランジスタＮＤ２およびＰＭＯＳトランジスタＰ２は、インバータを構成する。ＮＭＯＳトランジスタＮＤ３およびＰＭＯＳトランジスタＰ３も、インバータを構成する。一方のインバータの出力は、他方のインバータの入力に接続される。ＮＭＯＳトランジスタＮＤ２およびＮＤ３と、ＰＭＯＳトランジスタＰ２およびＰ３とによって構成されたフリップフロップは、１ビットの情報（記憶データ）を保持する。

メモリセルＭＣ０＃０は、ＸセルＭＤＣ０およびＹセルＤＣ０の両方に対して列方向（Ｙ方向）に隣接して配置される論理演算セルＬＣＢ０と、論理演算セルＬＣＢ０に対して列方向（Ｙ方向）に隣接して配置される論理演算セルＬＣＡ０とをさらに含む。

論理演算セルＬＣＡ０は、ＹセルＤＣ０およびＸセルＭＤＣ０の保持するデータとＡポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する。より具体的には、論理演算セルＬＣＡ０は、ＹセルＤＣ０のデータ（記憶ノードｍ１のレベル）とＡポート用の検索データとが一致するか否か、およびＸセルＭＤＣ０のデータ（記憶ノードｍ０のレベル）とＡポート用の検索データの反転レベルとが一致するか否かに応じて、マッチ線ＭＬＡ０を駆動する。

論理演算セルＬＣＢ０は、ＹセルＤＣ０およびＸセルＭＤＣ０の保持するデータとＢポート用の検索データとに応じた結果をマッチ線ＭＬＡ０に出力する。より具体的には、論理演算セルＬＣＢ０は、ＹセルＤＣ０のデータとＢポート用の検索データとが一致するか否か、およびＸセルＭＤＣ０のデータとＢポート用の検索データの反転レベルとが一致するか否かに応じて、マッチ線ＭＬＢ０を駆動する。

論理演算セルＬＣＡ０は、ＮＭＯＳトランジスタＮＳ０〜ＮＳ３を含む。論理演算セルＬＣＢ０は、ＮＭＯＳトランジスタＮＳ４〜ＮＳ７を含む。

ＮＭＯＳトランジスタＮＳ０とＮＳ１とは、マッチ線ＭＬＡ０とサブ接地配線ＭＶＳＳＡとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＡ０と記憶ノードｍ１とが接続される。ＮＭＯＳトランジスタＮＳ２とＮＳ３とは、マッチ線ＭＬＡ０とサブ電源線ＭＶＳＳＡとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＡ０と記憶ノードｍ０とが接続される。

ＮＭＯＳトランジスタＮＳ４とＮＳ５とは、マッチ線ＭＬＢ０とサブ接地配線ＭＶＳＳＢとの間に直列に接続され、ゲートにそれぞれサーチ線ＳＬＢ０と記憶ノードｍ１とが接続される。

ＮＭＯＳトランジスタＮＳ６とＮＳ７とは、マッチ線ＭＬＢ０とサブ接地配線ＭＶＳＳＢとの間に直列に接続され、ゲートにそれぞれサーチ線／ＳＬＢ０と記憶ノードｍ０とが接続される。

メモリセルＭＣ０＃０以外の他のメモリセルは、接続されたワード線、マッチ線、ビット線対およびサーチ線対が上記の例と異なるが、内部の回路構成はメモリセルＭＣ０＃０と同じであるのでその詳細な説明については繰り返さない。

また、図示しないが、実施形態１で説明したようにマッチ線ＭＬＡ，ＭＬＢおよびサブ接地配線ＭＶＳＳＡ，ＭＶＳＳＢに対応してそれぞれプリチャージ回路が設けられる。

具体的には、マッチ線ＭＬＡ，ＭＬＢに対応してＰチャネルＭＯＳトランジスタ３０が設けられる。

ＰチャネルＭＯＳトランジスタ３０は、電源電圧ＶＤＤとマッチ線ＭＬＡ，ＭＬＢとの間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。

サブ接地配線ＭＶＳＳＡ，ＭＶＳＳＢに対応してＮチャネルＭＯＳトランジスタ３１が設けられる。

ＮチャネルＭＯＳトランジスタ３１は、接地電圧ＶＳＳとサブ接地配線ＭＶＳＳとの間に設けられ、そのゲートは制御信号／ＰＣの入力を受ける。制御信号／ＰＣは、制御信号ＰＣを反転した信号（相補信号）である。

マッチ線ＭＬＡ，ＭＬＢは、電源電圧ＶＤＤと接続される。また、サブ接地配線ＭＶＳＳＡ，ＭＶＳＳＢは、接地電圧ＶＳＳと接続される。すなわち、マッチ線ＭＬＡ，ＭＬＢは、第１の電位にプリチャージされ、サブ接地配線ＭＶＳＳＡ，ＭＶＳＳＢは、第２の電位にプリチャージされる。

したがって、マッチ線ＭＬＡ，ＭＬＢおよびサブ接地配線ＭＶＳＳＡ，ＭＶＳＳＢは、開放状態（オープン状態）に設定される。

図１８は、実施形態４に従うマッチアンプの構成について説明する図である。
図１８を参照して、メモリセル行にそれぞれ対応してＡポート用のマッチアンプ８４と、Ｂポート用のマッチアンプ８６とが設けられる。

マッチアンプ８４，８６の構成については図１３で説明したのと同様であるのでその詳細な説明については繰り返さない。なお、ラッチ回路７０は、制御信号ＳＡＥに従って活性化される場合が示されている。

マッチアンプの動作についても図１４で説明したのと同様である。
例えば、マッチアンプ８４の動作について説明する。

検索データが一致の場合には、マッチ線ＭＬＡの電位は維持される。また、制御信号ＳＷ，／ＳＷが「Ｌ」レベル、「Ｈ」レベルに設定されている場合には、トランスファーゲート４０がオンしており、マッチ線ＭＬＡと入力ノードＣＴＭが接続されている。トランスファーゲート４１がオンしており、サブ接地配線ＭＶＳＳＡと入力ノードＣＢＭとが接続されている。

この場合、サブ接地配線ＭＶＳＳは、接地電圧ＶＳＳにプリチャージされている。
制御信号ＳＷ，／ＳＷが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４０，４１がオフする。

次に、制御信号ＰＵＭＰを駆動する。具体的には、信号配線に対して制御信号ＰＵＭＰにより「Ｌ」レベルから「Ｈ」レベルに設定する。これにより、入力ノードＣＢＭの電位は所定の電位レベルに上昇する。

次に、制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、センスアンプ５０が活性化される。

ラッチ回路７０は、入力ノードＣＴＭの電位に従い「Ｈ」レベルをデータＭＬＯＡとして出力する。

検索データが１ビット不一致の場合には、マッチ線ＭＬＡの電位が低下し始める。また、制御信号ＳＷ，／ＳＷが「Ｌ」レベル、「Ｈ」レベルに設定されている場合には、トランスファーゲート４０がオンしておりマッチ線ＭＬＡと入力ノードＣＴＭが接続されている。トランスファーゲート４１がオンしており、サブ接地配線ＭＶＳＳＡと入力ノードＣＢＭとが接続されている。

したがって、マッチ線ＭＬＡの電位の低下に従って、センスアンプ５０の入力ノードＣＴＭの電位が低下する。

制御信号ＳＷ，／ＳＷが「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランスファーゲート４０，４１がオフする。

次に、制御信号ＰＵＭＰを駆動する。具体的には、信号配線に対して制御信号ＰＵＭＰにより「Ｌ」レベルから「Ｈ」レベルに設定する。

ラッチ回路７０は、入力ノードＣＴＭの電位に従い「Ｌ」レベルをデータＭＬＯＡとして出力する。

検索データが全ビット不一致の場合について説明する。
マッチ線ＭＬＡの電位が低下し始める。また、制御信号ＳＷ，／ＳＷが「Ｌ」レベル、「Ｈ」レベルに設定されている場合には、トランスファーゲート４０がオンしておりマッチ線ＭＬと入力ノードＣＴＭが接続されている。トランスファーゲート４１がオンしており、サブ接地配線ＭＶＳＳＡと入力ノードＣＢＭとが接続されている。

マッチ線ＭＬＡとサブ接地配線ＭＶＳＳとが接続されるため、マッチ線ＭＬＡとサブ接地配線ＭＶＳＳＡの電位が中間電位に遷移する。

例えば、マッチアンプ８４の動作について説明したが、マッチアンプ８６の動作についても同様である。

図１９は、実施形態４に従う検索メモリ８＃のデータ検索動作のタイミングチャートについて説明する図である。

図１９を参照して、データ生成部９２は、時刻Ｔ１０１からクロック信号ＣＬＫに同期して連続的に外部検索データＳＤを取得する場合が示されている。

本例においては、一例としてデータｄ０〜ｄ６を取得する場合が示されている。
例えば、時刻Ｔ１０１，Ｔ１０２，Ｔ１０３，Ｔ１０４，Ｔ１０５，Ｔ１０７，Ｔ１０８において、データ生成部９２は、データｄ０〜ｄ６をそれぞれ取得する。他のデータについても同様である。

また、データ生成部９２は、時刻Ｔ１０１からクロック信号ＣＬＫの２倍の周期のクロック信号１／２ＣＬＫを生成して出力する。

データ生成部９２は、時刻Ｔ１０３において、クロック信号１／２ＣＬＫとともに内部検索データＩＳＤＡ，ＩＳＤＢをそれぞれサーチ線ドライバ群２２に出力する。

具体的には、データ生成部９２は、内部検索データＩＳＤＡとして、データｄ０，ｄ２，ｄ４をクロック信号１／２ＣＬＫに同期させてサーチ線ドライバ群２２に出力する。

データ生成部９２は、内部検索データＩＳＤＢとして、データｄ１，ｄ３，ｄ５をクロック信号１／２ＣＬＫに同期させてサーチ線ドライバ群２２に出力する。

セグメント１２＃は、クロック信号１／２ＣＬＫに同期して動作する。
時刻Ｔ１０３において、セグメント１２＃は、クロック信号１／２ＣＬＫに同期してＡポート用の内部検索データＩＳＤＡとしてデータｄ０を取得して検索動作を実行する。

また、セグメント１２＃は、クロック信号１／２ＣＬＫに同期してＢポート用の内部検索データＩＳＤＢとしてデータｄ１を取得して検索動作を実行する。

検索動作の具体的処理については上記で説明したのと同様であるのでその詳細な説明については繰り返さない。

そして、時刻Ｔ１０６において、プライオリティエンコーダ８０は、データｄ０の検索結果であるセグメント１２＃の複数のポートＡ用のマッチアンプ８４からの出力を受けて最優先のアドレス情報ＰＥＯＵＴＡ（アドレスＡ０）を出力する。

また、プライオリティエンコーダ８２は、データｄ１の検索結果であるセグメント１２＃の複数のポートＢ用のマッチアンプ８６からの出力を受けて最優先のアドレス情報ＰＥＯＵＴＢ（アドレスＡ１）を出力する。

結合部９０は、プライオリティエンコーダ８０，８２からのアドレス情報ＰＥＯＵＴＡ（アドレスＡ０）およびＰＥＯＵＴＢ（アドレスＡ１）の入力を受けて外部アドレス出力ＭＡＯをクロック信号ＣＬＫに同期して出力する。

具体的には、時刻Ｔ１０８において、クロック信号ＣＬＫに同期してアドレスＡ０を出力する。また、時刻Ｔ１１０において、クロック信号ＣＬＫに同期してアドレスＡ１を出力する。

他のデータについても同様である。
時刻Ｔ１０５において、セグメント１２＃は、クロック信号１／２ＣＬＫに同期してＡポート用の内部検索データＩＳＤＡとしてデータｄ２を取得して検索動作を実行する。

また、セグメント１２＃は、クロック信号１／２ＣＬＫに同期してＢポート用の内部検索データＩＳＤＢとしてデータｄ３を取得して検索動作を実行する。

そして、時刻Ｔ１０９において、プライオリティエンコーダ８０は、データｄ２の検索結果であるセグメント１２＃の複数のポートＡ用のマッチアンプ８４からの出力を受けて最優先のアドレス情報ＰＥＯＵＴＡ（アドレスＡ２）を出力する。

また、プライオリティエンコーダ８２は、データｄ３の検索結果であるセグメント１２＃の複数のポートＢ用のマッチアンプ８６からの出力を受けて最優先のアドレス情報ＰＥＯＵＴＢ（アドレスＡ３）を出力する。

結合部９０は、プライオリティエンコーダ８０，８２からのアドレス情報ＰＥＯＵＴＡ（アドレスＡ２）およびＰＥＯＵＴＢ（アドレスＡ３）の入力を受けて外部アドレス出力ＭＡＯをクロック信号ＣＬＫに同期して出力する。

当該方式により、検索メモリ８＃がクロック信号１／２ＣＬＫに同期して動作する場合であっても２ポートの検索セルを用いることにより見かけ上その２倍の周波数であるクロック信号ＣＬＫに同期して動作させることが可能である。すなわち、検索性能を２倍に向上させることが可能である。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１通信機器、４転送制御回路、６汎用メモリ、８検索メモリ、１１，１４ＲＡＭセル、１２セグメント、１３データ比較部、２０セルアレイ、２１書込ドライバ群、２２サーチ線ドライバ群、２３マッチアンプ部、２４制御論理回路、４０，４１トランスファーゲート、５０センスアンプ、７０ラッチ回路。

Claims

行列状に配置された複数の検索メモリセルと、
メモリセル行にそれぞれ対応して設けられ、前記検索メモリセルに格納されたデータと、検索データの一致／不一致を判定するための複数のマッチ線と、
前記メモリセル行にそれぞれ対応して設けられる複数のサブ接地配線と、
前記メモリセル行にそれぞれ対応して設けられ、前記マッチ線の電位を増幅する複数のアンプとを備え、
前記複数のマッチ線および前記複数のサブ接地配線は、データ検索の前にそれぞれ第１の電位および第２の電位にプリチャージされ、
前記マッチ線は、前記検索データの不一致の際に前記検索メモリセルを介して対応するサブ接地配線と電気的に接続されて前記第１の電位と前記第２の電位との間の中間電位に設定される、半導体装置。
前記データ検索の前に前記複数のマッチ線をそれぞれ第１の電位にプリチャージし、前記データ検索の際に開放状態に設定する第１のプリチャージ回路と、
前記データ検索の前に前記複数のサブ接地配線をそれぞれ第２の電位にプリチャージし、前記データ検索の際に開放状態に設定する第２のプリチャージ回路とをさらに備える、請求項１記載の半導体装置。
前記第１および第２のプリチャージ回路は、プリチャージ制御信号に従って動作する、請求項２記載の半導体装置。
前記アンプは、差動センスアンプであり、
前記差動センスアンプは、対応するマッチ線の電位と、比較対象となる基準電位との比較に基づいて電位差を増幅した信号を出力する、請求項１記載の半導体装置。
前記増幅した信号をラッチするラッチ回路をさらに備える、請求項４記載の半導体装置。
前記差動センスアンプは、前記対応するマッチ線の電位が入力される入力ノードと、
前記比較対象となる基準電位が入力される入力基準ノードとを含み、
前記入力基準ノードと一方側が接続されるキャパシタと、
前記キャパシタの他方側と接続され、駆動する電圧を調整することにより前記基準電位を調整する信号配線とをさらに備える、請求項４記載の半導体装置。
前記キャパシタは、前記信号配線と並列にソースおよびドレインと接続され、ゲートが前記入力基準ノードと接続されるＭＯＳトランジスタで構成される、請求項６記載の半導体装置。
前記キャパシタは、
前記信号配線と並列にソースおよびドレインと接続され、ゲートが前記入力基準ノードと接続される第１のＰチャネルＭＯＳトランジスタと、
前記信号配線と並列にソースおよびドレインと接続され、ゲートが前記入力基準ノードと接続される第１のＮチャネルＭＯＳトランジスタとで構成される、請求項６記載の半導体装置。
前記入力ノードは、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタのゲートとそれぞれ接続される、請求項８記載の半導体装置。
前記入力基準ノードは固定電圧と接続される、請求項６記載の半導体装置。
第１の制御指示に従って前記マッチ線と前記入力ノードとの間を電気的に接続するための第１のスイッチと、
第２の制御指示に従って前記サブ接地配線と前記基準入力ノードとの間を電気的に接続するための第２のスイッチとを備える、請求項６記載の半導体装置。
前記第１の制御指示と前記第２の制御指示との入力のタイミングは異なる、請求項１１記載の半導体装置。
各前記検索メモリセルは、
１ビットのデータを保持可能に構成された第１セルと、
１ビットのデータを保持可能に構成され、前記第１セルに隣接する第２セルとを含み、
前記複数のマッチ線は、
前記メモリセル行の前記第１セルに対応して設けられ、前記第１セルに格納されたデータと、第１検索データの一致／不一致を判定するための複数の第１マッチ線と、
前記メモリセル行の前記第２セルに対応して設けられ、前記第２セルに格納されたデータと、第２検索データの一致／不一致を判定するための複数の第２マッチ線とを含み、
前記複数のサブ接地配線は、
前記メモリセル行の前記第１セルに対応して設けられる複数の第１のサブ接地配線と、
前記メモリセル行の前記第２セルに対応して設けられる複数の第２のサブ接地配線とを含み、
前記複数のアンプは、
前記メモリセル行の前記第１セルに対応して設けられ、前記第１マッチ線の電位を増幅する複数の第１アンプと、
前記メモリセル行の前記第２セルに対応して設けられ、前記第２マッチ線の電位を増幅する複数の第２アンプとを含み、
メモリセル列にそれぞれ対応して設けられ、第１データ検索時に第１検索データを伝達する複数の第１サーチ線対と、
前記メモリセル列にそれぞれ対応して設けられ、第２データ検索時に第２検索データを伝達する複数の第２サーチ線対とを備え、
各前記検索メモリセルは、
対応する第１サーチ線対と対応する第１マッチ線とに接続され、前記第１および第２セルが保持するデータと対応する第１サーチ線対に伝達される前記第１検索データとの比較結果に基づいて前記対応する第１マッチ線を駆動する第１論理演算セルと、
対応する第２サーチ線対と対応する第２マッチ線とに接続され、前記第１および第２セルが保持するデータと対応する第２サーチ線対に伝達される前記第２検索データとの比較結果に基づいて前記対応する第２マッチ線を駆動する第２論理演算セルとをさらに含む、請求項１記載の半導体装置。
前記複数の第１アンプの出力結果に基づいて第１の検索結果を出力する第１のエンコーダと、
前記複数の第２アンプの出力結果に基づいて第２の検索結果を出力する第２のエンコーダと、
前記第１および第２のエンコーダから出力された第１検索結果および第２検索結果を結合して出力する結合部とを備える、請求項１３記載の半導体装置。
第１クロックの入力に同期して入力される検索データに従って前記第１クロックの２倍の周期の第２クロックに同期して出力される第１検索データおよび前記第２検索データを生成するデータ生成部をさらに備え、
前記結合部は、前記第１クロックの周期に合わせて前記第１検索結果および前記第２検索結果を結合した出力情報を出力する、請求項１４記載の半導体装置。