TW202025157A - 記憶體裝置與控制記憶體裝置的方法 - Google Patents

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Abstract

一種記憶體裝置包括：一記憶體單元陣列，其具有複數個記憶體單元，其中該複數個記憶體單元中之每一者包括一第一埠；一第一控制電路，其安置於該記憶體單元陣列之一第一側上且經配置以電連接至該複數個第一埠；以及一第二控制電路，其安置於該記憶體單元陣列之一第二側上且經配置以電連接至該複數個第一埠；其中該記憶體單元陣列之該第二側與該第一側相對。

Description

記憶體裝置與控制記憶體裝置的方法
本揭露實施例係有關記憶體裝置與控制記憶體裝置的方法。
半導體記憶體為基於半導體之積體電路上實施之電子資料儲存裝置。半導體記憶體以許多不同類型及技術來製作。半導體記憶體具有比其他類型之資料儲存技術快得多之存取時間。舉例而言，資料之位元組通常可在數奈秒內寫入至半導體記憶體或自半導體記憶體讀取，而旋轉儲存裝置(例如硬碟)之存取時間處於毫秒範圍內。出於此等及其他原因，半導體記憶體用作電腦記憶體保持該電腦目前作用於之資料之主要儲存機構，以及其他用途。
靜態隨機存取記憶體(SRAM)常用於積體電路中。嵌入式SRAM在高速通信、影像處理及晶片上系統(SOC)應用中特別流行。SRAM單元具有保持資料而不需要再新之有利特徵。通常，SRAM單元包含兩個傳遞閘極電晶體，藉由該電晶體可自SRAM單元讀取位元或將位元寫入SRAM單元。此類型之SRAM單元稱為單埠SRAM單元。另一類型之SRAM單元稱為雙埠SRAM單元，其包括四個傳遞閘極電晶體。
本申請之實施例係有關一種記憶體裝置，其包含：記憶體單元陣列，其具有複數個記憶體單元，其中該複數個記憶體單元中之每一者包含第一埠；第一控制電路，其安置於該記憶體單元陣列之第一側上且經配置以電連接至該複數個第一埠；以及第二控制電路，其安置於該記憶體單元陣列之第二側上且經配置以電連接至該複數個第一埠；其中該記憶體單元陣列之該第二側與該第一側相對。
本申請之實施例係有關一種記憶體裝置，其包含：記憶體單元陣列，其具有複數個記憶體單元，其中該複數個記憶體單元中之每一者包含第一埠及第二埠；第一控制電路，其安置於該記憶體單元陣列之第一側上且經配置以電連接至該複數個第一埠；以及第二控制電路，其安置於該記憶體單元陣列之該第一側上且經配置以電連接至該複數個第二埠；其中該複數個第一埠不同於該複數個第二埠。
本申請之實施例係有關一種控制記憶體裝置之方法，其包含：在讀取操作期間將第一位元線之第一節點預充電至第一電壓位準，其中該第一位元線自該記憶體裝置中之記憶體單元陣列之第一側延伸至該記憶體單元陣列之第二側，該記憶體單元陣列之該第二側與該第一側相對，且該第一位元線電連接至該記憶體單元陣列中之複數個記憶體單元；在該讀取操作期間將第二位元線之第一節點預充電至第二電壓位準，其中該第二位元線自該記憶體單元陣列之該第一側延伸至該記憶體單元陣列之該第二側，且該第二位元線電連接至該記憶體單元陣列中之該複數個記憶體單元；在該讀取操作期間將該第一位元線之第二節點預充電至該第一電壓位準；以及在該讀取操作期間將該第二位元線之第二節點預充電至該第二電壓位準。
以下揭露內容提供用於實施所提供主題之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露實施例。當然，此等僅為實例且並不希望為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵之上或上之形成可包括第一特徵與第二特徵直接接觸地形成之實施例，並且亦可包括額外特徵可形成於第一特徵與第二特徵之間從而使得第一特徵與第二特徵可以不直接接觸之實施例。另外，本揭露實施例可以在各種實例中重複參考標號及/或字母。此重複是出於簡單及清楚之目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。
下文詳細論述本揭露之實施例。但應瞭解，本揭露實施例提供之許多適用發明概念可實施在多種具體環境中。所論述之具體實施例僅僅是說明性的且並不限制本揭露實施例之範疇。
此外，本文為易於描述可使用空間上相對術語，例如「下面」、「下方」、「上方」、「上部」、「下部」、「左」、「右」及類似術語，來描述如圖中所圖示之一個元件或特徵與另一元件或特徵之關係。除圖中所描繪之取向之外，空間上相對之術語意圖涵蓋在使用或操作中之裝置之不同取向。設備可以其他方式定向(旋轉90度或處於其他取向)，且本文中所使用之空間相對描述詞同樣可相應地進行解釋。將理解，當元件被稱作「連接」或「耦接」至另一元件時，該元件可直接連接至或耦接至另一元件，或可存在介入元件。
儘管闡述本揭露實施例之廣泛範圍之數值範圍及參數為近似值，但特定實例中所闡述之數值為儘可能精確報告的。但是，任何數值固有地含有某些由相應測試量測值中所發現之標準偏差必然造成之誤差。並且，如本文所使用，術語「約」大體上指在給定值或範圍之10%、5%、1%或0.5%內。或者，當由一般熟習此項技術者考慮時，術語「約」指在平均值之可接受標準誤差內。除了在操作/工作實例中以外，或除非另外明確指定，否則所有數值範圍、量、值及百分比(例如，用於本文中所揭露之材料數量、持續時間、溫度、操作條件、量之比率及其類似者之彼等數值範圍、量、值及百分比)應理解為在所有情況下由術語「約」修飾。相應地，除非相反地指示，否則本揭露實施例及所附申請專利範圍中所闡述之數值參數為可按需要改變之近似值。至少應根據所報告之有效數位之數目且藉由應用一般捨入技術來解釋每個數值參數。範圍可在本文中表示為自一個端點至另一端點或在兩個端點之間。除非另外指定，否則本文中所揭露之所有範圍包含端點。
以下揭露內容描述靜態隨機存取記憶體(SRAM)之態樣。具體地，本揭露實施例描述與SRAM寫入操作有關之不同實施例。為便於說明，揭露某些SRAM電路元件及控制邏輯以促進不同實施例之描述。一般熟習此項技術者可理解SRAM亦包括其他電路元件及控制邏輯。此等其他電路元件及控制邏輯在本揭露實施例之精神及範疇內。
另外，雙埠SRAM單元包括第一埠及第二埠。第一埠可經組態為讀取埠，且讀取埠包括經組態以運載自記憶體單元讀取之資料之讀取資料線。第二埠可經組態為寫入埠，且寫入埠包括經組態以運載將寫入至記憶體單元之資料之寫入資料線。在一些組態中，當寫入資料線未用於寫入記憶體單元時將寫入資料線預充電及/或保持在預定電壓位準。當啟動寫入字線以存取同一列之另一記憶體單元時，寫入資料線亦回應於啟動之寫入字線而耦接至記憶體單元。
圖1為說明根據一些實施例之記憶體裝置100之圖。記憶體裝置100可為SRAM裝置。記憶體裝置100包含記憶體單元陣列102、第一控制電路104、第二控制電路106、第三控制電路108及第四控制電路110。根據一些實施例，記憶體單元陣列102之俯視圖形狀可為矩形或正方形。然而，此並非本揭露實施例之限制。記憶體單元陣列102之俯視圖形狀可為任何規則或不規則形狀。舉例而言，該形狀可為規則六邊形或不規則六邊形。記憶體單元陣列102包含配置成二維陣列之複數個記憶體單元102_11-102_mn。根據一些實施例，參數「m」(或「n」)為範圍自8至512之整數。然而，此並非本揭露實施例之限制。整數「m」(或「n」)可大於512，例如1024。
圖2為說明根據一些實施例之記憶體單元200之示意圖。記憶體單元200可為記憶體單元陣列102中之記憶體單元。記憶體單元200可為雙埠SRAM單元。舉例而言，SRAM單元可經組態為「8T」電路拓樸，其中「T」為「電晶體」之縮寫。如一般熟習此項技術者將理解，SRAM單元可具有不同電路拓樸。根據一些實施例，記憶體單元200包含八個電晶體M1-M8，其中電晶體M1及M3為p通道場效電晶體，且電晶體M2、M4及M5-M8為n通道場效電晶體。電晶體M1-M4經組態為鎖存器、交叉鎖存器或正反器結構。電晶體M5經組態成第一位元線202上之節點N1與鎖存器之節點N2之間的開關。電晶體M6經組態成第二位元線204上之節點N3與鎖存器之第二節點N4之間的開關。電晶體M5及M6之閘極電連接至第一字線206。根據一些實施例，第二位元線204為第一位元線202之補充。電晶體M7經組態成第三位元線208上之節點N5與鎖存器之節點N2之間的開關。電晶體M8經組態成第四位元線210上之節點N6與鎖存器之節點N4之間的開關。電晶體M7及M8之閘極電連接至第二字線212。根據一些實施例，第四位元線210為第三位元線208之補充。
另外，節點N1及N3經組態為記憶體單元200之第一埠，且節點N5及N7經組態為記憶體單元200之第二埠。然而，此並非本揭露實施例之限制。第一埠以及第二埠可經組態為記憶體單元200之讀取埠或寫入埠。
根據一些實施例，第一位元線202、第二位元線204、第三位元線206及第四位元線208為四個相對長之導電線，其自記憶體單元陣列102之底側延伸至頂側以便連接記憶體單元陣列102之同一行中之所有記憶體單元之對應節點。因此，第一位元線202、第二位元線204、第三位元線206及第四位元線208可具有相對大量之寄生元件，例如寄生電阻器、電容器及/或電感器，其可影響記憶體單元200之循環時間及/或寫入時間。為簡潔起見，在圖2中，第一位元線202、第二位元線204、第三位元線206及第四位元線208上之第一電阻器R1、第二電阻器R2、第三電阻器R3及第四電阻器R4分別用以表示第一位元線202、第二位元線204、第三位元線206及第四位元線208之寄生電阻器。
再次參見圖1，第一控制電路104及第四控制電路110安置於記憶體單元陣列102之第一側上，且第二控制電路106及第三控制電路108安置於記憶體單元陣列102之與第一側相對之第二側上。第二控制電路106安置於記憶體單元陣列102與第三控制電路108之間，且第四控制電路110安置於記憶體單元陣列102與第一控制電路104之間。根據一些實施例，第一控制電路104及第四控制電路110安置於記憶體單元陣列102之底側上，且第二控制電路106及第三控制電路108安置於記憶體單元陣列102之頂側上。然而，此並非本揭露實施例之限制。第一控制電路104及第四控制電路110可安置於記憶體單元陣列102之右側上，且第二控制電路106及第三控制電路108可安置於記憶體單元陣列102之左側上。
根據一些實施例，第一控制電路104及第二控制電路106經配置以經由第一位元線112、第二位元線114及至少一個導電線116控制第一行之記憶體單元102_11-102_1n之第一埠。第一控制電路104經配置以經由至少一個導電線116控制第二控制電路106。第三控制電路108及第四控制電路110經配置以經由第三位元線118、第四位元線120及至少一個導電線122控制第一列之記憶體單元102_11-102_1n之第二埠。第三控制電路108經配置以經由至少一個導電線122控制第四控制電路110。
類似地，第一控制電路104及第二控制電路106亦經配置以經由兩個位元線及一個導電線控制其他行之記憶體單元102_11-102_1n之第一埠，且第三控制電路108及第四控制電路110亦經配置以經由兩個位元線及一個導電線控制其他行之記憶體單元102_11-102_1n之第二埠。舉例而言，第一控制電路104及第二控制電路106經配置以經由第一位元線124、第二位元線126及至少一個導電線128控制最後一行之記憶體單元102_m1-102_mn之第一埠。第三控制電路108及第四控制電路110經配置以經由第三位元線130、第四位元線132及至少一個導電線134控制最後一行之記憶體單元102_11-102_1n之第二埠。
圖3為說明根據一些實施例之記憶體裝置100之一部分300之示意圖。記憶體裝置100之部分300包含記憶體單元陣列302、第一控制電路104之一部分(亦即，控制電路304)、第二控制電路106之一部分(亦即，控制電路306)、第三控制電路108之一部分(亦即，控制電路308)，及第四控制電路110之一部分(亦即，控制電路310)。出於描述之目的，記憶體單元陣列302僅包含記憶體單元302_11，其位於記憶體單元陣列302之左上角。儲存器單元302_11之組態類似於記憶體單元200，因此此處為簡潔起見省略詳細描述。記憶體單元302_11包含分別連接至第一位元線312及第二位元線314之第一埠(亦即，Na及Nb)，以及分別連接至第三位元線318及第四位元線320之第二埠(亦即，Nc及Nd)。第一位元線312及第二位元線314經配置以自控制電路304延伸至控制電路306，且第三位元線318及第四位元線320經配置以自控制電路308延伸至控制電路310。
根據一些實施例，控制電路304包含第一預充電與等化電路3042、寫入驅動器3044、第一控制邏輯3046、鎖存電路3048、第二控制邏輯3050、第二預充電與等化電路3052及感測放大器3054。
第一預充電與等化電路3042包含三個p通道電晶體Ma、Mb及Mc，其中p通道電晶體Ma及Mb經組態為預充電器，且p通道電晶體Mc經組態成等化器。第一預充電與等化電路3042受預充電控制信號YA控制。當p通道電晶體Ma、Mb及Mc接通時，p通道電晶體Ma及Mb經配置以分別將第一位元線312及第二位元線314上之節點Ne及Nf上之電壓充電至供應電壓位準Vdd，且p通道電晶體Mc經配置以等化節點Ne及Nf上之電壓。
寫入驅動器3044包含兩個n通道電晶體Md及Me。寫入驅動器3044受第一控制邏輯3046控制。第一控制邏輯3046包含兩個「反或」(NOR)閘3046a及3046b。「反或」閘3046a及3046b中之每一者具有三個輸入端子。「反或」閘3046a及3046b之第一端子經配置以接收第一寫入資料WT及第二寫入資料WC，其中第一寫入資料WT可與第二寫入資料WC互補。「反或」閘3046a及3046b之第二端子耦接至預充電控制信號YA。「反或」閘3046a及3046b之第三端子耦接至寫入啟用信號WE。
鎖存電路3048包含兩個p通道電晶體Mi及Mj。p通道電晶體Mi及Mj經配置以將第一位元線312及第二位元線314中之一者上之電壓鎖存為供應電壓位準Vdd。
第二控制邏輯3050包含「反及」(NAND)閘3050a及兩個p通道電晶體Mk及Ml。p通道電晶體Mk及Ml受「反及」閘3050a之輸出控制。p通道電晶體Mk及Ml經組態為連接於第一位元線312及第二位元線314與第二預充電與等化電路3052之間的兩個開關。「反及」閘3050a具有兩個輸入端子，其中第一輸入端子耦接至預充電控制信號YA，且第二輸入端子耦接至感測放大器啟動信號SAE。
第二預充電與等化電路3052包含三個p通道電晶體Mf、Mg及Mh，其中p通道電晶體Mf及Mg經組態為預充電器，且p通道電晶體Mh經組態為等化器。第二預充電與等化電路3052受讀取啟用信號REB控制。第二預充電與等化電路3052之操作類似於第一預充電與等化電路3042，因此此處為簡潔起見省略詳細描述。
感測放大器3054為差分放大器，其具有分別耦接至第一位元線312及第二位元線314之兩個輸入端子。感測放大器3054受感測放大器啟動信號SAE控制以用於根據差分輸入信號輸出差分輸出信號。
根據一些實施例，控制電路306包含三個p通道電晶體Mm、Mn及Mo，其中p通道電晶體Mm及Mn經組態為預充電器，且p通道電晶體Mo經組態為等化器。控制電路306受預充電控制信號YA控制。當p通道電晶體Mm、Mn及Mo接通時，p通道電晶體Mm及Mn經配置以分別將第一位元線312及第二位元線314上之節點Ng及Nh上之電壓充電至供應電壓位準Vdd，且p通道電晶體Mo經配置以等化節點Ng及Nh上之電壓。
根據一些實施例，控制電路306為第一預充電與等化電路3042之複製，其中控制電路306安置於記憶體單元陣列302之頂側上，且第一預充電與等化電路3042安置於記憶體單元陣列302之底側上。因此，導電線316經配置以自記憶體單元陣列402之底側延伸至頂側以用於將預充電控制信號YA傳輸至控制電路306。
在記憶體單元302_11之讀取操作期間，第一預充電與等化電路3042將第一位元線312及第二位元線314上之節點Ne及Nf上之電壓預充電且等化至供應電壓位準Vdd。理想地，第一位元線312及第二位元線314上之節點Na及Nb上之電壓應當即刻達到供應電壓位準Vdd。然而，由於第一位元線312及第二位元線314之寄生元件，第一位元線312及第二位元線314上之節點Na及Nb上之電壓無法即刻達到供應電壓位準Vdd。為了加速預充電與等化操作，另一預充電與等化電路(亦即，控制電路306)安置於第一預充電與等化電路3042之相對側上以在記憶體單元302_11之讀取操作期間將節點Ng及Nh上之電壓預充電至供應電壓位準Vdd。在記憶體單元302_11之讀取操作期間，第一預充電與等化電路3042在記憶體單元陣列302之底側上將節點Ne及Nf上之電壓預充電至供應電壓位準Vdd，同時控制電路306在記憶體單元陣列302之頂側上將節點Ng及Nh上之電壓預充電至供應電壓位準Vdd。因此，連接至記憶體單元302_11之第一埠之節點Na及Nb上之電壓可在相對短時間內達到供應電壓位準Vdd。因此，記憶體單元302_11之循環時間可減少。
根據一些實施例，控制電路308、控制電路310及導電線322可分別類似於控制電路304、控制電路306及導電線316，因此此處為簡潔起見省略詳細描述。
圖4為說明根據一些實施例之記憶體裝置100之一部分400之示意圖。記憶體裝置100之部分400包含記憶體單元陣列402、第一控制電路104之一部分(亦即，控制電路404)、第二控制電路106之一部分(亦即，控制電路406)、第三控制電路108之一部分(亦即，控制電路408)及第四控制電路110之一部分(亦即，控制電路410)。出於描述之目的，記憶體單元陣列402僅包含記憶體單元402_11，其位於記憶體單元陣列402之左上角。記憶體單元402_11之組態類似於記憶體單元200，因此此處為簡潔起見省略詳細描述。記憶體單元402_11包含分別連接至第一位元線412及第二位元線414之第一埠(亦即，Na'及Nb')，以及分別連接至第三位元線418及第四位元線420之第二埠(亦即，Nc'及Nd')。第一位元線412及第二位元線414經配置以自控制電路404延伸至控制電路406，且第三位元線418及第四位元線420經配置以自控制電路408延伸至控制電路410。
根據一些實施例，控制電路404至少包含寫入驅動器4044及控制邏輯4046。寫入驅動器4044包含兩個n通道電晶體Md'及Me'。寫入驅動器4044受控制邏輯4046控制。控制邏輯4046包含兩個「反或」閘4046a及4046b。「反或」閘4046a及4046b中之每一者具有三個輸入端子。「反或」閘4046a及4046b之第一端子經配置以接收第一寫入資料WT及第二寫入資料WC，其中第一寫入資料WT可與第二寫入資料WC互補。「反或」閘4046a及4046b之第二端子耦接至預充電控制信號YA。「反或」閘4046a及4046b之第三端子耦接至寫入啟用信號WE。應注意，控制電路404類似於控制電路304，因此此處為簡潔起見省略控制電路404中之其他電路之詳細描述。
控制電路406包含兩個n通道電晶體Mp'及Mq'，其中n通道電晶體Mp'及Mq'經組態為寫入驅動器。寫入驅動器受控制邏輯4046控制。因此，寫入驅動器受預充電控制信號YA、寫入啟用信號WE、第一寫入資料WT及第二寫入資料WC控制。
根據一些實施例，控制電路406為寫入驅動器4044之複製，其中控制電路406安置於記憶體單元陣列402之頂側上，且寫入驅動器4044安置於記憶體單元陣列402之底側上。因此，第一導電線416a經配置以自記憶體單元陣列402之底側延伸至頂側以用於將n通道電晶體Mp'之閘極端子連接至n通道電晶體Md'之閘極端子，且第二導電線416b經配置以自記憶體單元陣列402之底側延伸至頂側以用於將n通道電晶體Mq'之閘極端子連接至n通道電晶體Me'之閘極端子。
在記憶體單元402_11之寫入操作期間，寫入驅動器4044經配置以藉由將第一電壓位準(例如，高電壓位準)及第二電壓位準(例如，低電壓位準)分別輸出至第一位元線412及第二位元線414之節點Ne'及Nf而將資料寫入至記憶體單元402_11中。然而，由於第一位元線412及第二位元線414之寄生元件，第一位元線412及第二位元線414上之節點Na'及Nb'上之電壓無法分別即刻達到高電壓位準及低電壓位準。為了加速寫入操作，另一寫入驅動器(亦即，控制電路406)安置於寫入驅動器4044之相對側上以在記憶體單元402_11之寫入操作期間將節點Ng'及Nh'上之電壓分別驅動至第一電壓位準及第二電壓位準。在記憶體單元402_11之寫入操作期間，寫入驅動器4044在記憶體單元陣列402之底側上將節點Ne'及Nf'上之電壓分別驅動至該第一電壓位準及該第二電壓位準，同時控制電路406在記憶體單元陣列402之頂側上將節點Ng'及Nh'上之電壓分別驅動至該第一電壓位準及該第二電壓位準。因此，連接至記憶體單元402_11之寫入埠之節點Na'及Nb'上之電壓可分別在相對短時間內達到該第一電壓位準及該第二電壓位準。因此，記憶體單元402_11之寫入時間可減少。
根據一些實施例，控制電路408、控制電路410及導電線422a及422b可分別類似於控制電路404、控制電路406及導電線416a及416b，因此此處為簡潔起見省略詳細描述。
圖5為說明根據一些實施例之記憶體裝置100之一部分500之示意圖。記憶體裝置100之部分500包含記憶體單元陣列502、第一控制電路104之一部分(亦即，控制電路504)、第二控制電路106之一部分(亦即，控制電路506)、第三控制電路108之一部分(亦即，控制電路508)及第四控制電路110之一部分(亦即，控制電路510)。出於描述之目的，記憶體單元陣列502僅包含記憶體單元502_11，其位於記憶體單元陣列502之左上角。記憶體單元502_11之組態類似於記憶體單元200，因此此處為簡潔起見省略詳細描述。記憶體單元502_11包含分別連接至第一位元線512及第二位元線514之第一埠(亦即，Na"及Nb")，以及分別連接至第三位元線520及第四位元線522之第二埠(亦即，Nc"及Nd")。第一位元線512及第二位元線514經配置以自控制電路504延伸至控制電路506，且第三位元線520及第四位元線522經配置以自控制電路508延伸至控制電路510。
根據一些實施例，控制電路504至少包含預充電與等化電路5042、寫入驅動器5044及控制邏輯5046。
預充電與等化電路5042包含三個p通道電晶體Ma"、Mb"及Mc"，其中p通道電晶體Ma"及Mb"經組態為預充電器，且p通道電晶體Mc"經組態為等化器。預充電與等化電路5042受預充電控制信號YA控制。當p通道電晶體Ma"、Mb"及Mc"接通時，p通道電晶體Ma"及Mb"經配置以將第一位元線512及第二位元線514上之節點Nel"及Nfl"上之電壓分別充電至供應電壓位準Vdd，且p通道電晶體Mc"經配置以等化節點Nel"及Nfl"上之電壓。
寫入驅動器5044包含兩個n通道電晶體Md"及Me"。寫入驅動器5044受控制邏輯5046控制。控制邏輯5046包含兩個「反或」閘5046a及5046b。「反或」閘5046a及5046b中之每一者具有三個輸入端子。「反或」閘5046a及5046b之第一端子經配置以接收第一寫入資料WT及第二寫入資料WC，其中第一寫入資料WT可與第二寫入資料WC互補。「反或」閘5046a及5046b之第二端子耦接至預充電控制信號YA。「反或」閘5046a及5046b之第三端子耦接至寫入啟用信號WE。應注意，控制電路504類似於控制電路304，因此此處為簡潔起見省略控制電路504中之其他電路之詳細描述。
根據一些實施例，控制電路506包含預充電與等化電路5062及寫入驅動器5064。
預充電與等化電路5062包含三個p通道電晶體Mm"、Mn"及Mo"，其中p通道電晶體Mm"及Mn"經組態為預充電器，且p通道電晶體Mo"經組態為等化器。預充電與等化電路5062為預充電與等化電路5042之複製，其中預充電與等化電路5062安置於記憶體單元陣列502之頂側上，且預充電與等化電路5042安置於記憶體單元陣列502之底側上。因此，導電線516經配置以自記憶體單元陣列502之底側延伸至頂側以用於將預充電控制信號YA傳輸至預充電與等化電路5062。
在記憶體單元502_11之讀取操作期間，預充電與等化電路5042在記憶體單元陣列502之底側上將節點Ne1"及Nf1"上之電壓預充電至供應電壓位準Vdd，同時預充電與等化電路5062在記憶體單元陣列502之頂側上將節點Ng1"及Nh1"上之電壓預充電至供應電壓位準Vdd。因此，連接至記憶體單元502_11之第一埠之節點Na"及Nb"上之電壓可在相對短時間內達到供應電壓位準Vdd。因此，記憶體單元502_11之循環時間可減少。預充電與等化電路5062之操作類似於控制電路306，因此此處為簡潔起見省略詳細描述。
另外，寫入驅動器5064包含兩個n通道電晶體Mp"及Mq"。寫入驅動器受控制邏輯5046控制。因此，寫入驅動器5064受預充電控制信號YA、寫入啟用信號WE、第一寫入資料WT及第二寫入資料WC控制。
根據一些實施例，寫入驅動器5064為寫入驅動器5044之複製，其中寫入驅動器5064安置於記憶體單元陣列502之頂側上，且寫入驅動器5044安置於記憶體單元陣列502之底側上。因此，第一導電線518a經配置以自記憶體單元陣列502之底側延伸至頂側以用於將n通道電晶體Mp"之閘極端子連接至n通道電晶體Md"之閘極端子，且第二導電線518b經配置以自記憶體單元陣列502之底側延伸至頂側以用於將n通道電晶體Mq"之閘極端子連接至n通道電晶體Me"之閘極端子。
在記憶體單元502_11之寫入操作期間，寫入驅動器5044在記憶體單元陣列502之底側上將節點Ne2"及Nf2"上之電壓分別驅動至該第一電壓位準及該第二電壓位準，同時寫入驅動器5064在記憶體單元陣列502之頂側上將節點Ng2"及Nh2"上之電壓分別驅動至該第一電壓位準及該第二電壓位準。因此，連接至記憶體單元502_11之第二埠之節點Na"及Nb"上之電壓可分別在相對短時間內達到該第一電壓位準及該第二電壓位準。因此，記憶體單元502_11之寫入時間可減少。寫入驅動器5064之操作類似於控制電路406，因此此處為簡潔起見省略詳細描述。
根據一些實施例，控制電路508、控制電路510以及導電線524、526a及526b可分別類似於控制電路504、控制電路506以及導電線516、518a及518b，因此此處為簡潔起見省略詳細描述。
圖6為說明根據一些實施例之在讀取操作期間記憶體裝置之信號波形之時序圖。波形可為在讀取操作期間記憶體裝置300或500之預充電控制信號YA、讀取啟用信號REB、感測放大器啟動信號SAE、位元線信號BL以及輸出信號OUT。當記憶體裝置進入讀取操作以用於讀取記憶體單元之資料時，預充電控制信號YA及讀取啟用信號REB之電壓位準在時間t1分別自(例如)低電壓位準及高電壓位準改變為(例如)高電壓位準及低電壓位準。當預充電控制信號YA及讀取啟用信號REB之電壓位準分別為髙電壓位準及低電壓位準時，控制電路306及第一預充電與等化電路3042在時間t1將位元線(亦即，節點Na及Nb、Ng及Nh、Ne及Nf)處之電壓位準預充電為(例如)高電壓位準，亦即位元線信號BL之電壓位準。在時間t1之後，取決於儲存於記憶體單元中之資料，一個位元線(例如，節點Na、Ng及Ne)之電壓位準逐漸減小而達到低電壓位準，且其他位元線(例如，節點Nb、Nh及Nf)之電壓位準保持不變。在時間t2，感測放大器啟動信號SAE之電壓位準自(例如)低電壓位準改變為高電壓位準以感測位元線上之電壓位準。在時間t2，感測放大器3054之一個輸出端子之電壓位準(亦即，輸出信號OUT)自當前電壓位準改變為低電壓位準，且感測放大器3054之另一輸出端子之電壓位準(亦即，輸出信號OUT)保持不變。應注意，在時間t1與t2之間的時間間隔期間，感測放大器3054可為跟隨位元線上之電壓位準之電壓跟隨器。在時間t2與t3之間的時間間隔期間，感測放大器3054可將輸出信號OUT輸出至跟隨電路。在時間t3，預充電控制信號YA及讀取啟用信號REB之電壓位準分別自高電壓位準及低電壓位準改變為低電壓位準及高電壓位準以停止讀取操作。另外，在時間t4，感測放大器啟動信號SAE之電壓位準自高電壓位準改變為低電壓位準以停用感測放大器3054。
圖7為說明根據一些實施例之在寫入操作期間記憶體裝置之信號波形之時序圖。波形可為在讀取操作期間記憶體裝置400或500之記憶體單元之預充電控制信號YA、寫入啟用信號WE、位元線信號BL以及記憶體單元資料Da。當記憶體裝置進入寫入操作以用於將資料寫入記憶體單元時，預充電控制信號YA及寫入啟用信號WE之電壓位準在時間t1'自(例如)低電壓位準改變為(例如)高電壓位準。當預充電控制信號YA及寫入啟用信號WE之電壓位準為高電壓位準時，控制電路406及寫入驅動器4044取決於將儲存至記憶體中之資料而將位元線(亦即，節點Ng'及Nh'、Ne'及Nf')處之電壓位準分別驅動為(例如)高電壓位準及低電壓位準。舉例而言，在時間t1'與t2'之間的間隔期間，節點Ng及Ne'之電壓位準逐漸達到低電壓位準，且節點Nh'及Nf'之電壓位準保持不變。在時間t2'，節點Ng'及Ne'之電壓位準達到低電壓位準。在時間t3'，記憶體單元資料Da儲存至記憶體單元中，亦即記憶體單元之邏輯狀態在時間t3'改變。在時間t4'，預充電控制信號YA及寫入啟用信號WE之電壓位準自高電壓位準改變為低電壓位準以停止讀取操作。另外，在時間t4'，位元線處之電壓位準改變為高電壓位準。
圖8為說明根據一些實施例之讀取記憶體裝置之方法800之流程圖。方法800可在記憶體裝置300或500之讀取操作中應用。因此，基於圖3描述方法800之操作。方法800包含操作802-810。在操作802中，將第一位元線(例如，312)之第一節點(例如，Ne)及第二位元線(例如，314)之第一節點(例如，Nf)分別預充電至第一電壓位準及第二電壓位準。第一位元線之第一節點及第二位元線之第一節點安置於記憶體單元陣列之第一側上。在操作804中，將第一位元線之第二節點(例如，Ng)及第二位元線之第二節點(例如，Nh)分別預充電至該第一電壓位準及該第二電壓位準。第一位元線之第二節點及第二位元線之第二節點安置於記憶體單元陣列之與第一側相對之第二側上。在操作806中，使第一位元線之第一節點上之第一電壓位準及第二位元線之第一節點上之第二電壓位準等化。在操作808中，使第一位元線之第二節點上之第一電壓位準及第二位元線之第二節點上之第二電壓位準等化。在操作810中，輸出儲存於具有連接至第一位元線及第二位元線之埠的記憶體單元中之資料。
圖9為說明根據一些實施例之寫入記憶體裝置之方法900之流程圖。方法900可在記憶體裝置400或500之寫入操作中應用。因此，基於圖4描述方法900之操作。方法900包含操作902-906。在操作902中，將第一位元線(例如，412)之第一節點(例如，Ne')及第二位元線(例如，414)之第一節點(例如，Nf')分別充電為第一電壓位準及第二電壓位準。第一位元線之第一節點及第二位元線之第一節點安置於記憶體單元陣列之第一側上。在操作904中，將第一位元線之第二節點(例如，Ng')及第二位元線之第二節點(例如，Nh')分別充電為第一電壓位準及第二電壓位準。第一位元線之第二節點及第二位元線之第二節點安置於記憶體單元陣列之與第一側相對之第二側上。在操作906中，將資料寫入至具有連接至第一位元線及第二位元線之埠的記憶體單元中。
簡單而言，在本揭露之實施例中，當藉由安置於記憶體單元陣列之一側上之控制電路及安置於記憶體單元陣列之相對側上之回饋控制電路同時控制記憶體單元之位元線時，記憶體單元之寫入時間及循環時間可減少。
根據一些實施例，提供記憶體裝置。該記憶體裝置包含記憶體單元陣列、第一控制電路及第二控制電路。記憶體單元陣列具有複數個記憶體單元，其中該複數個記憶體單元中之每一者包含第一埠。第一控制電路安置於記憶體單元陣列之第一側上且經配置以電連接至該複數個第一埠。第二控制電路安置於記憶體單元陣列之第二側上且經配置以電連接至該複數個第一埠。記憶體單元陣列之第二側與第一側相對。
根據一些實施例，提供記憶體裝置。該記憶體裝置包含記憶體單元陣列、第一控制電路及第二控制電路。記憶體單元陣列具有複數個記憶體單元，其中該複數個記憶體單元中之每一者包含第一埠及第二埠。第一控制電路安置於記憶體單元陣列之第一側上且經配置以電連接至該複數個第一埠。第二控制電路安置於記憶體單元陣列之第一側上且經配置以電連接至該複數個第二埠。該複數個第一埠不同於該複數個第二埠。
根據一些實施例，提供控制記憶體裝置之方法。該方法包含：在讀取操作期間將第一位元線之第一節點預充電至第一電壓位準，其中第一位元線自記憶體裝置中之記憶體單元陣列之第一側延伸至記憶體單元陣列之第二側，記憶體單元陣列之第二側與第一側相對，且第一位元線電連接至記憶體單元陣列中之複數個記憶體單元；在讀取操作期間將第二位元線之第一節點預充電至第二電壓位準，其中第二位元線自記憶體單元陣列之第一側延伸至記憶體單元陣列之第二側，且第二位元線電連接至記憶體單元陣列中之該複數個記憶體單元；在讀取操作期間將第一位元線之第二節點預充電至第一電壓位準；以及在讀取操作期間將第二位元線之第二節點預充電至第二電壓位準。
前文概述若干實施例之特徵以使得熟習此項技術者可更好地理解本揭露內容之各態樣。熟習此項技術者應瞭解，其可以易於使用本揭露實施例作為設計或修改用於進行本文中所介紹之實施例之相同目的及/或獲得相同優勢之其他製程及結構之基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露實施例之精神及範疇，且其可在不脫離本揭露實施例之精神及範疇之情況下在本文中進行各種改變、替代及更改。
100:記憶體裝置 102:記憶體單元陣列 102_11-102_mn:記憶體單元 104:第一控制電路 106:第二控制電路 108:第三控制電路 110:第四控制電路 112:第一位元線 114:第二位元線 116:導電線 118:第三位元線 120:第四位元線 122:導電線 124:第一位元線 126:第二位元線 128:導電線 130:第三位元線 132:第四位元線 134:導電線 200:記憶體單元 202:第一位元線 204:第二位元線 206:第一字線 208:第三位元線 210:第四位元線 300:記憶體裝置 302:記憶體單元陣列 302_11:記憶體單元 304:控制電路 306:控制電路 308:控制電路 310:控制電路 312:第一位元線 314:第二位元線 318:第三位元線 320:第四位元線 400:記憶體裝置 402:記憶體單元陣列 402_11:記憶體單元 404:控制電路 406:控制電路 408:控制電路 410:控制電路 412:第一位元線 414:第二位元線 416a:第一導電線 416b:第二導電線 418:第三位元線 420:第四位元線 422a:導電線 422b:導電線 500:記憶體裝置 502:記憶體單元陣列 502_11:記憶體單元 504:控制電路 506:控制電路 508:控制電路 510:控制電路 512:第一位元線 514:第二位元線 516:導電線 518a:第一導電線 518b:第二導電線 520:第三位元線 522:第四位元線 524:導電線 526a:導電線 526b:導電線 800:方法 802:操作 804:操作 806:操作 808:操作 810:操作 900:方法 902:操作 904:操作 906:操作 3042:第一預充電與等化電路 3044:寫入驅動器 3046:第一控制邏輯 3046a:「反或」閘 3046b:「反或」閘 3048:鎖存電路 3050:第二控制邏輯 3050a:「反及」閘 3052:第二預充電與等化電路 3054:感測放大器 4044:寫入驅動器 4046:控制邏輯 4046a:「反或」閘 4046b:「反或」閘 5042:預充電與等化電路 5044:寫入驅動器 5046:控制邏輯 5046a:「反或」閘 5046b:「反或」閘 5062:預充電與等化電路 5064:寫入驅動器 BL:位元線信號 Da:記憶體單元資料 M1-M8:電晶體 Ma:p通道電晶體 Ma":p通道電晶體 Mb:p通道電晶體 Mb":p通道電晶體 Mc:p通道電晶體 Md:n通道電晶體 Md':n通道電晶體 Md":n通道電晶體 Me:n通道電晶體 Me':n通道電晶體 Me":p通道電晶體 Me":n通道電晶體 Mf:p通道電晶體 Mg:p通道電晶體 Mh:p通道電晶體 Mi:p通道電晶體 Mj:p通道電晶體 Mk:p通道電晶體 Ml:p通道電晶體 Mm:p通道電晶體 Mm":p通道電晶體 Mn:p通道電晶體 Mn":p通道電晶體 Mo:p通道電晶體 Mo":p通道電晶體 Mp':n通道電晶體 Mp":n通道電晶體 Mq':n通道電晶體 Mq":n通道電晶體 N1:節點 N2:節點 N3:節點 N4:第二節點 N5:節點 N6:節點 N7:節點 Na:第一埠 Na':第一埠 Na":第一埠 Nb:第一埠 Nb':第一埠 Nb":第一埠 Nc:第二埠 Nc':第二埠 Nc":第二埠 Nd:第二埠 Nd':第二埠 Nd":第二埠 Ne:節點 Ne':節點 Ne1":節點 Ne2":節點 Nf:節點 Nf':節點 Nf1":節點 Nf2":節點 Ng:節點 Ng':節點 Ng2":節點 Nh:節點 Nh':節點 Nh2":節點 OUT:輸出信號 R1:第一電阻器 R2:第二電阻器 R3:第三電阻器 R4:第四電阻器 REB:讀取啟用信號 SAE:感測放大器啟動信號 t1:時間 t1':時間 t2:時間 t2':時間 t3:時間 t3':時間 t4:時間 t4':時間 Vdd:供應電壓位準 WC:第二寫入資料 WE:寫入啟用信號 WT:第一寫入資料 YA:預充電控制信號
當結合附圖閱讀時將自以下詳細描述最好地理解本揭露實施例之各態樣。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，為了論述清晰起見，可任意增大或減小各種特徵之尺寸。 圖1為說明根據一些實施例之記憶體裝置之圖。 圖2為說明根據一些實施例之記憶體單元之示意圖。 圖3為說明根據一些實施例之圖1之記憶體裝置之一部分之示意圖。 圖4為說明根據一些實施例之圖1之記憶體裝置之一部分之示意圖。 圖5為說明根據一些實施例之圖1之記憶體裝置之一部分之示意圖。 圖6為說明根據一些實施例之在讀取操作期間記憶體裝置之信號波形之時序圖。 圖7為說明根據一些實施例之在寫入操作期間記憶體裝置之信號波形之時序圖。 圖8為說明根據一些實施例之讀取記憶體裝置之方法之流程圖。 圖9為說明根據一些實施例之寫入記憶體裝置之方法之流程圖。
100:記憶體裝置
102:記憶體單元陣列
102_11-102_mn:記憶體單元
104:第一控制電路
106:第二控制電路
108:第三控制電路
110:第四控制電路
112:第一位元線
114:第二位元線
116:導電線
118:第三位元線
120:第四位元線
122:導電線
124:第一位元線
126:第二位元線
128:導電線
130:第三位元線
132:第四位元線
134:導電線

Claims (1)

  1. 一種記憶體裝置，其包含： 一記憶體單元陣列，其具有複數個記憶體單元，其中該複數個記憶體單元中之每一者包含一第一埠； 一第一控制電路，其安置於該記憶體單元陣列之一第一側上且經配置以電連接至該複數個第一埠；以及 一第二控制電路，其安置於該記憶體單元陣列之一第二側上且經配置以電連接至該複數個第一埠； 其中該記憶體單元陣列之該第二側與該第一側相對。
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