TW201814697A - 基於靜態隨機存取記憶體的認證電路 - Google Patents

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呂士濂
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Abstract

一種記憶體裝置包含：一記憶體區塊，其包含複數個記憶體位元，其中每一位元經組態以呈現一第一邏輯狀態；及一認證電路，其耦合至該複數個記憶體位元，其中該認證電路經組態以在一經減小讀取餘裕條件或一經減小寫入餘裕條件下存取一第一位元，以藉由偵測該第一邏輯狀態是否翻轉至一第二邏輯狀態來判定該第一位元之一穩定性，並基於至少該第一位元之該經判定穩定性而產生一物理不可複製功能(PUF)簽章。

Description

基於靜態隨機存取記憶體的認證電路
本發明實施例係有關基於靜態隨機存取記憶體的認證電路。
隨著愈來愈多地用到利用積體電路之電子裝置來為各種不同應用提供不同類型資訊，愈來愈需要充分保護敏感及/或關鍵資訊，可將資訊儲存於一電子裝置中以將對此等資訊之存取限制於僅具有存取資訊權限之其他裝置。應用之某些實例包含：認證裝置、保護一裝置內之機密資訊及使兩個或兩個以上裝置之間的一通信安全。 一物理不可複製功能(PUF)係一物理結構，通常其位於一積體電路內、回應於至PUF之輸入(例如，查問/請求)而提供若干個對應輸出(例如，回應)。每一PUF提供一或多組請求-回應對。可藉由由PUF提供之此等請求-回應對來建立積體電路之一身份識別。在身份識別建立之情況下，可在裝置之間提供安全通信。PUF亦可用於現有認證目的以替換將一身份識別指派至一電子裝置之當前方法。由於PUF係基於一製造製程之固有性質，因此PUF具有優於習用認證方法之各種優勢，習用認證方法在一裝置上刻寫可較容易模仿及/或逆向設計之一身份識別。
本發明實施例係關於一種記憶體裝置包括：一記憶體區塊，其包含複數個記憶體位元，其中每一位元經組態以呈現一第一邏輯狀態；及一認證電路，其耦合至該複數個記憶體位元，其中該認證電路經組態以在一經減小讀取餘裕條件或一經減小寫入餘裕條件下存取一第一位元，以藉由偵測該第一邏輯狀態是否翻轉至一第二邏輯狀態來判定該第一位元之一穩定性，並基於至少該第一位元之該經判定穩定性而產生一物理不可複製功能(PUF)簽章。 本發明實施例係關於一種記憶體裝置包括：一記憶體區塊，其包含複數個記憶體位元，其中每一位元經組態以呈現一第一邏輯狀態；及一認證電路，其耦合至該複數個記憶體位元，其中該認證電路經組態以在一經減小讀取餘裕條件或一經減小寫入餘裕條件下存取一第一位元以藉由偵測該第一邏輯狀態是否翻轉至一第二邏輯狀態來判定該第一位元之一穩定性，且若該第一邏輯狀態翻轉，則使用該第二邏輯狀態來產生一物理不可複製功能(PUF)簽章。 本發明實施例係關於一種記憶體裝置包括：一記憶體區塊，其包含複數個記憶體位元，其中每一位元經組態以呈現一第一邏輯狀態；及一認證電路，其耦合至該複數個記憶體位元，該認證電路包括：一電壓控制器，其經組態以將一位元電壓提供至一第一位元；一字線(WL)電壓控制器，其經組態以將一WL電壓提供至該第一位元；一WL脈衝寬度控制器，其經組態以將該WL電壓之一WL脈衝寬度提供至該第一位元；及一PUF控制器，其耦合至該電壓控制器、該WL電壓控制器及該WL脈衝寬度控制器，其中該PUF控制器經組態以使用該電壓控制器或該WL電壓控制器，使得在一經減小讀取餘裕條件下存取該第一位元，且使用該電壓控制器、該WL電壓控制器或該WL脈衝寬度控制器，使得在一經減小寫入餘裕條件下存取該第一位元。
以下揭露內容闡述各種例示性實施例以用於實施標的物之不同特徵。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等特定實例僅係實例且並不意欲係限制性的。舉例而言，應理解當一元件被稱為「連接至」或「耦合至」另一元件時，其可直接連接至或耦合至另一元件或者可存在一或多個介入元件。 一物理不可複製功能(PUF)通常用於認證及秘密金鑰儲存而不需要安全電可抹除可程式化唯讀記憶體(EEPROM)及/或其他昂貴硬體(例如，以電池支持之靜態隨機存取記憶體)。PUF自一積體電路(IC)之物理特性衍生出一密碼而非在一數位記憶體中儲存密碼。PUF基於以下一觀點：即使使用一相同製造製程來製作複數個IC，每一IC可由於製造變化性而仍稍微不同。PUF利用此變化性來衍生出為IC中之每一者所獨有之「密碼」資訊(例如，一矽「生物特徵」)。通常，此密碼資訊被稱為IC之一「簽章」。另外，由於定義簽章之製造變化性，因此甚至在完全瞭解IC設計之情況下亦不能製造兩個相同IC。一IC之各種類型之變化性可用於定義此一簽章，諸如(舉例而言)一靜態隨機存取記憶體(SRAM)裝置之閘延遲、臨限值電壓、通電狀態及/或一IC之各種物理特性中之任一者。 根據本揭露之各種實施例，在使用跨越一SRAM裝置之每一位元之製造變化性來產生一PUF簽章之一實例中，可使用一位元之一固有趨勢來判定此一位元是否適合於提供一可靠PUF簽章。應理解，即使一SRAM裝置包含對稱單元(位元)，一或多個製造變化性仍可在SRAM裝置被存取(例如，通電、讀取、寫入等)時使得SRAM裝置之每一位元固有地趨向處於一高狀態(亦即，一邏輯「1」)或處於一低狀態(亦即，一邏輯「0」)。換言之，每一位元可具有呈現一邏輯1或一邏輯0之一固有趨勢，且此外某些位元可具有一強固有趨勢且某些位元可具有一弱固有趨勢。當一位元具有一強固有趨勢時，每當SRAM裝置被存取時位元可保持或轉變至其「較佳」邏輯狀態。在某些實施例中，此一位元可被稱為一「穩定位元」。當一位元具有一弱固有趨勢時，位元不具有一「較佳」邏輯狀態。亦即，每當SRAM裝置被存取時，具有弱固有趨勢之位元有時可呈現(例如，保持或轉變至)一第一邏輯狀態且有時呈現(例如，保持或轉變至)一第二邏輯狀態。在某些實施例中，此一位元可被稱為一「不穩定位元」。 本揭露之實施例提供一認證電路，該認證電路耦合至包含複數個位元之一SRAM區塊且經組態以藉由使用各種「經減小餘裕」技術來識別每一位元之固有趨勢類型，亦即，一強固有趨勢或一弱固有趨勢。在識別出每一位元之固有趨勢類型之後，認證電路可旋即篩除具有一弱固有趨勢之位元(亦即，不穩定位元)，且使用具有一強固有趨勢之位元(亦即，穩定位元)來產生一PUF簽章。如此，基於穩定位元而產生之PUF簽章可更加可靠，此乃因PUF簽章使用由跨越SRAM區塊之穩定位元中之每一者提供之上述較佳邏輯狀態。 圖1圖解說明根據各種實施例之一記憶體裝置100。如所展示，記憶體裝置100包含一SRAM區塊102及耦合至SRAM區塊102之一認證電路104。儘管在圖1之圖解說明實施例中認證電路104經圖解說明為獨立於SRAM區塊102之一組件，但在某些實施例中，認證電路104可被整合或插入於SRAM區塊102中但仍在本揭露之範疇內。根據本揭露之某些實施例，認證電路104經組態以藉由使用SRAM區塊102之位元之上述「較佳」邏輯狀態來產生為SRAM區塊102所獨有之一PUF簽章，詳細論述如下。 在某些實施例中，SRAM區塊102包含複數個(記憶體)位元。該複數個位元被配置成一行-列組態(亦即，一陣列)，下文將關於圖2A之一例示性示意圖對此做更詳細地展示及論述。此外，SRAM區塊102之位元中之每一者包含一6-電晶體SRAM (6T-SRAM)位元，下文將關於圖2B對此做更詳細地闡述。然而，SRAM區塊102之位元可被實施為各種類型之SRAM位元中之任一種，諸如(舉例而言) 2T-2R SRAM位元、4T-SRAM位元、8T-SRAM位元等。 如所展示，在某些實施例中，認證電路104包含一電壓控制器106、一字線(WL)控制器108、一WL脈衝寬度控制器110、一資料庫112及一物理不可複製功能(PUF)控制器114，上述每一者透過一資料匯流排116耦合至彼此。在某些實施例中，認證電路104之所有組件(亦即，電壓控制器106、WL電壓控制器108、WL脈衝寬度控制器110、資料庫112及PUF控制器114)可耦合至一共同資料匯流排116以達成相互通信。在某些實施例中，認證電路104包含一輸入埠118及一輸出埠120。認證電路104之輸入埠118經組態以接收一請求/查問(例如，給經耦合SRAM區塊102通電之一請求、存取SRAM區塊102之機密資訊之一請求等)。在某些實施例中，認證電路104之輸出埠120經組態以基於SRAM區塊102之位元之較佳邏輯狀態回應於請求而提供一回應(例如，一PUF簽章)。在某些實施例中，此等輸入埠及輸出埠可直接耦合至PUF控制器114。亦即，根據此等實施例，PUF控制器114經組態以透過輸入埠118接收一請求並透過輸出埠120提供一回應。在某些實施例中，由認證電路104/PUF控制器114提供之請求及對應回應兩者可皆儲存為一請求-回應對以供進一步密碼編譯使用(例如，一密碼編譯金鑰產生製程)。 如上文所闡述，每一位元之固有趨勢(亦即，一強固有趨勢或一弱固有趨勢)係藉由各種經減小餘裕技術由認證電路104識別。此外，在某些實施例中，經減小餘裕技術中之每一者可由電壓控制器106、WL電壓控制器108、WL脈衝寬度控制器110及/或PUF控制器114執行。更具體而言，PUF控制器114可使用資料匯流排116來控制電壓控制器106，以便使得電壓控制器106為一經減小「讀取餘裕」提供一經減小「位元電壓」或為一經減小「寫入餘裕」提供一經增加「位元電壓」。PUF控制器114可使用資料匯流排116來控制WL電壓控制器108，以便使得WL電壓控制器108為一經減小「讀取餘裕」提供一經增加「WL電壓」或為一經減小「寫入餘裕」提供一經減小「WL電壓」。此外，PUF控制器114可使用資料匯流排116來控制WL脈衝寬度控制器110，以便使得WL脈衝寬度控制器110為一經減小「寫入餘裕」提供一經減小「WL脈衝寬度」，下文將分別關於圖3A、圖3B、圖3C、圖3D及圖3E對此做更詳細地闡述。 仍參考圖1，在某些實施例中，資料庫112包含一非揮發性記憶體(NVM)裝置，其中NVM裝置可包含複數個單元。在某些實施例中，資料庫112之每一單元可包含一單個位元(下文稱為一「NVM位元」)，但在某些其他實施例中，資料庫112之每一單元可包含兩個或兩個以上NVM位元但仍在本揭露之範疇內。單元中之每一NVM位元可被稱為一「熔絲」。舉例而言，若資料庫112包含10個單元且每一單元具有一個NVM位元，則資料庫112包含10個NVM熔絲。在某些實施例中，資料庫112經組態以儲存穩定位元或不穩定位元之位置，下文將關於圖3A至圖3E對此做更詳細地論述。 現在參考圖2A，展示SRAM區塊102之一例示性電路圖。在某些實施例中，SRAM區塊102包含複數個位元200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8及直至200-9。儘管僅展示了9個位元，但SRAM區塊102中可包含任何期望數目個位元但然仍在本揭露之範疇內。如上文所闡述，位元200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8及200-9被配置成一行-列組態。更具體而言，在某些實施例中，SRAM區塊102包含：並列配置之位元線(BL) 202-1、202-3及202-5；亦並列配置之反位元線(BBL) 202-2、202-4及 202-6；以及正交於BL及BBL而並列配置之字線(WL) 202-7、202-8及202-9。如此，SRAM區塊102可包含一第一複數個行(例如，垂直配置)及一第二複數個列(例如，水平配置)，其中每一行包含一各別對BL及BBL且每一列包含一各別WL。舉例而言，如圖2A所圖解說明實施例中所展示，SRAM區塊102包含行「A」、「B」及「C」以及列「a」、「b」及「c」，其中行A包含各別BL 202-1及BBL 202-2；行B包含各別BL 202-3及BBL 202-4；行C包含各別BL 202-5及BBL 202-6；列A包含一各別WL 202-7；列b包含一各別WL 202-8；且列c包含一各別WL 202-9。 此外，每一行包含各自耦合至該行之各別BL及BBL以及一不同單獨WL的一或多個位元。舉例而言，行A包含位元200-1、200-4及200-7，其中位元200-1、200-4及200-7各自分別耦合至BL 202-1及BBL 202-2以及WL 202-7、202-8及202-9；行B包含位元200-2、200-5及200-8，其中位元200-2、200-5及200-8各自分別耦合至BL 202-3及BBL 202-4以及WL 202-7、202-8及202-9；行C包含位元200-3、200-6及200-9，其中位元200-3、200-6及200-9各自分別耦合至BL 202-5及BBL 202-6以及WL 202-7、202-8及202-9。 如上文所闡述，SRAM區塊102之每一位元(例如，200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9等)可包含複數個電晶體(例如，針對一6T SRAM位元之6個MOSFET、針對一8T SRAM位元之8個MOSFET等)以儲存一資料位元。在某些實施例中，可藉由透過一對應BL、BBL及/或WL施加一高狀態(亦即，一邏輯「1」)或一低狀態(亦即，一邏輯「0」)來將儲存於每一位元中之此一資料位元寫入至該位元，下文將對此做更詳細地闡述。 圖2B圖解說明根據本揭露之各種實施例的被實施為一6T-SRAM位元之位元200-1之一例示性電路圖。如所展示，位元200-1包含電晶體：M1、M2、M3、M4、M5及M6。由於SRAM區塊102之位元彼此實質上類似，因此為清晰起見，以下對位元之電晶體之組態及操作之論述將僅針對位元200-1。 在某些實施例中，電晶體M2與M3形成為一第一反向器且電晶體M4與M5形成為一第二反向器，其中第一反向器與第二反向器彼此耦合。更具體而言，第一反向器及第二反向器各自耦合於第一電壓參考203與第二電壓參考233之間。通常，第一電壓參考203係施加至位元200-1之一供應電壓之一電壓位準。在某些實施例中，第一電壓參考203通常被稱為一「位元電壓」。第二電壓參考233通常被稱為「接地」。在某些實施例中，位元電壓203由認證電路104 (圖1)之電壓控制器106控制。舉例而言，位元電壓203之範圍可介於自Vdd之約30％至約Vdd之130％之間，其中Vdd係在SRAM區塊102被存取時施加至SRAM區塊102之位元中之每一者之一標稱電壓位準。此外，第一反向器耦合至電晶體M1，且第二反向器耦合至電晶體M6。除耦合至反向器之外，電晶體M1及M6兩者亦皆耦合至WL 202-7且各自分別耦合至BL 202-1及BBL 202-2。電晶體M1及M6通常被稱為位元200-1之存取電晶體。在某些實施例中，電晶體M1、M3、M5及M6各自包含一NMOS電晶體，且M2及M4各自包含一PMOS電晶體。儘管圖2B所圖解說明之實施例展示M1至M6係NMOS或PMOS電晶體，但適合用於一記憶體裝置中之各種電晶體或裝置中之任一種(諸如舉例而言，一雙極接面電晶體(BJT)、一高電子遷移率電晶體(HEMT)等)可實施為M1至M6中之至少一者。 通常，當一SRAM位元(例如，200-1、200-2、200-3、200-4等)呈現/儲存一資料位元時，SRAM位元之一第一節點經組態以處於一第一邏輯狀態(1或0)，且SRAM位元之一第二節點經組態以處於一第二邏輯狀態(0或1)，其中該第一邏輯狀態與該第二邏輯狀態彼此互補。在某些實施例中，第一節點處之第一邏輯狀態係由SRAM單元儲存之資料位元。舉例而言，在圖2B所圖解說明之實施例中，位元200-1包含節點250及260。當位元200-1呈現一資料位元(例如，一邏輯1)時，節點250經組態以處於邏輯1狀態，且節點260經組態以處於邏輯0狀態。 更具體而言，可藉由使用對應BL 202-1、BBL 202-2及WL 202-7將此一資料位元寫入至位元200-1。作為一代表性實例，為將一邏輯1寫入至位元200-1，在某些實施例中，電壓控制器106藉由將位元電壓203拉升至一期望值(例如，Vdd)來接通位元200-1。然後WL電壓控制器108藉由將WL 202-7拉升至一期望「WL電壓」(例如，Vdd)來確證WL 202-7，使得存取電晶體M1及M6被接通。更具體而言，WL 202-7保持於WL電壓處達一特定時間段，該特定時間段下文稱為「WL脈衝寬度」，其可由WL脈衝寬度控制器110控制。在WL脈衝寬度(亦即，M1及M6係ON)期間，BL 202-1及BBL 202-2各自分別被施加有對應於一高邏輯狀態之一第一電壓(例如，Vdd)及對應於一低邏輯狀態之一第二電壓(例如，接地)以將一邏輯1寫入至節點250且將一邏輯0寫入至節點260。另一方面，為了自位元200-1讀出經寫入或經儲存邏輯狀態，在某些實施例中，電壓控制器106將位元200-1之位元電壓203拉升至約Vdd。然後，WL電壓控制器108將BL 202-1及BBL 202-2預充電至Vdd。WL電壓控制器108藉由將WL 202-7拉升至期望WL電壓(例如，Vdd)來確證WL 202-7，使得存取電晶體M1及M6被接通。因此，藉由比較BL 202-1與BBL 202-2之間的一電壓差或一電流差來讀出儲存於位元200-1中之邏輯狀態。 在某些實施例中，讀出操作可由PUF控制器114 (圖1)執行。如此，PUF控制器114可包含用以執行此一功能性之一或多個輸入/輸出(I/O)電路，諸如(舉例而言)感測放大器等。在某些其他實施例中，一或多個I/O電路可實施為位於認證電路104內部或外部之一獨立電路區塊。舉例而言，可將一或多個I/O電路整合至SRAM區塊102中。 概括而言，根據各種實施例，SRAM區塊102之每一位元具有一強固有趨勢或一弱固有趨勢。當一位元具有一強固有趨勢時，該位元被歸類為一穩定位元且因此具有一較佳邏輯狀態。當一位元具有一弱固有趨勢時，該位元被歸類為一不穩定位元且因此不具有較佳邏輯狀態。在某些實施例中，一位元之一穩定性(亦即，穩定或不穩定)可藉由上述「經減小餘裕」技術來判定。更具體而言，圖3A及圖3B旨在論述使用「經減小讀取餘裕」技術來判定每一位元之穩定性。圖3C、圖3D及圖3E旨在論述使用「經減小寫入餘裕」技術來判定每一位元之穩定性。由於經減小餘裕技術係由圖1至圖2B中所闡述之若干組件中之一或多者執行，因此將結合圖1至圖2B提供圖3A至圖3E之以下論述。 在某些實施例中，回應於透過輸入埠118接收之一查問，PUF控制器114 (圖1)經組態以使認證電路104之一或多個對應組件(例如，電壓控制器106、WL電壓控制器108、WL脈衝寬度控制器110等)執行經減小餘裕技術中之至少一者。一旦跨越SRAM區塊102之每一位元之穩定性由PUF控制器114判定，在某些實施例中，PUF控制器114便可直接使用穩定位元之較佳邏輯狀態來產生一PUF簽章。 另外或者另一選擇係，在某些實施例中，一「映圖」指示每一位元之穩定性可由PUF控制器114產生且儲存於資料庫112中。如上文所闡述，資料庫112可包含各自係自SRAM區塊102之位元一對一映射而來之複數個NVM位元。如此，映圖可包含複數個NVM位元，且在該映圖中每一NVM位元可包含SRAM區塊102之對應位元之穩定性資訊。此外，若SRAM區塊102之對應位元經判定為一穩定位元(亦即，具有一強固有趨勢)，則每一NVM位元可包含各別較佳邏輯狀態。儲存於資料庫112中之此一映圖稍後可由PUF控制器114存取以產生另一PUF簽章。在某些其他實施例中，該映圖可由PUF控制器114適應性地更新以便使該映圖反映SRAM區塊102之每一位元之最新穩定性及各別較佳邏輯狀態。 圖3A圖解說明根據各種實施例的當位元200-1之一邏輯狀態在一經減小位元電下被讀出時WL 202-7、BL 202-1、BBL 202-2及位元電壓203所呈現之例示性訊號。該等訊號中之每一者隨時間在一高邏輯狀態(例如，Vdd)與一低邏輯狀態(例如，接地)之間轉變。在某些實施例中，在於時間「t0 」處讀取位元200-1之前，電壓控制器106藉由將位元電壓203拉升至Vdd來提前接通位元200-1，且將BL 202-1及BBL 202-2預充電至Vdd。當讀取位元200-1時(亦即，在時間「t1 」處)，WL電壓控制器108確證WL 202-7，使得WL 202-7上WL電壓被拉升至Vdd。為簡潔起見，數字202-7可互換使用以指代WL 202-7自身及WL 202-7上之WL電壓。在WL電壓202-7轉變至Vdd之前、同時或之後，PUF控制器114可使電壓控制器106將位元電壓203自Vdd減小至一「經減小Vdd」，如所展示。在某些實施例中，該經減小Vdd係約Vdd之30％至約Vdd之80％。當讀取位元200-1時，在此一經減小Vdd下操作位元200-1可造成位元200-1之一經減小讀取餘裕。更具體而言，當讀取位元200-1時，在該經減小Vdd下，最初儲存於位元200-1中之一邏輯狀態可經受改變。舉例而言，當位元200-1在一讀取操作之前最初呈現/儲存一邏輯1時，預期自位元200-1讀取一邏輯1而位元200-1之位元電壓203仍保持在Vdd處。然而，在某些實施例中，經減小Vdd可使位元200-1被讀取為具有與預期邏輯狀態互補之一邏輯狀態，亦即，一邏輯0。亦即，在經減小Vdd下，預期邏輯狀態(亦即最初所儲存邏輯狀態)可翻轉。在某些實施例中，在經減小Vdd下，邏輯狀態之此一翻轉可使位元200-1被歸類為具有一強固有趨勢，且此經翻轉邏輯狀態(亦即，在此實例中係邏輯0)可表示位元200-1之較佳邏輯狀態。因此，PUF控制器114可判定位元200-1係將用於產生一PUF簽章之一穩定位元。然而，若經減小Vdd未使位元200-1被讀取為具有一經翻轉邏輯狀態，則PUF控制器114可判定位元200-1係不可用於產生一PUF簽章之一不穩定位元。遵循上述操作，PUF控制器114經組態以使電壓控制器106將經減小Vdd提供至SRAM區塊102之每一位元，以便跨越SRAM區塊102判定每一位元之穩定性，且在某些實施例中，跨越SRAM區塊102使用位元之該經判定穩定性來產生一PUF簽章。 圖3B圖解說明根據各種實施例的當位元200-1之一邏輯狀態在一經增加WL電壓下被讀出時WL 202-7、BL 202-1、BBL 202-2及位元電壓203所呈現之例示性訊號。該等訊號中之每一者隨時間在一高邏輯狀態(例如，一經增加WL電壓)與一低邏輯狀態(例如，接地)之間轉變。類似地，在某些實施例中，在於時間「t0 」處讀取位元200-1之前，電壓控制器106藉由將位元電壓203拉升至Vdd來提前接通位元200-1，且將BL 202-1及BBL 202-2預充電至Vdd。當在時間「t1 」處讀取位元200-1時，PUF控制器114可使WL電壓控制器108使WL電壓202-7超出Vdd而增加至「經增加WL電壓」，如所展示。在某些實施例中，經增加WL電壓係約Vdd之110％至約Vdd之130％。當讀取位元200-1時，在此一經增加WL電壓下操作位元200-1可造成位元200-1之一經減小讀取餘裕。更具體而言，當在該經增加WL電壓下讀取位元200-1時，最初儲存於位元200-1中之一邏輯狀態可經受改變，此實質上類似於圖3A中所論述的最初所儲存邏輯狀態之翻轉。因此，PUF控制器114可判定位元200-1之穩定性及其較佳邏輯狀態(若可用)。在某些實施例中，PUF控制器114可使WL電壓控制器108將經增加WL電壓提供至SRAM區塊102之每一位元，以便跨越SRAM區塊102識別每一位元之穩定性，且在某些實施例中，跨越SRAM區塊102使用該經識別穩定性來產生一PUF簽章。 圖3C圖解說明根據各種實施例的當在一經增加位元電壓下將一邏輯狀態寫入至位元200-1時WL 202-7、BL 202-1、BBL 202-2及位元電壓203所呈現之例示性訊號。該等訊號中之每一者隨時間在一高邏輯狀態(例如，一經增加Vdd)與一低邏輯狀態(例如，接地)之間轉變。在某些實施例中，在一經增加位元電壓下在將一邏輯狀態寫入位元200-1之前，位元200-1已被寫入有一第一邏輯狀態。在某些實施例中，PUF控制器114使電壓控制器106對BL 202-1施加對應於第一邏輯狀態之一第一電壓(例如，Vdd)，以便將第一邏輯狀態寫入至位元200-1。在某些實施例中，如所展示，在時間「t0 」處，位元電壓203被提前拉升至Vdd，且在寫入第一邏輯狀態期間或之後BL 202-1及BBL 202-2各自被預充電至Vdd。在時間「t1 」處，WL電壓控制器108然後將WL電壓202-7拉升至Vdd，以便接通位元200-1之存取電晶體(例如，M1及M6)。在某些實施例中，在時間t1 處，PUF控制器114可使電壓控制器106將位元電壓203自Vdd增加至「經增加Vdd」 (如所展示)，且透過BL 202-1及BBL 202-2將一第二邏輯狀態寫入至位元200-1，其中第二邏輯狀態與第一邏輯狀態互補。在某些實施例中，經增加Vdd係約Vdd之110％至約Vdd之130％。當位元200-1被寫入時，在此一經增加Vdd下操作位元200-1可造成位元200-1之一經減小寫入餘裕。更具體而言，當位元200-1在該經增加Vdd下被寫入時，最初儲存於位元200-1中之一邏輯狀態(亦即，在此實例中係第一邏輯狀態)可經受改變。舉例而言，在一寫入操作之前在經減小寫入餘裕之情況下當位元200-1最初呈現/儲存一邏輯1時，預期自位元200-1讀取一邏輯1。然而，在某些實施例中，經增加Vdd可使位元200-1被覆寫有與預期邏輯狀態互補之一邏輯狀態，亦即，一邏輯0。亦即，在經增加Vdd下，預期邏輯狀態(亦稱為第一邏輯狀態)可被第二邏輯狀態覆寫且因此翻轉。在某些實施例中，在經增加Vdd下當位元200-1被寫入有一互補邏輯狀態時，邏輯狀態之此一翻轉可使位元200-1被歸類為具有一強固有趨勢，且此經翻轉邏輯狀態(亦即，在此實例中係邏輯0)可表示位元200-1之較佳邏輯狀態。如此，PUF控制器114可判定位元200-1係將用於產生一PUF簽章之一穩定位元。另一方面，若經增加Vdd未使位元200-1被覆寫有一經翻轉邏輯狀態，則PUF控制器114可判定位元200-1係不能用於產生一PUF簽章之一不穩定位元。遵循上述操作，PUF控制器114經組態以使電壓控制器106將經增加Vdd提供至SRAM區塊102之每一位元，以便跨越SRAM區塊102判定每一位元之穩定性，且在某些實施例中，跨越SRAM區塊102使用該經判定穩定性來產生一PUF簽章。在某些實施例中，在經增加Vdd下在寫入操作之後，PUF控制器114經組態以讀出SRAM區塊102之每一位元之邏輯狀態，以便判定一翻轉是否發生，並使用位元之該經翻轉邏輯狀態(亦即，穩定位元之較佳邏輯狀態)來產生一PUF簽章。 圖3D圖解說明根據各種實施例的當在一經減小WL電壓下將一邏輯狀態寫入至位元200-1時WL 202-7、BL 202-1、BBL 202-2及位元電壓203所呈現之例示性訊號。該等訊號中之每一者隨時間在一高邏輯狀態(例如，Vdd)與一低邏輯狀態(例如，接地)之間轉變。在某些實施例中，在一經增加位元電壓下在將一邏輯狀態寫入位元200-1之前，位元200-1已被寫入有一第一邏輯狀態。在某些實施例中，PUF控制器114使電壓控制器106對BL 202-1施加對應於第一邏輯狀態之一第一電壓(例如，Vdd)，以便將第一邏輯狀態寫入至位元200-1。在某些實施例中，如所展示，在時間「t0 」處，位元電壓203被提前拉升至Vdd，且在寫入第一邏輯狀態期間或之後BL 202-1及BBL 202-2各自被預充電至Vdd。在某些實施例中，在時間「t1 」處，PUF控制器114可使WL電壓控制器108將WL電壓202-7拉升至「經減小Vdd」，以便弱接通位元200-1之存取電晶體(例如，M1及M6)。此外，在時間t1 處，PUF控制器114可使電壓控制器106透過BL 202-1及BBL 202-2將一第二邏輯狀態寫入至位元200-1，其中第二邏輯狀態與第一邏輯狀態互補。在某些實施例中，經減小WL電壓係約Vdd之30％至約Vdd之80％。當位元200-1被寫入時，在此一經減小WL電壓下操作位元200-1可造成位元200-1之一經減小寫入餘裕。更具體而言，當位元200-1在經減小WL電壓下被寫入時，最初儲存於位元200-1中之一邏輯狀態(亦即，第一邏輯狀態在此實例中)可經受改變。舉例而言，在一寫入操作之前在經減小寫入餘裕之情況下，當位元200-1最初呈現/儲存一邏輯1時，預期自位元200-1讀取一邏輯1。然而，在某些實施例中，經減小WL電壓可使位元200-1被覆寫有與預期邏輯狀態互補之一邏輯狀態，亦即，一邏輯0。亦即，在經減小WL電壓下，預期邏輯狀態(亦稱為第一邏輯狀態)可被第二邏輯狀態覆寫且因此翻轉。在某些實施例中，在經減小WL電壓下當位元200-1被寫入有一互補邏輯狀態時，邏輯狀態之此一翻轉可使位元200-1被歸類為具有一強固有趨勢，且此經翻轉邏輯狀態(亦即，在此實例中係邏輯0)可表示位元200-1之較佳邏輯狀態。如此，PUF控制器114可判定位元200-1係將用於產生一PUF簽章之一穩定位元。另一方面，若經減小WL電壓未使位元200-1被覆寫有一經翻轉邏輯狀態，則PUF控制器114可判定位元200-1係不可用於產生一PUF簽章之一不穩定位元。遵循上述操作，PUF控制器114經組態以使WL電壓控制器108將經減小WL電壓提供至SRAM區塊102之每一位元，以便跨越SRAM區塊102判定每一位元之穩定性，且在某些實施例中，跨越SRAM區塊102使用該經判定穩定性來產生一PUF簽章。在某些實施例中，在經減小WL電壓下在寫入操作之後，PUF控制器114經組態以讀出SRAM區塊102之每一位元之邏輯狀態，以便判定一翻轉是否發生，並使用位元之該經翻轉邏輯狀態(亦即，穩定位元之較佳邏輯狀態)來產生一PUF簽章。 圖3E圖解說明根據各種實施例的當在一經減小WL脈衝寬度下將一邏輯狀態寫入至位元200-1時WL 202-7、BL 202-1、BBL 202-2及位元電壓203所呈現之例示性訊號。該等訊號中之每一者隨時間在一高邏輯狀態(例如，Vdd)與一低邏輯狀態(例如，接地)之間轉變。在某些實施例中，在一經增加位元電壓下在將一邏輯狀態寫入位元200-1之前，位元200-1已被寫入有一第一邏輯狀態。在某些實施例中，PUF控制器114使電壓控制器106對BL 202-1施加對應於第一邏輯狀態之一第一電壓(例如，Vdd)，以便將第一邏輯狀態寫入至位元200-1。在某些實施例中，在將第一電壓施加至BL 202-1之前，PUF控制器114可使WL脈衝寬度控制器110確證WL 202-7達一預定持續時間302，以便接通存取電晶體M1及M6。在某些實施例中，如所展示，在時間「t0 」處，位元電壓203被提前拉升至Vdd，且在寫入第一邏輯狀態期間或之後BL 202-1及BBL 202-2各自被預充電至Vdd。在某些實施例中，在時間「t1 」處，PUF控制器114可使WL脈衝寬度控制器110將WL電壓202-7拉升至Vdd但具有一經減小WL脈衝寬度304，以便弱接通位元200-1之存取電晶體(例如，M1及M6)。此外，在時間t1 處，PUF控制器114可使電壓控制器106透過BL 202-1及BBL 202-2將一第二邏輯狀態寫入至位元200-1，其中第二邏輯狀態與第一邏輯狀態互補。當位元200-1被寫入時，在此一經減小WL脈衝寬度下操作位元200-1可造成位元200-1之一經減小寫入餘裕。更具體而言，當位元200-1在經減小WL脈衝寬下被寫入時，最初儲存於位元200-1中之一邏輯狀態(亦即，在此實例中係第一邏輯狀態)可經受改變。舉例而言，在一寫入操作之前在經減小寫入餘裕之情況下當位元200-1最初呈現/儲存一邏輯1時，預期自位元200-1讀取一邏輯1。然而，在某些實施例中，經減小WL脈衝寬度可使位元200-1被覆寫有與預期邏輯狀態互補之一邏輯狀態，亦即，一邏輯0。亦即，在經減小WL脈衝寬度下，預期邏輯狀態(亦稱為第一邏輯狀態)可被第二邏輯狀態覆寫且因此翻轉。在某些實施例中，在經減小WL脈衝寬度下當位元200-1被寫入有一互補邏輯狀態時，邏輯狀態之此一翻轉可使位元200-1被歸類為具有一強固有趨勢，且此經翻轉邏輯狀態(亦即，在此實例中此邏輯0)可表示位元200-1之較佳邏輯狀態。如此，PUF控制器114可判定位元200-1係將用於產生一PUF簽章之一穩定位元。另一方面，若經減小WL脈衝寬度未使位元200-1被覆寫有一經翻轉邏輯狀態，則PUF控制器114可判定位元200-1係不可用於產生一PUF簽章之一不穩定位元。遵循上述操作，PUF控制器114經組態以使WL脈衝寬度控制器110將經減小WL脈衝寬度提供至SRAM區塊102之每一位元，以便跨越SRAM區塊102判定每一位元之穩定性，且在某些實施例中，跨越SRAM區塊102使用該經判定穩定性來產生一PUF簽章。在某些實施例中，在寫入操作之後在經減小WL脈衝寬度下，PUF控制器114經組態以讀出SRAM區塊102之每一位元之邏輯狀態，以便判定一翻轉是否發生，並使用位元之經翻轉邏輯狀態(亦即，穩定位元之較佳邏輯狀態)來產生一PUF簽章。 在某些替代實施例中，PUF控制器114可使用電壓控制器106、WL電壓控制器108及WL脈衝寬度控制器110執行一混合經減小餘裕技術以判定每一位元之穩定性。使用圖2A中SRAM區塊102之電路圖來作為一實例，PUF控制器114可使用電壓控制器106來在經減小讀取餘裕下讀取沿著行A之位元之邏輯狀態(如關於圖3A所闡述)，以便判定沿著行A之每一位元之穩定性，且使用WL電壓控制器108來在經減小寫入餘裕下寫入沿著行B之位元之一邏輯狀態(如關於圖3D所闡述)，以便判定沿著行B之每一位元之穩定性。 圖4圖解說明根據各種實施例的用以透過一或多個經減小讀取餘裕技術基於判定每一位元之穩定性而產生一SRAM區塊之一PUF簽章之一方法之一流程圖。在各種實施例中，方法400之操作係由圖1至圖3E中所圖解說明之各別組件執行。出於論述目的，將結合圖1至圖3E闡述方法400之以下實施例。所圖解說明的方法400之實施例僅係一實例。因此，應理解，各個操作中之任一者可被省略、重新排序及/或添加但仍在本揭露之範疇內。 方法400開始於操作402處，在操作402中，根據各種實施例，將一第一邏輯狀態寫入SRAM區塊之每一位元。在一實例中，再次參考圖1，回應於透過埠118接收之一查問，PUF控制器114可使電壓控制器106藉由將每一位元之位元電壓拉升至一標稱電壓(例如，Vdd)來接通所有位元，且在某些實施例中，使用WL電壓控制器108逐列依序確證複數個WL (例如，圖2A之202-7、202-8、202-9等)以便使經確證列上之各別位元能夠被寫入有第一邏輯狀態。 方法400繼續至操作404，在操作404中，根據各種實施例，在一經減小讀取餘裕下自位元讀出經寫入邏輯狀態(亦即，第一邏輯狀態)。如上文所闡述，PUF控制器114可執行一或多個經減小餘裕技術以使得在一經減小讀取餘裕下讀取每一位元。舉例而言，PUF控制器114可使用電壓控制器106來提供一經減小Vdd來作為每一位元之位元電壓203，如圖3A中所展示及論述。另一選擇係，PUF控制器114可使用WL電壓控制器108來將一經增加WL電壓提供至每一位元，如圖3B中所展示及論述。在此等經減小讀取餘裕下，可讀出已有所不同的最初寫入至每一位元之第一邏輯狀態。 方法400繼續至判定操作406，在操作406中，根據各種實施例，偵測每一位元之第一邏輯狀態之一翻轉。繼續以上實例，PUF控制器114在經減小讀取餘裕下讀出每一位元之邏輯狀態，以便偵測第一邏輯狀態是否已經翻轉至與第一邏輯狀態互之一第二邏輯狀態。若第一邏輯狀態尚未翻轉，則方法400繼續進行至操作408，在操作408中PUF控制器114判定此一位元係一不穩定位元。且在某些實施例中，PUF控制器114不會使用此等位元來產生一PUF簽章。另一方面，若第一邏輯狀態已翻轉，則方法400繼續至操作410，在操作410中PUF控制器114判定此一位元係一穩定位元。 方法400繼續至操作412，在操作412中，根據各種實施例，然後使用穩定位元來產生一PUF簽章。繼續以上實例，一旦PUF控制器114跨越SRAM區塊102判定了哪些位元係穩定位元，PUF控制器114便可使用每一穩定位元之經翻轉邏輯狀態(亦即，第二邏輯狀態)來作為位元之各別較佳邏輯狀態。此外，在操作412中，PUF控制器114使用跨越SRAM區塊之位元之較佳邏輯狀態來產生一PUF簽章。如上文所述，基於一經耦合SRAM區塊之一或多個固有性質而產生之一PUF簽章係SRAM區塊所獨有的，且若PUF簽章係基於SRAM區塊之穩定位元而產生，則此一獨特PUF簽章可更可靠。所揭露PUF控制器114使用一或多個經減小讀取餘裕技術來識別此等穩定位元且因此使用該等經識別穩定位元所產生之PUF簽章更可靠。 圖5圖解說明根據各種實施例的用以基於透過一或多個經減小寫入餘裕技術判定每一位元之穩定性而產生一SRAM區塊之一PUF簽章之一方法之一流程圖。在各種實施例中，由圖1至圖3E中所圖解說明之各別組件執行方法500之操作。出於論述目的，將結合圖1至圖3E闡述方法500之以下實施例。所圖解說明的方法500之實施例僅係一實例。因此，應理解，各個操作中之任一者可被省略、重新排序及/或添加但仍在本揭露之範疇內。 方法500開始於操作502處，在操作502中，根據各種實施例，將一第一邏輯狀態寫入SRAM區塊之每一位元。在一實例中，再次參考圖1，回應於透過埠118接收之一查問，PUF控制器114可使電壓控制器106藉由將每一位元之位元電壓拉升至一標稱電壓(例如，Vdd)來接通所有位元，且在某些實施例中，使用WL電壓控制器108來逐列依序確證複數個WL (例如，圖2A之202-7、202-8、202-9等)，以便使經確證上之各別位元能夠被寫入有第一邏輯狀態。 方法500繼續至操作504，在操作504中，根據各種實施例，在一經減小寫入餘裕下將與第一邏輯狀態互補之一第二邏輯狀態寫入SRAM區塊之每一位元。如上文所闡述，PUF控制器114可執行一或多個經減小餘裕技術以使每一位元在一經減小寫入餘裕下被寫入。舉例而言，PUF控制器114可使用電壓控制器106提供一經增加Vdd來作為每一位元之位元電壓203，如圖3C中所展示及論述。另一選擇係，PUF控制器114可使用WL電壓控制器108來將一經減小WL電壓提供至每一位元，如圖3D中所展示及論述。作為另一實例，PUF控制器114可使用WL脈衝寬度控制器110來將一經減小WL脈衝寬度提供至每一位元，如圖3E中所展示及論述。在此等經減小寫入餘裕下，第二邏輯狀態可覆寫最初寫入至每一位元之第一邏輯狀態，亦即，第一邏輯狀態翻轉至第二邏輯狀態。 方法500繼續至判定操作506，在判定操作506中，根據各種實施例，偵測每一位元之第一邏輯狀態之一翻轉。繼續以上實例，PUF控制器114在每一位元在一或多個經減小寫入餘裕下被寫入之後讀出每一位元之邏輯狀態，以便偵測第一邏輯狀態是否已翻轉至與第一邏輯狀態互補之第二邏輯狀態。若第一邏輯狀態未翻轉，則方法500繼續進行至操作508，在操作508中PUF控制器114判定此一位元係一不穩定位元。且在某些實施例中，PUF控制器114不會使用此等位元來產生一PUF簽章。另一方面，若第一邏輯狀態已翻轉，則方法500繼續至操作510，在操作510中PUF控制器114判定此一位元係一穩定位元。 方法500繼續至操作512，在操作512中，根據各種實施例，然後使用穩定位元來產生一PUF簽章。繼續以上實例，一旦PUF控制器114跨越SRAM區塊102判定了哪些位元係穩定位元，PUF控制器114便可使用每一穩定位元之經翻轉邏輯狀態(亦即，第二邏輯狀態)來作為位元之各別較佳邏輯狀態。此外，在操作512中，PUF控制器114使用跨越SRAM區塊之位元之較佳邏輯狀態來產生一PUF簽章。如上文所提及，此一PUF簽章可更可靠。 在一實施例中，揭示一種記憶體裝置。該記憶體裝置包含：一記憶體區塊，其包含複數個記憶體位元，其中每一位元經組態以呈現一第一邏輯狀態；及一認證電路，其耦合至該複數個記憶體位元，其中該認證電路經組態以在一經減小讀取餘裕或一經減小寫入餘裕條件下存取一第一位元以藉由偵測該第一邏輯狀態是否翻轉至一第二邏輯狀態來判定該第一位之一穩定性，並基於至少該第一位元之該經判定穩定性來產生一物理不可複製功能(PUF)簽章。 在另一實施例中，一種記憶體裝置包含：一記憶體區塊，其包含複數個記憶體位元，其中每一位元經組態以呈現一第一邏輯狀態；及一認證電路，其耦合至該複數個記憶體位元，其中該認證電路經組態以在一經減小讀取餘裕條件或一經減小寫入餘裕條件下存取一第一位元以藉由偵測該第一邏輯狀態是否翻轉至一第二邏輯狀態來判定該第一位元之一穩定性，且若該第一邏輯狀態翻轉，則使用該第二邏輯狀態來產生一物理不可複製功能(PUF)簽章。 在又一實施例中，一記憶體裝置包含：一記憶體區塊，其包含複數個記憶體位元，其中每一位元經組態以呈現一第一邏輯狀態；及一認證電路，其耦合至該複數個記憶體位元，該認證電路包括：一電壓控制器，其經組態以將一位元電壓提供至一第一位元；一字線(WL)電壓控制器，其經組態以將一WL電壓提供至該第一位元；一WL脈衝寬度控制器，其經組態以將該WL電壓之一WL脈衝寬度提供至該第一位元；及一PUF控制器，其耦合至該電壓控制器、該WL電壓控制器及該WL脈衝寬度控制器，其中該PUF控制器經組態以使用該電壓控制器或該WL電壓控制器，使得在一經減小讀取餘裕條件下存取該第一位元，且使用該電壓控制器、該WL電壓控制器或該WL脈衝寬度控制器，使得在一經減小寫入餘裕條件下存取該第一位元。 上述內容概述數項實施例之特徵，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他程序及結構之一基礎以實現相同目的及/或達成本文中所引入之實施例之相同優勢。熟習此項技術者亦應意識到，此等等效構造並不脫離本揭露之精神及範疇，且應意識到其可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。
100‧‧‧記憶體裝置
102‧‧‧靜態隨機存取記憶體區塊
104‧‧‧認證電路
106‧‧‧電壓控制器
108‧‧‧字線控制器/字線電壓控制器
110‧‧‧字線脈衝寬度控制器
112‧‧‧資料庫
114‧‧‧物理不可複製功能控制器
116‧‧‧資料匯流排/共同資料匯流排
118‧‧‧輸入埠/埠
120‧‧‧輸出埠
200-1‧‧‧位元/靜態隨機存取記憶體位元
200-2‧‧‧位元/靜態隨機存取記憶體位元
200-3‧‧‧位元/靜態隨機存取記憶體位元
200-4‧‧‧位元/靜態隨機存取記憶體位元
200-5‧‧‧位元
200-6‧‧‧位元
200-7‧‧‧位元
200-8‧‧‧位元
200-9‧‧‧位元
202-1‧‧‧位元線
202-2‧‧‧反位元線
202-3‧‧‧位元線
202-4‧‧‧反位元線
202-5‧‧‧位元線
202-6‧‧‧反位元線
202-7‧‧‧字線/數字/字線電壓
202-8‧‧‧字線
202-9‧‧‧字線
203‧‧‧第一電壓參考/位元電壓
233‧‧‧第二電壓參考
250‧‧‧節點
260‧‧‧節點
302‧‧‧預定持續時間
304‧‧‧字線脈衝寬度
a‧‧‧列
A‧‧‧行
b‧‧‧列
B‧‧‧行
c‧‧‧列
C‧‧‧行
M1‧‧‧電晶體/存取電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體
M6‧‧‧電晶體/存取電晶體
t0‧‧‧時間
t1‧‧‧時間
Vdd‧‧‧期望值/期望字線電壓/第一電壓/高邏輯狀態/標稱電壓
當搭配附圖閱讀時，依據以下詳細說明可最佳地理解本揭露之態樣。應注意，各種構件未必按比例繪製。事實上，為論述之清晰起見，可任意地增大或減小各種構件尺寸。 圖1圖解說明根據某些實施例之包含一認證電路之一記憶體裝置之一例示性方塊圖。 圖2A圖解說明根據某些實施例的圖1之記憶體裝置之一記憶體區塊之一例示性電路圖。 圖2B圖解說明根據某些實施例的圖2A之記憶體區塊之一記憶體位元之一例示性電路圖。 圖3A圖解說明根據某些實施例的由圖1之記憶體裝置使用以基於一經減小讀取餘裕而產生一物理不可複製功能(PUF)簽章之例示性訊號。 圖3B圖解說明根據某些實施例的由圖1之記憶體裝置使用以基於另一經減小讀取餘裕而產生一物理不可複製功能(PUF)簽章之例示性訊號。 圖3C圖解說明根據某些實施例的由圖1之記憶體裝置使用以基於一經減小寫入餘裕而產生一物理不可複製功能(PUF)簽章之例示性訊號。 圖3D圖解說明根據某些實施例的由圖1之記憶體裝置使用以基於另一經減小寫入餘裕而產生一物理不可複製功能(PUF)簽章之例示性訊號。 圖3E圖解說明根據某些實施例的由圖1之記憶體裝置使用以基於又一經減小寫入餘裕而產生一物理不可複製功能(PUF)簽章之例示性訊號。 圖4圖解說明根據各種實施例的基於一或多個經減小讀取餘裕而產生一物理不可複製功能(PUF)簽章之一方法之一例示性流程圖。 圖5圖解說明根據各種實施例的基於一或多個經減小寫入餘裕而產生一物理不可複製功能(PUF)簽章之一方法之另一例示性流程圖。

Claims (1)

  1. 一種記憶體裝置，其包括： 一記憶體區塊，其包含複數個記憶體位元，其中每一位元經組態以呈現一第一邏輯狀態；及 一認證電路，其耦合至該複數個記憶體位元， 其中該認證電路經組態以在一經減小讀取餘裕條件或一經減小寫入餘裕條件下存取一第一位元，以藉由偵測該第一邏輯狀態是否翻轉至一第二邏輯狀態來判定該第一位元之一穩定性，並基於至少該第一位元之該經判定穩定性而產生一物理不可複製功能(PUF)簽章。
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