JPS62109430A - 半導体回路 - Google Patents
半導体回路Info
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- JPS62109430A JPS62109430A JP60250202A JP25020285A JPS62109430A JP S62109430 A JPS62109430 A JP S62109430A JP 60250202 A JP60250202 A JP 60250202A JP 25020285 A JP25020285 A JP 25020285A JP S62109430 A JPS62109430 A JP S62109430A
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- Japan
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- current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関し、特に論理回路として用いら
れる半導体回路に関する。
れる半導体回路に関する。
ＭＯＳ−ＦＥＴのしきい値特性を利用して、櫨々の論理
機能を有する半導体回路が作られている。
機能を有する半導体回路が作られている。
まず、ＭＯＳ−ＰＥＴのしきい値について説明する。
第２図（Ａ）は、ＭＯＳ−ＦＥＴのしきい値を説明する
だめの回路図である。
だめの回路図である。
第２図（Ａ）に示す回路において、ＭＯＳ、ＦＥＴのソ
ースが接地され、ドレインとゲートに電圧ＶＤが加えら
れられている。ｎチャンネルＭＯ８，ＦＥＴ（以下ｎＭ
Ｏ８と略記する）の場合、正の電圧ＶＤの絶体値を大き
くしていくと、ドレインからソースに正の電流ＩＤが流
れる。ｐチャンネルＭＯ８−ＦＥＴ （以下ｐＭＯ８と
略記する）の場合は負の電圧ＶＤと負の電流ＩＤとにつ
いて上記と同様になる。
ースが接地され、ドレインとゲートに電圧ＶＤが加えら
れられている。ｎチャンネルＭＯ８，ＦＥＴ（以下ｎＭ
Ｏ８と略記する）の場合、正の電圧ＶＤの絶体値を大き
くしていくと、ドレインからソースに正の電流ＩＤが流
れる。ｐチャンネルＭＯ８−ＦＥＴ （以下ｐＭＯ８と
略記する）の場合は負の電圧ＶＤと負の電流ＩＤとにつ
いて上記と同様になる。
第２図（Ｂ）は、第２図（Ａ）に示す回路の′イ圧電流
特性を示すグラフである。
特性を示すグラフである。
＠２図（Ｂ）に図示するように、電流ＩＤの流れはじめ
る近傍を除き電流ＩＤ、！：電圧Ｖｏ （ゲート電圧
であり、この場合Ｖｏ＝ＶＤである）との間には １■Ｄし５ｓ（Ｖ□−ＶＴ）２ の関係がある。ＶＴは通常ＦＥＴのしきい値といわれて
いる値である。なおしきい値ｖＴは、半導体基板の不純
物濃度やゲートの絶縁膜厚などにより制御することがで
きる。
る近傍を除き電流ＩＤ、！：電圧Ｖｏ （ゲート電圧
であり、この場合Ｖｏ＝ＶＤである）との間には １■Ｄし５ｓ（Ｖ□−ＶＴ）２ の関係がある。ＶＴは通常ＦＥＴのしきい値といわれて
いる値である。なおしきい値ｖＴは、半導体基板の不純
物濃度やゲートの絶縁膜厚などにより制御することがで
きる。
以上、ＭＯ８−ＦＥＴのしきい値について説明した。
第３図（Ａ）は、従来の半導体回路の一例である周知の
０ＭＯ８−ＮＯＴゲートを示す回路図である。
０ＭＯ８−ＮＯＴゲートを示す回路図である。
第３図（Ａ）に示す従来例は、しきい値が一１ｖである
ｐ ＭＯＳ Ｑ ｓ と、しきい値が＋１ｖであるｎＭ
ＯＳ Ｑ ４とを備えて構成されている。ｐＭＯ８Ｑ。
ｐ ＭＯＳ Ｑ ｓ と、しきい値が＋１ｖであるｎＭ
ＯＳ Ｑ ４とを備えて構成されている。ｐＭＯ８Ｑ。
の、ソースｎ ＋５ Ｖの電源電圧が加えられ、ドレイ
ンはｎＭＯ８Ｑ４ のドレインに接続されている。
ンはｎＭＯ８Ｑ４ のドレインに接続されている。
ｐＭＯ８Ｑ、−ｎＭＯ８Ｑ、の、ゲートに入力電圧Ｖｉ
が加えられ、ドレインから出力電圧ｖｏが取出されてい
る。
が加えられ、ドレインから出力電圧ｖｏが取出されてい
る。
入力電圧Ｖｉが＋１ｖよシ低くなると、ｎＭＯ８Ｑ４が
オフにな’）、ｐＭＯ８Ｑｓ はすでにオンになってい
るので、その結果出力電圧ｖｏは電源電圧＋５ＶＫ近く
なる。入力電圧Ｖｉが＋４Ｖより高くなると、ｐＭＯ８
Ｑｓ がオフになり、ｎＭＯ８Ｑａはすでにオンになっ
ているから、オンオフが上記と逆転して出力電圧ｖｏは
接地電位に近くなる。
オフにな’）、ｐＭＯ８Ｑｓ はすでにオンになってい
るので、その結果出力電圧ｖｏは電源電圧＋５ＶＫ近く
なる。入力電圧Ｖｉが＋４Ｖより高くなると、ｐＭＯ８
Ｑｓ がオフになり、ｎＭＯ８Ｑａはすでにオンになっ
ているから、オンオフが上記と逆転して出力電圧ｖｏは
接地電位に近くなる。
入・出力電圧Ｖｉ、Ｖｏの状態を、接地電位に近いとき
論理値Ｏの状態、電源電圧＋５ｖに近いとき論理値１の
状態とすると、入力電圧ｖｉの状態と出力電圧Ｖｏの状
態とは常に真・補の関係になるので、第３図（Ａ）に示
す従来例はＮＯＴゲートとして動作する。
論理値Ｏの状態、電源電圧＋５ｖに近いとき論理値１の
状態とすると、入力電圧ｖｉの状態と出力電圧Ｖｏの状
態とは常に真・補の関係になるので、第３図（Ａ）に示
す従来例はＮＯＴゲートとして動作する。
第３図（Ｂ）は、第３図（Ａ）に示す従来例の電圧電流
特性を示すグラフである。
特性を示すグラフである。
入力電圧Ｖｉが＋１ｖより低いかあるいは＋４Ｖより高
い場合、ｐＭＯ８Ｑ、−ｎＭＯ８Ｑ、の一方がオフにな
るのでｐＭＯＳ Ｑ ｓ・ｎＭＯ８Ｑ、に流れる直流電
流ＩＤＤはＯになる。入力電圧Ｖｉは、論理値の状態を
かえる場合＋１ｖ〜＋４ｖの範囲を通過し、この間ｐＭ
Ｏ８Ｑ、−ｎＭＯ８Ｑ、は共にオンになる。その結果＋
５ｖのｔ＃端子と接地端子との間に直流バスができ、第
３図（Ｂ）に図示するように直Ｒ電流ＩＤＤが流れる。
い場合、ｐＭＯ８Ｑ、−ｎＭＯ８Ｑ、の一方がオフにな
るのでｐＭＯＳ Ｑ ｓ・ｎＭＯ８Ｑ、に流れる直流電
流ＩＤＤはＯになる。入力電圧Ｖｉは、論理値の状態を
かえる場合＋１ｖ〜＋４ｖの範囲を通過し、この間ｐＭ
Ｏ８Ｑ、−ｎＭＯ８Ｑ、は共にオンになる。その結果＋
５ｖのｔ＃端子と接地端子との間に直流バスができ、第
３図（Ｂ）に図示するように直Ｒ電流ＩＤＤが流れる。
出力電圧ｖｏは＋５ｖとの中間の範囲を通過する。直流
電流ＩＤＩ）の最大値はｐ ＭＯＳ Ｑ ｓ ・ｎＭＯ
Ｓ Ｑ ４Ｏ大きさく関係し、通常１〜１００ｍＡにナ
ル。
電流ＩＤＩ）の最大値はｐ ＭＯＳ Ｑ ｓ ・ｎＭＯ
Ｓ Ｑ ４Ｏ大きさく関係し、通常１〜１００ｍＡにナ
ル。
入・出力電圧が、一定状態を続ける場合直流電流は流れ
ず、状態をかえる場合その途中で直流電流が流れるとい
うことは、第３図（Ａ）に示す従来例にかぎらず従来の
相補型の半導体回路のすべてについていえることである
。
ず、状態をかえる場合その途中で直流電流が流れるとい
うことは、第３図（Ａ）に示す従来例にかぎらず従来の
相補型の半導体回路のすべてについていえることである
。
〔発明が解決しようとする問題点３
以上説明したように従来の半導体回路は、入力電圧の状
態をかえる途中で電源端子間に直流パスができて直流電
流が流れるので、消費電力が大きいという欠点がある。
態をかえる途中で電源端子間に直流パスができて直流電
流が流れるので、消費電力が大きいという欠点がある。
本発明の目的は、上記の欠点を解決して消費電力の小・
さい半導体回路を提供することにある。
さい半導体回路を提供することにある。
本発明の半導体回路は、相補型の半導体回路において、
１Ｍ、源電圧の絶体値を、第一の導電型である電界効果
トランジスタのしきい値の絶体値および前記第一の導電
型と異なる第二の導電型である電界効果トランジスタの
しきい値の絶体値の、それぞれより大きく、かつそれら
の和より小さくあるいは和にＩヨぼ等しくして構成され
る。
１Ｍ、源電圧の絶体値を、第一の導電型である電界効果
トランジスタのしきい値の絶体値および前記第一の導電
型と異なる第二の導電型である電界効果トランジスタの
しきい値の絶体値の、それぞれより大きく、かつそれら
の和より小さくあるいは和にＩヨぼ等しくして構成され
る。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図（Ａ）は、本発明の半導体回路の第一の実施例を
示す向略図である。
示す向略図である。
第１１凶（Ａ）に示す実施例は、しきい値が一２５Ｖ
ｆ ｆｂ ルｐＭＯＳ Ｑ ｓ （！：、シ＠ イ値
カ＋ ２．ｓ Ｖ テ、！。
ｆ ｆｂ ルｐＭＯＳ Ｑ ｓ （！：、シ＠ イ値
カ＋ ２．ｓ Ｖ テ、！。
るｎＭＯＳ Ｑ ｔ とを備える０ＭＯ８として構成
されており、第３図（Ａ）に示す従来例のｐ ＭＯＳ
Ｑ ｓ・ｎＭＯ８Ｑ４をｐＭＯ３Ｑ１− ｎＭＯ８Ｑ、
でおきかえた接続になっている。＋５Ｖの電源電圧およ
び入力電圧Ｖｉの入力も、出力電圧Ｖｏの取出しも第３
図（Ａ）に示す従来例におけると同じである。
されており、第３図（Ａ）に示す従来例のｐ ＭＯＳ
Ｑ ｓ・ｎＭＯ８Ｑ４をｐＭＯ３Ｑ１− ｎＭＯ８Ｑ、
でおきかえた接続になっている。＋５Ｖの電源電圧およ
び入力電圧Ｖｉの入力も、出力電圧Ｖｏの取出しも第３
図（Ａ）に示す従来例におけると同じである。
入力電圧ｖｉが＋２．５ｖより低い場合ｐＭＯ８Ｑ。
がオン、ｎＭＯ８Ｑ、がオフになり、出力電圧Ｖ。
は電源電圧＋５Ｖに近くなる。、入力電圧Ｖｉが＋ｚｓ
ｖより高イ場合ｐＭＯ８Ｑ １ カ、ｔ ７、ｎ ＭＯ
Ｓ Ｑ ２がオンになり、出力電圧ｖｏは接地電位に近
くなる。このように、第１図（Ａ）に示す実施例はＮ。
ｖより高イ場合ｐＭＯ８Ｑ １ カ、ｔ ７、ｎ ＭＯ
Ｓ Ｑ ２がオンになり、出力電圧ｖｏは接地電位に近
くなる。このように、第１図（Ａ）に示す実施例はＮ。
Ｔゲートとして動作する。
第１図（Ｂ）は、第１図（Ａ） Ｋ示す実施例の電圧電
流特性を示すグラフである。
流特性を示すグラフである。
入力電圧Ｖｉの範囲Ｏｖ〜＋５Ｖにおいて、ｐＭｏｓＱ
、・ｎＭＯ８Ｑ、 が共にオンになる領式はないので
、＋５ｖの電源端子と接地端子との間に実質的に直流パ
スができることはない。第１図（Ｂ）に図示するように
、入力電圧Ｖｉか＋２．５Ｖの近傍では直流電流ＩＤＤ
が１μλ位流れるが、その他の範囲では常にｌｐＡ位の
リークを流程度である。
、・ｎＭＯ８Ｑ、 が共にオンになる領式はないので
、＋５ｖの電源端子と接地端子との間に実質的に直流パ
スができることはない。第１図（Ｂ）に図示するように
、入力電圧Ｖｉか＋２．５Ｖの近傍では直流電流ＩＤＤ
が１μλ位流れるが、その他の範囲では常にｌｐＡ位の
リークを流程度である。
出力端子には通常、容量性負荷が接続されるので、負荷
容量の充！電流が（ｐＭｏｓＱ、のオン時）＋５ＶのＷ
源端子から流入し、負荷容量の放電電流が（ｎＭＯ８Ｑ
２のオン時）接地端子へ流出する。
容量の充！電流が（ｐＭｏｓＱ、のオン時）＋５ＶのＷ
源端子から流入し、負荷容量の放電電流が（ｎＭＯ８Ｑ
２のオン時）接地端子へ流出する。
第１図（Ａ）に示す実施例は、したがって負荷容量の充
放電電流以外には、小さな直流バス電流しか消費しない
という利点がある。
放電電流以外には、小さな直流バス電流しか消費しない
という利点がある。
安定に動作しかつ雑音余裕を大きくするという点から、
ｐＭｏｓＱ、−ｎＭＯ８Ｑｔのしきい値の絶体値をそれ
ぞ’ｎ電源電圧＋５ｖの約１／２にするのが好ましい。
ｐＭｏｓＱ、−ｎＭＯ８Ｑｔのしきい値の絶体値をそれ
ぞ’ｎ電源電圧＋５ｖの約１／２にするのが好ましい。
第４図は、本発明の半導体回路の第二の実施例を示す回
路図でるる。
路図でるる。
第４図に示す実施例は、しきい値が−２−５■で６るｐ
ＭｏｓＱ、−Ｑａと、Ｌ キイ値カ＋ Ｚ ５ Ｎ’
ｆ するｎＭＯ８Ｑ、・Ｑ、とを備えるＣＭＯ８として
構成されている。ｐ ＭＯＳ Ｑ ｓ・Ｑ、を直列接続
した回路がｎＭＯ８Ｑｙ・Ｑ、を並列接続した回路に直
列接続されており、ｐＭｏｓＱ、 のソースに＋５ｖ
の電源電圧が加えられ、ｎＭＯ８Ｑ、・Ｑ、のソースは
接地されている。入力電圧７人がｐＲ４Ｏ８Ｑ、−ｎＭ
Ｏ８Ｑｔのゲートに、入力電圧ＶＢがｐＭｏｓＱ、−ｎ
ＭＯ８Ｑ、のゲートに加えられ、ｐＭＯ８Ｑ＠ ・ｎＭ
Ｏ８Ｑ、−ｎＭＯ８Ｑ、のドレインから電力電圧Ｖｏが
取出されている。
ＭｏｓＱ、−Ｑａと、Ｌ キイ値カ＋ Ｚ ５ Ｎ’
ｆ するｎＭＯ８Ｑ、・Ｑ、とを備えるＣＭＯ８として
構成されている。ｐ ＭＯＳ Ｑ ｓ・Ｑ、を直列接続
した回路がｎＭＯ８Ｑｙ・Ｑ、を並列接続した回路に直
列接続されており、ｐＭｏｓＱ、 のソースに＋５ｖ
の電源電圧が加えられ、ｎＭＯ８Ｑ、・Ｑ、のソースは
接地されている。入力電圧７人がｐＲ４Ｏ８Ｑ、−ｎＭ
Ｏ８Ｑｔのゲートに、入力電圧ＶＢがｐＭｏｓＱ、−ｎ
ＭＯ８Ｑ、のゲートに加えられ、ｐＭＯ８Ｑ＠ ・ｎＭ
Ｏ８Ｑ、−ｎＭＯ８Ｑ、のドレインから電力電圧Ｖｏが
取出されている。
第４図に示す実施例は、ＣＭＯ８−ＮＯＲゲートの一例
として周知の半導体回路と同じ接続になっているが、従
来のかかる半導体回路においてはｐＭＯ８のしきい値が
ｆＩ−Ｉ Ｖ 、 ｎＭＯ８のしきい値が杓子ＩＶに設
定されてｐ ！ＪＬＯＳとｎＭＯ８とが同時にオンする
範囲があるのに対し、本実施例はしきい値を一４５Ｖと
＋Ｚ５ＶＫ設定し、同一の入力電圧が加えられるｐＭＯ
３とｎＭＯ８とが同時にオンしないようにしている点で
従来のものとは異なる。
として周知の半導体回路と同じ接続になっているが、従
来のかかる半導体回路においてはｐＭＯ８のしきい値が
ｆＩ−Ｉ Ｖ 、 ｎＭＯ８のしきい値が杓子ＩＶに設
定されてｐ ！ＪＬＯＳとｎＭＯ８とが同時にオンする
範囲があるのに対し、本実施例はしきい値を一４５Ｖと
＋Ｚ５ＶＫ設定し、同一の入力電圧が加えられるｐＭＯ
３とｎＭＯ８とが同時にオンしないようにしている点で
従来のものとは異なる。
入力電圧ｖ人・ＶＢが共に＋２．５Ｖより低いとｎＭＯ
８Ｑ、−Ｑ、が共にオフ、ｐＭＯ８Ｑｓ−Ｑａが共にオ
ンになり、その結果出力電圧ｖｏは電源電圧十５ｖに近
くなる。入力電圧７人、ＶＢの少くとも一方が＋２−５
ｖよシ高くなるとｎＭＯＳ Ｑ ｙ・Ｑ、の少くとも一
方がオン、ｐ ＭＯＳ Ｑ ＊・Ｑ６の少くとも一方が
オフになシ、その結果出力電圧ｖｏは接地電位に近くな
る。この工うに、第４図に示す実施例はＮＯＲゲートと
して動作する。
８Ｑ、−Ｑ、が共にオフ、ｐＭＯ８Ｑｓ−Ｑａが共にオ
ンになり、その結果出力電圧ｖｏは電源電圧十５ｖに近
くなる。入力電圧７人、ＶＢの少くとも一方が＋２−５
ｖよシ高くなるとｎＭＯＳ Ｑ ｙ・Ｑ、の少くとも一
方がオン、ｐ ＭＯＳ Ｑ ＊・Ｑ６の少くとも一方が
オフになシ、その結果出力電圧ｖｏは接地電位に近くな
る。この工うに、第４図に示す実施例はＮＯＲゲートと
して動作する。
上記動作説明かられかるように、入力電圧ｖＡ・ＶＢの
範囲ＯＶ〜＋５ｖにおいて＋５ｖの電源端子から接地端
子に実質的に直流電流が流れることはない。
範囲ＯＶ〜＋５ｖにおいて＋５ｖの電源端子から接地端
子に実質的に直流電流が流れることはない。
以上本発明の二つの実施例について説明したが、本発明
はすべての相補型の半導体回路に適用することができる
。
はすべての相補型の半導体回路に適用することができる
。
以上詳細に説明したように本発明の半導体回路は、入・
出力電圧が一定状態を続ける場合のみならず状態をかえ
る途中でも電源端子間に直流電流が流れないので、消費
電力が小さいという効果がある。
出力電圧が一定状態を続ける場合のみならず状態をかえ
る途中でも電源端子間に直流電流が流れないので、消費
電力が小さいという効果がある。
第１図（Ａ）は、本発明の半導体回路の第一の実施例を
示す回路図、 第１図（Ｂ）は、第１図（Ａ）に示す実施例の電圧電流
特性を示すグラフ、 第２図（Ａ）は、ＭＯ８−ＦＥＴのしきい直を説明する
だめの回路図、 第２図（Ｂ）は、第２１図（Ａ）に示す回路の電圧直流
特性を示すグラフ、 第３図（Ａ）は、従来の半導体回路の一例を示す回路図
、 第３図（Ｂ）は、第３図（Ａ）に示す従来例の電圧１流
特性を示すグラフ、 第４図は、本発明の半導体回路の第二の実施例を示す回
路図である。
示す回路図、 第１図（Ｂ）は、第１図（Ａ）に示す実施例の電圧電流
特性を示すグラフ、 第２図（Ａ）は、ＭＯ８−ＦＥＴのしきい直を説明する
だめの回路図、 第２図（Ｂ）は、第２１図（Ａ）に示す回路の電圧直流
特性を示すグラフ、 第３図（Ａ）は、従来の半導体回路の一例を示す回路図
、 第３図（Ｂ）は、第３図（Ａ）に示す従来例の電圧１流
特性を示すグラフ、 第４図は、本発明の半導体回路の第二の実施例を示す回
路図である。
Claims (1)
- 【特許請求の範囲】 相補型の半導体回路において、 電源電圧の絶体値を、第一の導電型である電界効果トラ
ンジスタのしきい値の絶体値および前記第一の導電型と
異なる第二の導電型である電界効果トランジスタのしき
い値の絶体値の、それぞれより大きく、かつそれらの和
より小さくあるいは和にはほぼ等しくすることを特徴と
する半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250202A JPS62109430A (ja) | 1985-11-07 | 1985-11-07 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250202A JPS62109430A (ja) | 1985-11-07 | 1985-11-07 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62109430A true JPS62109430A (ja) | 1987-05-20 |
Family
ID=17204338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250202A Pending JPS62109430A (ja) | 1985-11-07 | 1985-11-07 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013206484A (ja) * | 2012-03-27 | 2013-10-07 | Renesas Electronics Corp | 連想記憶装置 |
-
1985
- 1985-11-07 JP JP60250202A patent/JPS62109430A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013206484A (ja) * | 2012-03-27 | 2013-10-07 | Renesas Electronics Corp | 連想記憶装置 |
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