JPS61189017A - Ｍｉｓ型半導体スイツチ - Google Patents
Ｍｉｓ型半導体スイツチInfo
- Publication number
- JPS61189017A JPS61189017A JP2862185A JP2862185A JPS61189017A JP S61189017 A JPS61189017 A JP S61189017A JP 2862185 A JP2862185 A JP 2862185A JP 2862185 A JP2862185 A JP 2862185A JP S61189017 A JPS61189017 A JP S61189017A
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- Japan
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- transistor
- mis type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、基板バイアス効果を無くし、容易性負荷の充
放電を速やかに行うことを可能にしたＭＩＳ（金属−絶
縁物一半導体）型半導体スイッチに関するものである。
放電を速やかに行うことを可能にしたＭＩＳ（金属−絶
縁物一半導体）型半導体スイッチに関するものである。
従来の技術
半導体スイッチでは、入力電圧に対してできるだけ多く
の電圧を出力側に取り出し、また伝送速度を速やめるこ
とが重要である。
の電圧を出力側に取り出し、また伝送速度を速やめるこ
とが重要である。
ところで、ＭＩＳ型半導体スイッチの１つとして第２図
に示すように、ｎチャンネルＭＯＳ型電界効果トランジ
スタ（以後ｎＭＯ３）ランジスタと記す）のドレイン電
極を信号入力端子１に、ソース電極を信号出力端子２に
それぞれ接続するとともに、信号出力端子２に容量負荷
３を、ゲート電極にゲート制御信号４をそれぞれ接続し
、さらに基板５を接地した構成のＭＩＳ型スイッチ回路
がすでに知られている。このＭＩＳ型スイッチ回路では
、信号出力端子２が０ボルトの状態で信号入力端子１に
プラスの電圧が入力され、ゲート電極に制御電圧（＋
Ｖａ ）が印加された場合、ｎＭＯ３トランジスタは導
通し、ソースホロワとして働らき、容量負荷３に電荷が
蓄積され信号出力端子２の電圧は上昇していくが、ソー
ス電極と基板６との電位差が大きくなり、いわゆる基板
バイアス効果が発生し、しきい値電圧（ＶＴ） がΔ
ｖＴ増加し、実効しきい値電圧Ｖ ７ （ｅ目→がＶＴ
（ｏ ｆ ｆ ）＝ＶＴ＋ΔＶＴの関係が成立し、容
量素子はＶＧ −Ｖ’ｒ（ｅｆｆ）の電圧にまで充電さ
れるとｎＭＯＳトランジスタは非導通状態となり、十分
な入力信号が出力端子に取シ出せなかった。
に示すように、ｎチャンネルＭＯＳ型電界効果トランジ
スタ（以後ｎＭＯ３）ランジスタと記す）のドレイン電
極を信号入力端子１に、ソース電極を信号出力端子２に
それぞれ接続するとともに、信号出力端子２に容量負荷
３を、ゲート電極にゲート制御信号４をそれぞれ接続し
、さらに基板５を接地した構成のＭＩＳ型スイッチ回路
がすでに知られている。このＭＩＳ型スイッチ回路では
、信号出力端子２が０ボルトの状態で信号入力端子１に
プラスの電圧が入力され、ゲート電極に制御電圧（＋
Ｖａ ）が印加された場合、ｎＭＯ３トランジスタは導
通し、ソースホロワとして働らき、容量負荷３に電荷が
蓄積され信号出力端子２の電圧は上昇していくが、ソー
ス電極と基板６との電位差が大きくなり、いわゆる基板
バイアス効果が発生し、しきい値電圧（ＶＴ） がΔ
ｖＴ増加し、実効しきい値電圧Ｖ ７ （ｅ目→がＶＴ
（ｏ ｆ ｆ ）＝ＶＴ＋ΔＶＴの関係が成立し、容
量素子はＶＧ −Ｖ’ｒ（ｅｆｆ）の電圧にまで充電さ
れるとｎＭＯＳトランジスタは非導通状態となり、十分
な入力信号が出力端子に取シ出せなかった。
そこで、この対策として第３図に示すように、ｐチャン
ネルＭＯ９型電界効果トランジスタ（ｐ Ｍ ＯＳ ）
ランジスタ）６とｎＭＯｓトランジスタ７を使用した、
いわゆる相補型のＭＯＳ）ランジスタにより構成された
回路がある。（例えば、特公昭４４−１６５６７号公報
） この回路の特徴は、それぞれのゲート電極に逆位相の制
御信号が印加されるように二つの制御信号源８と９を備
え、９ＭＯ８）ランジスタロ０基板電極は電源に接続し
、ｎＭＯＳ）ランジスタフの基板電極は接地するもので
ある。
ネルＭＯ９型電界効果トランジスタ（ｐ Ｍ ＯＳ ）
ランジスタ）６とｎＭＯｓトランジスタ７を使用した、
いわゆる相補型のＭＯＳ）ランジスタにより構成された
回路がある。（例えば、特公昭４４−１６５６７号公報
） この回路の特徴は、それぞれのゲート電極に逆位相の制
御信号が印加されるように二つの制御信号源８と９を備
え、９ＭＯ８）ランジスタロ０基板電極は電源に接続し
、ｎＭＯＳ）ランジスタフの基板電極は接地するもので
ある。
この回路によれば、一方のトランジスタがソースホロワ
として働くとき、他方のトランジスタはソース接地とし
て働くため、容量性負荷の充放電を速やかにするだけで
十分な出力電圧を取り出せることができる。
として働くとき、他方のトランジスタはソース接地とし
て働くため、容量性負荷の充放電を速やかにするだけで
十分な出力電圧を取り出せることができる。
発明が解決しようとする問題点
しかし、上記のようなＭＩＳ型半導体スイッチでは、相
補型のＭＩＳ型トランジスタを同時に導通、非導通にす
るために、それぞれのゲート電極に逆相の制御信号を印
加する必要があり、そのため二つの制御信号源が必要と
なり、周辺回路が複雑になる問題がある。
補型のＭＩＳ型トランジスタを同時に導通、非導通にす
るために、それぞれのゲート電極に逆相の制御信号を印
加する必要があり、そのため二つの制御信号源が必要と
なり、周辺回路が複雑になる問題がある。
問題点を解決するための手段
本発明の上記の問題を解決するためのＭＩＳ型半導体ス
イッチは、第１と第２の電極とゲート電極および基板電
極を持つ第１のＭＩＳ型トランジスタと、同第１のＭＩ
Ｓ型トランジスタと同一導電型で第１と第２の電極とゲ
ート電極および基板電極を持つ第２のＭＩＳ型トランジ
スタを有するとともに、前記第１のＭＩＳ型トランジス
タと前記第２のＭＩＳ型トランジスタのゲート電極が共
通に接続され、前記第１のＭＩＳ型トランジスタの第１
の電極と同トランジスタの基板電極および第２のＭＩＳ
型トランジスタの第１の電極が共通に接続され、さらに
、第１のＭＩＳ型トランジスタの第２の電極と第２のＭ
ＩＳ型トランジスタの第２の電極および同トランジスタ
の基板電極が共通に接続された回路構成である。
イッチは、第１と第２の電極とゲート電極および基板電
極を持つ第１のＭＩＳ型トランジスタと、同第１のＭＩ
Ｓ型トランジスタと同一導電型で第１と第２の電極とゲ
ート電極および基板電極を持つ第２のＭＩＳ型トランジ
スタを有するとともに、前記第１のＭＩＳ型トランジス
タと前記第２のＭＩＳ型トランジスタのゲート電極が共
通に接続され、前記第１のＭＩＳ型トランジスタの第１
の電極と同トランジスタの基板電極および第２のＭＩＳ
型トランジスタの第１の電極が共通に接続され、さらに
、第１のＭＩＳ型トランジスタの第２の電極と第２のＭ
ＩＳ型トランジスタの第２の電極および同トランジスタ
の基板電極が共通に接続された回路構成である。
作 用
本発明のＭＩＳ型半導体スイッチでは、１個のゲート制
御信号源によって基板バイアス効果を無くし、伝送効率
を高めることができる。
御信号源によって基板バイアス効果を無くし、伝送効率
を高めることができる。
実施例
本発明のＭＩＳ型半導体スイッチの実施例を第１図を参
照して説明する。
照して説明する。
第１図の回路構成は、同特性を持った２個のｎＭＯＳト
ランジスタ１ｏと１１を有し、第１のｎＭＯＳ）ランジ
スタ１ｏの第１の電極１２と同トランジスタの基板電極
１３はおよび第２のｎＭＯＳ）ランジスタ１１の第１の
電極１４とが信号入力端子１６に接続され、第１のｎＭ
Ｏｓトランジスタ１ｏの第２の電極１６と第２のｎＭＯ
ｓトランジスタ１１の第２の電極１７および同トランジ
スタの基板電極１８とが信号出力端子１９に接続され、
この信号出力端子１９とグラウンド２０間には容量素子
２１が負荷され、さらに、第１と第２のｎＭＯｓトラン
ジスタのゲート電極２２と２３には共通の制御信号源２
４が接続されたものである。
ランジスタ１ｏと１１を有し、第１のｎＭＯＳ）ランジ
スタ１ｏの第１の電極１２と同トランジスタの基板電極
１３はおよび第２のｎＭＯＳ）ランジスタ１１の第１の
電極１４とが信号入力端子１６に接続され、第１のｎＭ
Ｏｓトランジスタ１ｏの第２の電極１６と第２のｎＭＯ
ｓトランジスタ１１の第２の電極１７および同トランジ
スタの基板電極１８とが信号出力端子１９に接続され、
この信号出力端子１９とグラウンド２０間には容量素子
２１が負荷され、さらに、第１と第２のｎＭＯｓトラン
ジスタのゲート電極２２と２３には共通の制御信号源２
４が接続されたものである。
次に、この回路の動作を説明する。
最初、容量素子２１には電荷が蓄積されておらず、信号
出力端子１９は０ボルトとし、また、信号入力端子１６
に＋ＶＯボルトの電圧が印加されたと仮定する。制御信
号源２４より各ゲート電極２２と２３に正のゲート電圧
（＋Ｖａ）が印加されるゲート期間中に、第２のｎＭＯ
Ｓ）ランジスタ１１は第１の電極１４がドレイン電極と
して、第２の電極がソース電極として働らきソース・ホ
ロワとして動作する。この期間、電流は容量素子２１を
充電するように信号入力端子１５より第２のｎ Ｍ Ｏ
Ｓ ）ランジスタ１１を通って流れる。ところでこの時
、第２のｎＭＯｓ）ランジスタ１１の基板電極１８とソ
ース電極１７とは、回路的に接続されているので、常に
基板・ツース間に電位差が無く、前記した基板バイアス
効果が生じない。
出力端子１９は０ボルトとし、また、信号入力端子１６
に＋ＶＯボルトの電圧が印加されたと仮定する。制御信
号源２４より各ゲート電極２２と２３に正のゲート電圧
（＋Ｖａ）が印加されるゲート期間中に、第２のｎＭＯ
Ｓ）ランジスタ１１は第１の電極１４がドレイン電極と
して、第２の電極がソース電極として働らきソース・ホ
ロワとして動作する。この期間、電流は容量素子２１を
充電するように信号入力端子１５より第２のｎ Ｍ Ｏ
Ｓ ）ランジスタ１１を通って流れる。ところでこの時
、第２のｎＭＯｓ）ランジスタ１１の基板電極１８とソ
ース電極１７とは、回路的に接続されているので、常に
基板・ツース間に電位差が無く、前記した基板バイアス
効果が生じない。
したがって、容量素子２１に電荷が蓄積されつづけソー
ス電極１７の電位が高くなっても、しきい値電圧の変化
が生じないので、容量素子２１の電位に関係なくトラン
ジスタが導通しつづけ、入力電圧Ｖｏボルト近くになる
まで容量素子２１を充電することができ、信号入力端子
１６に印加されたほとんどの電圧が信号出力端子１９に
出力される。また、トランジスタのＯＮ抵抗も低くする
ことができ容量負荷への充電が速やかに行うことができ
る。
ス電極１７の電位が高くなっても、しきい値電圧の変化
が生じないので、容量素子２１の電位に関係なくトラン
ジスタが導通しつづけ、入力電圧Ｖｏボルト近くになる
まで容量素子２１を充電することができ、信号入力端子
１６に印加されたほとんどの電圧が信号出力端子１９に
出力される。また、トランジスタのＯＮ抵抗も低くする
ことができ容量負荷への充電が速やかに行うことができ
る。
このとき、他方の第１のｎＭＯｓ）ランジスタ１ｏは、
基板電極１３が高電圧位に保持されているので実効しき
い値電圧が高くなっており、ゲート電極２２に印加され
るゲート電圧＋ＶＧ との相対値によって決まるが非導
通になっているか、導通していてもＯＮ抵抗が非常に高
くなっている。
基板電極１３が高電圧位に保持されているので実効しき
い値電圧が高くなっており、ゲート電極２２に印加され
るゲート電圧＋ＶＧ との相対値によって決まるが非導
通になっているか、導通していてもＯＮ抵抗が非常に高
くなっている。
次に、制御信号源２４の電圧が０ボルトになるとゲート
期間が終わ９両ｎＭＯＳトランジスタは遮断される。
期間が終わ９両ｎＭＯＳトランジスタは遮断される。
次に、信号入力端子１ａにおける送信電圧が＋Ｖｏボル
トから接地電位に変化し、制御信号源２４より再び正の
ゲート電圧（＋ Ｖａ ）が印加されると、第１のｎＭ
Ｏｓ）ランジスタ１ｏは導通状態となり第１の電極１２
がソース電極として第２の電極１６がドレイン電極とな
ったソース接地として動作し、容量素子２１に蓄積され
た電荷を放電するように電流は第１のｎＭＯｓ）ランジ
スタ１ｏを通って信号入力端子１６に流れる。そして信
号出力端子１９の電圧が０ボルトになるまで電荷を完全
に放電し、かつＯＮ抵抗が低くなり容量負荷からの放電
を速やかに行うことができる。このとき、他方の第２の
ｎＭＯｓ）ランジスタ１１は基板電極１８の電位が高い
ため、実効しきい値電圧が高くなっており、ゲート電極
２３に印加されるゲート電圧（十Ｖ Ｇ）との相対値に
よって決まるが非導通になっているか、導通していても
ＯＮ抵抗が非常に高くなっている。
トから接地電位に変化し、制御信号源２４より再び正の
ゲート電圧（＋ Ｖａ ）が印加されると、第１のｎＭ
Ｏｓ）ランジスタ１ｏは導通状態となり第１の電極１２
がソース電極として第２の電極１６がドレイン電極とな
ったソース接地として動作し、容量素子２１に蓄積され
た電荷を放電するように電流は第１のｎＭＯｓ）ランジ
スタ１ｏを通って信号入力端子１６に流れる。そして信
号出力端子１９の電圧が０ボルトになるまで電荷を完全
に放電し、かつＯＮ抵抗が低くなり容量負荷からの放電
を速やかに行うことができる。このとき、他方の第２の
ｎＭＯｓ）ランジスタ１１は基板電極１８の電位が高い
ため、実効しきい値電圧が高くなっており、ゲート電極
２３に印加されるゲート電圧（十Ｖ Ｇ）との相対値に
よって決まるが非導通になっているか、導通していても
ＯＮ抵抗が非常に高くなっている。
以上説明したように本発明の回路構成では１つの制御信
号源で入力信号を完全に出力端子に伝送することができ
、また、容量負荷への充放電が速やかに行うことができ
る。
号源で入力信号を完全に出力端子に伝送することができ
、また、容量負荷への充放電が速やかに行うことができ
る。
なお、実施例ではｎＭＯｓ）ランジスタを用いて説明し
たがｐＭＯ８）ランジスタで構成することもできる。ま
た、２つのＭＩＳ型トランジスタは独立したパッケージ
に封入されたものでもよいし、同一半導体中の分離され
た島領域中に形成されたモノリシック半導体集積回路で
もよいし、また、同一誘電体上に組み込まれたハイブリ
ッド半導体集積回路でもよい。
たがｐＭＯ８）ランジスタで構成することもできる。ま
た、２つのＭＩＳ型トランジスタは独立したパッケージ
に封入されたものでもよいし、同一半導体中の分離され
た島領域中に形成されたモノリシック半導体集積回路で
もよいし、また、同一誘電体上に組み込まれたハイブリ
ッド半導体集積回路でもよい。
発明の効果
基板バイアス効果を抑制しうるので、容量負荷の充放電
を完全にしかも速かに行うことができ、入力信号を完全
に出力端子に伝送することができ、伝送速度をはやめる
ことができる。しかも、同一導電型のＭＩＳ型トランジ
スタで形成することができるので、それぞれのゲート電
極に印加する制御信号源を一つにすることができ、周辺
回路を単純にする効果を奏することができる。
を完全にしかも速かに行うことができ、入力信号を完全
に出力端子に伝送することができ、伝送速度をはやめる
ことができる。しかも、同一導電型のＭＩＳ型トランジ
スタで形成することができるので、それぞれのゲート電
極に印加する制御信号源を一つにすることができ、周辺
回路を単純にする効果を奏することができる。
第１図は本発明のＭＩＳ型半導体スイッチの回路構成図
、第２図は単一のＭＩ Ｓ型トランジスタを使用した従
来の半導体スイッチの回路構成図、第３図は相補型のＭ
ＩＳ型トランジスタを使用した従来の半導体スイッチの
回路構成図である。 １ｏ・・・・・・第１のｎＭＯｓ）ランジスタ、１１・
・・００．第２のｎＭＯｓ）ランジスタ、１２，１４・
旧・・第１の電極、１３．１８・川・・基板電極、１６
・・・・・・信号入力端子、１８．１７・・・・・・第
２の電極、１９・・・・・・信号出力端子、２０・・・
・・・グラウンド、２１・・・・・・容量素子、２２．
２３・・・・・・ゲート電極、２４・・・・・・制御信
号源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ω−
−−不１のハＭＯ３Ｌランジスク ｆｆ−−％ｚ４ｎａｐδＬヲンジヌブ １．５−−−ｊ右号入ηを島） １ｆ；、１７−＝′名２め４どネジ ｆ９−−−イ吉号出ノフ立Ｊｂでト ２Ｏ−−−ｆ）’“ラウンド ２ｆ−一一情這量免） 宵２図 １３図
、第２図は単一のＭＩ Ｓ型トランジスタを使用した従
来の半導体スイッチの回路構成図、第３図は相補型のＭ
ＩＳ型トランジスタを使用した従来の半導体スイッチの
回路構成図である。 １ｏ・・・・・・第１のｎＭＯｓ）ランジスタ、１１・
・・００．第２のｎＭＯｓ）ランジスタ、１２，１４・
旧・・第１の電極、１３．１８・川・・基板電極、１６
・・・・・・信号入力端子、１８．１７・・・・・・第
２の電極、１９・・・・・・信号出力端子、２０・・・
・・・グラウンド、２１・・・・・・容量素子、２２．
２３・・・・・・ゲート電極、２４・・・・・・制御信
号源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ω−
−−不１のハＭＯ３Ｌランジスク ｆｆ−−％ｚ４ｎａｐδＬヲンジヌブ １．５−−−ｊ右号入ηを島） １ｆ；、１７−＝′名２め４どネジ ｆ９−−−イ吉号出ノフ立Ｊｂでト ２Ｏ−−−ｆ）’“ラウンド ２ｆ−一一情這量免） 宵２図 １３図
Claims (1)
- 第１の第２の電極とゲート電極および基板電極を持つ第
１のＭＩＳ型トランジスタと、同第１のＭＩＳ型トラン
ジスタと同一導電型で第１と第２の電極とゲート電極お
よび基板電極を持つ第２のＭＩＳ型トランジスタを有す
るとともに、前記第１のＭＩＳ型トランジスタと前記第
２のＭＩＳ型トランジスタのゲート電極が共通に接続さ
れ、前記第１のＭＩＳ型トランジスタの第１の電極と同
トランジスタの基板電極および第２のＭＩＳ型トランジ
スタの第１の電極が共通に接続され、さらに、第１のＭ
ＩＳ型トランジスタの第２の電極と第２のＭＩＳ型トラ
ンジスタの第２の電極および同トランジスタの基板電極
が共通に接続されたことを特徴とするＭＩＳ型半導体ス
イッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2862185A JPS61189017A (ja) | 1985-02-15 | 1985-02-15 | Ｍｉｓ型半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2862185A JPS61189017A (ja) | 1985-02-15 | 1985-02-15 | Ｍｉｓ型半導体スイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61189017A true JPS61189017A (ja) | 1986-08-22 |
Family
ID=12253619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2862185A Pending JPS61189017A (ja) | 1985-02-15 | 1985-02-15 | Ｍｉｓ型半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61189017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172011A (ja) * | 1990-11-05 | 1992-06-19 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1985
- 1985-02-15 JP JP2862185A patent/JPS61189017A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172011A (ja) * | 1990-11-05 | 1992-06-19 | Mitsubishi Electric Corp | 半導体集積回路 |
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