KR20240047982A - 감지 증폭기에서 감소된 커패시턴스를 갖는 메모리 - Google Patents

감지 증폭기에서 감소된 커패시턴스를 갖는 메모리 Download PDF

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퀄컴 인코포레이티드
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Abstract

다수의 메모리 뱅크들을 포함하는 메모리가 제공되며, 메모리 뱅크들 중 각각의 메모리 뱅크는 판독 멀티플렉서와 연관된다. 제1 판독 멀티플렉서는 제1 복수의 비트 라인들을 제1 감지 노드 쌍에 커플링시키고, 제2 판독 멀티플렉서는 제2 복수의 비트 라인들을 제2 감지 노드 쌍에 커플링시킨다. 제1 감지 증폭기는 제1 감지 노드 쌍에 커플링된다. 제2 감지 노드 쌍은 동일한 감지 증폭기 또는 상이한 감지 증폭기에 커플링될 수 있다.

Description

감지 증폭기에서 감소된 커패시턴스를 갖는 메모리
관련 출원에 대한 상호 참조
본 출원은 2021년 8월 27일자 출원된 미국 특허 출원 제17/446,195호에 대한 우선권 및 이익을 주장하며, 그 특허 출원의 개시내용은 그 전체가 아래에 기재되는 바와 같이 그리고 모든 적용가능한 목적들을 위해 본 명세서에 통합된다.
기술분야
본 출원은 메모리들에 관한 것으로, 더 상세하게는 감지 증폭기에서 감소된 커패시턴스를 갖는 멀티-뱅크 메모리들에 관한 것이다.
종래의 SRAM(static random-access memory)에서, 비트셀은 판독 동작 동안 비트 라인들의 쌍에 연결된다. 판독 동작 전에, 비트 라인들은 비트셀에 대해 사용되는 전력 공급 전압으로 사전-충전된다. 비트셀의 이진 콘텐츠에 의존하여, 비트셀은 그의 사전-충전된 상태로부터 비트 라인 쌍 내의 트루(true) 비트 라인 또는 컴플리먼트(complement) 비트 라인 중 어느 하나를 약간 방전시킬 것이다. 예를 들어, 비트셀이 이진 1을 저장하고 있다고 가정한다. 판독 동작 동안, 워드 라인은 비트셀이 그의 비트 라인 쌍에 커플링되도록 어써팅(assert)된다. 이진 1 값으로 인해, 이어서, 컴플리먼트 비트 라인은 그의 사전-충전 상태로부터 방전될 것이다. 그러나, 비트셀은 트루 비트 라인을 그의 사전-충전 상태로 유지할 것이다.
따라서, 판독 동작은 비트 라인 쌍에 걸쳐 전압 차이를 발생시킬 것이다. 이러한 비트 라인 전압 차이는 풀 레일이 아니라, 대신 전력 공급 전압의 일부와 동일하다. 이러한 비교적 작은 전압 차이에 응답하고, 어떤 것이 비트셀에 저장되었는지에 관한 비트 결정을 행하기 위해, 감지 증폭기는 비교적 많은 양의 이득을 사용할 수 있다.
CTSA(charge transfer sense amplifier)는 비교적 작은 전압 차이로 비트 결정을 허용하기 위해 비교적 많은 양의 이득을 제공할 수 있다. CTSA는 비트 라인(또는 컴플리먼트 비트 라인)과 감지 노드(또는 컴플리먼트 감지 노드) 사이에서 전하를 전달함으로써 부분적으로 이득을 제공할 수 있다. 그러나, 다수의 비트 라인들이 감지 노드를 공유할 수 있고, 감지 노드당 비트 라인들의 수가 높을수록, 기생 커패시턴스가 더 높을 수 있으며, 여기서 기생 커패시턴스는 신속하고 신뢰할 수 있는 비트 결정들에 대한 장애물일 수 있다.
따라서, 감소된 기생 커패시턴스를 갖는 메모리들에 대한 필요성이 당업계에 존재한다.
일 구현에서, 회로는, 제1 복수의 비트 라인들을 제1 감지 노드 및 제1 상보적 감지 노드에 커플링시키는 제1 판독 멀티플렉서; 제2 복수의 비트 라인들을 제2 감지 노드 및 제2 상보적 감지 노드에 커플링시키는 제2 판독 멀티플렉서; 및 제1 감지 노드 및 제1 상보적 감지 노드에 커플링된 제1 감지 증폭기를 포함하며, 여기서 제1 판독 멀티플렉서는 메모리 비트 셀들의 제1 뱅크(bank)와 연관되고, 제2 판독 멀티플렉서는 메모리 비트 셀들의 제2 뱅크와 연관된다.
다른 구현에서, 방법은, 제1 판독 동작에서, 제1 복수의 비트 라인 쌍들을 제1 감지 노드 쌍과 멀티플렉싱하는 단계로서, 제1 감지 노드 쌍과 멀티플렉싱하는 단계는 제1 복수의 비트 라인 쌍들 중 제1 비트 라인 쌍을 제1 감지 노드 쌍과 커플링시키는 단계를 포함하는, 제1 감지 노드 쌍과 멀티플렉싱하는 단계; 제1 비트 라인 쌍과 제1 감지 노드 쌍 사이에서 전하 공유하는 단계; 제1 감지 노드 쌍으로부터의 값들을 로직 회로부에 입력하는 단계; 로직 회로부로 하여금, 제1 감지 노드 쌍으로부터의 값들에 기초하여 비트 결정을 행하게 하는 단계; 및 후속 판독 동작에서, 제2 복수의 비트 라인 쌍들을 제2 감지 노드 쌍과 멀티플렉싱하는 단계를 포함하며, 제2 감지 노드 쌍과 멀티플렉싱하는 단계는 제2 복수의 비트 라인 쌍들 중 제2 비트 라인 쌍을 제2 감지 노드 쌍에 커플링시키는 단계를 포함하고, 제1 복수의 비트 라인 쌍들은 메모리 비트 셀들의 제1 뱅크와 연관되고, 제2 복수의 비트 라인 쌍들은 메모리 비트 셀들의 제2 뱅크와 연관된다.
다른 구현에서, 메모리 디바이스는, 복수의 메모리 뱅크들로서, 메모리 뱅크들의 각각의 메모리 뱅크는 복수의 비트 라인 쌍들을 포함하는, 복수의 메모리 뱅크들; 복수의 감지 노드 쌍들로서, 감지 노드 쌍들 각각은 메모리 뱅크들의 개개의 메모리 뱅크와 연관되는, 복수의 감지 노드 쌍들; 비트 라인 쌍들을 감지 노드 쌍들과 멀티플렉싱하기 위한 수단; 및 복수의 메모리 뱅크들로 지향되는 복수의 판독 동작들 동안 감지 노드 쌍들과 연관된 전압들에 기초하여 비트 결정들을 행하기 위한 수단을 포함한다.
또 다른 구현에서, 메모리는, 제1 복수의 열(column)들에 배열된 제1 복수의 비트 셀들을 포함하는 제1 메모리 뱅크; 제2 복수의 열들에 배열된 제2 복수의 비트 셀들을 포함하는 제2 메모리 뱅크; 제1 판독 멀티플렉서에 의해 제1 복수의 열들에 커플링된 제1 감지 노드 쌍; 제2 판독 멀티플렉서에 의해 제2 복수의 열들에 커플링된 제2 감지 노드 쌍; 및 제1 감지 노드 쌍에 커플링된 제1 감지 증폭기를 포함한다.
이들 및 부가적인 이점들이 다음의 상세한 설명을 통해 더 양호하게 인식될 수 있다.
도 1은 본 개시내용의 일 양태에 따른, 다수의 감지 노드 쌍들을 갖는 멀티-뱅크 메모리를 예시한다.
도 2는 도 1의 메모리 내의 예시적인 감지 증폭기를 예시한다.
도 3은 도 1의 예시적인 감지 증폭기의 타이밍 다이어그램을 예시한다.
도 4는 도 1의 메모리 내의 예시적인 감지 증폭기를 예시한다.
도 5는 본 개시내용의 일 양태에 따른, 다수의 감지 노드 쌍들을 갖는 멀티-뱅크 메모리를 예시한다.
도 6은 도 5의 메모리 내의 예시적인 감지 증폭기를 예시한다.
도 7은 본 개시내용의 일 양태에 따른, 비트 라인 쌍과 감지 노드 쌍 사이의 예시적인 인터페이스를 예시한다.
도 8은 도 1 및 도 5의 멀티-뱅크 메모리들에 의해 수행될 수 있는 예시적인 방법의 흐름도를 예시한다.
도 9는 본 개시내용의 일 양태에 따른, 메모리를 통합할 수 있는 예시적인 SOC(system on chip)를 예시한다.
본 개시내용의 구현들 및 그들의 이점들은 후속하는 상세한 설명을 참조함으로써 가장 양호하게 이해된다. 유사한 참조 번호들이 도면들 중 하나 이상에 예시된 유사한 엘리먼트들을 식별하는 데 사용된다는 것이 인식되어야 한다.
다수의 메모리 뱅크들이 존재하는 SRAM과 같은 메모리가 제공되며, 메모리 뱅크들 각각은 판독 멀티플렉서와 연관된다. 예를 들어, 제1 판독 멀티플렉서는 제1 복수의 비트 라인들을 제1 감지 노드 및 제1 상보적 감지 노드에 커플링시킬 수 있다. 제2 판독 멀티플렉서는 제2 복수의 비트 라인들을 제2 감지 노드 및 제2 상보적 감지 노드에 커플링시킬 수 있다. 복수의 비트 라인들은 복수의 비트 라인 쌍들(비트 라인 및 비트 라인 상보)을 포함할 수 있다. 각각의 비트 라인 쌍은 비트 셀들의 열에 대응할 수 있다. 따라서, 각각의 메모리 뱅크는 다수의 워드 라인들에 의해 횡단되는 다수의 비트 셀 열들을 포함할 수 있다.
다수의 판독 멀티플렉서들이 동일한 감지 노드 쌍(감지 노드 및 감지 노드 상보)에 커플링될 수 있는 다른 예들과 대조적으로, 본 명세서에서 논의되는 구현들은, 제1 판독 멀티플렉서가 제1 감지 노드 및 제1 상보적 감지 노드에 커플링되고 제2 판독 멀티플렉서가 제2 감지 노드 및 제2 상보적 감지 노드에 커플링되는 아키텍처를 포함할 수 있다. 위에서 언급된 바와 같이, 감지 노드 및 상보적 감지 노드를 공유하는 비트 라인들의 수가 증가함에 따라, 기생 커패시턴스가 증가한다. 그러나, 본 명세서에서 논의된 구현들은 적어도 하나의 쌍을 메모리 뱅크들 각각에 제공함으로써 감지 노드 쌍들의 수를 증가시킨다. 따라서, 감지 노드들에 대한 비트 라인들의 비율이 감소되며, 그에 의해, 각각의 감지 증폭기에 의해 관측되는 기생 커패시턴스를 감소시킨다. 더 낮은 기생 커패시턴스는 전하 공유에 의해 달성되는 전압을 증가시키며, 그에 의해, 더 빠르고 더 신뢰할 수 있는 비트 결정들을 제공할 수 있다.
일 예에서, 제1 감지 노드 및 제1 상보적 감지 노드에 커플링된 제1 감지 증폭기 및 제2 감지 노드 및 제2 상보적 감지 노드에 커플링된 제2 감지 증폭기가 존재한다. 다시 말하면, 각각의 메모리 뱅크는 그 자신의 감지 증폭기와 연관된다. 감지 증폭기들은, 감지 증폭기들 각각이 NAND 게이트들의 크로스 커플링된 쌍으로서 구축되는 것을 포함하는 임의의 적절한 방식으로 구현될 수 있으며, 크로스 커플링된 쌍들 각각은 푸시 풀 회로(push pull circuit)에 커플링된다.
다른 구현에서, 다수의 메모리 뱅크들이 단일 감지 증폭기와 커플링된다. 다시 말하면, 감지 증폭기는 감지 노드 쌍들 둘 모두에 그리고 그에 따라 멀티플렉서들 각각에 커플링된다. 감지 증폭기는 AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 포함할 수 있으며, 여기서 제1 AOI 게이트는 제1 상보적 감지 노드, 제2 상보적 감지 노드, 및 제2 AOI 게이트로부터의 출력에 커플링되고, 제2 AOI 게이트는 제1 감지 노드, 제2 감지 노드, 및 제1 AOI 게이트의 출력에 커플링된다. AOI 게이트들의 크로스 커플링된 쌍은 푸시 풀 회로를 공유할 수 있다.
크로스 커플링된 AOI 게이트들을 사용하는 구현의 이점은, NAND 게이트들의 2개의 크로스 커플링된 쌍들을 사용하는 구현과 비교할 때 트랜지스터들의 수가 감소될 수 있다는 것이다. 트랜지스터들의 수를 감소시키는 것은 칩 상에서 사용되는 실리콘 영역의 양을 감소시키며, 아마도 제조 비용을 감소시킬 뿐만 아니라 동적 전력 및 누설 전력을 잠재적으로 절약할 수 있다.
감지 증폭기들은 CTSA(charge sharing sense amplifier)들로서 구현될 수 있다. 일 예에서, 멀티플렉싱된 열들의 그룹에 대한 각각의 비트 라인은 그 자신의 전하-전달 트랜지스터를 통해 감지 노드들에 커플링된다. 각각의 전하-전달 트랜지스터의 소스는 그의 비트 라인에 커플링되는 반면, 각각의 전하-전달 트랜지스터의 드레인은 그의 감지 노드에 커플링된다. 따라서, 각각의 전하-전달 트랜지스터에 대한 게이트-소스 전압은 그의 게이트 전압 및 그의 비트 라인 전압에 의해 결정된다. 다음의 논의는 각각의 전하-전달 트랜지스터가 PMOS(p-type metal-oxide semiconductor) 트랜지스터라고 가정할 것이지만, 전하 전달은 또한 NMOS(n-type metal-oxide semiconductor) 트랜지스터들로 달성될 수 있다는 것이 인식될 것이다.
판독 동작에 대한 워드 라인 어써션(assertion) 전에, 비트 라인들은 전력 공급 전압으로 사전-충전되는 반면, 감지 노드들은 방전된다. 이어서, 워드 라인은 워드 라인 어써션 기간 동안 어써팅되며, 그 기간 동안, 멀티플렉싱된 열들의 그룹에 대한 비트 라인 쌍들과 워드 라인의 교차점들에서 각각의 비트 셀에 저장된 비트에 의존하는 비트 라인 전압 차이가 각각의 비트 라인 쌍에 대해 발생된다. 이러한 비트에 의존하여, 각각의 비트 라인 쌍 내의 트루 비트 라인 또는 컴플리먼트 비트 라인 중 어느 하나는 사전-충전된 상태(전력 공급 전압(VDD))로부터 약간 방전된다. 전하 전달은 워드 라인 어써션 기간의 끝 부근에서 시작하는 전하-전달 기간 동안 발생한다. 전하-전달 기간 전에, 각각의 전하-전달 트랜지스터에 대한 게이트 전압은 각각의 전하-전달 트랜지스터가 오프이도록 전력 공급 전압으로 유지된다. 전하-전달 기간은 워드 라인의 어써션에 대해 지연되어, 비트 라인 전압 차이가 각각의 비트 라인 쌍에 대해 발생될 수 있다. 전하-전달 기간 동안, 전하-전달 트랜지스터들에 대한 게이트 전압은 전력 공급 전압으로부터 접지를 향해 약간의 슬루 레이트(slew rate)로 드롭된다. 예를 들어, 비교적 작은 인버터 또는 더미 비트 라인 전압이 전하-전달 트랜지스터들에 대한 게이트 전압을 제어하는 데 사용될 수 있다. 비트 값에 의존하여, 각각의 비트 라인 쌍 내의 트루 비트 라인 또는 컴플리먼트 비트 라인 중 어느 하나는 그의 사전-충전된 상태(전력 공급 전압)로부터 약간 드롭될 것이다. 이러한 비트 라인은 다음의 논의에서 부분적으로-충전된 비트 라인으로 지칭된다. 그러나, 각각의 비트 라인 쌍 내의 나머지 비트 라인은 전력 공급 전압으로 충전되게 유지될 것이다. 이러한 비트 라인은 다음의 논의에서 완전히-충전된 비트 라인으로 지칭된다.
멀티플렉싱된 열들의 그룹 내의 각각의 전하-전달 트랜지스터에 대한 게이트 전압은, 완전히-충전된 비트 라인에 대한 전하-전달 트랜지스터에 대한 게이트-소스 전압(게이트-비트-라인 전압)이 그의 임계 전압을 만족시키도록 전하-전달 기간 동안 드롭된다. 그러나, 부분적으로-충전된 비트 라인에 대한 전압의 감소는 이러한 동일한 게이트 전압이 부분적으로-충전된 비트 라인에 대한 전하-전달 트랜지스터에 대한 임계 전압을 만족시키지 않도록 한다. 따라서, 비트 라인 쌍 내의 완전히-충전된 비트 라인에 대한 전하-전달 트랜지스터만이 초기에 그의 감지 노드에 전하를 전도할 것이다. 감지 노드의 커패시턴스는 비트 라인의 커패시턴스와 비교하여 비교적 작아서, 결과적인 전하 전달은 감지 노드로 하여금 전력 공급 전압으로 거의 충전되게 한다. 대조적으로, 부분적으로-방전된 비트 라인에 대한 감지 노드는, 액세스된 비트 라인 쌍에 대한 감지 노드들 사이의 전압 차이가 거의 풀 레일(전력 공급 전압과 거의 동일한 전압 차이)이도록 그의 방전된 디폴트 상태로 유지된다. 따라서, 전하 전달은 감지 노드들 상에서 거의-풀-레일 전압 차이로의 비교적 작은 비트 라인 전압 차이의 증폭을 초래했다. 감지 증폭기에 의한 감지는 감지 인에이블 기간에 발생한다
도 1은 일 구현에 따른, 메모리 시스템(100)의 예시이다. 메모리 시스템(100)은 멀티-뱅크 메모리 시스템이며, 이러한 경우, 2개의 메모리 뱅크들, 즉 뱅크 b0(195) 및 뱅크 b1(196)을 사용한다. 메모리 뱅크들(195, 196) 각각은 비트 셀들의 다수의 열들을 포함하며, 각각의 열은 비트 라인 및 상보적 비트 라인을 갖고, 메모리 뱅크들 각각은 다수의 워드 라인들에 의해 횡단된다. 비트 라인들 및 상보적 비트 라인들(190, 191)은 각각이 2개의 쌍들을 갖는 것으로 예시되며, 주어진 메모리 뱅크는 임의의 적절한 수의 열들에 대응하는 임의의 적절한 수의 비트 라인 쌍들을 포함할 수 있다는 것이 이해된다.
멀티플렉서(110)를 살펴보면, 그것은 뱅크 b0(195)에 대응하고, 그것은 비트 라인 쌍들(190)을 감지 노드들(q_b0 및 qb_b0) 상에 멀티플렉싱한다. 유사하게, 멀티플렉서(120)는 뱅크 b1(196)에 대응하고, 그것은 비트 라인 쌍들(191)을 감지 노드들(q_b1, qb_b1) 상에 멀티플렉싱한다. 이러한 예에서, 멀티플렉서들(110, 120) 각각은 pre_n(비트 라인 사전-충전), rm [0:3](판독 멀티플렉싱 신호), 및 wm [0:3](기입 멀티플렉싱 신호)을 포함하는 3개의 신호들을 수신한다. 여기서, 신호들(rm 및 wm)은 4개의 열들 중에서 선택하는 것으로 도시되고, 위에서 언급된 바와 같이, 구현들의 범위는 멀티플렉싱될 수 있는 임의의 수의 열들을 지원한다는 것을 유의한다.
감지 노드들(q_b0, q_b1) 및 상보적 감지 노드들(qb_b0, qb_b1)은 감지 증폭기(130)에 대한 입력들이다. 추가로, 이러한 예에서, 메모리 시스템(100)은 주어진 시간에 메모리 뱅크들(195, 196) 중 하나 상에서 판독 또는 기입 동작 중 어느 하나를 수행하고, 메모리 뱅크들(195, 196) 둘 모두 상에서 동시에 동작들을 수행하지 않는다. 감지 증폭기(130)는 메모리 뱅크들(195, 196) 중 하나 상에서의 판독 동작에 응답하여 그 개개의 뱅크에 대응하는 주어진 감지 노드 쌍 사이의 전압의 차이에 비트 결정을 기초한다.
비트 라인 쌍들과 감지 노드 쌍들 사이의 인터페이스들은 도 7에 관해 더 상세히 설명된다. 더욱이, 감지 증폭기(130)에 대한 예시적인 아키텍처는 도 2, 도 4에 관해 더 상세히 설명된다.
도 7은 감지 노드 및 상보적 감지 노드(q 및 qb)를 갖는 비트 라인 쌍(bl 및 blb) 및 단일 비트 라인의 예시적인 인터페이스의 예시이다. 도 7은 설명의 용이함을 위해 일반화되며, 도 7에 설명된 개념들은 도 1 내지 도 4 뿐만 아니라 도 5 및 도 6의 감지 증폭기 아키텍처들 둘 모두에 적용가능하다는 것이 이해된다. 도 7은 단지 단일 비트 라인 쌍만을 예시하며, 다른 비트 라인 쌍들은 감지 노드(q 및 qb)에 커플링되고, 적절한 멀티플렉서 신호(rm [0:3])를 사용하여 선택될 수 있다는 것이 이해된다.
비트 라인(bl) 및 컴플리먼트 비트 라인(blb)의 비트 라인 쌍은 열을 형성한다. 비트셀(705)은 열과 워드 라인(wl)의 교차점에 놓인다. 이러한 예에서, 비트셀(705)은 크로스-커플링된 인버터들의 쌍에 의해 형성된다. 인버터들 중 제1 인버터의 출력 노드는 비트셀(705)에 대한 트루(Q) 출력이다. 이러한 출력 노드는 NMOS 액세스 트랜지스터(M4)를 통해 비트 라인(bl)에 커플링된다. 유사하게, 인버터들 중 나머지 제2 인버터의 출력 노드는 NMOS 액세스 트랜지스터(M3)를 통해 컴플리먼트 비트 라인(blb)에 커플링되는 비트셀(705)에 대한 컴플리먼트(QB) 출력이다. 워드 라인(wl)은 액세스 트랜지스터들의 게이트들에 커플링되어, Q 및 QB 노드들이 워드 라인 어써션 기간 동안 그들 개개의 비트 라인들을 구동하게 한다.
예시적인 판독 동작에서, 클록 사이클은 워드 라인(wl)에 대한 전압의 어써션을 트리거링한다. 이러한 워드 라인 어써션 전에, 비트 라인들(bl 및 blb)은 비트 라인 사전-충전 회로(750)에 의해 전력 공급 전압으로 사전-충전되었다. 비트 라인(bl)은 PMOS 전하-전달 트랜지스터(M1)를 통해 대응하는 감지 노드(q)에 커플링된다. 유사하게, 컴플리먼트 비트 라인(blb)은 PMOS 전하-전달 트랜지스터(M2)를 통해 대응하는 감지 노드(qb)에 커플링된다. 워드 라인 어써션 전에, 전하-전달 트랜지스터들(M1, M2)에 대한 게이트 전압(rm)은 감지 노드들로의 전하 전달을 방지하기 위해 전력 공급 전압으로 어써팅된다. 제어기(745)는 워드 라인 어써션 전에 감지 노드 사전-충전 신호(pch)를 어써팅한다. 어써팅된 감지 노드 사전-충전 신호는 NMOS 트랜지스터들(예를 들어, 도 4의 N1, N2)의 게이트들을 구동한다. 이들 NMOS 트랜지스터들의 소스들은 접지에 결부되는 반면, 그들의 드레인들은 각각 q 및 qb에 결부된다. 따라서, 감지 노드 사전-충전 신호의 어써션은 q 및 qb 둘 모두를 방전시킬 것이다. 예를 들어, 다른 메모리 뱅크에 대한 q 및 qb를 방전시키는 트랜지스터들(N3, N4)에 대해서도 동일하다.
이어서, 워드 라인(wl)에 대한 전압이 어써팅될 수 있으며, 이는 액세스 트랜지스터들(M3 및 M4) 상에서 스위칭하여, 비트셀(705)의 트루 및 컴플리먼트 출력 노드들이 비트 라인(bl 및 blb)에 각각 연결되게 한다. 워드 라인 어써션은 비트 라인 전압 차이로 하여금 각각의 비트 라인 쌍 내의 비트 라인들 사이에서 발생하게 한다. 각각의 비트 라인 쌍 내의 하나의 비트 라인은 전력 공급 전압으로부터 약간 감소될 것인 반면(부분적으로-방전된 비트 라인), 각각의 비트 라인 쌍 내의 나머지 비트 라인은 그의 사전-충전 상태에 머무를 것이다(완전-충전된 비트 라인).
워드 라인이 여전히 어써팅되고 비트 라인 전압 차이가 발생된 상태에서, 전하 전달 기간은 게이트 전압(rm)을 방전시킴으로써 트리거링된다. 예를 들어, 게이트 전압(rm)은 더미 비트 라인에 의해 제어될 수 있다. 게이트 전압(rm)의 이러한 덜-순간적인 방전으로 인해, 게이트 전압(rm)은, 완전히-충전된 비트 라인에 결부된 그의 소스를 갖는 전하-전달 트랜지스터(예를 들어, M2)에 대해서는 임계 전압으로 방전될 것이지만, 부분적으로-방전된 비트 라인에 결부된 그의 소스를 갖는 전하-전달 트랜지스터(예를 들어, M1)에 대해서는 여전히 임계 전압 초과일 것이다. 따라서, 완전히-충전된 비트 라인에 대한 전하-전달 트랜지스터는 전하-전달 트랜지스터가 부분적으로-방전된 비트 라인으로부터 전하를 전도하기 전에 그의 감지 노드에 전하를 전도할 것이다. 따라서, 감지 노드 전압(qb)은 컴플리먼트 감지 노드 전압(q)의 증가 전에 증가할 것이다.
도 1 내지 도 4 및 도 5 및 도 6 둘 모두에 예시된 아키텍처들은 비트 결정을 행하기 위해 이러한 전압 차이를 사용한다. 예를 들어, 도 2는 도 1의 구현의 예시적인 감지 증폭기(130)의 예시이다. 이러한 예의 감지 증폭기(130)는 AOI 게이트들(131, 132)의 크로스 커플링된 쌍을 사용하여 구현된다. AOI 게이트(131)에 대한 진리 테이블이 아래에서 보여진다:
AOI 게이트(132)에 대한 진리 테이블이 아래에서 보여진다:
도 3은 일 구현에 따른, 도 2의 감지 증폭기(130)에 적용된 신호들의 예시적인 타이밍 다이어그램을 제공한다. 이러한 예는, bl 및 blb가 뱅크(195) 내의 비트 라인 쌍에 대응하고 VDD에서 시작하며, bl이 저장된 0을 판독하도록 결국 방전되는 (위의) 도 7의 논의로부터 계속된다.
최상부 신호(b0_bl_pre)는 도 7에 관해 위에서 논의된 바와 같이, 사전-충전 신호이다. 사전-충전은 시간 t1에서 턴 오프되고, 이어서 워드 라인(wl) 신호는 시간 t2에서 어써팅된다. 비트 라인(bl)이 방전되지만, 비트 라인 컴플리먼트(blb)는 VDD로 유지된다.
일단 bl 및 blb가 충분한 전압 차이를 갖는다면, pch_b0은 시간 t3에서 디-어써팅되며, 이는 방전 NMOS 트랜지스터들(N3, N4)이 턴 오프되는 반면, 트랜지스터들(N1, N2)은 온으로 유지된다는 것을 의미한다. 트랜지스터(P14)는 턴 온되지만, 신호들(SROP, SRON)은 둘 모두 높으며, 이는 트랜지스터들(P1 내지 P4 뿐만 아니라 N11 및 P12)을 턴 오프시킨다. 트랜지스터들(P1 및 P3)은 VDD를 q_b0 및 q_b1에 커플링시키고, 트랜지스터들(P2 및 P4)은 VDD를 qb_b0 및 qb_b1에 커플링시킨다.
이어서, 판독 mux 신호(b0_rm)는 시간 t4에서 턴 온되며, 이는 감지 노드 쌍들을 비트 라인 쌍들에 커플링시킨다. 비트 라인(bl)은 감지 노드(q)에 커플링되고, blb는 상보적 감지 노드(qb)에 커플링된다. 비트 라인 컴플리먼트(bib)는 더 높은 전위를 가지며, 이는 qb로 하여금 q와 비교하여 시간 t5에서 더 신속하게 상승되게 한다. (q_b1 및 qb_b1은 낮은 값으로 유지되어, 트랜지스터들(P5, P6)은 온이고, 트랜지스터들(N7, N8)은 오프라는 것을 유의한다). 이는 SRON 신호가 시간 t6에서 로우(low)로 진행되는 것을 초래한다. SRON이 로우로 진행될 때, 그것은 트랜지스터들(P9, P2, P4, N11)을 턴 온시키고, 트랜지스터(N9)를 턴 오프시킨다. 한편, 트랜지스터들(P1, P3, P11)은 턴 오프되고, N10은 SROP의 높은 값에 의해 턴 온된다. 트랜지스터(N11)는 트랜지스터(P12)가 오프되는 동안 출력(sa_out)을 0(즉, 접지)으로 풀링하고, 따라서 출력 컴플리먼트(sa_out_n)는 1이다. 워드 라인(wl)은 시간 t7에서 디-어써팅되고, 그에 후속하여, pch 및 rm이 디-어써팅된다. 결과는, 감지 증폭기(130)가 그것이 출력 래치(도시되지 않음)와 같은 출력 회로부에 전송할 수 있는 0의 출력 값을 감지하는 것이다.
대조적으로, 디지털 1 값의 판독 동작은 bl이 높게 유지되게 하고 blb가 방전되게 할 것이며, 그에 의해, 디지털 1로서 출력하도록(sa_out) q_b0이 하이(high)이고, qb_b0이 로우인 것을 초래한다. 물론, 이러한 예는 메모리 뱅크(195) 상에서 수행되는 판독 동작에 대한 것이다. 메모리 뱅크(196) 상에서 수행되는 판독 동작이 유사하게 수행될 것이라는 것이 이해된다.
도 4는 일 구현에 따른, 예시적인 감지 증폭기(430)의 예시이다. 도 4의 예는 구현들의 범위가 임의의 특정 수의 메모리 뱅크들로 제한되지 않는다는 것을 보여주기 위해 제공된다. 오히려, 감지 증폭기(430)는 N개의 메모리 뱅크들까지 추가적인 수의 메모리 뱅크들을 수용하도록 스케일링될 수 있으며, 여기서 N은 2 초과의 정수이고, 각각의 메모리 뱅크는 감지 노드 및 상보적 감지 노드(즉, q_b0 내지 q_bn-1 및 qb_b0 내지 qb_bn-1)를 가질 것이다. 감지 증폭기(430)는 직렬 PMOS 트랜지스터들(PX 및 PX_b)의 수 및 병렬 NMOS 트랜지스터들(NX 및 NX_b)의 수를 증가시킴으로써 스케일링될 수 있다.
도 5는 일 구현에 따른 예시적인 메모리 시스템(500)을 예시한다. 도 5의 구현은 다수의 메모리 뱅크들(195, 196)을 수용하기 위해 2개의 감지 증폭기들(510, 520)을 사용한다. 감지 증폭기들(510 및 520)은 서로 유사한 방식으로 구현될 수 있다. 이러한 구현에서, 메모리 뱅크(195)는 감지 노드 쌍(q_b0, qb_b0)에 대응하고, 메모리 뱅크(196)는 감지 노드 쌍(q_b1, qb_b1)에 대응한다. 감지 증폭기(510)는 감지 노드 쌍(q_b0, qb_b0)에 의해 멀티플렉서(110)에 커플링되고, 감지 증폭기(520)는 감지 노드 쌍(q_b1, qb_b1)에 의해 멀티플렉서(120)에 커플링된다.
이러한 예에서, 메모리 뱅크들(195, 196) 중 하나만이 특정 시간에 기입되거나 그로부터 판독될 것이다. 다시 말하면, 감지 증폭기들(510, 520) 중 하나만이 임의의 특정 판독 동작 동안 비트 결정을 행할 것으로 예상될 것이다. 더욱이, 감지 증폭기들(510, 520)은 기입 동작 동안 사용되지 않을 것이다. 일단 비트 결정이 행해지면, 비트가 래치(도시되지 않음)와 같은 다운스트림 회로에 적용될 수 있다.
도 6은 일 구현에 따른, 감지 증폭기들(510, 520)의 예시이다. 구체적으로, 감지 증폭기(510)는 NAND 게이트들(631, 632)의 크로스 커플링된 쌍을 포함할 수 있고, 감지 증폭기(520)는 NAND 게이트들(633, 634)의 크로스 커플링된 쌍을 포함할 수 있다. NAND 게이트들의 각각의 크로스 커플링된 쌍은 도 1 내지 도 4의 예에서와 마찬가지로, 감지 노드 쌍 내의 감지 노드들 사이의 전압 차이에 기초하여 비트 결정을 행한다.
이러한 예는, bl 및 blb가 뱅크(195) 내의 비트 라인 쌍에 대응하고 전력 공급 전압(VDD)에서 시작하며, bl이 저장된 0을 판독하도록 결국 방전되는 (위의) 도 7의 논의로부터 계속된다. 아래의 테이블은 크로스 커플링된 NAND 게이트들(631, 632)에 대한 진리 테이블이며, 동일한 로직이 크로스 커플링된 NAND 게이트들(633, 634)에 의해 제공된다는 것이 이해된다.
감지 노드(q_b)는 NAND 게이트(631)의 입력에 연결되고, 감지 노드(qb_b0)는 NAND 게이트(632)의 입력에 결부된다. NAND 게이트들(631 및 632)은 RS 래치를 형성하기 위해 크로스 커플링된다. 이러한 예에서, 감지 노드 쌍은 NAND 게이트들(631 및 632)의 둘 모두의 출력들로 하여금 전력 공급 전압(VDD)으로 하이로 어써팅되게 하기 위해 0 볼트로 사전-충전되고, 비트셀(705)은 디지털 1을 저장한다. 감지 노드 쌍을 0 볼트로 사전-충전하는 것은 트랜지스터들(P24, P26)을 턴 온시킨다. SRON_b0 및 SROP_b0 둘 모두가 하이이며, 이는 트랜지스터들(P21, P22, P23, P25, P27, 및 N27)을 턴 오프시키고, 트랜지스터들(N23, N25)을 턴 온시킨다. 커패시터들(Cs)(도 7)로 개념적으로 표현되는 바와 같은 감지 노드들의 기생 커패시턴스는 커패시터들(Cbl)(도 7)로 개념적으로 표현되는 바와 같은 비트 라인 커패시턴스와 비교하여 비교적 작다. 따라서, 전하-전달 트랜지스터(M2)(도 7) 전에 전하-전달 트랜지스터(M1)(도 7)가 전도하기 시작하는 짧은 양의 시간은 감지 노드(qb_b0)와 비교하여 감지 노드(q_b0)의 전압의 상당한 증가를 야기한다. 전압의 이러한 증가는 NAND 게이트(631)에 대한 임계 전압을 초과하여, 그의 출력이 0으로 방전되게 한다. 다시 말하면, 감지 노드(q_b0)의 전압의 증가는 트랜지스터들(N24, N26)을 턴 온시키며, 이는 SROP_b0을 0 값으로 풀링한다. NAND 게이트(631)의 0 출력은, 트랜지스터(P26)를 턴 온시키고 트랜지스터(N25)를 턴 오프시킴으로써 NAND 게이트(632)의 이진 하이 출력을 강화시킨다. 트랜지스터(P27)는 턴 온되고, 트랜지스터(N27)는 오프로 유지되어, 비트셀(705)에 저장된 이진 1 값이 검출되게 한다.
0이 비트 셀(705)에 저장되는 일 예에서, NAND 게이트(632)에 의해 출력된 값은 트랜지스터들(N25, N26)을 턴 온시킴으로써 0일 것이고, NAND 게이트(631)에 의해 출력된 값은 1일 것이다. 동일한 프로세스가 상이한 판독 동작에서 감지 증폭기(520)에서 수행될 수 있다. 다시 말하면, 감지 증폭기(520) 내의 트랜지스터들의 어레인지먼트(arrangement)는 크로스 커플링된 NAND 게이트들(633, 634)에 의해 감지 증폭기(510) 내의 트랜지스터들의 어레인지먼트에 의해 제공되는 동일한 로직을 초래한다.
도 1 내지 도 4 및 도 5 및 도 6의 구현들 사이의 다른 차이는, 도 5 및 도 6의 구현이 트랜지스터들(P27, N27, P37, N37)을 포함하는 2개의 푸시 풀 회로들을 포함하는 반면, 도 1 내지 도 4의 구현이 트랜지스터들(P12 및 N11)을 포함하는 단일 푸시 풀 회로를 포함한다는 것이다. 이는 도 1 내지 도 4의 구현이 도 5 및 도 6의 구현에 대한 트랜지스터들의 수를 감소시키는 하나의 인스턴스이다. 또한, 위에서 언급된 바와 같이, 크로스 커플링된 AOI 게이트들의 단일 세트는 크로스 커플링된 NAND 게이트들의 2개의 세트들보다 더 적은 수의 트랜지스터들을 가지며, 이는 도 1 내지 도 4의 구현이 트랜지스터들의 수를 감소시키는 다른 인스턴스이다. 그럼에도 불구하고, 본 명세서에 설명된 구현들 둘 모두는 신뢰할 수 있는 동작을 제공하며, 적절할 때에, 주어진 애플리케이션에서 구현될 수 있다. 위에서 언급된 바와 같이, 본 명세서의 구현들은 감지 노드 쌍당 비트 라인 쌍들의 수를 감소시키며, 그에 의해, 감지 증폭기들에 의해 관측되는 기생 커패시턴스를 감소시키고, 따라서 더 작은 전압 차이들을 더 신속하게 검출하는 것을 가능하게 할 수 있다.
이제, 도 8에 도시된 흐름도를 참조하여 판독 동작에 대한 예시적인 방법이 논의될 것이다. 방법(800)은 메모리, 이를테면 도 1 및 도 5에 예시된 것들에 의해 수행될 수 있다. 다시 말하면, 방법(800)은 주어진 판독 동작에 대한 비트 결정을 행하기 위해 다수의 판독 멀티플렉서들 및 하나 이상의 감지 증폭기들을 갖는 멀티-뱅크 메모리 시스템에 의해 수행될 수 있다.
액션(810)에서, 방법은 제1 복수의 비트 라인 쌍들을 제1 감지 노드 쌍과 멀티플렉싱하는 단계를 포함한다. 액션(810)은 복수의 비트 라인 쌍들 중 제1 비트 라인 쌍을 제1 감지 노드 쌍과 커플링시키는 것을 포함할 수 있다. 일 예가 도 7에 관해 위에서 설명되며, 여기서 비트 라인 쌍 및 감지 노드 쌍은 트랜지스터들의 쌍에 의해 커플링되고, 이들 트랜지스터들이 턴 온될 때, 비트 라인 쌍 및 감지 노드 쌍은 전하를 공유한다.
액션(820)에서, 방법은 제1 비트 라인 쌍과 제1 감지 노드 쌍 사이에서 전하 공유하는 단계를 포함한다. 도 7의 예에서, 트랜지스터들이 턴 온될 때, 비트 라인 쌍은 감지 노드 쌍에 전기적으로 커플링된다. 트랜지스터들이 PMOS 트랜지스터들인 일 예에서, 게이트-소스 전압들은 특정 트랜지스터가 턴 온되는 타이밍을 결정한다. 예를 들어, 게이트 소스 전압의 크기가 더 신속하게 더 높은 전압에 도달할 때, 트랜지스터는 더 빨리 턴 온될 것이고, 게이트 소스 전압의 크기가 더 느리게 더 높은 전압에 도달할 때, 트랜지스터는 나중에 턴 온될 것이다. 따라서, 비트 라인 또는 상보적 비트 라인은 전하 공유 아키텍처에 의존하여, 감지 노드 또는 상보적 감지 노드를 더 신속하게 또는 더 느리게 충전하거나 또는 방전시킬 수 있다. 그러나, 전하 공유에서의 시간 래그(lag)는 레일 전압의 일부이지만 비트 결정을 행하기 위해 검출될 수도 있는 전압을 초래할 수 있다.
액션(830)에서, 방법은 감지 노드 쌍으로부터의 값들을 로직 회로부에 입력하는 단계를 포함한다. 일 예에서, 로직 회로부는 도 2의 구현에서와 같이, 크로스 커플링된 AOI 게이트들을 포함할 수 있다. 다른 예에서, 로직 회로부는 도 6의 구현에서와 같이, 크로스 커플링된 NAND 게이트들을 포함할 수 있다.
액션(840)에서, 방법은 로직 회로부로 하여금, 제1 감지 노드 쌍으로부터의 값들에 기초하여 비트 결정을 행하게 하는 단계를 포함한다. 예를 들어, 로직 회로부는 감지 노드와 상보적 감지 노드 사이에서 검출된 전압 차이에 응답하여 디지털 1 또는 0의 출력을 제공하는 로직 함수를 제공할 수 있다.
위에서 언급된 바와 같이, 방법은 다수의 메모리 뱅크들을 갖는 메모리 시스템에서 수행될 수 있으며, 메모리 뱅크들 각각은 판독 멀티플렉서에 커플링되고, 여기서 각각의 판독 멀티플렉서는 감지 노드 쌍에 커플링된다. 일부 예들에서, 판독 또는 기입 동작 동안 하나의 메모리 뱅크만이 액세스될 수 있다. 따라서, 후속 판독 동작이 동일한 메모리 뱅크 또는 상이한 메모리 뱅크 상에서 수행될 수 있다. 액션들(850 내지 870)은, 제2 메모리 뱅크 상에서 수행되고, 제2 비트 라인 쌍 및 제2 감지 노드 쌍을 사용하는 후속 판독 동작을 예시한다. 그러나, 다른 예들에서, 액션들(850 내지 870)은 제1 비트 라인 쌍 및 제2 감지 노드 쌍을 사용하여 동일한 메모리 뱅크 상에서 수행될 수 있다는 것이 이해된다.
구현들의 범위는 도 8에 관해 설명된 일련의 액션들로 제한되지 않는다. 오히려, 다른 구현들은 액션들 중 하나 이상을 추가, 생략, 재배열, 또는 수정할 수 있다. 예를 들어, 메모리 시스템의 동작 동안, 판독 동작이 제1 메모리 뱅크 상에서 또는 제2 메모리 뱅크 상에서 수행될 수 있고, 이어서, 후속 판독 동작은 제1 메모리 뱅크 또는 제2 메모리 뱅크 중 어느 하나 상에서 수행될 수 있는 등의 식이다. 판독 동작들은 기입 동작들에 산재될 수 있거나 산재되지 않을 수 있고, 동작들은 적절할 때에 반복될 수 있다.
도 9는 일 구현에 따른, 예시적인 SOC(900)의 예시이다. 이러한 예에서, SOC(900)는 반도체 다이 상에 구현되고, 그것은 다수의 시스템 컴포넌트들(910 내지 990)을 포함한다. 구체적으로, 이러한 예에서, SOC(900)는 4개의 프로세서 코어들(코어 0 내지 코어 3)을 갖는 멀티-코어 범용 프로세서인 CPU(910)를 포함한다. 물론, 구현들의 범위는 다른 구현들이 CPU(910)에 2개의 코어들, 8개의 코어들, 또는 임의의 다른 적절한 수의 코어들을 포함할 수 있으므로 임의의 특정 수의 코어들로 제한되지 않는다. SOC(900)는, 제1 DSP(digital signal processor)(940), 제2 DSP(950), 모뎀(930), GPU(920), 비디오 서브시스템(960), WLAN(wireless local area network) 트랜시버(970), 및 VFE(video-front-end) 서브시스템(980)과 같은 다른 시스템 컴포넌트들을 더 포함한다. SOC(900)는 또한, 컴포넌트들(910 내지 980) 중 임의의 컴포넌트에 대한 시스템 RAM으로서 동작할 수 있는 RAM 메모리 유닛(990)을 포함한다. 예를 들어, RAM 메모리 유닛(990)은 컴포넌트들(910 내지 980) 중 임의의 컴포넌트로부터 데이터 및 명령들을 수신할 수 있다.
RAM 메모리 유닛(990)은 도 1 내지 도 7에 관해 위에서 설명된 것들과 같은 멀티-뱅크 어레인지먼트들을 서빙하는 감지 증폭기 아키텍처들을 포함할 수 있다. 더욱이, RAM 메모리 유닛(990)은 판독 동작들을 수행하기 위해 도 8의 액션들을 수행할 수 있다.
당업자들이 이제 인식할 바와 같이 그리고 당면한(at hand) 특정한 애플리케이션에 의존하여, 많은 변형들, 치환들 및 변경들이, 본 개시내용의 범위를 벗어나지 않으면서, 본 개시내용의 재료들, 장치, 구성들 및 디바이스들의 사용 방법들에서 그리고 그에 대해 행해질 수 있다. 이러한 관점에서, 본 개시내용의 범위는, 본 명세서에 예시되고 설명된 특정 구현들이 단지 본 개시내용의 일부 예들에만 의한 것이므로, 그 특정한 실시예들의 범위로 제한되지 않아야 하며, 오히려, 아래에 첨부된 청구항들 및 그들의 기능적인 등가물들의 범위와 완전히 동등해야 한다.
구현 예들은 다음의 넘버링된 조항들에 설명되어 있다.
1. 회로로서,
제1 복수의 비트 라인들을 제1 감지 노드 및 제1 상보적 감지 노드에 커플링시키는 제1 판독 멀티플렉서;
제2 복수의 비트 라인들을 제2 감지 노드 및 제2 상보적 감지 노드에 커플링시키는 제2 판독 멀티플렉서; 및
제1 감지 노드 및 제1 상보적 감지 노드에 커플링된 제1 감지 증폭기를 포함하며, 제1 판독 멀티플렉서는 메모리 비트 셀들의 제1 뱅크와 연관되고, 제2 판독 멀티플렉서는 메모리 비트 셀들의 제2 뱅크와 연관된다.
2. 조항 1의 회로에 있어서,
제2 감지 노드 및 제2 상보적 감지 노드에 커플링된 제2 감지 증폭기를 더 포함하며, 제2 감지 증폭기의 출력은 제1 감지 증폭기의 출력에 커플링된다.
3. 조항 2의 회로에 있어서, 제1 감지 증폭기는 NAND 게이트들의 제1 크로스 커플링된 쌍을 포함하고, 제2 감지 증폭기는 NAND 게이트들의 제2 크로스 커플링된 쌍을 포함하며, 회로는,
NAND 게이트들의 제1 크로스 커플링된 쌍에 커플링된 제1 푸시 풀 회로 및 NAND 게이트들의 제2 크로스 커플링된 쌍에 커플링된 제2 푸시 풀 회로를 더 포함하고,
제1 감지 증폭기의 출력 및 제2 감지 증폭기의 출력은 제1 푸시 풀 회로 및 제2 푸시 풀 회로를 통해 커플링된다.
4. 조항 3의 회로에 있어서, NAND 게이트들의 제1 크로스 커플링된 쌍은 제1 감지 노드에 커플링되고, NAND 게이트들의 제2 크로스 커플링된 쌍은 제1 상보적 감지 노드에 커플링된다.
5. 조항 1의 회로에 있어서, 제1 감지 증폭기는 제2 감지 노드 및 제2 상보적 감지 노드에 추가로 커플링된다.
6. 조항 5의 회로에 있어서, 제1 감지 증폭기는,
AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 포함하며,
AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트는 제1 상보적 감지 노드, 제2 상보적 감지 노드, 및 AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트로부터의 출력에 커플링되고; 그리고
AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트는 제1 감지 노드, 제2 감지 노드, 및 AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트로부터의 출력에 커플링된다.
7. 조항 5의 회로에 있어서, 제1 감지 증폭기는,
AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍; 및
AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트의 출력 및 AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트의 출력에 커플링된 푸시 풀 회로를 포함한다.
8. 조항 5의 회로에 있어서, 제1 감지 증폭기는 N개의 추가적인 감지 노드들 및 N개의 추가적인 상보적 감지 노드들에 커플링되며, 제1 감지 증폭기는,
AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 더 포함하고,
AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트는 제1 상보적 감지 노드, 제2 상보적 감지 노드, 및 N개의 추가적인 상보적 감지 노드들에 커플링되고; 그리고
AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트는 제1 감지 노드, 제2 감지 노드, 및 N개의 추가적인 감지 노드들에 커플링되고, N은 1보다 큰 정수이다.
9. 방법으로서,
제1 판독 동작에서, 제1 복수의 비트 라인 쌍들을 제1 감지 노드 쌍과 멀티플렉싱하는 단계로서, 제1 감지 노드 쌍과 멀티플렉싱하는 단계는 제1 복수의 비트 라인 쌍들 중 제1 비트 라인 쌍을 제1 감지 노드 쌍과 커플링시키는 단계를 포함하는, 제1 감지 노드 쌍과 멀티플렉싱하는 단계;
제1 비트 라인 쌍과 제1 감지 노드 쌍 사이에서 전하 공유하는 단계;
제1 감지 노드 쌍으로부터의 값들을 로직 회로부에 입력하는 단계;
로직 회로부로 하여금, 제1 감지 노드 쌍으로부터의 값들에 기초하여 비트 결정을 행하게 하는 단계; 및
후속 판독 동작에서, 제2 복수의 비트 라인 쌍들을 제2 감지 노드 쌍과 멀티플렉싱하는 단계를 포함하며, 제2 감지 노드 쌍과 멀티플렉싱하는 단계는 제2 복수의 비트 라인 쌍들 중 제2 비트 라인 쌍을 제2 감지 노드 쌍에 커플링시키는 단계를 포함하고, 제1 복수의 비트 라인 쌍들은 메모리 비트 셀들의 제1 뱅크와 연관되고, 제2 복수의 비트 라인 쌍들은 메모리 비트 셀들의 제2 뱅크와 연관된다.
10. 조항 9의 방법에 있어서,
제2 비트 라인 쌍과 제2 감지 노드 쌍 사이에서 전하 공유하는 단계; 및
로직 회로부로 하여금, 제2 감지 노드 쌍으로부터의 입력에 기초하여 후속 비트 결정을 행하게 하는 단계를 더 포함한다.
11. 조항 10의 방법에 있어서, 로직 회로부는 제1 감지 노드 쌍과 연관된 제1 감지 증폭기 및 제2 감지 노드 쌍과 연관된 제2 감지 증폭기를 포함한다.
12. 조항 10의 방법에 있어서, 로직 회로부는 제1 감지 노드 쌍에 그리고 제2 감지 노드 쌍에 커플링된 감지 증폭기를 포함한다.
13. 조항 9 또는 조항 10의 방법에 있어서, 로직 회로부는 NAND 게이트들의 다수의 크로스 커플링된 쌍들을 포함한다.
14. 조항 9 또는 조항 10의 방법에 있어서, 로직 회로부로 하여금 비트 결정을 행하게 하는 단계는, NAND 게이트들의 부가적인 크로스 커플링된 쌍과 연관된 제2 푸시 풀 회로에 커플링된 제1 푸시 풀 회로를 사용하여, 게이트들의 제1 크로스 커플링된 NAND 쌍의 출력을 푸시 업(push up) 또는 풀 다운(pull down)하는 단계를 포함한다.
15. 조항 9 또는 조항 10의 방법에 있어서, 로직 회로부는 AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 포함한다.
16. 메모리 디바이스로서,
복수의 메모리 뱅크들로서, 메모리 뱅크들의 각각의 메모리 뱅크는 복수의 비트 라인 쌍들을 포함하는, 복수의 메모리 뱅크들;
복수의 감지 노드 쌍들로서, 감지 노드 쌍들 각각은 메모리 뱅크들의 개개의 메모리 뱅크와 연관되는, 복수의 감지 노드 쌍들;
비트 라인 쌍들을 감지 노드 쌍들과 멀티플렉싱하기 위한 수단;
복수의 메모리 뱅크들로 지향되는 복수의 판독 동작들 동안 감지 노드 쌍들과 연관된 전압들에 기초하여 비트 결정들을 행하기 위한 수단을 포함한다.
17. 조항 16의 메모리 디바이스에 있어서, 비트 결정들을 행하기 위한 수단은 AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 포함하며, AOI 게이트들의 크로스 커플링된 쌍은 복수의 감지 노드 쌍들에 커플링된다.
18. 조항 17의 메모리 디바이스에 있어서, AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트의 출력 및 AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트의 출력에 커플링된 푸시 풀 회로를 더 포함한다.
19. 조항 16의 메모리 디바이스에 있어서, 비트 결정들을 행하기 위한 수단은 복수의 크로스 커플링된 NAND 게이트 쌍들을 포함하며, NAND 게이트 쌍들 중 제1 NAND 게이트 쌍은 제1 감지 노드 쌍에 커플링되고, NAND 게이트 쌍들 중 제2 NAND 게이트 쌍은 제2 감지 노드 쌍에 커플링된다.
20. 메모리로서,
제1 복수의 열들에 배열된 제1 복수의 비트 셀들을 포함하는 제1 메모리 뱅크;
제2 복수의 열들에 배열된 제2 복수의 비트 셀들을 포함하는 제2 메모리 뱅크;
제1 판독 멀티플렉서에 의해 제1 복수의 열들에 커플링된 제1 감지 노드 쌍;
제2 판독 멀티플렉서에 의해 제2 복수의 열들에 커플링된 제2 감지 노드 쌍; 및
제1 감지 노드 쌍에 커플링된 제1 감지 증폭기를 포함한다.
21. 조항 20의 메모리에 있어서, 제1 감지 증폭기는 제2 감지 노드 쌍에 추가로 커플링되는 AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 포함한다.
22. 조항 21의 메모리에 있어서, 제1 감지 증폭기는 N개의 추가적인 감지 노드 쌍들에 커플링되며,
AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트는 제1 상보적 감지 노드, 제2 상보적 감지 노드, 및 N개의 추가적인 상보적 감지 노드들에 커플링되고; 그리고
AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트는 제1 감지 노드, 제2 감지 노드, 및 N개의 추가적인 감지 노드들에 커플링되고, N은 정수이다.
23. 조항 20의 메모리에 있어서, 제1 감지 증폭기는 NAND 게이트들의 제1 크로스 커플링된 쌍을 포함하며, 메모리는, NAND 게이트들의 제2 크로스 커플링된 쌍을 포함하고, 제2 감지 노드 쌍에 커플링된 제2 감지 증폭기를 더 포함한다.
24. 조항 20 내지 조항 23 중 어느 한 조항의 메모리에 있어서, 제1 감지 노드 쌍은 복수의 비트 라인 쌍들에 의해 제1 복수의 열들에 커플링되며, 제1 판독 멀티플렉서는 비트 라인 쌍들 중 제1 비트 라인 쌍을 제1 감지 노드 쌍에 커플링시키기 위해 제1 PMOS(p-type metal-oxide semiconductor) 트랜지스터 및 제2 PMOS 트랜지스터를 턴 온시키도록 구성된다.

Claims (24)

  1. 회로로서,
    제1 복수의 비트 라인들을 제1 감지 노드 및 제1 상보적 감지 노드에 커플링시키는 제1 판독 멀티플렉서;
    제2 복수의 비트 라인들을 제2 감지 노드 및 제2 상보적 감지 노드에 커플링시키는 제2 판독 멀티플렉서; 및
    상기 제1 감지 노드 및 상기 제1 상보적 감지 노드에 커플링된 제1 감지 증폭기를 포함하며, 상기 제1 판독 멀티플렉서는 메모리 비트 셀들의 제1 뱅크(bank)와 연관되고, 상기 제2 판독 멀티플렉서는 메모리 비트 셀들의 제2 뱅크와 연관되는, 회로.
  2. 제1항에 있어서,
    상기 제2 감지 노드 및 상기 제2 상보적 감지 노드에 커플링된 제2 감지 증폭기를 더 포함하며, 상기 제2 감지 증폭기의 출력은 상기 제1 감지 증폭기의 출력에 커플링되는, 회로.
  3. 제2항에 있어서,
    상기 제1 감지 증폭기는 NAND 게이트들의 제1 크로스 커플링된 쌍을 포함하고, 상기 제2 감지 증폭기는 NAND 게이트들의 제2 크로스 커플링된 쌍을 포함하며, 상기 회로는,
    상기 NAND 게이트들의 제1 크로스 커플링된 쌍에 커플링된 제1 푸시 풀 회로(push pull circuit) 및 상기 NAND 게이트들의 제2 크로스 커플링된 쌍에 커플링된 제2 푸시 풀 회로를 더 포함하고,
    상기 제1 감지 증폭기의 상기 출력 및 상기 제2 감지 증폭기의 상기 출력은 각각 상기 제1 푸시 풀 회로 및 상기 제2 푸시 풀 회로를 통해 커플링되는, 회로.
  4. 제3항에 있어서,
    상기 NAND 게이트들의 제1 크로스 커플링된 쌍은 상기 제1 감지 노드에 커플링되고, 상기 NAND 게이트들의 제2 크로스 커플링된 쌍은 상기 제1 상보적 감지 노드에 커플링되는, 회로.
  5. 제1항에 있어서,
    상기 제1 감지 증폭기는 상기 제2 감지 노드 및 상기 제2 상보적 감지 노드에 추가로 커플링되는, 회로.
  6. 제5항에 있어서,
    상기 제1 감지 증폭기는,
    AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 포함하며,
    상기 AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트는 상기 제1 상보적 감지 노드, 상기 제2 상보적 감지 노드, 및 상기 AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트로부터의 출력에 커플링되고; 그리고
    상기 AOI 게이트들의 크로스 커플링된 쌍 중 상기 제2 AOI 게이트는 상기 제1 감지 노드, 상기 제2 감지 노드, 및 상기 AOI 게이트들의 크로스 커플링된 쌍 중 상기 제1 AOI 게이트로부터의 출력에 커플링되는, 회로.
  7. 제5항에 있어서,
    상기 제1 감지 증폭기는,
    AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍; 및
    상기 AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트의 출력 및 상기 AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트의 출력에 커플링된 푸시 풀 회로를 포함하는, 회로.
  8. 제5항에 있어서,
    상기 제1 감지 증폭기는 N개의 추가적인 감지 노드들 및 N개의 추가적인 상보적 감지 노드들에 커플링되며, 상기 제1 감지 증폭기는,
    AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 더 포함하고,
    상기 AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트는 상기 제1 상보적 감지 노드, 상기 제2 상보적 감지 노드, 및 상기 N개의 추가적인 상보적 감지 노드들에 커플링되고; 그리고
    상기 AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트는 상기 제1 감지 노드, 상기 제2 감지 노드, 및 상기 N개의 추가적인 감지 노드들에 커플링되고, N은 1보다 큰 정수인, 회로.
  9. 방법으로서,
    제1 판독 동작에서, 제1 복수의 비트 라인 쌍들을 제1 감지 노드 쌍과 멀티플렉싱하는 단계로서, 상기 제1 감지 노드 쌍과 멀티플렉싱하는 단계는 상기 제1 복수의 비트 라인 쌍들 중 제1 비트 라인 쌍을 상기 제1 감지 노드 쌍과 커플링시키는 단계를 포함하는, 상기 제1 감지 노드 쌍과 멀티플렉싱하는 단계;
    상기 제1 비트 라인 쌍과 상기 제1 감지 노드 쌍 사이에서 전하 공유하는 단계;
    상기 제1 감지 노드 쌍으로부터의 값들을 로직 회로부에 입력하는 단계;
    상기 로직 회로부로 하여금, 상기 제1 감지 노드 쌍으로부터의 상기 값들에 기초하여 비트 결정을 행하게 하는 단계; 및
    후속 판독 동작에서, 제2 복수의 비트 라인 쌍들을 제2 감지 노드 쌍과 멀티플렉싱하는 단계를 포함하며, 상기 제2 감지 노드 쌍과 멀티플렉싱하는 단계는 상기 제2 복수의 비트 라인 쌍들 중 제2 비트 라인 쌍을 상기 제2 감지 노드 쌍에 커플링시키는 단계를 포함하고, 상기 제1 복수의 비트 라인 쌍들은 메모리 비트 셀들의 제1 뱅크와 연관되고, 상기 제2 복수의 비트 라인 쌍들은 메모리 비트 셀들의 제2 뱅크와 연관되는, 방법.
  10. 제9항에 있어서,
    상기 제2 비트 라인 쌍과 상기 제2 감지 노드 쌍 사이에서 전하 공유하는 단계; 및
    상기 로직 회로부로 하여금, 상기 제2 감지 노드 쌍으로부터의 입력에 기초하여 후속 비트 결정을 행하게 하는 단계를 더 포함하는, 방법.
  11. 제10항에 있어서,
    상기 로직 회로부는 상기 제1 감지 노드 쌍과 연관된 제1 감지 증폭기 및 상기 제2 감지 노드 쌍과 연관된 제2 감지 증폭기를 포함하는, 방법.
  12. 제10항에 있어서,
    상기 로직 회로부는 상기 제1 감지 노드 쌍에 그리고 상기 제2 감지 노드 쌍에 커플링된 감지 증폭기를 포함하는, 방법.
  13. 제9항에 있어서,
    상기 로직 회로부는 NAND 게이트들의 다수의 크로스 커플링된 쌍들을 포함하는, 방법.
  14. 제9항에 있어서,
    상기 로직 회로부로 하여금 상기 비트 결정을 행하게 하는 단계는, NAND 게이트들의 부가적인 크로스 커플링된 쌍과 연관된 제2 푸시 풀 회로에 커플링된 제1 푸시 풀 회로를 사용하여, 게이트들의 제1 크로스 커플링된 NAND 쌍의 출력을 푸시 업(push up) 또는 풀 다운(pull down)하는 단계를 포함하는, 방법.
  15. 제9항에 있어서,
    상기 로직 회로부는 AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 포함하는, 방법.
  16. 메모리 디바이스로서,
    복수의 메모리 뱅크들로서, 상기 메모리 뱅크들의 각각의 메모리 뱅크는 복수의 비트 라인 쌍들을 포함하는, 상기 복수의 메모리 뱅크들;
    복수의 감지 노드 쌍들로서, 상기 감지 노드 쌍들 각각은 상기 메모리 뱅크들의 개개의 메모리 뱅크와 연관되는, 상기 복수의 감지 노드 쌍들;
    상기 비트 라인 쌍들을 상기 감지 노드 쌍들과 멀티플렉싱하기 위한 수단; 및
    상기 복수의 메모리 뱅크들로 지향되는 복수의 판독 동작들 동안 상기 감지 노드 쌍들과 연관된 전압들에 기초하여 비트 결정들을 행하기 위한 수단을 포함하는, 메모리 디바이스.
  17. 제16항에 있어서,
    상기 비트 결정들을 행하기 위한 수단은 AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 포함하며, 상기 AOI 게이트들의 크로스 커플링된 쌍은 상기 복수의 감지 노드 쌍들에 커플링되는, 메모리 디바이스.
  18. 제17항에 있어서,
    상기 AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트의 출력 및 상기 AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트의 출력에 커플링된 푸시 풀 회로를 더 포함하는, 메모리 디바이스.
  19. 제16항에 있어서,
    상기 비트 결정들을 행하기 위한 수단은 복수의 크로스 커플링된 NAND 게이트 쌍들을 포함하며, 상기 NAND 게이트 쌍들 중 제1 NAND 게이트 쌍은 제1 감지 노드 쌍에 커플링되고, 상기 NAND 게이트 쌍들 중 제2 NAND 게이트 쌍은 제2 감지 노드 쌍에 커플링되는, 메모리 디바이스.
  20. 메모리로서,
    제1 복수의 열(column)들에 배열된 제1 복수의 비트 셀들을 포함하는 제1 메모리 뱅크;
    제2 복수의 열들에 배열된 제2 복수의 비트 셀들을 포함하는 제2 메모리 뱅크;
    제1 판독 멀티플렉서에 의해 상기 제1 복수의 열들에 커플링된 제1 감지 노드 쌍;
    제2 판독 멀티플렉서에 의해 상기 제2 복수의 열들에 커플링된 제2 감지 노드 쌍; 및
    상기 제1 감지 노드 쌍에 커플링된 제1 감지 증폭기를 포함하는, 메모리.
  21. 제20항에 있어서,
    상기 제1 감지 증폭기는 상기 제2 감지 노드 쌍에 추가로 커플링되는 AOI(AND-OR-Invert) 게이트들의 크로스 커플링된 쌍을 포함하는, 메모리.
  22. 제21항에 있어서,
    상기 제1 감지 증폭기는 N개의 추가적인 감지 노드 쌍들에 커플링되며,
    상기 AOI 게이트들의 크로스 커플링된 쌍 중 제1 AOI 게이트는 제1 상보적 감지 노드, 제2 상보적 감지 노드, 및 N개의 추가적인 상보적 감지 노드들에 커플링되고; 그리고
    상기 AOI 게이트들의 크로스 커플링된 쌍 중 제2 AOI 게이트는 제1 감지 노드, 제2 감지 노드, 및 N개의 추가적인 감지 노드들에 커플링되고, N은 1보다 큰 정수인, 메모리.
  23. 제20항에 있어서,
    상기 제1 감지 증폭기는 NAND 게이트들의 제1 크로스 커플링된 쌍을 포함하며, 상기 메모리는, NAND 게이트들의 제2 크로스 커플링된 쌍을 포함하고 상기 제2 감지 노드 쌍에 커플링된 제2 감지 증폭기를 더 포함하는, 메모리.
  24. 제20항에 있어서,
    상기 제1 감지 노드 쌍은 복수의 비트 라인 쌍들에 의해 상기 제1 복수의 열들에 커플링되며, 상기 제1 판독 멀티플렉서는 상기 비트 라인 쌍들 중 제1 비트 라인 쌍을 상기 제1 감지 노드 쌍에 커플링시키기 위해 제1 PMOS(p-type metal-oxide semiconductor) 트랜지스터 및 제2 PMOS 트랜지스터를 턴 온시키도록 구성되는, 메모리.
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