CN117795600A - 在读出放大器处具有减小的电容的存储器 - Google Patents
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Abstract
提供了一种存储器，该存储器包括多个存储体，该存储体中的每个存储体与读取多路复用器相关联。第一读取多路复用器将第一多个位线耦合到第一读出节点对，并且第二读取多路复用器将第二多个位线耦合到第二读出节点对。第一读出放大器耦合到该第一读出节点对。该第二读出节点对可耦合到相同的读出放大器或不同的读出放大器。
Description
相关申请的交叉引用
本申请要求于2021年8月27日提交的美国专利申请17/446,195号的优先权和权益，该申请的公开内容如同全文在下文阐述那样并且出于所有适用目的并入本文。
技术领域
本申请涉及存储器，并且更具体地涉及在读出放大器处具有减小的电容的多存储体存储器。
背景技术
在传统的静态随机存取存储器(SRAM)中，位单元在读取操作期间连接到一对位线。在读取操作之前，将位线预充电到用于位单元的电源电压。根据位单元的二元内容，位单元会使位线对中的真位线或互补位线从其预充电状态略微放电。例如，假设位单元存储二元值1。在读取操作期间，断言字线，使得位单元耦合到其位线对。由于二元值1，随后使互补位线从其预充电状态放电。但是位单元会使真位线维持在其预充电状态。
因此，读取操作会在位线对两端产生电压差。该位线电压差不是全轨电压，而是等于电源电压的一小部分。为了响应于该相对较小的电压差并且关于存储在位单元中的内容作出位判定，读出放大器可使用相对较大的增益量。
电荷转移读出放大器(CTSA)可提供相对较大的增益量，以便以相对较小的电压差作出位判定。CTSA可部分地通过在位线或互补位线)与读出节点(或互补读出节点)之间转移电荷来提供增益。然而，多个位线可共享读出节点，并且每个读出节点的位线的数量越高，寄生电容可能越高，其中寄生电容可能是快速、可靠的位判定的障碍。
因此，本领域需要具有减小的寄生电容的存储器。
发明内容
在一个具体实施中，一种电路包括：第一读取多路复用器，该第一读取多路复用器将第一多个位线耦合到第一读出节点和第一互补读出节点；第二读取多路复用器，该第二读取多路复用器将第二多个位线耦合到第二读出节点和第二互补读出节点；和第一读出放大器，该第一读出放大器耦合到该第一读出节点和该第一互补读出节点，其中该第一读取多路复用器与存储器位单元的第一存储体相关联，并且其中该第二读取多路复用器与存储器位单元的第二存储体相关联。
在另一个具体实施中，一种方法包括：在第一读取操作中，将第一多个位线对与第一读出节点对多路复用，包括将该第一多个位线对中的第一位线对与该第一读出节点对耦合；在该第一位线对与该第一读出节点对之间进行电荷共享；将来自该第一读出节点对的值输入到逻辑电路；使该逻辑电路基于来自该第一读出节点对的该值作出位判定；以及在后续读取操作中，将第二多个位线对与第二读出节点对多路复用，包括将该第二多个位线对中的第二位线对耦合到该第二读出节点对，其中该第一多个位线对与存储器位单元的第一存储体相关联，并且其中该第二多个位线对与存储器位单元的第二存储体相关联。
在另一个具体实施中，一种存储器设备包括：多个存储体，该存储体中的每个存储体包括多个位线对；多个读出节点对，该读出节点对中的每个读出节点对与该存储体中的相应存储体相关联；用于将该位线对与该读出节点对多路复用的构件；和用于在涉及该多个存储体的多个读取操作期间基于与该读出节点对相关联的电压作出位判定的构件。
在又一个具体实施中，一种存储器包括：第一存储体，该第一存储体包括按第一多个列布置的第一多个位单元；第二存储体，该第二存储体包括按第二多个列布置的第二多个位单元；第一读出节点对，该第一读出节点对通过第一读取多路复用器耦合到该第一多个列；第二读出节点对，该第二读出节点对通过第二读取多路复用器耦合到该第二多个列；和第一读出放大器，该第一读出放大器耦合到该第一读出节点对。
通过下面的具体实施方式可以更好地理解这些优点和附加的优点。
附图说明
图1示出了根据本公开的一个方面的具有多个读出节点对的多存储体存储器。
图2示出了图1的存储器中的示例读出放大器。
图3示出了图1的示例读出放大器的时序图。
图4示出了图1的存储器中的示例读出放大器。
图5示出了根据本公开的一个方面的具有多个读出节点对的多存储体存储器。
图6示出了图5的存储器中的示例读出放大器。
图7示出了根据本公开的一个方面的位线对与读出节点对之间的示例接口。
图8示出了可由图1和图5的多存储体存储器执行的示例方法的流程图。
图9示出了根据本公开的一个方面的可并入存储器的示例片上系统(SOC)。
通过参考下面的具体实施方式，可最好地理解本公开的具体实施及其优点。应当理解，相同的附图标记用于标识在图中的一个或多个图中示出的相同元件。
具体实施方式
本公开提供了一种存储器(诸如SRAM)，其中存在多个存储体，这些存储体中的每个存储体与读取多路复用器相关联。例如，第一读取多路复用器可将第一多个位线耦合到第一读出节点和第一互补读出节点。第二读取多路复用器可将第二多个位线耦合到第二读出节点和第二互补读出节点。多个位线可包括多个位线对(位线和位线互补)。每个位线对可对应于一列位单元。因此，每个存储体可包括由多个字线遍历的多个位单元列。
与其中多个读取多路复用器可耦合到相同读出节点对(读出节点和读出节点互补)的其他示例相比，本文中所讨论的具体实施可包括其中第一读取多路复用器耦合到第一读出节点和第一互补读出节点并且第二读取多路复用器耦合到第二读出节点和第二互补读出节点的架构。如上所述，随着共享读出节点和互补读出节点的位线的数量增加，寄生电容也增加。然而，本文中所讨论的具体实施通过向存储体中的每个存储体提供至少一对节点对来增加读出节点对的数量。因此，减小了位线与读出节点的比率，从而减小每个读出放大器所经历的寄生电容。更低的寄生电容可增加通过电荷共享实现的电压，从而提供更快、更可靠的位判定。
在一个示例中，存在第一读出放大器和第二读出放大器，该第一读出放大器耦合到第一读出节点和第一互补读出节点，并且该第二读出放大器耦合到第二读出节点和第二互补读出节点。换句话讲，每个存储体与其自己的读出放大器相关联。这些读出放大器可以任何适当的方式实施，包括将这些读出放大器中的每个读出放大器构造为交叉耦合的与非门对，这些交叉耦合对中的每个交叉耦合对均耦合到推挽电路。
在另一个具体实施中，多个存储体与单个读出放大器耦合。换句话讲，该读出放大器耦合到两个读出节点对，并且因此耦合到这些多路复用器中的每个多路复用器。该读出放大器可包括交叉耦合的与或非(AOI)门对，其中第一AOI门耦合到第一互补读出节点、第二互补读出节点和来自第二AOI门的输出，并且其中第二AOI门耦合到第一读出节点、第二读出节点和第一AOI门的输出。该交叉耦合的AOI门对可共享推挽电路。
使用交叉耦合的AOI门的具体实施的优点在于，当与使用两个交叉耦合的与非门对的具体实施相比时，可减少晶体管的数量。减少晶体管的数量可减少芯片上使用的硅面积的量，从而可能降低制造成本以及潜在地节省动态功率和泄漏功率。
读出放大器可实施为电荷共享读出放大器(CTSA)。在一个示例中，经多路复用列组的每个位线通过其自己的电荷转移晶体管耦合到读出节点。每个电荷转移晶体管的源极耦合到其位线，而每个电荷转移晶体管的漏极耦合到其读出节点。因此，每个电荷转移晶体管的栅极-源极电压由其栅极电压和其位线电压决定。下面的讨论假定每个电荷转移晶体管是p型金属氧化物半导体(PMOS)晶体管，但是应当理解，电荷转移也可使用n型金属氧化物半导体(NMOS)晶体管来完成。
在针对读取操作进行字线断言之前，将位线预充电到电源电压，而将读出节点放电。然后，在字线断言周期内对字线进行断言，在该字线断言周期期间，针对每个位线对产生位线电压差，该位线电压差取决于存储在字线与该经多路复用列组的位线对的交叉点处的每个位单元中的位。根据该位，每个位线对中的真位线或互补位线从预充电状态(电源电压(VDD))略微放电。电荷转移发生在电荷转移周期期间，该电荷转移周期在接近字线断言周期结束时开始。在电荷转移周期之前，将每个电荷转移晶体管的栅极电压维持在电源电压，使得每个电荷转移晶体管关断。电荷转移周期相对于字线的断言而延迟，使得可针对每个位线对产生位线电压差。在电荷转移周期期间，电荷转移晶体管的栅极电压以某个转换速率从电源电压向地下降。例如，可使用相对较小的反相器或虚设位线电压来控制电荷转移晶体管的栅极电压。根据该位值，每个位线对中的真位线或互补位线会从其预充电状态(电源电压)略微下降。该位线在下面的讨论中称为部分充电的位线。但是每个位线对中的剩余位线会保持充电到电源电压。在下面的讨论中，该位线称为完全充电的位线。
在电荷转移周期期间，经多路复用列组中的每个电荷转移晶体管的栅极电压下降，使得用于完全充电的位线的电荷转移晶体管的栅极-源极电压(栅极-位线电压)满足其阈值电压。但是，部分充电的位线的电压的降低使得该相同的栅极电压不满足用于部分充电的位线的电荷转移晶体管的阈值电压。因此，只有用于位线对中的完全充电的位线的电荷转移晶体管最初会将电荷传导到其读出节点。与位线的电容相比，读出节点的电容相对较小，因此所产生的电荷转移使读出节点几乎充电到电源电压。相反，用于部分放电的位线的读出节点保持在其放电默认状态，使得用于所存取的位线对的读出节点之间的电压差接近全轨电压(电压差接近等于电源电压)。因此，电荷转移导致将相对较小的位线电压差放大为读出节点上的接近全轨电压差。读出放大器在读出使能周期内进行读出。
图1是根据一个具体实施的存储器系统100的示图。存储器系统100是多存储体存储器系统，在这种情况下使用两个存储体，即存储体b0 195和存储体b1 196。存储体195、196中的每个存储体包括多列位单元，每个列具有位线和互补位线，并且存储体中的每个存储体由多个字线遍历。位线和互补位线190、191被示为各自具有两个对，并且应当理解，给定存储体可包括与任何适当数量的列对应的任何适当数量的位线对。
多路复用器110对应于存储体b0 195，并且该多路复用器将位线对190多路复用到读出节点q_b0和qb_b0上。类似地，多路复用器120对应于存储体b1 196，并且该多路复用器将位线对191多路复用到读出节点q_b1、qb_b1上。在该示例中，多路复用器110、120中的每个多路复用器接收三个信号，包括pre_n(位线预充电)、rm[0:3](读取多路复用信号)和wm[0:3](写入多路复用信号)。此处应当注意，信号rm和wm被示为在四个列中进行选择，并且如上所述，具体实施的范围支持可被多路复用的任何数量的列。
读出节点(q_b0,q_b1)和互补读出节点(qb_b0,qb_b1)是读出放大器130的输入。此外，在该示例中，存储器系统100在给定时间对存储体195、196中的一个存储体执行读取或写入操作，并不会同时对存储体195、196两者执行操作。响应于对相应存储体的读取操作，读出放大器130基于与存储体195、196中的一个存储体对应的给定读出节点对之间的电压差来作出位判定。
参照图7更详细地描述了位线对与读出节点对之间的接口。此外，参照图2和图4更详细地描述了读出放大器130的示例架构。
图7是单个位线和位线对(bl和blb)与读出节点和互补读出节点(q和qb)的示例接口的示图。为了便于说明，图7被一般化，并且应当理解，图7中描述的概念适用于图1至图4以及图5至图6的读出放大器架构两者。图7仅示出了单个位线对，并且应当理解，其他位线对可耦合到读出节点q和qb并且使用适当的多路复用器信号rm[0:3]来选择。
位线bl和互补位线blb的位线对形成一列。位单元705位于该列与字线wl的交叉点处。在该示例中，位单元705由一对交叉耦合的反相器形成。反相器中的第一反相器的输出节点是位单元705的真(Q)输出。该输出节点通过NMOS存取晶体管M4耦合到位线bl。类似地，反相器中的剩余第二反相器的输出节点是位单元705的互补(QB)输出，该输出通过NMOS存取晶体管M3耦合到互补位线blb。字线wl耦合到存取晶体管的栅极，使得Q节点和QB节点在字线断言周期期间驱动其相应位线。
在示例读取操作中，时钟周期触发字线wl的电压的断言。在该字线断言之前，位线bl和blb由位线预充电电路750预充电到电源电压。位线bl通过PMOS电荷转移晶体管M1耦合到对应的读出节点q。类似地，互补位线blb通过PMOS电荷转移晶体管M2耦合到对应的读出节点qb。在字线断言之前，电荷转移晶体管M1、M2的栅极电压rm被断言到电源电压，以防止电荷转移到读出节点。在字线断言之前，控制器745断言读出节点预充电信号(pch)。所断言的读出节点预充电信号驱动NMOS晶体管(例如，图4中的N1、N2)的栅极。这些NMOS晶体管的源极连接到地，而它们的漏极分别连接到q和qb。因此，读出节点预充电信号的断言会使q和qb两者放电。这同样适用于例如晶体管N3、N4，这些晶体管使另一存储体的q和qb放电。
然后，可断言字线wl的电压，这会使存取晶体管M3和M4接通，使得位单元705的真输出节点和互补输出节点分别连接到位线bl和blb。字线断言会导致在每个位线对中的位线之间产生位线电压差。每个位线对中的一个位线会从电源电压略微降低(部分放电的位线)，而每个位线对中的剩余位线会保持在其预充电状态(完全充电的位线)。
在字线仍被断言并且产生位线电压差的情况下，通过使栅极电压rm放电来触发电荷转移周期。例如，栅极电压rm可由虚设位线控制。由于栅极电压rm的这种小于瞬时的放电，栅极电压rm会放电到其源极连接到完全充电的位线的电荷转移晶体管(例如，M2)的阈值电压，但是仍会高于其源极连接到部分放电的位线的电荷转移晶体管(例如，M1)的阈值电压。因此，用于完全充电的位线的电荷转移晶体管会在电荷转移晶体管从部分放电的位线传导电荷之前将电荷传导到其读出节点。因此，读出节点电压qb会在互补读出节点电压q增加之前增加。
图1至图4和图5至图6中所示的架构均使用该电压差来作出位判定。例如，图2是图1具体实施的示例读出放大器130的示图。使用交叉耦合的AOI门131、132对来实施该示例中的读出放大器130。AOI门131的真值表如下所示：
AOI门132的真值表如下所示：
根据一个具体实施，图3提供了施加到图2的读出放大器130的信号的示例时序图。该示例继续图7(上文)的讨论，其中bl和blb对应于存储体195中的位线对并且在VDD处开始，并且bl最终经放电以读取所存储的0。
最上面的信号(b0_bl_pre)是预充电信号，如上面参照图7所讨论的。在时间t1处关断预充电，然后在时间t2处断言字线wl信号。位线(bl)被放电，但是位线互补(blb)保持在VDD。
一旦bl和blb具有足够的电压差，则在时间t3处取消断言pch_b0，这意味着放电NMOS晶体管N3、N4关断，而晶体管N1、N2保持接通。晶体管P14接通，但是信号SROP、SRON两者处于高位，这会关断晶体管P1至P4以及N11和P12。晶体管P1和P3将VDD耦合到q_b0和q_b1，并且晶体管P2和P4将VDD耦合到qb_b0和qb_b1。
然后，读取的多路复用器信号(b0_rm)在时间t4处接通，这会将读出节点对耦合到位线对。位线bl耦合到读出节点q，并且blb耦合到互补读出节点qb。位线互补blb具有更高电位，这会使得qb与q相比在时间t5处上升更快。(应当注意，q_b1和qb_b1保持在低值，使得晶体管P5、P6接通，并且晶体管N7、N8关断。)这导致SRON信号在时间t6处变低。当SRON变低时，这会使晶体管P9、P2、P4和N11接通并使晶体管N9关断。同时，由于SROP的高值，晶体管P1、P3、P11关断，并且N10接通。当晶体管P12关断时，晶体管N11将输出(sa_out)拉到0(即，地)，并且因此输出互补(sa_out_n)是1。在时间t7处取消断言字线wl，然后取消断言pch和rm。因此，读出放大器130读出输出值0，该读出放大器可将该输出值发送到输出电路，诸如输出锁存器(未示出)。
相比之下，数字1值的读取操作会使bl保持在高位，并使blb放电，从而导致q_b0处于高位，并且qb_b0处于低位，以将sa_out输出为数字1。当然，该示例是对存储体195执行的读取操作。应当理解，会类似地执行对存储体196执行的读取操作。
图4是根据一个具体实施的示例读出放大器430的示图。提供图4的示例是为了证明具体实施的范围不限于任何特定数量的存储体。相反，可缩放读出放大器430以适应多达N个存储体的其他数量的存储体，其中N为大于2的整数，并且每个存储体均会具有读出节点和互补读出节点(即，q_b0至q_bn-1和qb_b0至qb_bn-1)。可通过增加串联PMOS晶体管PX和PX_b的数量和并联NMOS晶体管NX和NX_b的数量来缩放读出放大器430。
图5示出了根据一个具体实施的示例存储器系统500。图5的具体实施使用两个读出放大器510、520来适应多个存储体195、196。读出放大器510和520可以彼此类似的方式实施。在该具体实施中，存储体195对应于读出节点对q_b0、qb_b0，并且存储体196对应于读出节点对q_b1、qb_b1。读出放大器510通过读出节点对q_b0、qb_b0耦合到多路复用器110，并且读出放大器520通过读出节点对q_b1、qb_b1耦合到多路复用器120。
在该示例中，在特定时间将仅写入或读取存储体195、196中的一个存储体。换句话讲，在任何特定读取操作期间，仅期望读出放大器510、520中的一个读出放大器作出位判定。此外，在写入操作期间，将不使用读出放大器510、520。一旦作出位判定，可将该位施加到下游电路，诸如锁存器(未示出)。
图6是根据一个具体实施的读出放大器510、520的示图。具体地，读出放大器510可包括交叉耦合的与非门631、632对，并且读出放大器520可包括交叉耦合的与非门633、634对。每个交叉耦合的与非门对基于读出节点对中的读出节点之间的电压差来作出位判定，正如在图1至图4的示例中一样。
该示例继续图7(上文)的讨论，其中bl和blb对应于存储体195中的位线对并且在电源电压VDD处开始，并且bl最终经放电以读取所存储的0。下表是交叉耦合的与非门631、632的真值表，并且应当理解，交叉耦合的与非门633、634提供相同的逻辑。
| q_b0 | qb_b0 | SROP_b0 | SRON_b0 | 状态 |
| 1 | 0 | 1 | 0 | SROP_b0被设置为1 |
| 1 | 1 | 1 | 0 | 没有变化 |
| 0 | 1 | 0 | 1 | SRON_b0被设置为1 |
| 1 | 1 | 0 | 1 | 没有变化 |
| 0 | 0 | 1 | 1 | 备用 |
读出节点q_b连接到与非门631的输入，并且读出节点qb_b0连接到与非门632的输入。与非门631和632交叉耦合以形成RS锁存器。在该示例中，将读出节点对预充电到0伏，以使与非门631和632的输出均被断言为处于电源电压VDD的高位，并且位单元705存储数字1。将读出节点对预充电到0伏会使晶体管P24、P26接通。SRON_b0和SROP_b0两者均处于高位，这会使晶体管P21、P22、P23、P25、P27和N27关断，并使晶体管N23、N25接通。与由电容器Cbl(图7)概念性地表示的位线电容相比，由电容器Cs(图7)概念性地表示的读出节点的寄生电容相对较小。因此，电荷转移晶体管M1(图7)在电荷转移晶体管M2(图7)之前开始导通的短暂时间量导致读出节点q_b0的电压与读出节点qb_b0相比显著增加。该电压增加超过与非门631的阈值电压，使得其输出放电到0。换句话讲，读出节点q_b0的电压增加会使晶体管N24、N26接通，这会将SROP_b0拉到0值。与非门632的0输出通过使晶体管P26接通并使晶体管N25关断来加强与非门631的二元高输出。晶体管P27接通，并且晶体管N27保持关断状态，使得检测到存储在位单元705中的二元值1。
在位单元705中存储0的示例中，通过接通晶体管N25、N26，与非门632输出的值将为0，并且与非门631输出的值将为1。可在不同的读取操作中在读出放大器520中执行相同的过程。换句话讲，通过交叉耦合的与非门633、634，读出放大器520中的晶体管的布置产生由读出放大器510中的晶体管的布置提供的相同逻辑。
图1至图4和图5至图6的具体实施之间的另一个不同之处在于，图5至图6的具体实施包括两个推挽电路，这两个推挽电路包括晶体管P27、N27、P37、N37；而图1至图4的具体实施包括单个推挽电路，该单个推挽电路包括晶体管P12和N11。这是图1至图4的具体实施与图5至图6的具体实施相比减少了晶体管数量的一个实例。此外，如上所述，单组交叉耦合的AOI门具有的晶体管数量比两组交叉耦合的与非门要少，这是图1至图4的具体实施减少了晶体管数量的另一个实例。然而，本文所述的两个具体实施均提供可靠的操作，并且可适当地在给定的应用程序中实施。如上所述，本文的具体实施可减少每个读出节点对的位线对的数量，从而减少读出放大器所经历的寄生电容，并因此使得有可能更快地检测到更小的电压差。
现在将参照图8中所示的流程图来讨论用于读取操作的示例方法。方法800可由存储器(诸如图1和图5中所示的存储器)执行。换句话讲，方法800可由具有多个读取多路复用器和一个或多个读出放大器的多存储体存储器系统执行，以针对给定读取操作作出位判定。
在动作810处，该方法包括：将第一多个位线对与第一读出节点对多路复用。动作810可包括将该第一多个位线对中的第一位线对与该第一读出节点对耦合。上面参照图7描述了一个示例，其中位线对和读出节点对由一对晶体管耦合，并且当这些晶体管接通时，该位线对和该读出节点对共享电荷。
在动作820处，该方法包括：在该第一位线对与该第一读出节点对之间进行电荷共享。在图7的示例中，当该晶体管接通时，该位线对电耦合到该读出节点对。在该晶体管是PMOS晶体管的示例中，栅极到源极电压决定特定晶体管接通的时序。例如，当栅源电压的幅值较快地达到较高电压时，该晶体管会较快地接通；而当栅源电压的幅值较慢地达到较高电压时，该晶体管将较慢地接通。因此，根据电荷共享架构，位线或互补位线可较快地或较慢地对读出节点或互补读出节点进行充电或放电。然而，电荷共享中的时间延迟可产生等于轨电压的一小部分的电压，但可被检测到以作出位判定。
在动作830处，该方法包括：将来自该读出节点对的值输入到逻辑电路。在一个示例中，该逻辑电路可包括交叉耦合的AOI门，诸如在图2具体实施中。在另一个示例中，该逻辑电路可包括交叉耦合的与非门，诸如在图6具体实施中。
在动作840处，该方法包括：使该逻辑电路基于来自该第一读出节点对的该值作出位判定。例如，该逻辑电路可提供逻辑功能，该逻辑功能响应于在该读出节点与该互补读出节点之间检测到的电压差而提供数字1或0的输出。
如上所述，该方法可在存储器系统中执行，该存储器系统具有多个存储体，该存储体中的每个存储体耦合到读取多路复用器，其中每个读取多路复用器均耦合到读出节点对。在一些示例中，在读取或写入操作期间可仅存取一个存储体。因此，可对相同的存储体或不同的存储体执行后续读取操作。动作850至870示出了对第二存储体并且使用第二位线对和第二读出节点对执行的后续读取操作。然而，应当理解，在其他示例中，可使用第一位线对和第二读出节点对来对同一存储体执行动作850至870。
具体实施的范围不限于参照图8描述的一系列动作。相反，其他具体实施可添加、省略、重新安排或修改这些动作中的一个或多个动作。例如，在该存储器系统的操作期间，可对第一存储体或对第二存储体执行读取操作，并且随后可对运行第二存储体的第一存储体执行后续读取操作，依此类推。读取操作可以与写入操作交替，也可以不与写入操作交替，并且这些操作可适当地重复。
图9是根据一种具体实施的示例SOC 900的示图。在该示例中，SOC 900在半导体管芯上实施，并且其包括多个系统组件910至990。具体地，在该示例中，SOC 900包括作为具有四个处理器内核(内核0至内核3)的多核通用处理器的CPU 910。当然，具体实施的范围不限于任何特定数量的内核，因为其他具体实施可在CPU 910中包括两个内核、八个内核或任何其他适当数量的内核。SOC 900还包括其他系统组件，诸如第一数字信号处理器(DSP)940、第二DSP 950、调制解调器930、GPU 920、视频子系统960、无线局域网(WLAN)收发器970和视频前端(VFE)子系统980。SOC 900还包括RAM存储器单元990，其可操作为用于组件910至980中的任一者的系统RAM。例如，RAM存储器单元990可从组件910至980中的任一者接收数据和指令。
RAM存储器单元990可包括服务多存储体布置的读出放大器架构，诸如上面参照图1至图7描述的读出放大器架构。此外，RAM存储器单元990可执行图8的动作以执行读取操作。
如本领域技术人员到目前为止将理解的并且取决于手头的特定应用，在不脱离本公开的范围的情况下，可以对本公开的材料、装置、配置和设备使用方法进行许多修改、替换和变化。有鉴于此，本公开的范围不应当被限定于本文所例示和描述的特定具体实施(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。
在以下经编号条款中描述了具体实施示例：
1.一种电路，所述电路包括：
第一读取多路复用器，所述第一读取多路复用器将第一多个位线耦合到第一读出节点和第一互补读出节点；
第二读取多路复用器，所述第二读取多路复用器将第二多个位线耦合到第二读出节点和第二互补读出节点；和
第一读出放大器，所述第一读出放大器耦合到所述第一读出节点和所述第一互补读出节点，其中所述第一读取多路复用器与存储器位单元的第一存储体相关联，并且其中所述第二读取多路复用器与存储器位单元的第二存储体相关联。
2.根据条款1所述的电路，所述电路还包括：
第二读出放大器，所述第二读出放大器耦合到所述第二读出节点和所述第二互补读出节点，并且所述第二读出放大器的输出耦合到所述第一读出放大器的输出。
3.根据条款2所述的电路，其中所述第一读出放大器包括第一交叉耦合的与非门对，并且其中所述第二读出放大器包括第二交叉耦合的与非门对，所述电路还包括：
第一推挽电路和第二推挽电路，所述第一推挽电路耦合到所述第一交叉耦合的与非门对，并且所述第二推挽电路耦合到所述第二交叉耦合的与非门对；
其中所述第一读出放大器的所述输出和所述第二读出放大器的所述输出通过所述第一推挽电路和所述第二推挽电路耦合。
4.根据条款3所述的电路，其中所述第一交叉耦合的与非门对耦合到所述第一读出节点，并且其中所述第二交叉耦合的与非门对耦合到所述第一互补读出节点。
5.根据条款1所述的电路，其中所述第一读出放大器进一步耦合到所述第二读出节点和所述第二互补读出节点。
6.根据条款5所述的电路，其中所述第一读出放大器包括：
交叉耦合的与或非(AOI)门对，其中：
所述交叉耦合的AOI门对中的第一AOI门耦合到所述第一互补读出节点、所述第二互补读出节点和来自所述交叉耦合的AOI
门对中的第二AOI门的输出；并且
所述交叉耦合的AOI门对中的所述第二AOI门耦合到所述第一读出节点、所述第二读出节点和来自所述交叉耦合的AOI门对中的所述第一AOI门的输出。
7.根据条款5所述的电路，其中所述第一读出放大器包括：
交叉耦合的与或非(AOI)门对；和
推挽电路，所述推挽电路耦合到所述交叉耦合的AOI门对中的第一AOI门的输出和所述交叉耦合的AOI门对中的第二AOI门的输出。
8.根据条款5所述的电路，其中所述第一读出放大器耦合到N个其他读出节点和N个其他互补读出节点，其中所述第一读出放大器还包括：
交叉耦合的与或非(AOI)门对，其中：
所述交叉耦合的AOI门对中的第一AOI门耦合到所述第一互补读出节点、所述第二互补读出节点和所述N个其他互补读出节点；并且
所述交叉耦合的AOI门对中的第二AOI门耦合到所述第一读出节点、所述第二读出节点和所述N个其他读出节点，其中N是大于1的整数。
9.一种方法，所述方法包括：
在第一读取操作中，将第一多个位线对与第一读出节点对多路复用，包括将所述第一多个位线对中的第一位线对与所述第一读出节点对耦合；
在所述第一位线对与所述第一读出节点对之间进行电荷共享；
将来自所述第一读出节点对的值输入到逻辑电路；
使所述逻辑电路基于来自所述第一读出节点对的所述值作出位判定；以及
在后续读取操作中，将第二多个位线对与第二读出节点对多路复用，包括将第二多个位线对中的第二位线对耦合到所述第二读出节点对，其中所述第一多个位线对与存储器位单元的第一存储体相关联，并且其中所述第二多个位线对与存储器位单元的第二存储体相关联。
10.根据条款9所述的方法，所述方法还包括：
在所述第二位线对与所述第二读出节点对之间进行电荷共享；
以及
使所述逻辑电路基于来自所述第二读出节点对的输入作出后续位判定。
11.根据条款10所述的方法，其中所述逻辑电路包括第一读出放大器和第二读出放大器，所述第一读出放大器与所述第一读出节点对
相关联，并且所述第二读出放大器与所述第二读出节点对相关联。
12.根据条款10所述的方法，其中所述逻辑电路包括读出放大器，所
述读出放大器耦合到所述第一读出节点对和所述第二读出节点对。
13.根据条款9至10所述的方法，其中所述逻辑电路包括多个交叉耦合的与非门对。
14.根据条款9至10所述的方法，其中使所述逻辑电路作出位判定包括：使用第一推挽电路来上推或下拉第一交叉耦合的与非门对的输出，所述第一推挽电路耦合到第二推挽电路，所述第二推挽电路与附加交叉耦合的与非门对相关联。
15.根据条款9至10所述的方法，其中所述逻辑电路包括交叉耦合的与或非(AOI)门对。
16.一种存储器设备，所述存储器设备包括：
多个存储体，所述存储体中的每个存储体包括多个位线对；
多个读出节点对，所述读出节点对中的每个读出节点对与所述存储体中的相应存储体相关联；
用于将所述位线对与所述读出节点对多路复用的构件；
用于在涉及所述多个存储体的多个读取操作期间基于与所述读出节点对相关联的电压作出位判定的构件。
17.根据条款16所述的存储器设备，其中用于作出位判定的所述构件包括交叉耦合的与或非(AOI)门对，所述交叉耦合的AOI门对耦合到所述多个读出节点对。
18.根据条款17所述的存储器设备，所述存储器设备还包括：推挽电路，所述推挽电路耦合到所述交叉耦合的AOI门对中的第一AOI
门的输出和所述交叉耦合的AOI门对中的第二AOI门的输出。
19.根据条款16所述的存储器设备，其中用于作出位判定的所述构件包括多个交叉耦合的与非门对，所述与非门对中的第一与非门对耦合到第一读出节点对，并且所述与非门对中的第二与非门对耦合到第二读出节点对。
20.一种存储器，所述存储器包括：
第一存储体，所述第一存储体包括按第一多个列布置的第一多个位单元；
第二存储体，所述第二存储体包括按第二多个列布置的第二多个位单元；
第一读出节点对，所述第一读出节点对通过第一读取多路复用器耦合到所述第一多个列；
第二读出节点对，所述第二读出节点对通过第二读取多路复用器耦合到所述第二多个列；和
第一读出放大器，所述第一读出放大器耦合到所述第一读出节点对。
21.根据条款20所述的存储器，其中所述第一读出放大器包括交叉耦合的与或非(AOI)门对，所述交叉耦合的AOI门对进一步耦合到所述第二读出节点对。
22.根据条款21所述的存储器，其中所述第一读出放大器耦合到N个其他读出节点对，其中：
所述交叉耦合的AOI门对中的第一AOI门耦合到第一互补读出节点、第二互补读出节点和N个其他互补读出节点；并且
所述交叉耦合的AOI门对中的第二AOI门耦合到第一读出节点、第二读出节点和N个其他读出节点，其中N是整数。
23.根据条款20所述的存储器，其中所述第一读出放大器包括第一交叉耦合的与非门对，所述存储器还包括第二读出放大器，所述第二读出放大器包括第二交叉耦合的与非门对并且耦合到所述第二读出节点对。
24.根据条款20至23所述的存储器，其中所述第一读出节点对通过多个位线对耦合到所述第一多个列，其中所述第一读取多路复用器被配置为接通第一p型金属氧化物半导体(PMOS)晶体管和第二PMOS晶体管，以将所述位线对中的第一位线对耦合到所述第一读出节点对。
Claims (24)
1.一种电路，所述电路包括：
第一读取多路复用器，所述第一读取多路复用器将第一多个位线耦合到第一读出节点和第一互补读出节点；
第二读取多路复用器，所述第二读取多路复用器将第二多个位线耦合到第二读出节点和第二互补读出节点；和
第一读出放大器，所述第一读出放大器耦合到所述第一读出节点和所述第一互补读出节点，其中所述第一读取多路复用器与存储器位单元的第一存储体相关联，并且其中所述第二读取多路复用器与存储器位单元的第二存储体相关联。
2.根据权利要求1所述的电路，所述电路还包括：
第二读出放大器，所述第二读出放大器耦合到所述第二读出节点和所述第二互补读出节点，并且所述第二读出放大器的输出耦合到所述第一读出放大器的输出。
3.根据权利要求2所述的电路，其中所述第一读出放大器包括第一交叉耦合的与非门对，并且其中所述第二读出放大器包括第二交叉耦合的与非门对，所述电路还包括：
第一推挽电路和第二推挽电路，所述第一推挽电路耦合到所述第一交叉耦合的与非门对，并且所述第二推挽电路耦合到所述第二交叉耦合的与非门对；
其中所述第一读出放大器的所述输出和所述第二读出放大器的所述输出分别通过所述第一推挽电路和所述第二推挽电路耦合。
4.根据权利要求3所述的电路，其中所述第一交叉耦合的与非门对耦合到所述第一读出节点，并且其中所述第二交叉耦合的与非门对耦合到所述第一互补读出节点。
5.根据权利要求1所述的电路，其中所述第一读出放大器进一步耦合到所述第二读出节点和所述第二互补读出节点。
6.根据权利要求5所述的电路，其中所述第一读出放大器包括：
交叉耦合的与或非(AOI)门对，其中：
所述交叉耦合的AOI门对中的第一AOI门耦合到所述第一互补读出节点、所述第二互补读出节点和来自所述交叉耦合的AOI门对中的第二AOI门的输出；并且
所述交叉耦合的AOI门对中的所述第二AOI门耦合到所述第一读出节点、所述第二读出节点和来自所述交叉耦合的AOI门对中的所述第一AOI门的输出。
7.根据权利要求5所述的电路，其中所述第一读出放大器包括：
交叉耦合的与或非(AOI)门对；和
推挽电路，所述推挽电路耦合到所述交叉耦合的AOI门对中的第一AOI门的输出和所述交叉耦合的AOI门对中的第二AOI门的输出。
8.根据权利要求5所述的电路，其中所述第一读出放大器耦合到N个其他读出节点和N个其他互补读出节点，其中所述第一读出放大器还包括：
交叉耦合的与或非(AOI)门对，其中：
所述交叉耦合的AOI门对中的第一AOI门耦合到所述第一互补读出节点、所述第二互补读出节点和所述N个其他互补读出节点；并且
所述交叉耦合的AOI门对中的第二AOI门耦合到所述第一读出节点、所述第二读出节点和所述N个其他读出节点，其中N是大于1的整数。
9.一种方法，所述方法包括：
在第一读取操作中，将第一多个位线对与第一读出节点对多路复用，包括将所述第一多个位线对中的第一位线对与所述第一读出节点对耦合；
在所述第一位线对与所述第一读出节点对之间进行电荷共享；
将来自所述第一读出节点对的值输入到逻辑电路；
使所述逻辑电路基于来自所述第一读出节点对的所述值作出位判定；以及
在后续读取操作中，将第二多个位线对与第二读出节点对多路复用，包括将所述第二多个位线对中的第二位线对耦合到所述第二读出节点对，其中所述第一多个位线对与存储器位单元的第一存储体相关联，并且其中所述第二多个位线对与存储器位单元的第二存储体相关联。
10.根据权利要求9所述的方法，所述方法还包括：
在所述第二位线对与所述第二读出节点对之间进行电荷共享；以及
使所述逻辑电路基于来自所述第二读出节点对的输入作出后续位判定。
11.根据权利要求10所述的方法，其中所述逻辑电路包括第一读出放大器和第二读出放大器，所述第一读出放大器与所述第一读出节点对相关联，并且所述第二读出放大器与所述第二读出节点对相关联。
12.根据权利要求10所述的方法，其中所述逻辑电路包括读出放大器，所述读出放大器耦合到所述第一读出节点对和所述第二读出节点对。
13.根据权利要求9所述的方法，其中所述逻辑电路包括多个交叉耦合的与非门对。
14.根据权利要求9所述的方法，其中使所述逻辑电路作出所述位判定包括：使用第一推挽电路来上推或下拉第一交叉耦合的与非门对的输出，所述第一推挽电路耦合到第二推挽电路，所述第二推挽电路与附加交叉耦合的与非门对相关联。
15.根据权利要求9所述的方法，其中所述逻辑电路包括交叉耦合的与或非(AOI)门对。
16.一种存储器设备，所述存储器设备包括：
多个存储体，所述存储体中的每个存储体包括多个位线对；
多个读出节点对，所述读出节点对中的每个读出节点对与所述存储体中的相应存储体相关联；
用于将所述位线对与所述读出节点对多路复用的构件；和
用于在涉及所述多个存储体的多个读取操作期间基于与所述读出节点对相关联的电压作出位判定的构件。
17.根据权利要求16所述的存储器设备，其中用于作出位判定的所述构件包括交叉耦合的与或非(AOI)门对，所述交叉耦合的AOI门对耦合到所述多个读出节点对。
18.根据权利要求17所述的存储器设备，所述存储器设备还包括：推挽电路，所述推挽电路耦合到所述交叉耦合的AOI门对中的第一AOI门的输出和所述交叉耦合的AOI门对中的第二AOI门的输出。
19.根据权利要求16所述的存储器设备，其中用于作出位判定的所述构件包括多个交叉耦合的与非门对，所述与非门对中的第一与非门对耦合到第一读出节点对，并且所述与非门对中的第二与非门对耦合到第二读出节点对。
20.一种存储器，所述存储器包括：
第一存储体，所述第一存储体包括按第一多个列布置的第一多个位单元；
第二存储体，所述第二存储体包括按第二多个列布置的第二多个位单元；
第一读出节点对，所述第一读出节点对通过第一读取多路复用器耦合到所述第一多个列；
第二读出节点对，所述第二读出节点对通过第二读取多路复用器耦合到所述第二多个列；和
第一读出放大器，所述第一读出放大器耦合到所述第一读出节点对。
21.根据权利要求20所述的存储器，其中所述第一读出放大器包括交叉耦合的与或非(AOI)门对，所述交叉耦合的AOI门对进一步耦合到所述第二读出节点对。
22.根据权利要求21所述的存储器，其中所述第一读出放大器耦合到N个其他读出节点对，其中：
所述交叉耦合的AOI门对中的第一AOI门耦合到第一互补读出节点、第二互补读出节点和N个其他互补读出节点；并且
所述交叉耦合的AOI门对中的第二AOI门耦合到第一读出节点、第二读出节点和N个其他读出节点，其中N是大于1的整数。
23.根据权利要求20所述的存储器，其中所述第一读出放大器包括第一交叉耦合的与非门对，所述存储器还包括第二读出放大器，所述第二读出放大器包括第二交叉耦合的与非门对并且耦合到所述第二读出节点对。
24.根据权利要求20所述的存储器，其中所述第一读出节点对通过多个位线对耦合到所述第一多个列，其中所述第一读取多路复用器被配置为接通第一p型金属氧化物半导体(PMOS)晶体管和第二PMOS晶体管，以将所述位线对中的第一位线对耦合到所述第一读出节点对。
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