KR102660009B1 - 컬럼 멀티플렉서를 갖는 버스트 모드 메모리 - Google Patents

컬럼 멀티플렉서를 갖는 버스트 모드 메모리 Download PDF

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Abstract

정규 판독 동작 및 또한 버스트 모드 판독 동작 둘 모두를 실행하도록 구성되는 메모리가 제공된다. 컬럼 멀티플렉서는 각각의 컬럼에 대한 한 쌍의 패스 트랜지스터를 사용하여 복수의 컬럼들로부터 선택한다. 컬럼 멀티플렉서는 출력 데이터 래치의 트루 입력 노드 및 컴플리먼트 입력 노드를 구동한다.

Description

컬럼 멀티플렉서를 갖는 버스트 모드 메모리
[0001] 본 출원은 2020년 12월 22일자로 출원된 미국 특허 출원 제 17/131,172호에 대한 우선권 및 이익을 주장하며, 그에 의해 상기 출원의 전체 내용은 인용에 의해 포함된다.
[0002] 본 출원은 메모리들에 관한 것으로, 더 상세하게는, 컬럼 멀티플렉서(column multiplexer)를 갖는 버스트 모드(burst-mode) 메모리에 관한 것이다.
[0003] 버스트 모드 SRAM(static random-access memory)은, 각각의 컬럼이 버스트 모드 판독 동작 이전에 비트 판정을 래칭해야 하기 때문에 컬럼들의 그룹에 걸쳐 각각의 감지 증폭기를 멀티플렉싱하지 않는다. 버스트 모드 SRAM의 각각의 컬럼은 데이터 비트를 래칭하는 자체 감지 증폭기를 갖기 때문에, 버스트 모드 판독 동작 동안 컬럼 멀티플렉서를 통해 컬럼들의 그룹에 대한 감지 증폭기들로부터의 데이터 비트들을 멀티플렉싱하는 것이 통상적이다. 컬럼 멀티플렉서는 컬럼 어드레스에 따라 컬럼들로부터 선택하고, 출력 데이터 래치에 대한 데이터 비트를 구동시킨다. 통상적으로, 이 선택을 수행하는 것은 디코딩된 컬럼 어드레스 비트들뿐만 아니라 디코딩된 컬럼 어드레스 비트들의 컴플리먼트(complement)를 요구한다. 아주 많은 어드레스 신호들의 토글링은 전력을 소비하고, 또한 컬럼 멀티플렉서 내에 대응하는 수의 트랜지스터들을 요구한다. 또한, 출력 데이터 래치는 통상적으로 적절한 유지 시간을 제공하기 위해, 지연된 클록 신호가 요구되지만 동작 속도가 더 느려지도록 클럭킹(clock)된다.
[0004] 본 개시내용의 제1 양상에 따르면, 복수의 컬럼들 ― 각각의 컬럼은 컬럼에 대한 비트 판정 노드 및 컴플리먼트 비트 판정 노드를 구동하기 위한 비트 판정을 감지하도록 구성되는 감지 증폭기를 포함함 ― ; 트루 입력 노드 및 컴플리먼트 입력 노드를 갖는 출력 데이터 래치; 및 복수의 쌍들의 패스 트랜지스터들을 갖는 컬럼 멀티플렉서를 포함하는 ― 각각의 쌍의 패스 트랜지스터들은 개개의 컬럼의 비트 판정 노드와 트루 입력 노드 사이에 커플링된 제1 패스 트랜지스터를 포함하고, 개개의 컬럼의 컴플리먼트 비트 판정 노드와 컴플리먼트 입력 노드 사이에 커플링된 제2 패스 트랜지스터를 포함함 ― 버스트 모드 메모리가 제공된다.
[0005] 본 개시내용의 제2 양상에 따르면, 복수의 컬럼들에 대한 랜덤 판독 동작 동안, 각각의 컬럼의 감지 증폭기에서 비트 신호 및 컴플리먼트 비트 신호를 래칭하는 단계; 랜덤 판독 동작 이후의 컬럼들 중 제1 컬럼에 대한 제1 버스트 모드 판독 동작 동안, 컬럼들 중 제1 컬럼으로부터의 비트 신호를 출력 데이터 래치의 트루 입력 노드에 전달하고, 컬럼들 중 제1 컬럼으로부터의 컴플리먼트 비트 신호를 출력 데이터 래치의 컴플리먼트 입력 노드에 전달하기 위해 제1 쌍의 패스 트랜지스터들을 스위칭 온하는 단계; 및 제1 쌍의 패스 트랜지스터들을 스위칭 온하는 것에 대한 응답으로 출력 데이터 래치에서 컬럼들 중 제1 컬럼으로부터의 비트 신호를 래칭하는 단계를 포함하는 버스트 모드 메모리를 위한 방법이 제공된다.
[0006] 본 개시내용의 제3 양상에 따르면, 제1 비트 신호 및 제1 컴플리먼트 비트 신호를 감지하도록 구성되는 제1 감지 증폭기를 갖는 제1 컬럼; 제2 비트 신호 및 제2 컴플리먼트 비트 신호를 감지하도록 구성되는 제2 감지 증폭기를 갖는 제2 컬럼; 트루 입력 노드 및 컴플리먼트 입력 노드를 갖는 출력 데이터 래치; 및 제1 디코딩된 컬럼 어드레스 신호의 어서션(assertion)에 대한 응답으로 제1 비트 신호를 트루 입력 노드에 전달하고 제1 컴플리먼트 비트 신호를 컴플리먼트 입력 노드에 전달하도록 구성되는 제1 쌍의 패스 트랜지스터들을 포함하고, 제2 디코딩된 컬럼 어드레스 신호의 어서션에 대한 응답으로 제2 비트 신호를 트루 입력 노드에 전달하고 제2 컴플리먼트 비트 신호를 컴플리먼트 입력 노드에 전달하도록 구성되는 제2 쌍의 패스 트랜지스터들을 포함하는 컬럼 멀티플렉서를 포함하는 버스트 모드 메모리가 제공된다.
[0007] 이러한 그리고 추가 이점들은 다음의 상세한 설명을 통해 보다 잘 인식될 수 있다.
[0008] 도 1은 본 개시내용의 양상에 따른, 컬럼 멀티플렉서 및 출력 데이터 래치를 포함하는 버스트 모드 메모리를 예시한다.
[0009] 도 2는 본 개시내용의 양상에 따른, 컬럼 멀티플렉서 및 출력 데이터 래치의 회로 다이어그램이다.
[0010] 도 3은 본 개시내용의 양상에 따른, 멀티뱅크 버스트 모드 메모리의 컬럼 멀티플렉서 및 출력 데이터 래치의 회로 다이어그램이다.
[0011] 도 4는 본 개시내용의 양상에 따른, 버스트 모드 메모리를 위한 동작 방법의 흐름도이다.
[0012] 도 5는 본 개시내용의 양상에 따른, 버스트 모드 메모리를 각각 포함하는 일부 예시적 전자 시스템들을 예시한다.
[0013] 본 개시내용의 실시예들 및 이들의 이점들은 다음의 상세한 설명을 참조함으로써 가장 잘 이해된다. 도면들 중 하나 이상의 도면들에서 예시되는 유사한 엘리먼트들을 식별하기 위해 유사한 참조 번호들이 사용된다는 것을 인식해야 한다.
[0014] 버스트 모드 SRAM을 위한 개선된 컬럼 멀티플렉서가 제공된다. 컬럼 멀티플렉서는 컴플리먼트 디코딩된 컬럼 어드레스 신호를 요구하지 않고 디코딩된 컬럼 어드레스에 응답한다. 또한, 컬럼 멀티플렉서는 비동기 출력 데이터 래치를 구동하여, 출력 데이터 래칭을 위한 유지 시간을 개선하기 위해 지연된 클럭 신호에 대한 필요성이 존재하지 않는다. 컬럼 멀티플렉서는 임의의 적합한 버스트 모드 SRAM에서 구현될 수 있지만, 특히 유리한 버스트 모드 SRAM이 컬럼 멀티플렉서와 조합하여 본원에 개시된다. 이러한 유리한 버스트 모드 SRAM의 동작은 종래의 버스트 모드 판독 동작을 고려함으로써 더 잘 인식될 수 있다.
[0015] 버스트 모드 판독 동작 이전에, 특정 로우(row)에 대한 정규 모드(랜덤) 판독 동작이 발생한다. 각각의 컬럼이 래칭 감지 증폭기를 갖기 때문에, 각각의 감지 증폭기는 액세스된 로우와 감지 증폭기 컬럼의 교차점에서 비트셀에 대한 판독 동작으로부터의 비트 판정을 래칭한다. 이러한 랜덤 판독 동작은 액세스된 로우에 대한 워드 라인의 어서션, 각각의 컬럼의 사전 충전된 비트 라인의 방전, 및 각각의 감지 증폭기 내의 래칭과 관련하여 상당한 양의 전력을 소비한다. 그러나, 로우에 대한 임의의 중간 기록 동작 없이 동일한 로우에 대해 판독 동작이 다시 발생하면, 판독 동작은 랜덤 판독 동작과 비교할 때 버스트 모드 판독 동작일 수 있다. 버스트 모드 판독 동작에서, 워드 라인이 어서트(assert)되지 않고 비트 라인들 중 임의의 비트 라인도 방전되지 않아, 워드 라인을 어서트하는 것 또는 비트 라인들 중 임의의 비트 라인을 방전하는 것과 관련하여 소비되는 전력이 존재하지 않는다. 또한, 각각의 감지 증폭기가 이미 비트 판정을 래칭했기 때문에, 감지 증폭기들은 정규 모드 판독 동작과 비교하여 상당히 더 적은 전력을 소비한다. 컬럼 멀티플렉서는, 버스트 모드 판독 동작 동안, 디코딩된 컬럼 어드레스 신호에 따라 감지 증폭기들로부터 선택하고, 대응하는 감지 증폭기로부터 비트 판정을 리트리브(retrieve)하는 것만을 필요로 한다.
[0016] 임의의 적합한 버스트 모드 SRAM이 개시된 컬럼 멀티플렉서와 통합될 수 있지만, 다음의 논의는 유리하게 전력 소비를 감소시키고 감지 증폭기 설계를 단순화하는 전하 전송 버스트 모드 SRAM에 관한 것일 것이다. 임의의 종래의 SRAM과 같이, 전하 전송 버스트 모드 SRAM에서의 랜덤 판독 동작 동안 컬럼의 비트 라인 쌍에 대한 비트 라인 전압 차이는 전체 레일이 아니라, 대신에 전력 공급 장치 전압의 일부와 동일하다. 종래의 SRAM 감지 증폭기는 이 부분적 비트 라인 전압 차이를 전력 공급 장치 전압 또는 접지와 동일한 "전체 레일" 비트 판정으로 증폭하기 위해 이득을 요구한다. 따라서, 종래의 SRAM 감지 증폭기는 상대적으로 부피가 커서, 자체 감지 증폭기를 갖는 각각의 컬럼을 수용하기 위해 컬럼 피치가 대응적으로 커야 할 것이다. 본원에 개시된 전하 전송 버스트 모드 메모리는, 각각의 컬럼이, 한 쌍의 교차 커플링된 논리 게이트들(예컨대, 한 쌍의 교차 커플링된 NAND 게이트들)로 구현된 세트-리셋 플립-플롭과 같은 컴팩트형(compact) 감지 증폭기를 갖는 것을 가능하게 한다.
[0017] 랜덤 판독 동작 이전에, 컬럼들에 대한 비트 라인 쌍들은 메모리 전력 공급 장치 전압으로 사전 충전된다. 그런 다음, 클럭 신호는 자체-타이밍 클럭 회로를 트리거하여 로우들 중 어드레싱된 로우에 대한 워드 라인을 어서트한다. 어서트된 워드 라인은, 어드레싱된 로우의 비트셀들이 대응하는 비트 라인 쌍들의 사전 충전된 상태에 영향을 미칠 수 있도록 로우의 비트셀들에 있는 액세스 트랜지스터들을 스위칭 온한다. 어드레싱된 비트셀들의 이진 컨텐츠에 따라, 각각의 비트 라인 쌍의 비트 라인들 중 하나는, 각각의 비트 라인 쌍의 제2 비트 라인이 메모리 전력 공급 장치 전압으로 충전된 상태를 유지하는 동안 메모리 전력 공급 장치 전압 약간 미만으로 방전될 것이다.
[0018] 각각의 컬럼은 워드 라인 전압이 어서트될 때 컬럼의 비트 라인 쌍에 걸쳐 발생된 전압 차이에 기초하여 비트 판정을 래칭하는 자체 감지 증폭기를 갖는다. 컬럼들은 멀티플렉싱된 컬럼들의 그룹들로 배열될 수 있다. 멀티플렉싱된 컬럼들의 각각의 그룹은 출력 데이터 래치를 구동하기 위해 그룹의 감지 증폭기들로부터 선택하는 컬럼 멀티플렉서를 포함한다. 컬럼 멀티플렉서에 의한 선택은 컬럼 어드레스에 의존한다. 각각의 감지 증폭기는 랜덤 판독 동작에서 감지 인에이블(enable) 기간 동안 컬럼의 비트 라인들에 커플링시키기 위한 한 쌍의 감지 증폭기 노드들을 포함한다. 감지 증폭기 노드들은 랜덤 판독 동작 이전에 사전 충전되지만, 이 사전 충전은 전력 공급 장치 전압으로의 비트 라인들의 사전 충전과 비교할 때 접지로의 방전일 수 있다. 랜덤 판독 동작은, 비트 판정이 출력 데이터 래치에서 래칭될 수 있도록 컬럼 멀티플렉서가 어드레싱된 컬럼/감지 증폭기로부터의 비트 판정을 위해 선택하는 것으로 종료된다.
[0019] 연속 판독 동작이 다른 랜덤 판독 동작인지 아니면 버스트 모드 판독 동작인지는 연속 판독 동작을 위한 어드레스가 동일한 로우로 지향되는지 여부에 부분적으로 의존한다. 랜덤 판독 동작 동안, 멀티플렉싱된 컬럼들의 어드레싱된 그룹의 각각의 감지 증폭기는 비트 판정을 래칭했다는 점에 유의한다. 버스트 모드 판독 동작은, 동일한 로우에 중간 기록 동작들이 발생하지 않는 한 이전 랜덤 판독 동작에서 어드레싱된 것과 동일한 로우가 어드레싱되는 경우 활성화될 수 있다. 이러한 방식으로, 이전 랜덤 판독 동작으로부터의 래칭된 비트 판정들은 워드 라인이 리어서트(re-assert)될 필요 없이 버스트 모드 판독 동작에서 이용된다. 유사하게, 전력 소비를 감소시키기 위해 버스트 모드 판독 동작 동안 비트 라인들이 사전 충전되지 않고 감지 증폭기 노드도 사전 충전되지 않는다.
[0020] 버스트 모드 판독 동작 이전에, 감지 증폭기들이 그들이 비트 판정들을 래칭하도록 랜덤 판독 동작이 발생해야 한다. 일단 랜덤 판독 동작이 발생하면, 이전 랜덤 판독 동작에서 어드레싱된 것과 동일한 로우가 어드레싱되는 한(이 로우에 중간 기록이 존재하지 않는다고 가정하면) 버스트 모드 판독 동작이 반복적으로 인보크(invoke)될 수 있다. 예컨대, 4개의 컬럼들이 멀티플렉싱되고, 4개의 컬럼들로부터의 제1 컬럼에 초기 랜덤 판독 동작이 발생한다고 가정하기로 한다. 동일한 로우에 대한 임의의 중간 기록 동작 없이 연속 판독 동작이 동일한 로우로 지향되는 경우, 버스트 모드 판독 동작이 발생할 수 있다. 예컨대, 제4 컬럼들로부터의 제2 컬럼은 제1 버스트 모드 판독 동작에서 판독될 수 있다. 그런 다음, 제4 컬럼들로부터의 제3 컬럼은 제2 버스트 모드 판독 동작에서 판독될 수 있는 식일 수 있다. 워드 라인, 비트 라인들, 및 감지 증폭기 노드들은 버스트 모드 판독 동작들 동안 사전 충전되지 않으며, 이는 전력 소비를 상당히 감소시킨다.
[0021] 전하 전송 버스트 모드 SRAM에서, 전하 전송 트랜지스터들의 제어를 통해 달성되는 전하 전송 동작으로 인해 다수의 컬럼들에 걸쳐 단일 감지 증폭기를 멀티플렉싱하지 않음으로써 밀도가 저하(hinder)되지 않는다. 컬럼에 대한 각각의 비트 라인은 대응하는 전하 전송 트랜지스터를 통해 컬럼의 감지 증폭기에 대한 감지 증폭기 노드에 커플링된다. 각각의 전하 전송 트랜지스터의 소스는 그것의 비트 라인에 커플링되는 반면, 각각의 전하 전송 트랜지스터의 드레인은 그것의 감지 증폭기 노드에 커플링된다. 따라서, 각각의 전하 전송 트랜지스터에 대한 게이트-소스 전압은 그것의 게이트 전압 및 그것의 비트 라인 전압에 의해 결정된다. 다음의 논의는 각각의 전하 전송 트랜지스터가 PMOS(p-type metal-oxide semiconductor) 트랜지스터라고 가정할 것이지만, 전하 전송이 또한 NMOS(n-type metal-oxide semiconductor) 트랜지스터들로 달성될 수 있다는 것이 인식될 것이다.
[0022] 초기 랜덤 판독 동작을 위한 워드 라인 어서션 이전에, 비트 라인들은 전력 공급 장치 전압으로 사전 충전되는 반면, 감지 증폭기 노드들은 모두 방전된다. 그런 다음, 워드 라인은 워드 라인 어서션 기간 동안 어서트되며, 이 워드 라인 어서션 기간 동안 멀티플렉싱된 컬럼들의 그룹에 대한 비트 라인 쌍들 및 워드 라인의 교차점들에서 각각의 비트셀에 저장된 비트에 의존하는 각각의 비트 라인 쌍에 대해 비트 라인 전압 차이가 발생한다. 이 비트에 따라, 각각의 비트 라인 쌍의 트루 비트 라인 또는 컴플리먼트 비트 라인이 사전 충전된 상태(전력 공급 장치 전압)로부터 약간 방전된다. 결과적인 비트 라인 전압 차이는 전체 레일이 아니라, 대신에 단지 전력 공급 장치 전압의 일부(예컨대, 대략 100mV)이다. 그러한 상대적으로 작은 비트 라인 차이로부터의 비트 판정을 형성하는 것은 전통적으로 고이득 감지 증폭기를 요구한다. 그러나, 본원에 논의된 전하 전송 기법은 비트 라인 쌍에 대한 감지 노드들의 쌍에 걸친 비트 라인 전압 차이의 증폭을 초래한다. 이러한 증폭으로 인해, 감지 증폭기는 높은 이득을 필요로 하지 않지만, 대신에 상대적으로 밀도가 높고 상대적으로 전력 소비가 적은 리셋-세트(RS) 래치로 구현될 수 있다. 따라서, 각각의 컬럼은 자체 감지 증폭기를 가질 수 있다.
[0023] 전하 전송은 워드 라인 어서션 기간의 거의 끝에서 시작되는 전하 전송 기간 동안 발생한다. 전하 전송 기간 이전에, 각각의 전하 전송 트랜지스터에 대한 게이트 전압은 각각의 전하 전송 트랜지스터가 오프되도록 전력 공급 장치 전압으로 유지된다. 전하 전송 기간은 비트 라인 전압 차이가 각각의 비트 라인 쌍에 대해 발생할 수 있도록 워드 라인의 어서션에 대해 지연된다. 전하 전송 기간 동안, 전하 전송 트랜지스터들에 대한 게이트 전압은 일부 슬루 레이트로 전력 공급 장치 전압으로부터 접지를 향해 드롭(drop)된다. 예컨대, 전하 전송 트랜지스터들에 대한 게이트 전압을 제어하기 위해 상대적으로 작은 인버터 또는 더미 비트 라인 전압이 사용될 수 있다. 판독되는 비트 값에 따라, 각각의 비트 라인 쌍의 트루 비트 라인 또는 컴플리먼트 비트 라인이 그것의 사전 충전된 상태(전력 공급 장치 전압)로부터 약간 드롭될 것이다. 이 비트 라인은 다음의 논의에서 부분적으로 충전된 비트 라인으로 지칭된다. 그러나, 각각의 비트 라인 쌍의 나머지 비트 라인은 전력 공급 장치 전압으로 충전된 상태로 유지될 것이다. 이 비트 라인은 다음의 논의에서 완전히 충전된 비트 라인으로 지칭된다.
[0024] 완전히 충전된 비트 라인에 대한 전하 전송 트랜지스터에 대한 게이트-소스 전압(게이트-비트 라인 전압)이 그것의 임계 전압을 만족시키도록, 멀티플렉싱된 컬럼들의 그룹의 각각의 전하 전송 트랜지스터에 대한 게이트 전압이 전하 전송 기간 동안 드롭된다. 그러나, 부분적으로 충전된 비트 라인에 대한 전압의 감소는, 이러한 동일한 게이트 전압이 부분적으로 충전된 비트 라인에 대한 전하 전송 트랜지스터에 대한 임계 전압을 만족시키지 못하도록 한다. 따라서, 비트 라인 쌍의 완전히 충전된 비트 라인에 대한 전하 전송 트랜지스터만이 초기에 그것의 감지 노드로 전하를 전도할 것이다. 감지 노드의 커패시턴스는 비트 라인의 커패시턴스와 비교하여 상대적으로 작을 수 있어, 결과적인 전하 전송이, 감지 노드가 거의 전력 공급 장치 전압으로 충전되게 한다. 대조적으로, 부분적으로 방전된 비트 라인에 대한 감지 노드는 방전된 디폴트 상태로 유지되어, 액세스된 비트 라인 쌍에 대한 감지 노드들 사이의 전압 차이가 거의 전체 레일(전력 공급 장치 전압과 거의 동일한 전압 차이)이 된다. 따라서, 전하 전송은 상대적으로 작은 비트 라인 전압 차이를 감지 노드들 상의 거의 전체 레일 전압 차이로 증폭시키는 것을 초래하여, 감지 증폭기는 이를테면, 한 쌍의 교차 커플링된 NAND 게이트들에 의해 형성되는 상대적으로 컴팩트하고 저전력 RS 래치가 될 수 있다. 감지 증폭기에 의한 감지는 감지 인에이블 기간에 발생한다.
[0025] 컬럼 멀티플렉서(140)를 갖는 예시적 전하 전송 버스트 모드 SRAM(100)이 도 1에 도시된다. 본원에 추가로 설명될 바와 같이, 컬럼 멀티플렉서(140)는 출력 데이터 래치(110)를 구동하기 위해, 디코딩된 컬럼 어드레스 신호들의 세트에 대한 응답으로 멀티플렉싱된 컬럼들의 그룹(일 구현에서, 4개 컬럼들)으로부터 선택한다. 컬럼 어드레스 신호들의 디코딩으로 인해, 제0 컬럼 CTS 0을 위해 선택하는 디코딩된 컬럼 어드레스 신호 bst_0이 존재한다. 유사하게, 제1 컬럼 CTS 1을 위해 선택하는 디코딩된 컬럼 어드레스 신호 bst_1, 제2 컬럼 CTS 2를 위해 선택하는 디코딩된 컬럼 어드레스 신호 bst_2, 및 제3 컬럼 CTS 3을 위해 선택하는 디코딩된 컬럼 어드레스 신호 bst_3이 존재한다. 각각의 디코딩된 컬럼 어드레스 신호는, 어서트될 때 대응하는 컬럼을 위해 선택하도록 컬럼 멀티플렉서(140)를 제어하는 1 비트 신호이다. 본원에서 정의되는 바와 같이, 논리 트루 상태가 액티브-하이(active-high) 또는 액티브-로우(active-low) 규칙에 의해 표현되는지 여부에 관계없이, 신호가 논리 트루(logic true) 값을 가질 때 1 비트 신호가 어서트(또는 동등하게 세팅)되는 것으로 간주된다. 반대로, 액티브 하이 또는 액티브 로우 규칙이 사용되는지에 관계없이, 신호가 논리 폴스(logic false) 상태를 가질 때 신호가 본원에서 "리셋" 또는 디어서트(de-assert)되는 것으로 간주된다. 액티브-하이 규칙에서, 각각의 디코딩된 컬럼 어드레스 신호는 전력 공급 장치 전압으로 충전됨으로써 어서트된다. 다음의 논의는 일반성을 잃지 않고, 디코딩된 컬럼 어드레스 신호들이 논리-하이 규칙을 사용한다고 가정할 것이다. 각각의 버스트 모드 판독 동작에서, 디코딩된 컬럼 어드레스 신호들 중 하나만이 어서트되는 반면, 나머지 디코딩된 컬럼 어드레스 신호들은 방전 상태로 유지된다. 그러나, 컬럼 멀티플렉서(140)는 디코딩된 컬럼 어드레스 신호들의 임의의 컴플리먼트들을 필요로 하지 않는다는 점에 유의한다. 이것은 복잡도 및 또한 전력 소비를 감소시키는 것에 대해 상당히 유리하다.
[0026] 각각의 컬럼은 자체 비트 라인 쌍을 포함한다. 예컨대, 트루 비트 라인(bl) 및 컴플리먼트 비트 라인(blb)은 제0 컬럼을 횡단한다. 비트셀(105)은 제0 컬럼 및 워드 라인(wl)의 교차점에 놓여 있다. 비트셀(105)은 한 쌍의 교차 커플링된 인버터들을 포함한다. 인버터들 중 제1 인버터의 출력 노드는 비트셀(105)에 대한 트루(Q) 출력이다. 이 출력 노드는 NMOS 액세스 트랜지스터(M4)를 통해 비트 라인(bl)에 커플링된다. 유사하게, 인버터들 중 나머지 제2 인버터의 출력 노드는 NMOS 액세스 트랜지스터(M3)를 통해 컴플리먼트 비트 라인(blb)에 커플링되는 비트셀(105)에 대한 컴플리먼트(QB) 출력이다. 워드 라인(wl)이 액세스 트랜지스터들의 게이트들에 커플링되어, Q 및 QB 노드들이 워드 라인 어서션 기간 동안 그들 개개의 비트 라인들을 구동한다.
[0027] 나머지 컬럼들 각각은 워드 라인(wl)과 컬럼의 교차점에 유사한 비트셀을 포함한다. 이러한 추가 컬럼들은 유사하기 때문에, 제0 컬럼만이 도 1에 상세하게 도시된다. 랜덤 판독 동작 동안 워드 라인 어서션 기간 이전에, 각각의 컬럼의 비트 라인들(bl 및 blb)은 전력 공급 장치 전압으로 사전 충전되었다. 비트 라인들의 그러한 사전 충전은 통상적이고, 따라서 이러한 사전 충전에 대한 세부사항들은 도 1에 예시되지 않는다. 비트 라인 사전 충전 이후에, 비트 라인들은 플로팅된다. 제0 컬럼에서, 비트 라인(bl)은 PMOS 전하 전송 트랜지스터(P1)를 통해 감지 증폭기(125)에 대한 대응하는 감지 노드(sl)에 커플링된다. 유사하게, 컴플리먼트 비트 라인(blb)은 PMOS 전하 전송 트랜지스터(P2)를 통해 대응하는 감지 노드(slb)에 커플링된다. 워드 라인 어서션 이전에, 전하 전송 트랜지스터들을 위한 게이트 전압(rm)은 감지 노드들로의 임의의 전하 전송을 방지하기 위해 전력 공급 장치 전압으로 충전된다. 랜덤 판독 동작에서, 감지 노드 사전 충전 신호(cts_pre_n)는 워드 라인 어서션 이전에 전력 공급 장치 전압으로 어서트된다. 충전된 감지 노드 사전 충전 신호는 NMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M2)의 게이트들을 구동한다. 트랜지스터들(M1 및 M2)의 소스들은 접지에 연결되는 반면, 드레인들은 각각 컴플리먼트 감지 노드(slb) 및 감지 노드(sl)에 연결된다. 따라서, 감지 노드 사전 충전 신호의 어서션은 제1 컬럼에 대한 감지 노드(sl) 및 감지 노드(slb) 둘 모두를 방전할 것인데, 그 이유는 두 트랜지스터들(M1 및 M2) 모두가 스위칭 온되어 개개의 비트 라인들을 접지에 커플링시키기 때문이다. 앞서 서술된 바와 같이, 추가 컬럼들은 제0 컬럼에 대해 도시된 바와 동일한 구조를 갖는다.
[0028] 따라서, 모든 컬럼들은 랜덤 판독 동작 동안 워드 라인 어서션 기간 이전에 그들의 감지 노드들을 방전시키고, 그들의 비트 라인들을 사전 충전시킬 것이다. 그러나, 연속 판독 동작이 동일한 워드 라인 및 컬럼들의 그룹으로 지향되는 경우, 버스트 모드 판독 동작이 발생한다. 랜덤 판독 동작 동안, 워드 라인 전압의 어서션에 의한 액세스 트랜지스터들(M4 및 M3)의 스위칭 온은 비트 라인들(bl 또는 blb) 중 하나가 비트셀(105)에 저장된 이진 컨텐츠에 따라 그것의 사전 충전된 상태로부터 약간 방전되게 한다. 이러한 약간의 비트 라인 방전은 다음과 같이 전하 전송 트랜지스터들(P1 및 P2)이 스위칭 온되는 전하 전송 기간에 의해 증폭된다. 전하 전송 기간은 게이트 전압(rm)의 방전에 의해 트리거된다. 게이트 전압(rm)의 이러한 방전은 워드 라인 전압이 여전히 어서트되는 동안 시작된다. 게이트 전압(rm)의 방전은 워드 라인 전압이 방전된 이후에 종료될 수 있다. 게이트 전압(rm)의 방전은 그것에 대해 일부 슬로프 또는 슬루 레이트를 갖는다. 게이트 전압(rm)의 이러한 순간적이지 않은 방전으로 인해, 게이트 전압(rm)은 소스가 완전히 충전된 비트 라인에 연결된 전하 전송 트랜지스터의 임계 전압으로 방전될 것이지만, 여전히, 소스가 부분적으로 방전된 비트 라인에 연결된 전하 전송 트랜지스터를 위한 임계 전압 초과일 것이다. 따라서, 완전히 충전된 비트 라인에 대한 전하 전송 트랜지스터는, 다른 전하 전송 트랜지스터가 부분적으로 방전된 비트 라인으로부터 전하를 전도하기 이전에, 그것의 감지 노드로 전하를 전도할 것이다. 예컨대, 전하 전송 트랜지스터(P1)가 전하 전송 트랜지스터(P2) 이전에 전도를 시작하도록 비트 라인(bl)이 완전히 충전된 비트 라인이라고 가정하기로 한다. 따라서, 감지 노드 전압(sl)은 컴플리먼트 감지 노드 전압(slb)의 증가 이전에 증가할 것이다.
[0029] 앞서 논의된 바와 같이, 감지 증폭기(125)는 교차 커플링된 쌍의 NAND 게이트들에 의해 형성된다. 감지 노드(sl)는 감지 증폭기(125)의 NAND 게이트(115)의 입력에 연결된다. 유사하게, 감지 노드(slb)는 감지 증폭기(125)의 NAND 게이트(120)의 입력에 연결된다. NAND 게이트들(115 및 120)은 교차 커플링되어 RS 래치를 형성한다. 감지 노드들의 0 V로의 사전 충전은 NAND 게이트들(115 및 120)의 두 출력들 모두가 전력 공급 장치 전압에 대해 하이(high)로 어서트되게 한다. 커패시터들(Cs)로 개념적으로 표현되는 바와 같은 감지 노드들의 커패시턴스는 커패시터들(Cbl)로 개념적으로 표현되는 바와 같은 비트 라인 커패시턴스와 비교하여 상대적으로 작다. 따라서, 전하 전송 트랜지스터(P2)가 전도하기 이전에 전하 전송 트랜지스터(P1)가 전도를 시작하는 짧은 양의 시간은 감지 노드(slb)와 비교하여 감지 노드(sl)의 전압을 상당히 증가시킨다. 이러한 전압 증가는 NAND 게이트(115)에 대한 임계 전압을 초과하여 그것의 출력은 0으로 방전된다. NAND 게이트(115)의 제로 출력은 비트셀(105)에 저장된 이진수 1 값이 감지 증폭기(125)에서 래칭되도록 NAND 게이트(120)의 이진 하이 출력을 강화한다. 감지 증폭기(125)의 NAND 게이트(115)의 출력은 제0 컬럼에 대한 데이터 출력 신호(Q0)를 형성한다. 유사하게, NAND 게이트(120)의 출력은 컴플리먼트 데이터 출력 신호(Q0B)를 형성한다. 나머지 컬럼들의 감지 증폭기들은 유사하지만 예시의 명확함을 위해 도시되지 않았다. 따라서, 제1 컬럼(CTS 1)의 감지 증폭기로부터의 데이터 출력 신호(Q1) 및 컴플리먼트 데이터 출력 신호(Q1B), 제2 컬럼(CTS 2)의 감지 증폭기로부터의 데이터 출력 신호(Q2) 및 그것의 컴플리먼트(Q2B), 및 제3 컬럼(CTS 3)의 감지 증폭기로부터의 데이터 출력 신호(Q3) 및 그것의 컴플리먼트(Q3B)가 존재한다.
[0030] 출력 데이터 래치(110)는 감지 증폭기(125)와 관련하여 유사하게 논의된 바와 같이 한 쌍의 교차 커플링된 NAND 게이트들(145 및 150)을 사용하여 구현될 수 있다. 컬럼 멀티플렉서(140)는 선택된 컬럼으로부터의 데이터 출력 신호를 NAND 게이트(145)에 대한 트루(Q) 입력 노드에 커플링시키는 기능을 한다. 유사하게, 컬럼 멀티플렉서(140)는 선택된 컬럼으로부터의 컴플리먼트 데이터 출력 신호를 NAND 게이트(150)에 대한 컴플리먼트(QB) 입력 노드에 커플링시킨다.
[0031] 랜덤 판독 동작 동안 감지 증폭기(125) 내의 래칭을 보조하기 위해, 감지 노드 사전 충전 신호는 전력 공급 장치 전압을 위한 전력 공급 장치 노드에 연결된 소스를 갖는 PMOS 트랜지스터(P5)의 게이트를 구동한다. 트랜지스터(P5)의 드레인은 한 쌍의 PMOS 트랜지스터들(P4 및 P3)의 소스들에 연결된다. 트랜지스터(P4)의 드레인은 감지 노드(sl)에 연결되는 반면, 트랜지스터(P3)의 드레인은 컴플리먼트 감지 노드(slb)에 연결된다. NAND 게이트(115)의 출력은 트랜지스터(P4)의 게이트를 구동한다. 유사하게, NAND 게이트(120)의 출력은 트랜지스터(P3)의 게이트를 구동한다. 예컨대, NAND 게이트(115)의 출력이 낮다고 가정하기로 한다. 이러한 낮은 출력은 감지 노드(sl)의 완전히 충전된 상태를 강화하기 위해 트랜지스터(P4)를 스위칭 온하며, 이는 차례로 NAND 게이트(115)에 대한 제로 출력을 강화한다. 반대로, NAND 게이트(120)의 출력이 감지 인에이블 기간 후에 낮다고 가정하기로 한다. 그런 다음, 트랜지스터(P3)가 스위칭 온될 것이다. 트랜지스터(P3)의 스위칭 온은 컴플리먼트 감지 노드(slb)의 완전히 충전된 상태를 강화하며, 이는 차례로 NAND 게이트(120)의 제로 출력을 강화한다. 이러한 방식으로, 감지 증폭기(125)에서의 감지된 비트의 래칭이 강해지거나 또는 강화된다. 추가 컬럼들은 그들의 감지 증폭기 래칭을 또한 강하게 하기 위해 그에 따라 구현될 수 있다.
[0032] 본원에 개시된 버스트 모드 동작은 임의의 특정 컬럼 멀티플렉싱 사이즈로 제한되지 않는 것을 인식할 것이다. 예컨대, 컬럼 멀티플렉서(140)는 대안적 구현들에서 한 쌍의 컬럼들, 8개의 컬럼들의 세트 또는 16개의 컬럼들의 세트 등으로부터 선택할 수 있다. 컬럼 멀티플렉서(140)는 도 2에 더 상세하게 도시된다. 각각의 비트 신호 및 그것의 컴플리먼트는 자체 NMOS 패스 트랜지스터에 의해 수신된다. 예컨대, 제0 컬럼으로부터의 비트 신호(Q0)(도 1)는 NMOS 패스 트랜지스터(M15)에 의해 수신되는 반면, 제0 컬럼으로부터의 컴플리먼트 비트 신호(Q0B)는 NMOS 컴플리먼트 패스 트랜지스터(M5)에 의해 수신된다. 제0 컬럼에 대한 디코딩된 컬럼 어드레스 신호(bst_0)는 두 패스 트랜지스터들(M15 및 M5) 모두의 게이트를 구동한다.
[0033] 패스 트랜지스터(M15)는 비트 판정(Q0)에 대한 노드와 NAND 게이트(145)에 대한 Q 입력 노드 사이에 커플링된다. 유사하게, 패스 트랜지스터(M5)는 컴플리먼트 비트 판정(Q0B)에 대한 노드와 NAND 게이트(150)에 대한 컴플리먼트 QB 입력 노드 사이에 커플링된다. 제0 컬럼이 선택(디코딩된 컬럼 어드레스 신호(bst_0)가 어서트)되는 경우, 두 패스 트랜지스터들(M15 및 M5) 모두가 스위칭 온될 것이다. 제0 컬럼에 대해 감지 증폭기(125)에서 래칭된 비트에 따라, 신호들(Q0 및 Q0B) 중 하나는 전력 공급 장치 전압으로 충전되는 반면, 나머지 신호는 접지된다. 예컨대, 신호(Q0)가 접지된다고 가정하기로 한다. 따라서, 패스 트랜지스터(M15)의 스위칭 온은 그 경우, Q 입력 노드를 NAND 게이트(145)에 접지시킨다. 이것은 NAND 게이트(145)의 출력 신호를 어서트되도록 강제하여 NAND 게이트(150)에 대한 두 입력들 모두가 어서트되며, 이는 NAND 게이트(150)의 출력 신호를 로우로 강제한다. 따라서, Q0 신호의 이진 로우 상태는 출력 데이터 래치(110)에서 래칭된다. NAND 게이트(150)의 출력은 출력 데이터 래치(110)에 대한 데이터 출력(Q out)을 형성한다. 제0 컬럼이 어드레싱되는 동안 신호(Q0B)가 접지되는 경우, NAND 게이트(150)의 출력이 어서트된다. 그런 다음, NAND 게이트(145)에 대한 두 입력들 모두가 어서트되기 때문에, NAND 게이트(145)의 출력은 방전되어 출력 데이터 래치(110)에서 Q0 신호의 이진 하이 상태를 래칭한다. 그 경우의 Q 출력 신호는 NAND 게이트(150)에 의해 그에 따라 하이로 어서트될 것이다.
[0034] 나머지 모든 컬럼들은 컬럼의 비트 판정을 NAND 게이트(145)의 Q 입력 노드에 커플링시키기 위한 하나의 패스 트랜지스터 및 컬럼의 컴플리먼트 비트 판정을 NAND 게이트(150)의 QB 입력 노드에 커플링시키기 위한 다른 패스 트랜지스터가 존재한다는 점에서 유사하다. 예컨대, 제1 컬럼은 한 쌍의 NMOS 패스 트랜지스터들(M17 및 M7)에 의해 선택된다. 패스 트랜지스터(M17)는 비트 신호(Q1)를 위한 노드와 NAND 게이트(145)에 대한 Q 입력 노드 사이에 커플링된다. 패스 트랜지스터(M7)는 컴플리먼트 비트 신호(Q1B)를 위한 노드와 NAND 게이트(150)에 대한 QB 입력 노드 사이에 커플링된다. 디코딩된 컬럼 어드레스 신호(bst_1)는 패스 트랜지스터들(M7 및 M17)의 게이트들을 구동한다. 유사하게, 컬럼 멀티플렉서(140)는 제2 컬럼을 위해 선택하기 위한 한 쌍의 NMOS 패스 트랜지스터들(M19 및 M9)을 포함한다. 패스 트랜지스터(M19)는 비트 신호(Q2)를 위한 노드와 NAND 게이트(145)에 대한 Q 입력 노드 사이에 커플링된다. 패스 트랜지스터(M9)는 컴플리먼트 비트 신호(Q2B)를 위한 노드와 NAND 게이트(150)에 대한 QB 입력 노드 사이에 커플링된다. 디코딩된 컬럼 어드레스 신호(bst_2)는 패스 트랜지스터들(M9 및 M19)의 게이트들을 구동한다. 또한, 컬럼 멀티플렉서(140)는 제3 컬럼을 위해 선택하기 위한 한 쌍의 NMOS 패스 트랜지스터들(M21 및 M11)을 포함한다. 패스 트랜지스터(M21)는 비트 신호(Q3)를 위한 노드와 NAND 게이트(145)에 대한 Q 입력 노드 사이에 커플링된다. 패스 트랜지스터(M11)는 컴플리먼트 비트 신호(Q3B)를 위한 노드와 NAND 게이트(150)에 대한 QB 입력 노드 사이에 커플링된다. 디코딩된 컬럼 어드레스 신호(bst_3)는 패스 트랜지스터들(M11 및 M21)의 게이트들을 구동한다.
[0035] 임의의 특정 컬럼을 위해 선택하기 위해, 그 컬럼에 대한 디코딩된 컬럼 어드레스 신호가 어스트되는 반면, 나머지 모든 디코딩된 컬럼 어드레스 신호들이 디어서트된다. 그런 다음, 선택된 컬럼의 비트 판정에 대한 이진 상태에 따라, 출력 데이터 래치(110)에 대한 Q 입력 노드 또는 QB 입력 노드는 나머지 입력 노드가 어서트된 상태로 유지하는 동안 접지될 것이다. 그런 다음, 접지된 입력 노드를 갖는 NAND 게이트의 출력이 어서트될 것인 반면, 나머지 NAND 게이트의 출력은 출력 데이터 래치(110)에서 비트 판정을 래칭하기 위해 디어서트될 것이다.
[0036] 도 1을 다시 참조하면, 신호들의 상태는 일반적으로 전력-가동(power-up) 시 또는 슬립 모드 동안 정의되지 않는다는 점에 유의한다. 따라서, 감지 증폭기(125)에서 NAND 게이트들(115 및 120)의 전력 공급 장치 전압 노드로부터 접지로의 직류(DC) 경로가 존재할 수 있다. 유사한 DC 경로가 다른 컬럼의 감지 증폭기들의 대응하는 NAND 게이트들에 존재할 수 있다. 특히, 각각의 NAND 게이트는 NAND 게이트의 출력 노드로부터 접지까지 직렬로 커플링되는 한 쌍의 NMOS 트랜지스터들을 포함하고, 또한 게이트의 출력 노드로부터 전력 공급 장치 전압 노드로 병렬로 커플링되는 한 쌍의 PMOS 트랜지스터들을 포함한다. 파워-온(power-on) 동안 레벨들이 제어되지 않는 경우, 이 트랜지스터들의 게이트들에 대한 입력 신호들은 접지와 전력 공급 장치 전압 사이의 중간 레벨 전압으로 구동될 수 있어, PMOS 및 NMOS 트랜지스터들이 모두 부분적으로 온 상태가 되어 DC 경로를 설정한다. 이 DC 경로들을 차단하기 위해, 컬럼 멀티플렉서(140)를 구동하는 비트 판정들을 위한 신호 노드들은 각각의 비트 판정 노드에 대한 대응하는 NMOS 트랜지스터를 스위칭 온하는 슬립 신호(slp)의 어서션에 의해 슬립 모드 또는 파워-온 리셋 기간 동안 접지된다. 예컨대, 비트 판정(Q0)을 위한 노드는 NMOS 트랜지스터(M16)를 통해 접지에 커플링될 수 있다. 유사하게, NMOS 트랜지스터(M18)는 비트 판정(Q1)을 위한 노드와 접지 사이에 커플링된다. 동일한 방식으로, NMOS 트랜지스터(M20)는 비트 판정(Q2)을 위한 노드와 접지 사이에 커플링된다. 마지막으로, NMOS 트랜지스터(M22)는 비트 판정(Q3)을 위한 노드와 접지 사이에 커플링된다. 슬립 신호는 파워-온 리셋 기간 동안(또는 슬립 모드 동안) 트랜지스터들(M16, M18, M20, 및 M22)의 게이트들을 구동하여 비트 판정 노드들이 모두 접지된다. 각각의 비트 판정 노드의 이러한 접지는 각각의 NAND 게이트(120)의 대응하는 NMOS 트랜지스터가 각각의 대응하는 전위 DC 경로를 차단하도록 오프되게 한다. NAND 게이트(120)에 대한 이러한 논리 제로 입력 신호는 각각의 NAND 게이트(115)에 대한 교차 커플링된 입력이 어서트되게 한다. 파워-온 리셋 기간 동안 비트 라인들이 또한 어서트되기 때문에, 각각의 NAND 게이트(115)의 두 PMOS 트랜지스터들 모두는 스위칭 오프되어 대응하는 전위 DC 경로를 또한 차단한다. 따라서, NAND 게이트에 대한 하나의 입력이 접지되는 한(또는 모든 그것의 입력들이 어서트되는 한) NAND 게이트에 대한 잠재적 DC 경로가 차단된다는 것을 인식할 수 있다. 비트 판정 노드들을 접지하는 것으로 충분하지만, 컴플리먼트 비트 판정 노드들은 또한 대응하는 NMOS 트랜지스터들을 갖고 있어 용량성 부하가 밸런싱(balance)된다. 예컨대, 컴플리먼트 비트 판정(Q0B)을 위한 노드는 NMOS 트랜지스터(M6)에 커플링된다. 유사하게, 컴플리먼트 비트 판정(Q1B)을 위한 노드는 NMOS 트랜지스터(M8)에 커플링된다. 또한, 컴플리먼트 비트 판정(Q2B)을 위한 노드는 NMOS 트랜지스터(M10)에 커플링된다. 마지막으로, 컴플리먼트 비트 판정(Q3B)을 위한 노드는 NMOS 트랜지스터(M12)에 커플링된다. 파워-온 리셋 기간 동안 비트 판정 및 컴플리먼트 비트 판정 노드들 둘 모두를 접지할 필요성이 존재하지 않으므로 트랜지스터들(M6, M8, M10, 및 M12)의 게이트들은 접지된다. 대안적 구현에서, 슬립 신호는 또한 트랜지스터들(M6, M8, M10, 및 M12)의 게이트들을 구동할 수 있지만, 이는 DC 경로들이 파워-온 리셋 기간들 동안(또는 슬립 동작 모드 동안) 차단됨을 보장하는 데 필요하지 않다.
[0037] 컬럼 멀티플렉서(140)가 진단들을 위해 스캔 동작 모드와 호환성이 있게 하기 위해, 스캔 신호(Sd)는 NMOS 패스 트랜지스터(M14)를 통과하여 NAND 게이트(145)의 Q 입력 노드를 구동할 수 있다. 유사하게, 컴플리먼트 스캔 신호(Sd_n)는 NMOS 패스 트랜지스터(M13)를 통과하여 NAND 게이트(150)의 QB 입력 노드를 구동할 수 있다. 스캔 동작 모드 동안, 스캔 클록 신호(Sclk)는 패스 트랜지스터들(M13 및 M14)의 게이트를 구동하여 이들을 스위칭 온하고 스캔 신호가 출력 데이터 래치(110)에서 래치될 수 있게 한다.
[0038] 컬럼 멀티플렉서(140)는 어드레스 신호들의 한 극성만을 사용한다. 대안적 구현에서, 비트 판정들을 Q 입력 노드에 커플링하고 컴플리먼트 비트 판정들을 QB 입력 노드에 커플링하는 NMOS 패스 트랜지스터들은 PMOS 패스 트랜지스터들로 대체될 수 있다. PMOS 패스 트랜지스터 구현에서, 출력 데이터 래치(110)의 교차 커플링된 NAND 게이트들(145 및 150)은 교차 커플링된 NOR 게이트들로 대체될 것이다. 컴플리먼트 디코딩된 어드레스 신호들의 세트는 PMOS 패스 트랜지스터들의 게이트들을 구동하여 컬럼을 위해 선택할 것이다. NMOS 또는 PMOS 패스 트랜지스터 구현이 사용되는지 여부에 관계없이, 결과적인 컬럼 멀티플렉서는 패스 트랜지스터들을 제어하기 위해 디코딩된 컬럼 어드레스 신호들의 한 극성(트루 또는 컴플리먼트)만을 필요로 한다. 이것은 이를테면, 디코딩된 컬럼 어드레스 신호들의 두 극성들 모두를 요구하는 3상태(tri-state) 인버터들의 사용을 통해 종래의 컬럼 멀티플렉싱과 비교하여 전력 소비를 감소시킨다. 또한, 출력 데이터 래치는 컬럼 멀티플렉서에 의한 그것의 Q 및 QB 입력 노드들을 구동하는 것과 관련하여 클럭킹이 필요하지 않아, 충분한 데이터 홀드 마진을 제공하기 위해 출력 클럭 래칭을 지연해야 하는 필요성에 의해 동작 속도가 저하되지 않는다. 연속 버스트 모드 판독 동작들 동안, 컬럼 멀티플렉서는 그런 다음, 속도를 증가시키고 전력 소비를 감소시키는 비트 판정들로 출력 래치를 구동하기 위해 컬럼들로부터 선택할 수 있다.
[0039] 멀티뱅크 버스트 모드 SRAM으로부터의 감지 증폭기 비트 판정들의 멀티플렉싱을 위한 컬럼 멀티플렉서(300)가 도 3에 도시된다. 예시의 명확함을 위해, 좌측 뱅크 및 우측 뱅크에 대한 2개의 컬럼들만이 예시된다. 본원에서 사용되는 바와 같이, "뱅크"는 컬럼 어레이를 지칭한다. 따라서, 2뱅크 메모리는 2개의 별개의 컬럼 어레이들을 갖는다. 예시의 명확함을 위해, 컬럼 멀티플렉서(300)는 각각의 뱅크의 제0 컬럼 및 제1 컬럼으로부터의 출력 신호들만을 수신하는 것으로 도시된다. 좌측 뱅크의 제0 컬럼으로부터의 비트 판정은 l_Q0으로 표시되고, 그것의 컴플리먼트 비트 판정은 l_Q0B로 표시된다. 유사하게, 우측 뱅크의 제0 컬럼 신호들은 r_Q0 및 r_Q0B로 표시된다. 유사하게, 좌측 뱅크의 제1 컬럼으로부터의 비트 판정은 l_Q1로 표시되고, 그것의 컴플리먼트 비트 판정은 l_Q1B로 표시된다. 유사하게, 우측 뱅크의 제1 신호들은 r_Q1 및 r_Q1B로 표시된다.
[0040] 비트 판정들은 NMOS 패스 트랜지스터들을 통해 도 1과 관련하여 논의된 바와 같이 배열된 출력 데이터 래치(110)의 Q 입력에 전달된다. 컴플리먼트 비트 판정들은 NMOS 패스 트랜지스터들을 통해 출력 데이터 래치(110)의 QB 입력에 전달된다. 예컨대, 패스 트랜지스터(M27)는 좌측 뱅크의 제0 컬럼의 신호(l_Q0)를 Q 입력 노드에 전달한다. 패스 트랜지스터(M23)는 대응하는 컴플리먼트 비트 판정을 QB 입력 노드에 전달한다. 나머지 컬럼들은, 우측 뱅크의 제0 컬럼이 패스 트랜지스터(M28) 및 패스 트랜지스터(M24)에 의해 선택된다는 점에서 유사하다. 유사하게, 좌측 뱅크의 제1 컬럼은 패스 트랜지스터(M29) 및 패스 트랜지스터(M25)에 의해 선택된다. 마지막으로, 우측 뱅크의 제1 컬럼은 패스 트랜지스터(M30) 및 패스 트랜지스터(M26)에 의해 선택된다. 각각의 컬럼은 자체 디코딩된 컬럼 어드레스 신호를 갖는다. 예컨대, 디코딩된 컬럼 어드레스 신호(l_bst0)의 어서션은 좌측 뱅크의 제0 컬럼을 위해 선택하기 위해 패스 트랜지스터들(M23 및 M27)을 스위칭 온한다. 유사하게, 디코딩된 컬럼 어드레스 신호(l_bst1)의 어서션은 좌측 뱅크의 제1 컬럼을 위해 선택하기 위해 패스 트랜지스터들(M25 및 M29)을 스위칭 온한다. 우측 뱅크는 디코딩된 컬럼 어드레스 신호(r_bst0)가 패스 트랜지스터들(M24 및 M28)의 게이트들을 구동하여 우측 뱅크의 제0 컬럼들을 위해 선택한다는 점에서 유사하다. 유사하게, 디코딩된 컬럼 어드레스 신호(r_bst1)는 패스 트랜지스터들(M30 및 M26)의 게이트들을 구동하여 우측 뱅크의 제1 컬럼을 위해 선택한다.
[0041] 이제, 버스트 모드 메모리를 위한 방법이 도 4의 흐름도를 참조하여 논의될 것이다. 방법은, 복수의 컬럼들에 대한 랜덤 판독 동작 동안 발생하는 액트(act)(400)를 포함하고, 각각의 컬럼의 감지 증폭기에서 비트 신호 및 컴플리먼트 비트 신호를 래칭하는 단계를 포함한다. SRAM(100)의 각각의 컬럼에서 비트 판정을 래칭하는 것은 액트(400)의 예이다. 이와 관련하여, "비트 판정" 및 "비트 신호"라는 용어들은 본원에서 상호 교환 가능하게 사용된다. 또한 방법은, 랜덤 판독 동작 이후의 컬럼들 중 제1 컬럼에 대한 제1 버스트 모드 판독 동작 동안 발생하는 액트(405)를 포함하고, 컬럼들 중 제1 컬럼으로부터의 비트 신호를 출력 데이터 래치의 트루 입력 노드에 전달하고, 컬럼들 중 제1 컬럼으로부터의 컴플리먼트 비트 신호를 출력 데이터 래치의 컴플리먼트 입력 노드에 전달하기 위해 제1 쌍의 패스 트랜지스터들을 스위칭 온하는 단계를 포함한다. 버스트 모드 판독 동작 동안 컬럼 멀티플렉서(140)의 컬럼의 쌍의 패스 트랜지스터들을 스위칭 온하는 것이 액트(405)의 예이다. 방법은, 제1 쌍의 패스 트랜지스터들을 스위칭 온하는 것에 대한 응답으로 출력 데이터 래치에서 컬럼들 중 제1 컬럼으로부터의 비트 신호를 래칭하는 액트(410)를 더 포함한다. 컬럼 멀티플렉서(140)에 의해 선택된 바와 같은 출력 데이터 래치(110)에서 비트 판정을 래칭하는 것이 액트(410)의 예이다.
[0042] 본원에 개시된 바와 같은 컬럼 멀티플렉서 및 출력 데이터 래치를 갖는 버스트 모드 메모리는 아주 다양한 전자 시스템들에 통합될 수 있다. 예컨대, 도 5에 도시된 바와 같이, 셀룰러 전화(500), 랩탑 컴퓨터(505), 및 태블릿 PC(510)는 모두 본 개시내용에 따른 버스트 모드 메모리를 포함할 수 있다. 또한, 음악 플레이어, 비디오 플레이어, 통신 디바이스, 및 개인용 컴퓨터와 같은 다른 예시적 전자 시스템들은 본 개시내용에 따라 구성된 버스트 모드 메모리들로 구성될 수 있다.
[0043] 이제, 본 개시내용은 다음의 일련의 조항들로 요약될 것이다:
[0044] 조항 1. 버스트 모드 메모리는,
복수의 컬럼들 ― 각각의 컬럼은 컬럼에 대한 비트 판정 노드 및 컴플리먼트 비트 판정 노드를 구동하기 위한 비트 판정을 감지하도록 구성되는 감지 증폭기를 포함함 ― ;
트루 입력 노드 및 컴플리먼트 입력 노드를 갖는 출력 데이터 래치; 및
복수의 쌍들의 패스 트랜지스터들을 갖는 컬럼 멀티플렉서를 포함하며, 각각의 쌍의 패스 트랜지스터들은 개개의 컬럼의 비트 판정 노드와 트루 입력 노드 사이에 커플링된 제1 패스 트랜지스터를 포함하고, 개개의 컬럼의 컴플리먼트 비트 판정 노드와 컴플리먼트 입력 노드 사이에 커플링된 제2 패스 트랜지스터를 포함한다.
[0045] 조항 2. 조항 1의 버스트 모드 메모리에 있어서,
각각의 제1 패스 트랜지스터는 NMOS(n-type metal-oxide semiconductor) 제1 패스 트랜지스터를 포함하고, 각각의 제2 패스 트랜지스터는 NMOS 제2 패스 트랜지스터를 포함한다.
[0046] 조항 3. 조항 1 또는 조항 2의 버스트 모드 메모리에 있어서, 출력 데이터 래치는 한 쌍의 교차 커플링된 논리 게이트들을 포함한다.
[0047] 조항 4. 조항 3의 버스트 모드 메모리에 있어서, 한 쌍의 교차 커플링된 논리 게이트들은 한 쌍의 교차 커플링된 NAND 게이트들을 포함한다.
[0048] 조항 5. 조항 1 내지 조항 4 중 어느 한 조항의 버스트 모드 메모리에 있어서, 복수의 컬럼들은 적어도 4개의 컬럼들을 포함한다.
[0049] 조항 6. 조항 1 내지 조항 5 중 어느 한 조항의 버스트 모드 메모리에 있어서, 각각의 제1 패스 트랜지스터를 위한 각각의 게이트 및 각각의 제2 패스 트랜지스터를 위한 게이트는 개개의 컬럼에 대한 디코딩된 컬럼 어드레스 신호를 수신하도록 구성된다.
[0050] 조항 7. 조항 1 내지 조항 6 중 어느 한 조항의 버스트 모드 메모리에 있어서, 각각의 감지 증폭기는 래치를 포함한다.
[0051] 조항 8. 조항 7의 버스트 모드 메모리에 있어서, 각각의 래치는 한 쌍의 교차 커플링된 논리 게이트들을 포함한다.
[0052] 조항 9. 조항 8의 버스트 모드 메모리에 있어서, 각각의 쌍의 교차 커플링된 논리 게이트들은 한 쌍의 교차 커플링된 NAND 게이트들을 포함한다.
[0053] 조항 10. 조항 1 내지 조항 9 중 어느 한 조항의 버스트 모드 메모리는,
스캔-인 데이터 신호를 위한 노드와 트루 입력 노드 사이에 커플링된 제1 스캔 모드 패스 트랜지스터; 및
컴플리먼트 스캔-인 신호를 위한 노드와 컴플리먼트 입력 노드 사이에 커플링된 제2 스캔 모드 패스 트랜지스터를 더 포함한다.
[0054] 조항 11. 조항 1 내지 조항 10 중 어느 한 조항의 버스트 모드 메모리는,
복수의 컬럼들에 대응하는 복수의 제3 트랜지스터들을 더 포함하며, 각각의 제3 트랜지스터는 개개의 컬럼의 비트 판정 노드와 접지 사이에 커플링되고, 각각의 제3 트랜지스터는 파워-온 리셋 기간 동안 스위칭 온되도록 구성된다.
[0055] 조항 12. 조항 11의 버스트 모드 메모리에 있어서, 각각의 제3 트랜지스터는 슬립 동작 모드 동안 스위칭 온되도록 추가로 구성된다.
[0056] 조항 13. 조항 1 내지 조항 11 중 어느 한 조항의 버스트 모드 메모리에 있어서, 각각의 컬럼은,
트루 비트 라인;
컴플리먼트 비트 라인;
컬럼의 감지 증폭기에 대한 제1 감지 증폭기 입력 노드와 트루 비트 라인 사이에 커플링된 제1 전하 전송 트랜지스터; 및
컬럼의 감지 증폭기에 대한 제2 감지 증폭기 입력 노드와 컴플리먼트 비트 라인 사이에 커플링된 제2 전하 전송 트랜지스터를 포함한다.
[0057] 조항 14. 버스트 모드 메모리를 위한 방법은,
복수의 컬럼들에 대한 랜덤 판독 동작 동안, 각각의 컬럼의 감지 증폭기에서 비트 신호 및 컴플리먼트 비트 신호를 래칭하는 단계;
랜덤 판독 동작 이후의 컬럼들 중 제1 컬럼에 대한 제1 버스트 모드 판독 동작 동안, 컬럼들 중 제1 컬럼으로부터의 비트 신호를 출력 데이터 래치의 트루 입력 노드에 전달하고, 컬럼들 중 제1 컬럼으로부터의 컴플리먼트 비트 신호를 출력 데이터 래치의 컴플리먼트 입력 노드에 전달하기 위해 제1 쌍의 패스 트랜지스터들을 스위칭 온하는 단계; 및
제1 쌍의 패스 트랜지스터들을 스위칭 온하는 것에 대한 응답으로 출력 데이터 래치에서 컬럼들 중 제1 컬럼으로부터의 비트 신호를 래칭하는 단계를 포함한다.
[0058] 조항 15. 조항 14의 방법은,
제1 쌍의 패스 트랜지스터들을 스위칭 온하기 위해 복수의 디코딩된 어드레스 신호들로부터의 제1 디코딩된 어드레스 신호를 어서트하는 단계를 더 포함한다.
[0059] 조항 16. 조항 14 또는 조항 15의 방법은,
제1 버스트 모드 판독 동작 이후의 컬럼들 중 제2 컬럼에 대한 제2 버스트 모드 판독 동작 동안, 컬럼들 중 제2 컬럼으로부터의 비트 신호를 트루 입력 노드에 전달하고, 컬럼들 중 제2 컬럼으로부터의 컴플리먼트 비트 신호를 컴플리먼트 입력 노드에 전달하기 위해 제2 쌍의 패스 트랜지스터들을 스위칭 온하는 단계; 및
제2 쌍의 패스 트랜지스터들을 스위칭 온하는 것에 대한 응답으로 출력 데이터 래치에서 컬럼들 중 제2 컬럼으로부터의 비트 신호를 래칭하는 단계를 더 포함한다.
[0060] 조항 17. 조항 14 내지 조항 16 중 어느 한 조항의 방법에 있어서, 제1 쌍의 패스 트랜지스터들을 스위칭 온하는 것은 제1 쌍의 NMOS 패스 트랜지스터들을 스위칭 온하는 것을 포함한다.
[0061] 조항 18. 조항 14 내지 조항 17 중 어느 한 조항의 방법에 있어서, 출력 데이터 래치에서 컬럼들 중 제1 컬럼으로부터의 비트 신호를 래칭하는 단계는,
컬럼들 중 제1 컬럼으로부터의 비트 신호가 이진수 0인 것에 대한 응답으로 트루 입력 노드를 방전하는 단계;
트루 입력 노드를 방전시키는 것에 대한 응답으로 제1 NAND 게이트로부터의 출력 신호를 어서트하는 단계; 및
출력 데이터 래치를 위한 출력 신호를 형성하기 위해 제1 NAND 게이트로부터의 출력 신호를 어서트하는 것에 대한 응답으로 제2 NAND 게이트로부터의 출력 신호를 디어서트하는 단계를 포함한다.
[0062] 조항 19. 조항 14 내지 조항 17 중 어느 한 조항의 방법에 있어서, 출력 데이터 래치에서 컬럼들 중 제1 컬럼으로부터의 비트 신호를 래칭하는 단계는,
컬럼들 중 제1 컬럼으로부터의 비트 신호가 이진수 1인 것에 대한 응답으로 컴플리먼트 입력 노드를 방전하는 단계;
컴플리먼트 입력 노드를 방전시키는 것에 대한 응답으로 제1 NAND 게이트로부터의 출력 신호를 어서트하는 단계; 및
제1 NAND 게이트로부터의 출력 신호를 어서트하는 것에 대한 응답으로 제2 NAND 게이트로부터의 출력 신호를 디어서트하는 단계를 포함하며, 제1 NAND 게이트로부터의 출력 신호를 어서트하는 것은 출력 데이터 래치를 위한 출력 신호를 형성한다.
[0063] 조항 20. 버스트 모드 메모리는,
제1 비트 신호 및 제1 컴플리먼트 비트 신호를 감지하도록 구성되는 제1 감지 증폭기를 갖는 제1 컬럼;
제2 비트 신호 및 제2 컴플리먼트 비트 신호를 감지하도록 구성되는 제2 감지 증폭기를 갖는 제2 컬럼;
트루 입력 노드 및 컴플리먼트 입력 노드를 갖는 출력 데이터 래치; 및
제1 디코딩된 컬럼 어드레스 신호의 어서션에 대한 응답으로 제1 비트 신호를 트루 입력 노드에 전달하고 제1 컴플리먼트 비트 신호를 컴플리먼트 입력 노드에 전달하도록 구성되는 제1 쌍의 패스 트랜지스터들을 포함하고, 제2 디코딩된 컬럼 어드레스 신호의 어서션에 대한 응답으로 제2 비트 신호를 트루 입력 노드에 전달하고 제2 컴플리먼트 비트 신호를 컴플리먼트 입력 노드에 전달하도록 구성되는 제2 쌍의 패스 트랜지스터들을 포함하는 컬럼 멀티플렉서를 포함한다.
[0064] 조항 21. 조항 20의 버스트 모드 메모리에 있어서, 출력 데이터 래치는 한 쌍의 교차 커플링된 논리 게이트들을 포함한다.
[0065] 조항 22. 조항 21의 버스트 모드 메모리에 있어서, 한 쌍의 교차 커플링된 논리 게이트들은 한 쌍의 교차 커플링된 NAND 게이트들을 포함한다.
[0066] 조항 23. 조항 20 내지 조항 22 중 어느 한 조항의 버스트 모드 메모리에 있어서, 버스트 모드 메모리는 셀룰러 전화와 통합된다.
[0067] 조항 24. 조항 20 내지 조항 23 중 어느 한 조항의 버스트 모드 메모리에 있어서, 제1 쌍의 패스 트랜지스터들 및 제2 쌍의 패스 트랜지스터들은 NMOS 패스 트랜지스터들을 포함한다.
[0068] 조항 25. 조항 20 내지 조항 24 중 어느 한 조항의 버스트 모드 메모리는,
제1 비트 신호를 위한 노드와 접지 사이에 커플링된 제1 트랜지스터; 및
제2 비트 신호를 위한 노드와 접지 사이에 커플링된 제2 트랜지스터를 더 포함하며, 제1 트랜지스터 및 제2 트랜지스터는 파워-온 리셋 기간 동안 스위칭 온하도록 구성된다.
[0069] 당업자들이 이제 인식할 바와 같이 그리고 당면한 특정 애플리케이션에 따라, 많은 수정들, 치환들 및 변화들이 본 개시내용의 범위로부터 벗어나지 않으면서 본 개시내용의 디바이스들의 재료들, 장치, 구성들 및 사용 방법들에서 그리고 이들에 대해 이루어질 수 있다. 이에 비추어, 본원에 예시되고 설명된 특정 실시예들이 단지 본원의 일부 예들에만 불과하므로, 본 개시내용의 범위는 이러한 특정 실시예들의 범위로 제한되지 않아야 하고, 오히려 이하에 첨부되는 청구항들 및 그들의 기능적 등가물들의 범위와 완전히 상응해야 한다.

Claims (25)

  1. 버스트 모드(burst-mode) 메모리로서,
    복수의 컬럼(column)들 ― 각각의 컬럼은 한 쌍의 액세스 트랜지스터들을 통해 한 쌍의 비트 라인들에 커플링된 비트셀, 및 상기 컬럼에 대한 비트 판정 노드 및 컴플리먼트(complement) 비트 판정 노드를 구동하기 위한 비트 판정을 래칭하도록 구성되는 감지 증폭기를 포함함 ― ;
    각각의 액세스 트랜지스터의 게이트에 커플링된 워드 라인 ― 상기 버스트 모드 메모리는 버스트 모드 판독 동작 동안 각각의 액세스 트랜지스터를 오프 상태로 유지하기 위해 상기 버스트 모드 판독 동작 동안 상기 워드 라인의 전압을 어서트(assert)하지 않도록 구성됨 ― ;
    트루(true) 입력 노드 및 컴플리먼트 입력 노드를 갖는 출력 데이터 래치; 및
    상기 버스트 모드 판독 동작 동안 대응하는 복수의 디코딩된 컬럼 어드레스 신호들에 의해 제어되도록 구성되는 복수의 쌍들의 패스 트랜지스터들을 갖는 컬럼 멀티플렉서를 포함하며,
    각각의 쌍의 패스 트랜지스터들은, 개개의 컬럼의 비트 판정 노드와 상기 트루 입력 노드 사이에 커플링되고 그리고 상기 복수의 디코딩된 컬럼 어드레스 신호들로부터의 대응하는 디코딩된 컬럼 어드레스 신호를 위한 노드에 커플링된 게이트를 갖는 제1 패스 트랜지스터를 포함하고,
    각각의 쌍의 패스 트랜지스터들은 또한, 상기 개개의 컬럼의 컴플리먼트 비트 판정 노드와 상기 컴플리먼트 입력 노드 사이에 커플링되고 그리고 상기 복수의 디코딩된 컬럼 어드레스 신호들로부터의 대응하는 디코딩된 컬럼 어드레스 신호를 위한 노드에 커플링된 게이트를 갖는 제2 패스 트랜지스터를 포함하는, 버스트 모드 메모리.
  2. 제1 항에 있어서,
    각각의 제1 패스 트랜지스터는 NMOS(n-type metal-oxide semiconductor) 제1 패스 트랜지스터를 포함하고, 각각의 제2 패스 트랜지스터는 NMOS 제2 패스 트랜지스터를 포함하는, 버스트 모드 메모리.
  3. 제1 항에 있어서,
    상기 출력 데이터 래치는 한 쌍의 교차 커플링된 논리 게이트들을 포함하는, 버스트 모드 메모리.
  4. 제3 항에 있어서,
    상기 한 쌍의 교차 커플링된 논리 게이트들은 한 쌍의 교차 커플링된 NAND 게이트들을 포함하는, 버스트 모드 메모리.
  5. 제1 항에 있어서,
    상기 복수의 컬럼들은 적어도 4개의 컬럼들을 포함하는, 버스트 모드 메모리.
  6. 제1 항에 있어서,
    각각의 감지 증폭기는 래치를 포함하는, 버스트 모드 메모리.
  7. 제6 항에 있어서,
    각각의 래치는 한 쌍의 교차 커플링된 논리 게이트들을 포함하는, 버스트 모드 메모리.
  8. 제7 항에 있어서,
    상기 각각의 쌍의 교차 커플링된 논리 게이트들은 한 쌍의 교차 커플링된 NAND 게이트들을 포함하는, 버스트 모드 메모리.
  9. 제1 항에 있어서,
    스캔-인(scan-in) 데이터 신호를 위한 노드와 상기 트루 입력 노드 사이에 커플링된 제1 스캔 모드 패스 트랜지스터; 및
    컴플리먼트 스캔-인 신호를 위한 노드와 상기 컴플리먼트 입력 노드 사이에 커플링된 제2 스캔 모드 패스 트랜지스터를 더 포함하는, 버스트 모드 메모리.
  10. 제1 항에 있어서,
    상기 복수의 컬럼들에 대응하는 복수의 제3 트랜지스터들을 더 포함하며,
    각각의 제3 트랜지스터는 개개의 컬럼의 비트 판정 노드와 접지 사이에 커플링되고,
    각각의 제3 트랜지스터는 파워-온(power-on) 리셋 기간 동안 스위칭 온(switch on)되도록 구성되는, 버스트 모드 메모리.
  11. 제10 항에 있어서,
    각각의 제3 트랜지스터는 슬립(sleep) 동작 모드 동안 스위칭 온되도록 추가로 구성되는, 버스트 모드 메모리.
  12. 제10 항에 있어서,
    각각의 컬럼은,
    트루 비트 라인;
    컴플리먼트 비트 라인;
    상기 컬럼의 감지 증폭기에 대한 제1 감지 증폭기 입력 노드와 상기 트루 비트 라인 사이에 커플링된 제1 전하 전송 트랜지스터; 및
    상기 컬럼의 감지 증폭기에 대한 제2 감지 증폭기 입력 노드와 상기 컴플리먼트 비트 라인 사이에 커플링된 제2 전하 전송 트랜지스터를 포함하는, 버스트 모드 메모리.
  13. 버스트 모드 메모리를 위한 방법으로서,
    제1 컬럼 및 제2 컬럼에 대한 랜덤 판독 동작 동안, 상기 제1 컬럼의 제1 감지 증폭기에서 제1 비트 신호 및 제1 컴플리먼트 비트 신호를 래칭하고 상기 제2 컬럼의 제2 감지 증폭기에서 제2 비트 신호 및 제2 컴플리먼트 비트 신호를 래칭하기 위해 워드 라인 전압을 어서트하는 단계;
    상기 워드 라인 전압이 어서트되지 않는 제1 버스트 모드 판독 동작 동안, 상기 제1 감지 증폭기로부터의 제1 비트 신호를 출력 데이터 래치의 트루 입력 노드에 전달하고 상기 제1 감지 증폭기로부터의 제1 컴플리먼트 비트 신호를 상기 출력 데이터 래치의 컴플리먼트 입력 노드로 전달하도록 제1 쌍의 패스 트랜지스터들을 스위칭 온하기 위해, 어서트된 제1 디코딩된 컬럼 어드레스 신호를 상기 제1 쌍의 패스 트랜지스터들의 제1 패스 트랜지스터의 게이트 및 상기 제1 쌍의 패스 트랜지스터들의 제2 패스 트랜지스터의 게이트에 커플링하는 단계; 및
    상기 제1 쌍의 패스 트랜지스터들을 스위칭 온하는 것에 대한 응답으로 상기 출력 데이터 래치에서 상기 제1 비트 신호를 래칭하는 단계를 포함하는, 버스트 모드 메모리를 위한 방법.
  14. 제13 항에 있어서,
    상기 어서트된 제1 디코딩된 컬럼 어드레스 신호를 제공하기 위해 복수의 디코딩된 컬럼 어드레스 신호들로부터의 제1 디코딩된 컬럼 어드레스 신호를 어서트하는 단계를 더 포함하는, 버스트 모드 메모리를 위한 방법.
  15. 제13 항에 있어서,
    상기 제1 버스트 모드 판독 동작 이후 상기 워드 라인 전압이 어서트되지 않는 제2 버스트 모드 판독 동작 동안, 상기 제2 감지 증폭기로부터의 제2 비트 신호를 상기 트루 입력 노드에 전달하고 상기 제2 컴플리먼트 비트 신호를 상기 컴플리먼트 입력 노드에 전달하도록 제2 쌍의 패스 트랜지스터들을 스위칭 온하기 위해, 어서트된 제2 디코딩된 컬럼 어드레스 신호를 상기 제2 쌍의 패스 트랜지스터들의 제1 패스 트랜지스터의 게이트 및 상기 제2 쌍의 패스 트랜지스터들의 제2 패스 트랜지스터의 게이트에 커플링하는 단계; 및
    상기 제2 쌍의 패스 트랜지스터들을 스위칭 온하는 것에 대한 응답으로 상기 출력 데이터 래치에서 상기 제2 비트 신호를 래칭하는 단계를 더 포함하는, 버스트 모드 메모리를 위한 방법.
  16. 제13 항에 있어서,
    상기 제1 쌍의 패스 트랜지스터들을 스위칭 온하는 것은 제1 쌍의 NMOS 패스 트랜지스터들을 스위칭 온하는 것을 포함하는, 버스트 모드 메모리를 위한 방법.
  17. 제13 항에 있어서,
    상기 출력 데이터 래치에서 상기 제1 비트 신호를 래칭하는 단계는,
    상기 제1 비트 신호가 이진수 0인 것에 대한 응답으로 상기 트루 입력 노드를 방전하는 단계;
    상기 트루 입력 노드를 방전시키는 것에 대한 응답으로 제1 NAND 게이트로부터의 출력 신호를 어서트하는 단계; 및
    상기 출력 데이터 래치를 위한 출력 신호를 형성하기 위해 상기 제1 NAND 게이트로부터의 출력 신호를 어서트하는 것에 대한 응답으로 제2 NAND 게이트로부터의 출력 신호를 디어서트(de-assert)하는 단계를 포함하는, 버스트 모드 메모리를 위한 방법.
  18. 제13 항에 있어서,
    상기 출력 데이터 래치에서 상기 제1 비트 신호를 래칭하는 단계는,
    컬럼들 중 제1 컬럼으로부터의 상기 제1 비트 신호가 이진수 1인 것에 대한 응답으로 상기 컴플리먼트 입력 노드를 방전하는 단계;
    상기 컴플리먼트 입력 노드를 방전시키는 것에 대한 응답으로 제1 NAND 게이트로부터의 출력 신호를 어서트하는 단계; 및
    상기 제1 NAND 게이트로부터의 출력 신호를 어서트하는 것에 대한 응답으로 제2 NAND 게이트로부터의 출력 신호를 디어서트하는 단계를 포함하며,
    상기 제1 NAND 게이트로부터의 출력 신호를 어서트하는 것은 상기 출력 데이터 래치를 위한 출력 신호를 형성하는, 버스트 모드 메모리를 위한 방법.
  19. 버스트 모드 메모리로서,
    워드 라인;
    상기 워드 라인의 전압이 어서트되는 랜덤 판독 동작 동안 제1 비트 신호 및 제1 컴플리먼트 비트 신호를 래칭하도록 구성되는 제1 감지 증폭기를 갖는 제1 컬럼;
    상기 랜덤 판독 동작 동안 제2 비트 신호 및 제2 컴플리먼트 비트 신호를 래칭하도록 구성되는 제2 감지 증폭기를 갖는 제2 컬럼;
    트루 입력 노드 및 컴플리먼트 입력 노드를 갖는 출력 데이터 래치; 및
    제1 쌍의 패스 트랜지스터들 및 제2 쌍의 패스 트랜지스터들을 포함하는 컬럼 멀티플렉서를 포함하며,
    상기 제1 쌍의 패스 트랜지스터들의 각각의 패스 트랜지스터는 제1 디코딩된 컬럼 어드레스 신호를 위한 노드에 커플링된 게이트를 가지며,
    상기 제1 쌍의 패스 트랜지스터들은 상기 워드 라인의 전압이 어서트되지 않는 버스트 모드 판독 동안 상기 제1 디코딩된 컬럼 어드레스 신호의 어서션에 대한 응답으로 상기 제1 비트 신호를 상기 트루 입력 노드에 전달하고 상기 제1 컴플리먼트 비트 신호를 상기 컴플리먼트 입력 노드에 전달하도록 구성되고,
    상기 제2 쌍의 패스 트랜지스터들의 각각의 패스 트랜지스터는 제2 디코딩된 컬럼 어드레스 신호를 위한 노드에 커플링된 게이트를 가지며,
    상기 제2 쌍의 패스 트랜지스터들은 상기 워드 라인의 전압이 어서트되지 않는 버스트 모드 판독 동안 상기 제2 디코딩된 컬럼 어드레스 신호의 어서션에 대한 응답으로 상기 제2 비트 신호를 상기 트루 입력 노드에 전달하고 상기 제2 컴플리먼트 비트 신호를 상기 컴플리먼트 입력 노드에 전달하도록 구성되는, 버스트 모드 메모리.
  20. 제19 항에 있어서,
    상기 출력 데이터 래치는 한 쌍의 교차 커플링된 논리 게이트들을 포함하는, 버스트 모드 메모리.
  21. 제20 항에 있어서,
    상기 한 쌍의 교차 커플링된 논리 게이트들은 한 쌍의 교차 커플링된 NAND 게이트들을 포함하는, 버스트 모드 메모리.
  22. 제19 항에 있어서,
    상기 버스트 모드 메모리는 셀룰러 전화와 통합되는, 버스트 모드 메모리.
  23. 제19 항에 있어서,
    상기 제1 쌍의 패스 트랜지스터들 및 상기 제2 쌍의 패스 트랜지스터들은 NMOS 패스 트랜지스터들을 포함하는, 버스트 모드 메모리.
  24. 제19 항에 있어서,
    제1 비트 신호를 위한 노드와 접지 사이에 커플링된 제1 트랜지스터; 및
    제2 비트 신호를 위한 노드와 접지 사이에 커플링된 제2 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 파워-온 리셋 기간 동안 스위칭 온하도록 구성되는, 버스트 모드 메모리.
  25. 삭제
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