CN117941000A - 具有突发模式地址比较器的伪双端口sram - Google Patents

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Abstract

提供了一种存储器，该存储器被配置为实践两种不同模式的读取操作，诸如正常读取操作和突发模式读取操作两者。在一个示例中，该存储器是伪双端口存储器。该存储器可包括地址比较器以执行时分多路复用，从而首先将读取地址与存储的地址进行比较，并且然后将写入地址与该存储的地址进行比较。

Description

具有突发模式地址比较器的伪双端口SRAM
技术领域
本申请涉及存储器，并且更具体地涉及具有突发模式地址比较器的伪双端口SRAM。
背景技术
静态随机存取存储器(SRAM)中的位单元被布置成行和列。通过断言对应行字线的电压来存取行。在用于行的字线被断言的情况下，用于位单元的与所断言的行相交的列的读出放大器可进行位决策。每一列具有由位线和补码位线形成的位线对。在读取操作之前，对位线对进行预充电。在到所存取行的字线被断言的情况下，位线对中的位线中的一个位线将根据在所存取行和列的交叉点处的位单元中的所存储位的二元值而开始放电。因此，对于正常的读取操作，通过位线的预充电和放电来消耗功率，并且还通过随后的读出放大器操作来消耗功率。该正常读取操作在本文中还可表示为随机读取操作以将其与突发模式读取操作区分开。
如果每个读出放大器可锁存其位决策，则SRAM也可具有突发模式读取操作。例如，假设对行进行随机读取操作。耦合到由行横穿的位单元列的每个读出放大器然后可读出并锁存位决策。如果在对同一行进行写入操作之前对该行进行另一读取操作，则SRAM可调用突发模式读取操作来代替随机读取操作。在突发模式读取操作中，字线不被断言，位线中的任一个位线也不被放电。类似地，在突发模式读取操作中，读出放大器操作不消耗功率。因此，通过使用突发模式节省了大量功率。
发明内容
根据本公开的一方面，提供了一种用于存储器的地址比较器，该地址比较器包括：多个单位比较器，该多个单位比较器中的每个单位比较器包括多路复用器，该多路复用器被配置为在存储器读取操作期间选择读取地址位以提供选定位并且在存储器写入操作期间选择写入地址位以提供选定位，并且包括第一逻辑门，该第一逻辑门被配置为将选定位与存储的地址位进行比较以提供输出信号；和组合电路，该组合电路被配置为组合来自多个单位比较器中的每个单位比较器的输出信号以形成组合输出信号来控制存储器读取操作。
根据本公开的另一个方面，提供了一种用于PDP存储器的突发模式地址比较方法，该方法包括：响应于在第一存储器时钟循环期间第一随机读取操作的完成而复位突发模式阻断锁存器，以将突发模式阻断锁存器置于复位状态；在第一存储器时钟循环中的第一写入操作期间，响应于指示第一写入操作不被定向到在第一随机读取操作中寻址的位单元群组的第一地址比较而维持突发模式阻断锁存器的复位状态；在第一存储器时钟循环期间完成第一写入操作之后，响应于指示第二存储器时钟循环的读取地址被定向到位单元群组中的位单元的第二地址比较以及响应于突发模式阻断锁存器被维持处于复位状态，断言突发模式使能信号以提供所断言的突发模式使能信号；以及在第二存储器时钟循环期间，响应于所断言的突发模式使能信号来对位单元群组中的位单元执行突发模式读取操作。
根据本公开的又一个方面，提供了一种用于存储器的地址比较器，该地址比较器包括：具有多个输出端子的多个一位地址比较器，该多个一位地址比较器中的每个一位地址比较器包括多路复用器，该多路复用器耦合到相应读取地址输入端子并且耦合到相应写入地址输入端子；和组合电路，该组合电路被配置为组合来自多个单位比较器中的每个单位比较器的输出信号以在组合输出信号端子上形成组合输出信号。
最后，根据本公开的另一个方面，提供了一种用于伪双端口(PDP)存储器的突发模式地址比较器，该突发模式地址比较器包括：地址存储器，该地址存储器被配置为存储用于位单元群组的地址以提供存储的地址；地址多路复用器，该地址多路复用器被配置为在用于PDP读取操作的读取地址与用于PDP写入操作的写入地址之间进行选择以提供选定地址；多个第一逻辑门，该多个第一逻辑门被配置为响应于选定地址等于所存储的地址来断言位比较信号；脉冲锁存器，该脉冲锁存器被配置为当突发复位信号处于复位状态时响应于位比较字的断言来断言突发模式信号；和突发模式阻断锁存器，该突发模式阻断锁存器被配置为在PDP写入操作期间响应于位比较字的断言来对突发复位信号进行置位，并且在PDP读取操作完成之后将突发复位信号复位到复位状态。
通过下面的具体实施方式，可更好地理解这些和附加有利特征。
附图说明
图1示出了根据本公开的一方面的包括用于调用操作的突发模式的突发模式地址比较器的PDP SRAM。
图2示出了根据本公开的一方面的示例性PDP突发模式地址比较器。
图3示出了根据本公开的一方面的包括位单元群组的PDP位单元阵列。
图4是根据本公开的一方面的用于PDP SRAM的各种随机和突发模式读取的时序图。
图5是根据本公开的一方面的PDP突发模式地址比较方法的流程图。
图6示出了根据本发明的一方面的各自结合了具有突发模式地址比较的PDP SRAM的一些示例性电子系统。
通过参考下面的具体实施方式，可最好地理解本公开的实施方式及其优点。应当理解，相同的参考标号用于标识在图中的一个或多个图中示出的相同元件。
具体实施方式
常规SRAM位单元包括由四个晶体管形成的一对交叉耦合的反相器，用于锁存位。一对存取晶体管形成用于读取操作和写入操作两者的单个存取端口，使得用以构造单端口SRAM位单元的晶体管的总数为六个晶体管。为了提供更大的操作带宽和灵活性，六晶体管位单元可被修改为包括另一对存取晶体管。所得双端口位单元因此具有八个晶体管。但这些额外的晶体管占据所得集成电路中的管芯空间。因此已开发出伪双端口(PDP)六晶体管位单元，其仅用单个存取端口模拟两个存取端口。尽管传统上将单个存储器时钟循环专用于针对单端口六晶体管位单元的仅一个存储器存取操作(读取或写入)，但PDP位单元是“双泵浦”的，使得读取操作和随后的写入操作可仅在一个存储器时钟循环中完成。因此，PDPSRAM提供传统双端口SRAM的灵活性，还有利地提供传统六晶体管位单元架构的密度。
尽管PDP SRAM因此是有利的，但是用于在SRAM中调用突发模式操作的现有地址比较器与PDP操作的双泵浦定时不兼容。因此公开了与PDP操作兼容的突发模式地址比较器。为了更好地理解所得的具有突发模式能力的PDP SRAM的有利特征，将首先讨论PDP操作的一些背景概念。
用于PDP SRAM的位单元被布置成行和列。通过断言对应字线的电压来存取每一行。每一列包括在读取操作之前被预充电的一对位线。在字线被断言的情况下，位单元将开始在对应列中的位线对两端产生电压差。可根据在读取操作期间将多少位单元列多路复用到全局输出来对PDP SRAM进行分类。例如，如果将四个列多路复用到每个全局输出锁存器，则PDPSRAM可被表示为“MUX4”存储器。然后可关于可读出用于每个多路复用列群组的位决策的读出放大器的数量来进一步分类突发模式。例如，在MUX4 PDP SRAM中，可将第一读出放大器多路复用到第一对列，而可将第二读出放大器多路复用到第二对列。用于这样的MUX4 PDP SRAM的突发模式可被表示为两位突发模式，因为两个读出放大器锁存可在突发模式操作期间读取的两个读出位。尽管由此节省了功率，但是需注意，在四个多路复用列的群组中的任何给定行中都存在四个位单元。如果仅存在两个读出放大器，那么一对位单元在任何给定读出操作期间都不被读出。如果突发模式读取已被触发到读出对中的位单元中的一个位单元，则对其余对位单元中的位单元中的一个位单元的后续读取操作不能作为突发模式读取操作来进行。
因此，对于位单元的每一列，在突发模式读取操作中具有其自身的读出放大器可为更有利的。例如，用于其中每一列具有读出放大器的MUX4PDP SRAM的突发模式可被表示为四位突发模式，因为四个读出放大器锁存来自四列的对应群组的四个位。但是高密度SRAM在列之间具有相对窄的间距。传统的SRAM读出放大器难以装配在这样的窄间距内，使得四位突发模式SRAM不实用。特别地，需注意在随机读取(非突发模式)操作期间，位线对两端的电压差不是全轨，而是等于电压源的一部分。例如，如果电源电压为一伏，则位线电压差可仅为100毫伏或更小。为了响应该相对小的电压差并成功地进行位决策，常规读出放大器需要提供相对大量的增益。这种高增益读出放大器不装配在列间距内。因此，四位突发模式读取操作不可用于传统SRAM架构。更一般地，突发模式读取操作通常不适用于其中多路复用列群组中的每一列均包括读出放大器的SRAM。
为了增强突发模式操作，本文中公开了电荷转移PDP SRAM，其中每一列可具有单独读出放大器。然而，应当理解，本文公开的用于PDP操作的突发模式地址比较器广泛地适用于其中每个读出放大器被多路复用到两个或更多个列的突发模式架构。因此在不失一般性的情况下提供电荷转移操作的以下讨论。如本文将进一步解释的，电荷转移突发模式PDPSRAM使用一对交叉耦合的逻辑门作为读出放大器。这样的相对简单的读出放大器可装配在现代SRAM的紧密列间距内并且因此允许每一列具有其自身的读出放大器。
在可对用于所寻址行的位单元进行突发模式读取操作之前，必须首先对该位单元行执行随机读取操作。在随机读取操作中，用于列的位线对被预充电到存储器电源电压。存储器时钟信号然后触发时钟电路以断言用于所寻址行的字线。所断言字线接通行的位单元中的存取晶体管，使得所寻址行中的位单元可影响对应位线对的预充电状态。根据所寻址位单元的二元内容，每个位线对中的位线中的一个位线将放电到略低于存储器电源电压，而每个位线对中的第二位线保持充电到存储器电源电压。
每一列可具有其自身的读出放大器，该读出放大器基于当断言字线电压时在列的位线对两端产生的电压差来锁存位决策。如前所讨论的，多路复用列的群组共享全局输出锁存器。因此，由列多路复用器从多路复用列群组中的锁存位决策中选择要锁存在全局输出锁存器中的位决策。字线与多路复用列群组的交叉点处的由群组的读出放大器锁存的位单元在本文中表示为位单元群组，使得仅列地址跨越位单元群组而不同。
在两位突发模式PDP MUX4架构中，位单元群组将因此为四个可能位单元中的两个位单元，因为在这样的实施方式中每四个多路复用列的群组仅存在两个读出放大器。在四位突发模式PDP MUX4架构中，位单元群组将为一行的所有四个位单元，因为在该情况下每一列都具有其自身的读出放大器。多路复用列的每个群组包括列多路复用器，该列多路复用器从群组的读出放大器中进行选择以用选定位决策来驱动对应全局输出锁存器。由列多路复用器进行的选择取决于列地址。每个读出放大器包括一对读出放大器节点，以用于在随机读取操作中的读出使能周期期间耦合到列的位线。这种耦合通过一对电荷转移晶体管来进行。在随机读取操作之前对读出放大器节点进行预充电，但与将位线预充电到电源电压相比，这种预充电可能是对地的放电。随机读取操作以来自所寻址列的位决策被锁存在数据输出锁存器中而结束。如本文所用，术语“锁存器”是指包括被配置为存储二元信号的一对交叉耦合逻辑门(例如，交叉耦合的反相器)的任何存储元件。例如，触发器、置位-复位锁存器和脉冲锁存器都是如本文中所用的术语“锁存器”的示例。
连续读取操作是另一随机读取操作还是突发模式读取操作部分地取决于用于连续读取操作的地址是否被定向到相同位单元群组。需注意，在随机读取操作期间，多路复用列的所寻址群组中的每个读出放大器锁存用于位单元群组的位决策。如果相同位单元群组如先前读取操作中所寻址那样被寻址，则本文中所公开的突发模式地址比较器有利地调用用于连续读取操作的突发模式，只要对相同位单元群组不进行介入写入操作。以此方式，在当前突发模式读取操作中利用来自先前读取操作的锁存位决策，而无需重新断言字线并且不管对其他行的写入操作的存在。类似地，在突发模式读取操作期间，既不对位线放电也不对读出放大器节点预充电，以便降低功率消耗。
在突发模式地址比较器调用突发模式之前，应进行随机读取操作，使得读出放大器锁存其位决策。一旦进行随机读取操作，就可反复调用突发模式，只要相同位单元群组如先前读取操作中所寻址那样被寻址(假定不存在对所寻址位单元群组的介入写入)。例如，假设四列被多路复用，并且对来自PDP四位突发模式MUX4 SRAM中的四个列的第一列进行初始随机读取操作。如果连续读取操作被定向到同一行而没有对同一行的任何介入写入操作，则PDP突发模式地址比较器激活突发模式。以此方式，可在第一突发模式读取操作中读取来自四个列的第二列。然后可在第二突发模式读取操作中读取来自四个列的第三列，等等。字线、位线和读出放大器节点在突发模式读取操作期间不被切换(它们的电压保持恒定)，这大大降低了功率消耗。
因为PDP是“双泵浦”的，使得读取操作和写入操作均在一个存储器时钟循环中进行，所以PDP突发模式地址比较器每个存储器时钟循环执行两次地址比较。下面的讨论将假定读取操作在写入操作之前进行，但是应当理解，可以使用所公开的PDP突发模式地址比较，而不管是读取操作还是写入操作首先进行。每个地址比较确定当前读取或写入地址是否如先前读取操作(随机或突发模式)中所寻址那样被定向到相同位单元群组。如果当前写入地址被定向到该相同位单元群组，那么迫使后续读取操作为随机读取操作，即使后续读取操作被定向到相同位单元群组。这样的写入操作可被表示为介入写入操作，因为其介入在两个随机读取操作之间。相反，如果不存在介入写入操作并且当前读取操作如在先前读取操作(随机或突发模式)中所存取那样被定向到相同位单元群组，则PDP突发模式地址比较器调用用于当前读取操作的突发模式。
下面的讨论将涉及用于PDP突发模式存储器的有利电荷转移实施方式。然而，应当理解，本文中所公开的PDP突发模式地址比较适用于其中用于位单元群组的每一列包括锁存读出放大器的任何SRAM。在电荷转移存储器实施方式中，由于通过电荷转移晶体管的控制实现的电荷转移操作，密度不需要因缺乏跨越多个列多路复用单个读出放大器而受到阻碍。用于列的每个位线通过对应电荷转移晶体管耦合到用于列的读出放大器的读出放大器节点。每个电荷转移晶体管的源极耦合到其位线，而每个电荷转移晶体管的漏极耦合到其读出放大器节点。因此，每个电荷转移晶体管的栅极-源极电压由其栅极电压和其位线电压决定。下面的讨论假定每个电荷转移晶体管是p型金属氧化物半导体(PMOS)晶体管，但是应当理解，电荷转移也可使用n型金属氧化物半导体(NMOS)晶体管来完成。
本文中所讨论的电荷转移技术导致用于位线对的一对读出节点两端的位线电压差的放大。由于这种放大，所得读出放大器不需要高增益，而是可由相对密集且具有相对低功率消耗的复位-置位(RS)锁存器实现。每一列因此可具有其自身的读出放大器。因此可以实现用于其中列群组大小为N列(N是复数正整数)的PDP SRAM的N位突发模式。
电荷转移发生在电荷转移周期期间，该电荷转移周期针对随机读取操作在接近字线断言周期结束时开始。在电荷转移周期之前，将每个电荷转移晶体管的栅极电压维持在电源电压，使得每个电荷转移晶体管关断。电荷转移周期相对于字线的断言而延迟，使得可针对每个位线对产生位线电压差。在电荷转移周期期间，电荷转移晶体管的栅极电压以某个转换速率从电源电压向地下降。例如，可使用相对较小的反相器或虚设位线电压来控制电荷转移晶体管的栅极电压。根据位值被读取，每个位线对中的真位线或补码位线会从其预充电状态(电源电压)略微下降。该位线在下面的讨论中称为部分充电的位线。但是每个位线对中的剩余位线会保持充电到电源电压。在下面的讨论中，该位线称为完全充电的位线。
在电荷转移周期期间，经多路复用列组中的每个电荷转移晶体管的栅极电压下降，使得用于完全充电的位线的电荷转移晶体管的栅极-源极电压(栅极-位线电压)满足其阈值电压。但是，部分充电的位线的电压的降低使得该相同的栅极电压不满足用于耦合到部分充电的位线的电荷转移晶体管的阈值电压。因此，只有用于位线对中的完全充电的位线的电荷转移晶体管最初会将电荷传导到其读出节点。与位线的电容相比，读出节点的电容可能相对较小，因此所得的电荷转移导致读出节点被充电(或非常接近地被充电)到电源电压。相比之下，用于部分放电的位线的读出节点保持在其放电默认状态，使得用于所存取的位线对的读出节点之间的电压差基本上为全轨的(电压差基本上等于电源电压)。因此，电荷转移导致将相对较小的位线电压差放大为读出节点上的几乎全轨电压差，使得读出放大器可为诸如由一对交叉耦合的与非门形成的相对紧凑且低功率的复位-置位(RS)锁存器。读出放大器在读出使能周期内进行读出。
在图1中示出了示例性PDP电荷转移SRAM 100，其包括突发模式地址比较器101，该突发模式地址比较器有利地调用突发模式而不管PDP操作如何。由位线bl和补码位线blb形成的位线对横穿第一列。位单元105位于第一列与字线wl的交叉点处。位单元105包括一对交叉耦合的反相器。反相器中的第一反相器的输出节点是用于位单元105的真(Q)输出端。该输出节点通过位单元105中的NMOS存取晶体管M4耦合到位线bl。类似地，位单元105还包括反相器中具有补码(QB)输出节点的其余第二反相器。位单元105包括耦合在补码QB输出节点与补码位线blb之间的NMOS输出晶体管M3。字线wl耦合到存取晶体管的栅极，使得Q节点和QB节点在字线断言周期期间驱动其相应位线。
SRAM 100包括附加列，诸如在第二列与字线wl的交叉点处具有位单元的第二列。由于第二列是第一列中的结构的重复，因此为了说明清楚，第二列的细节未在图1中示出。两个列通过列多路复用器125被多路复用到全局输出锁存器140。如果读取操作(无论是随机模式还是突发模式)被定向到位单元105，则列多路复用器125针对第一列选择来自读出放大器110的读出放大器输出。例如，列多路复用器125可包括用于第一列的三态缓冲器130以及用于第二列的三态缓冲器135。用于未选择列的三态缓冲器被三态化以形成列多路复用器125中的选择。列多路复用器125的输出被锁存在全局输出锁存器140中。如果PDP SRAM100是MUX4 SRAM，则列多路复用器125在四个列之间进行选择。更一般地，列多路复用器125可从N个多路复用列的群组中进行选择。
用于第一列的位单元105和第二列中的对应位单元形成共享标识字线wl和多路复用列群组的公共地址的位单元群组。在位单元群组内仅列地址改变。行地址对于位单元群组是公共的，因为位单元群组将总是形成在公共行中。不管读取操作是否以突发模式发生，每个读取操作都响应于存储器时钟信号102的循环。假设第一存储器时钟循环对应于涉及不同字线和/或列的读取操作，并且该第一存储器时钟循环之后是其中读取操作被定向到位单元105的第二存储器时钟循环。对于该第二读取操作，突发模式地址比较器101不激活突发模式，因为在第一存储器时钟循环中解码的先前地址标识不同字线和/或不同多路复用列群组。
在字线断言之前，在随机读取操作期间，位线bl和blb由位线预充电电路150预充电到电源电压。位线的这样的预充电是常规的，并且因此图1中未示出位线预充电电路150的细节。在读取操作期间，诸如位线的预充电、字线断言的脉冲宽度以及读出放大器110的使能之类的各种动作的时序由时钟电路155控制，如存储器时钟信号102所触发的。在正常读取操作期间这些动作的时序是自定时的。例如，SRAM 100可包括虚设字线(未示出)以及虚设位线(未示出)。虚设字线模拟字线的电行为。类似地，虚设位线模拟位线的电行为。当时钟电路155断言字线电压时，虚设字线也被充电。一旦虚设字线产生足够的电荷，其便触发虚设位线电压的切换(充电或放电)。响应于虚设位线切换，时钟电路155释放字线断言并且使能读出放大器110。SRAM 100的这种自定时是常规的。然而，时钟电路155从这种常规功能修改以适应突发模式。时钟电路155因此响应于在节点145上携带的突发模式信号(诸如低有效突发模式信号(burst_n))，使得在突发模式读取操作期间字线不被断言，位线不被预充电，并且电荷转移晶体管P1和P2不被接通。突发模式信号burst_n在本文中也可表示为读取控制信号，因为其控制突发模式对于读取操作是否有效。时钟电路155具有耦合到节点145的输入端子，以便接收突发模式信号。如本文中将进一步解释的，时钟电路155产生写入多路复用器(wmux)信号、写入时钟(wclk)、ready_pl信号、iclk信号和aclk信号。
为了控制突发模式是否有效，突发模式地址比较器101断言或解除断言突发模式信号。如本文所用，当信号具有逻辑真状态时，不管逻辑真状态是高有效还是低有效，该信号都被称为“断言的”(或等效地“置位的”)。相反，当信号具有逻辑假状态时，不管逻辑真状态是高有效还是低有效，该信号在本文中都被认为是“复位的”。在另选实施方式中，突发模式信号可替代地为高有效信号。在其默认状态下，突发模式信号不被断言。只有当满足突发模式读取操作的条件时，突发模式地址比较器101才断言突发模式信号。如果突发模式地址比较器101不断言突发模式信号，则PDP SRAM 100实现随机读取操作，其中存储器时钟信号102的循环通过时钟电路155触发字线断言(字线wl的电压的充电)。在该字线断言之前，位线bl和blb由位线预充电电路150预充电到电源电压。在位线预充电之后，位线预充电电路150使位线浮动。位线bl通过PMOS电荷转移晶体管P1耦合到读出放大器110的对应读出节点sl。类似地，补码位线blb通过PMOS电荷转移晶体管P2耦合到读出放大器110的对应读出节点slb。在字线断言之前，电荷转移晶体管P1和P2的栅极电压rm被时钟电路155充电到电源电压，以防止到读出节点的任何电荷转移。由于突发模式不是有效的，所以时钟电路155在字线断言之前将读出节点预充电信号(cts_pre_n)充电到电源电压。充电的读出节点预充电信号驱动NMOS读出节点晶体管M1和NMOS读出节点晶体管M2的栅极。读出节点晶体管M1和M2的源极连接到地，而它们的漏极分别连接到补码读出节点slb和读出节点sl。读出节点预充电信号cts_pre_n的断言将因此对用于第一列的读出节点sl和读出节点slb两者进行放电，因为读出节点晶体管M1和M2两者接通以将其相应读出节点耦合到地。如前所述，第二列具有与对于第一列所示相同的结构。
因此，在用于随机读取操作的字线断言之前，两个列将使其读出节点放电并且使其位线预充电。但如果连续读取操作被定向到第二列而没有对相同位单元群组的介入写入操作，则突发模式地址比较器101通过断言突发模式信号来激活突发模式(回想突发模式信号为低有效的，使得其通过被放电而被断言)。时钟电路155通过阻止或阻断字线wl的断言来响应突发模式信号的断言。类似地，在突发模式读取操作期间，通过时钟电路155将栅极电压信号rm维持在电源电压以防止电荷转移晶体管P1和P2导通。另外，时钟电路155在突发模式读取操作期间将读出放大器预充电信号cts_pre_n维持在地以防止读出节点sl和slb的预充电。
在随机读取操作期间，通过断言字线电压而接通存取晶体管M4和M3导致位线bl或blb中的一者从其预充电状态略微放电，这取决于存储在位单元105中的二元内容。该种略微的位线放电被电荷转移周期放大，在该电荷转移周期期间，电荷转移晶体管P1和P2如下被接通。电荷转移周期由栅极电压rm的放电触发。栅极电压rm的这种放电在字线电压仍然被断言时开始。栅极电压rm的放电可以在字线电压已经被放电之后结束。栅极电压rm的放电对其具有一定斜率或转换速率。由于栅极电压rm的这种小于瞬时的放电，栅极电压rm将在完全放电到地之前放电到中间电压。该中间电压满足其源极连接到完全充电的位线的电荷转移晶体管的阈值电压，但是仍会高于其源极连接到部分放电的位线的电荷转移晶体管的阈值电压。因此，用于完全充电的位线的电荷转移晶体管会在其他电荷转移晶体管从部分放电的位线传导电荷之前将电荷传导到其读出节点。例如，假设位线bl是完全充电的位线，使得电荷转移晶体管P1在电荷转移晶体管P2之前开始导通。读出节点sl的电压将因此在补码读出节点slb的电压增加之前增加。
读出节点sl连接到读出放大器110中的与非门115的输入端。类似地，读出节点slb连接到读出放大器110中的与非门120的输入端。与非门115和120交叉耦合以形成RS锁存器。将读出节点预充电到零伏导致与非门115和120的两个输出端被断言为高至电源电压。与非门120的输出端还形成用于读出放大器110的输出端子。第二列中的对应与非门(未示出)形成用于第二列的读出放大器的输出端子。与由电容器Cbl概念性地表示的位线电容相比，由电容器Cs概念性地表示的读出节点的电容相对较小。因此，电荷转移晶体管P1在电荷转移晶体管P2导通之前开始导通的短暂时间量导致读出节点sl的电压与读出节点slb相比显著增加。该电压增加超过与非门115的阈值电压，使得其输出放电到零。与非门120的零输出增强与非门115的二元高输出，使得存储在位单元105中的二元值一被锁存于读出放大器110中。
如果读取操作是针对第一列，则列多路复用器125选择第一列中的读出放大器110的输出端子，使得位单元105的二元内容在第一存储器循环中被锁存到全局输出锁存器140中。但需注意，用于第二列的读出放大器也已锁存来自第二列的位单元的位。如果连续读取操作被定向到该位单元而不存在对相同位单元群组的任何介入写入操作，则该读出位将不被丢弃。PDP突发模式地址比较器101检测到用于第二读取操作的地址被定向到相同位单元群组而没有对相同位单元群组的任何介入写入操作，并且因此通过断言突发模式信号来触发用于第二存储器时钟循环的突发模式。响应于突发模式信号的断言，时钟电路155防止在第二存储器时钟循环期间对字线wl电压充电。类似地，时钟电路155防止读出节点预充电信号在第二存储器时钟循环期间被断言。另外，时钟电路155还防止在第二存储器时钟循环期间由于突发模式操作而导致的栅极电压rm的放电。列多路复用器125然后通过三态缓冲器135选择第二列，使得来自第二列的位单元的位可存储在全局输出锁存器140中。
应当理解，PDP存储器100包括如针对第一列所讨论而构造的多个列(未示出)。这些附加列中的每一列具有其自身的电荷转移晶体管P1和P2，它们的栅极电压rm由存储器时钟电路155控制。
为了辅助读出放大器110内的锁存，读出节点预充电信号驱动PMOS晶体管P5的栅极，使该PMOS晶体管的源极连接到用于电源电压的电源节点。晶体管P5的漏极连接到一对PMOS晶体管P4和P3的源极。晶体管P4的漏极连接到读出节点sl，而晶体管P3的漏极连接到补码读出节点slb。与非门115的输出驱动晶体管P4的栅极。类似地，与非门120的输出驱动晶体管P3的栅极。例如，假设与非门115的输出为低。该低输出接通晶体管P4以增强读出节点sl的完全充电状态，这继而增强与非门115的零输出。相反，假设与非门120的输出在读出使能周期之后为低。然后晶体管P3将被接通。晶体管P3的接通增强补码读出节点slb的完全充电状态，这继而增强与非门120的零输出。以此方式，加强或增强读出放大器110中的读出位的锁存。
在图2中更详细地示出示例性PDP突发模式地址比较器200以及时钟电路155的一部分(与非门251和反相器256)。应当理解，突发模式地址比较器200所执行的突发模式地址比较不限于任何特定列多路复用大小或维度。标识用于写入或读取操作的多路复用列群组中的位单元群组的地址可因此被认为是n位宽地址，其中n是复数正整数。这n个地址位的范围从第零地址位到第(n-1)地址位。PDP突发模式地址比较器200包括用于每个地址位的单位比较器。因此，存在用于第零地址位的位0比较器205、用于第一地址位的位1比较器206等等，使得为最后的第(n-1)地址位提供位(n-1)比较器202。每个单位比较器包括逻辑门，其形成具有取决于对应位比较的二元状态的一位输出信号。例如，位0比较器205包括异或门220，用于形成对应一位输出信号。由于对于n位宽的地址存在n个单位比较器，所以来自各种异或门220的一位输出信号形成n位宽的位比较信号221。在另选实施方式中可使用其他逻辑门，诸如用于每个单位比较器的异或非门。
为了说明清楚，图2中仅详细示出位0比较器205，但应当理解，类似地构造其余单位比较器(诸如位1比较器206和位(n-1)比较器202)。因此，下面的讨论将集中在位0比较器205的细节，但是在其余一位比较器中的每个一位比较器中包括类似的特征。位0比较器205包括读取地址位[0]输入端子211和写入地址位[0]输入端子212。读取地址位[0]输入端子211耦合到对应第一存储元件，诸如由主锁存器210和从锁存器215形成的主从锁存器208。主锁存器210由存储器操作时钟(aclk)计时，该存储器操作时钟响应于存储器时钟信号102的断言而由时钟电路155断言。从锁存器215由aclk信号的补码(aclkn)计时。通过主锁存和从锁存的延迟是一个读取操作，使得由从锁存器215存储的地址位是来自先前读取操作的地址位。异或门220对来自从锁存器215的存储的地址位和由多路复用器209选择的选定位进行异或运算。主从锁存器208耦合在读取地址位[0]输入端子211和异或门220的第一输入端子214之间。由于在突发模式地址比较器200中存在n个单位比较器，因此存在n个多路复用器209(为了说明清楚，在图2中仅示出了单个多路复用器209)。这n个多路复用器在本文中也可表示为地址多路复用器。
多路复用器209驱动异或门220的第二输入端子216。多路复用器209包括耦合在读取地址位[0]输入端子211和异或门220的第二输入端子216之间的第一开关，诸如传输门207。类似地，多路复用器209包括第二开关，诸如耦合在写入地址位[0]端子212和第二输入端子216之间的传输门203。更一般地，每个一位比较器包括读取地址位输入端子和写入地址位输入端子。类似地，每个一位比较器包括地址位存储器，该地址位存储器在读取地址位输入端子和第一输入端子之间耦合到第一逻辑门。另外，每个一位比较器包括在读取地址位输入端子和第二输入端子之间耦合到第一逻辑门的第一开关。最后，每个一位比较器包括在写入地址位输入端子和第二输入端子之间耦合到第一逻辑门的第二开关。
传输门207被控制以便在读取地址比较操作期间导通，否则不导通。相反，传输门203被控制以便在写入地址比较期间导通，否则不导通。特别地，每个传输门包括与p型金属氧化物半导体(PMOS)传输晶体管并联的n型金属氧化物半导体(NMOS)传输晶体管。来自时钟电路155的存储器信号(诸如在写入操作期间断言的写入多路复用器(wmux)信号)可用于驱动传输门207中的PMOS传输晶体管的栅极并且驱动传输门203中的NMOS传输晶体管的栅极。类似地，wmux信号的补码(wmux_n)可驱动传输门207中的NMOS传输晶体管的栅极和传输门203中的PMOS传输晶体管的栅极。因此，每个多路复用器209用于在读取操作期间选择读取地址位以提供选定位并且在写入操作期间选择写入地址位以提供选定位。
由于传输门207在读取地址比较期间导通而传输门203在写入地址比较期间导通，因此多路复用器209用于将读取地址位和写入地址位时分多路复用到异或门220。在读取操作期间，异或门220因此将会将来自主从锁存器208的存储的读取地址位与当前读取地址位进行比较。类似地，异或门220在写入操作期间将来自主从锁存器208的存储的读取地址位与当前写入地址位进行比较。因此，在给定存储器时钟循环中的读取操作期间存在地址比较，并且在同一存储器时钟循环中的写入操作期间也存在地址比较。
仅当存储的地址位匹配当前地址位时，来自每个异或门220的输出信号将为二元值零(在高有效实施方式中放电到地)。因此，如果当前读取或写入操作如先前读取操作中所寻址那样被定向到相同位单元群组，则N位宽比较信号221将为全零。因此，N位宽比较信号221为低有效信号，每当当前读取或写入操作如先前读取操作中所寻址那样被定向到相同位单元群组时，该低有效信号就被断言。相比之下，如果当前读取或写入操作不被定向到在先前读取操作中寻址的相同位单元群组，那么N位宽比较信号221中的位中的至少一个位将被充电到存储器电源电压。
并行布置的多个或门230处理由异或门220形成的N位宽的比较信号221。每个或门230对来自异或门220的对应群组的输出信号进行或运算。最后的或门230还对来自突发模式阻断锁存器245的输出信号burst_reset进行或运算。如果突发模式阻断锁存器245被置位，则burst_reset信号具有二元值一。如本文将进一步解释的，burst_reset信号的这种断言阻断当前读取操作的突发模式。但是如果突发模式阻断锁存器245被复位，则burst_reset信号具有不阻断当前读取操作的突发模式的二元值零。突发模式阻断锁存器245是诸如被配置为存储burst_reset信号的置位-复位锁存器之类的第二存储元件的示例。
突发模式阻断锁存器245仅在当前写入操作如先前读取操作中所寻址那样被定向到相同位单元群组时被置位。这样的写入操作在本文中被指定为介入写入操作。突发模式阻断锁存器245在不存在这种介入写入操作的情况下被维持处于复位状态。如果当前读取操作如先前读取操作中所寻址那样被定向到相同位单元群组并且突发模式阻断锁存器245未被置位，则来自或门230的输出信号将全部为二元值零。或门230的输出由或非门235处理以形成突发模式使能信号en_bst。因此，当当前读取操作将作为突发模式读取操作进行时，突发模式使能信号en_bst将被断言为高(二元值一)，并且如果当前读取操作将作为随机读取操作进行，则突发模式使能信号en_bst将被放电(二元值零)。在另选实施方式中，或门230可由处理来自异或门220的输出和来自突发模式阻断锁存器245的burst_reset信号的单个或门替代。在这样的实施方式中，或非门235可由反相器替代以产生突发模式使能信号en_bst。或门230和或非门235在本文中可共同表示为组合电路222，该组合电路被配置为将n位宽比较信号221组合成组合输出信号。突发模式使能信号en_bst是来自组合电路222的组合输出信号的示例。异或门220可各自表示为第一逻辑门。
突发模式使能信号en_bst驱动NMOS晶体管M5的栅极，该NMOS晶体管M5的源极连接到NMOS晶体管M7的漏极。晶体管M7的漏极连接到地。在写入操作期间断言的低有效写入复位信号驱动晶体管M7的栅极。低有效写入复位信号在写入操作期间为真(接地)并且在读取操作期间被断言为电源电压。因此，晶体管M5的漏极将在其中突发模式使能信号en_bst被断言的读取操作期间接地。但在写入操作期间，即使突发模式使能信号en_bst由于地址比较匹配而被断言，晶体管M7也将断开以防止晶体管M5响应于突发模式使能信号en_bst的断言而使其漏极接地。晶体管M5在本文中还可表示为第一晶体管。
晶体管M5的漏极连接到NMOS晶体管M6的源极，该NMOS晶体管M6也可表示为第二晶体管。由于存储器时钟信号102驱动晶体管M6的栅极，因此当突发模式使能信号en_bst被断言以用于当前读取操作时，晶体管M6的漏极将响应于存储器时钟信号102的上升沿而接地。晶体管M6的漏极耦合到用于低有效突发模式信号的节点145。因此，如果突发模式使能信号en_bst被断言用于当前读取操作，则突发模式信号将被放电到地以表示突发模式是有效的。诸如脉冲锁存器225之类的锁存器包括被配置为锁存突发模式信号的一对反相器。脉冲锁存器225包括PMOS复位晶体管P6，该PMOS复位晶体管P6的漏极耦合到晶体管M6的漏极并且源极耦合到电源电压节点。在(随机或突发模式)读取操作完成时由时钟电路155断言的低有效时钟信号ready_pl驱动复位晶体管P6的栅极。因此，当复位晶体管P6在读取操作结束时接通时，突发模式信号的低有效断言具有由其复位确定的脉冲宽度。
用于突发模式信号的节点145耦合到与非门251的第一输入端子，该与非门具有耦合到用于存储器时钟信号(iclk)的节点的第二输入端子。与非门251因此是时钟电路155(图1)的一部分，其还包括用于锁存iclk信号的脉冲锁存器(未示出)。该脉冲锁存器响应于存储器时钟信号102的上升沿而置位并且在读取操作(随机或突发模式)完成时复位。如果突发模式使能信号en_bst对于当前读取操作未被断言，则突发模式信号为二元值一。在该情况下，iclk信号的断言导致来自与非门251的输出信号为二元值零。该二元值零信号由反相器256反相以形成字线时钟信号(WL_clk)。该字线时钟信号被缓冲以驱动字线。因此，字线将在随机读取操作期间以及在写入操作期间被断言。但是如果突发模式信号被放电，则与非门251的输出是二元值一，使得字线时钟信号是二元值零。因此，阻止字线在突发模式读取操作期间被断言。
诸如与门255之类的置位逻辑门具有耦合到突发模式阻断锁存器245的置位端子的输出端子。与门255对由时钟电路155在写入操作期间断言的写入时钟信号(wclk)进行与运算。另外，与门255对突发模式使能信号en_bst和写入使能信号进行与运算，该写入使能信号在存储器时钟信号102的其中写入操作有效的循环内被断言。假设当前写入操作如先前读取操作中所寻址那样被寻址到相同位单元群组。突发模式使能信号en_bst、写入时钟wclk和写入使能信号因此在此写入操作期间将全部为真，使得与门255对突发模式阻断锁存器245进行置位，使得burst_reset信号被断言。在另选实施方式中，可使用其他类型的逻辑门(诸如与非门)来形成置位逻辑门。诸如另一与门250之类的复位逻辑门具有耦合到突发模式阻断锁存器245的复位端子的输出端子。与门250对ready_pl信号和在读取操作期间断言的读取信号进行与运算。与门250的输出信号将因此在读取操作结束时被断言。由突发模式地址比较器200对后续存储器时钟中的读取操作的读取地址比较发生在先前存储器时钟循环中的写入操作完成之后。如果突发模式阻断锁存器245已经被置位，则burst_reset信号的二元值一因此阻止突发模式地址比较器200在读取地址比较期间使burst_n信号放电。当前读取操作然后将作为随机读取操作而进行，因此通过与门250的动作复位burst_reset信号。在另选实施方式中，可使用其他类型的逻辑门(诸如与非门)来形成复位逻辑门。
现将关于图3中所示的PDP位单元的示例性阵列300来讨论突发模式地址比较器200的操作。阵列300是四位突发模式PDP MUX4阵列。位单元群组305在行0中由指定为位单元0至3的四个位单元的群组形成。由于阵列300为四位突发模式PDP MUX4阵列，因此在位单元群组305中的每一位存在读出放大器(未示出)。阵列300中的位单元的行1包括指定为位单元4至7的四个位单元。
在图4中示出如由突发模式地址比较器200控制的阵列300的一些操作波形。存储器时钟信号102的第一循环在时间t0处开始。burst_n信号在时间t0处被断言，因此第一存储器时钟循环的后续读取操作将是随机读取操作。读取操作被定向到阵列300中的作为位单元群组305的一部分的位单元0。该读取操作因此被指定为R@0。burst_reset信号在存储器时钟信号102的该第一循环期间被放电。在成功完成读取操作时，低有效ready_pl信号被脉冲为低。然后在第一存储器时钟循环中针对写入操作断言wmux信号，随后断言写入时钟信号wclk。该写入操作被定向到位单元4，该位单元不在位单元群组305中并且因此将不引起突发使能信号en_bst的断言。该写入操作被指定为W@4。
在第一存储器时钟循环的最后部分中，针对将在存储器时钟信号102的第二循环中发生的第二读取操作来进行读取地址比较。读取操作被定向到位单元1并且指定为R@1。由于该读取地址被定向到相同位单元群组305，因此突发模式地址比较器200断言突发模式使能信号en_bst。第二存储器时钟循环在时间t1处开始。存储器时钟信号102的断言连同突发模式使能信号en_bst的断言接通晶体管M5和M6两者(图2)，使得burst_n信号被放电。因此，在第二存储器时钟循环中对位单元1的读取将作为突发模式读取操作而发生，使得字线不被断言(WL kill)。在该突发模式读取操作完成时，ready_pl信号被脉冲为低，这导致burst_n信号被充电回到电源电压。
随着ready_pl信号在第二存储器时钟循环期间脉冲为低，写入地址比较(WaddrComp eval)在突发模式地址比较器200中发生。第二写入操作(W@4)再次被定向到位单元4，因此burst_reset信号保持为低并且突发模式使能信号en_bst通过被放电而复位。该第二写入操作响应于wmux和写入时钟wckl信号的另一脉冲。
在第二存储器时钟循环的最后部分中，针对被定向到位单元2(R@2)的第三读取操作发生读取地址比较(Raddr Comp eval)。由于位单元2如在第二存储器时钟循环中的读取操作中所寻址的那样在相同位单元群组305中，因此突发模式使能信号en_bst被断言为高。存储器时钟信号102在时间t2处再次脉冲为高以开始第三存储器时钟循环。存储器时钟信号102的断言连同突发模式使能信号en_bst的断言接通晶体管M5和M6两者(图2)，使得burst_n信号被脉冲为低。对位单元2的读取(R@2)将因此作为第三存储器时钟循环中的突发模式读取操作而发生，使得字线不被断言(WL kill)。在该第二突发模式读取操作完成时，ready_pl信号被脉冲为低，这导致burst_n信号被充电回到电源电压。
在ready_pl信号脉冲为低的情况下，用于第三存储器时钟循环的写入地址比较(Waddr Comp eval)在突发模式地址比较器200中发生。第三写入操作(W@2)现在被定向到位单元2，该位单元在位单元群组305中，该位单元群组在先前存储器时钟循环中对位单元1的读取操作中被寻址。突发模式使能信号en_bst因此被断言，这导致burst_reset信号的置位以禁用突发模式。在时间t4处开始的第四存储器时钟循环中的读取操作(R@2)因此作为随机读取操作而发生。
现在将关于图5的流程图讨论用于PDP SRAM的突发模式地址比较的方法。该方法包括响应于在第一存储器时钟循环期间第一随机读取操作的完成而复位突发模式阻断锁存器，以将突发模式阻断锁存器置于复位状态的动作500。在每个读取操作(随机或突发模式)完成之后由与门250复位突发模式阻断锁存器245是动作500的示例。
该方法还包括动作505，该动作在第一存储器时钟循环中的第一写入操作期间进行，并且包括响应于指示第一写入操作不被定向到在第一随机读取操作中寻址的位单元群组的第一地址比较而维持突发模式阻断锁存器的复位状态。与门255的操作是动作505的示例，其中与门255的输出是二元值零，因为突发模式使能信号en_bst在写入地址比较期间未被断言，以便不对突发模式阻断锁存器245进行置位。
该方法还包括动作510，该动作在第一存储器时钟循环期间完成第一写入操作之后进行，并且包括响应于指示第二存储器时钟循环的读取地址被定向到位单元群组中的位单元的第二地址比较以及响应于突发模式阻断锁存器被维持处于复位状态，断言突发模式使能信号以提供所断言的突发模式使能信号。在不存在已被置位的突发模式阻断锁存器245的情况下在读取地址比较期间突发模式使能信号en_bst的断言是动作510的示例。
最后，该方法包括动作515，该动作在第二存储器时钟循环期间进行，并且包括响应于断言的突发模式使能信号来对位单元群组中的位单元执行突发模式读取操作。关于图4的第二存储器时钟循环或第三存储器时钟循环所讨论的突发模式读取操作是动作515的示例。
如本文所讨论的具有突发模式地址比较的PDP存储器可结合到广泛多种电子系统中。例如，如图6所示，蜂窝电话600、膝上型计算机605和平板PC 610都可包括具有根据本公开的突发模式地址比较器的PDP存储器。诸如音乐播放器、视频播放器、通信设备和个人计算机之类的其他示例性电子系统也可配置有根据本公开构造的突发模式地址比较器。
现在将在以下一系列示例性条款中概述本公开的一些方面：
条款1.一种用于存储器的地址比较器，包括：
多个单位比较器，所述多个单位比较器中的每个单位比较器包括多路复用器，所述多路复用器被配置为在存储器读取操作期间选择读取地址位以提供选定位并且在存储器写入操作期间选择写入地址位以提供所述选定位，并且包括第一逻辑门，所述第一逻辑门被配置为将所述选定位与存储的地址位进行比较以提供输出信号；和
组合电路，所述组合电路被配置为组合来自所述多个单位比较器中的每个单位比较器的所述输出信号以形成组合输出信号来控制所述存储器读取操作。
条款2.根据条款1所述的地址比较器，其中每个单位比较器中的所述多路复用器包括第一开关和第二开关。
条款3.根据条款2所述的地址比较器，其中所述多个单位比较器中的每个单位比较器包括被配置为存储所存储的地址位的第一存储元件。
条款4.根据条款3所述的地址比较器，还包括：
用于读取控制信号的节点；和
第一晶体管，所述第一晶体管耦合到用于所述读取控制信号的所述节点并且具有耦合到所述组合输出信号的栅极
条款5.根据条款4所述的地址比较器，还包括：
第二存储元件，所述第二存储元件具有耦合到所述组合电路的输入端子的输出端子。
条款6.根据条款5所述的地址比较器，其中所述第二存储元件包括置位-复位锁存器，所述地址比较器还包括：
复位逻辑门，所述复位逻辑门耦合到所述置位-复位锁存器的复位端子，所述复位逻辑门具有耦合到用于时钟信号的节点的第一输入端子并且具有耦合到用于读取信号的节点的第二输入端子。
条款7.根据条款6所述的地址比较器，还包括
置位逻辑门，所述置位逻辑门耦合到所述置位-复位锁存器的置位端子。
条款8.根据条款7所述的地址比较器，其中所述置位逻辑门是与门或与非门，所述与门或所述与非门具有耦合到用于写入操作时钟信号的节点的第一输入端子并且具有耦合到所述第一晶体管的所述栅极的第二输入端子。
条款9.根据条款4至8中任一项所述的地址比较器，还包括：
锁存器，所述锁存器被配置为锁存所述读取控制信号，所述锁存器包括用于所述读取控制信号的所述节点；和
复位晶体管，所述复位晶体管耦合在用于所述读取控制信号的所述节点与电源节点之间。
条款10.根据条款4所述的地址比较器，还包括
第二晶体管，所述第二晶体管耦合在所述第一晶体管与用于所述读取控制信号的所述节点之间，其中所述第二晶体管的栅极耦合到用于存储器时钟信号的节点。
条款11.根据条款10所述的地址比较器，其中所述第一晶体管和所述第二晶体管各自包括n型金属氧化物半导体(NMOS)晶体管。
条款12.根据条款4至11中任一项所述的地址比较器，其中所述存储器包括：
字线；和
字线驱动器，所述字线驱动器被配置为驱动所述字线，其中用于所述读取控制信号的所述节点耦合到所述字线驱动器的输入端子。
条款13.根据条款12所述的地址比较器，其中所述字线驱动器被配置为响应于所述读取控制信号的解除断言来在随机读取操作期间断言所述字线的电压，并且响应于所述读取控制信号的断言来在突发模式读取操作期间不断言所述字线的所述电压。
条款14.根据条款12所述的地址比较器，其中所述存储器还包括：
第一列，所述第一列包括一对位线；
一对电荷转移晶体管，所述一对电荷转移晶体管耦合到所述一对位线；
读出放大器，所述读出放大器通过一对读出节点耦合到所述一对电荷转移晶体管；
第一读出节点晶体管，所述第一读出节点晶体管耦合在地与所述一对读出节点中的第一读出节点之间；
第二读出节点晶体管，所述第二读出节点晶体管耦合在地与所述一对读出节点中的第二读出节点之间；和
时钟电路，所述时钟电路具有耦合到所述第一读出节点晶体管和所述第二读出节点晶体管的栅极的输出端子。
条款15.根据条款14所述的地址比较器，其中所述时钟电路被进一步配置为在随机读取操作期间响应于所述控制信号来断言其输出端子，并且在突发模式读取操作期间响应于所述控制信号来使其输出端子放电。
条款16.根据条款14所述的地址比较器，其中所述读出放大器包括一对交叉耦合的与非门。
条款17.一种用于伪双端口存储器的突发模式地址比较的方法，包括：
响应于在第一存储器时钟循环期间第一随机读取操作的完成而复位锁存器，以将所述锁存器置于复位状态；
在所述第一存储器时钟循环中的第一写入操作期间，响应于指示所述第一写入操作不被定向到在所述第一随机读取操作中寻址的位单元群组的第一地址比较而维持所述锁存器的所述复位状态；
在所述第一存储器时钟循环期间完成所述第一写入操作之后，响应于指示第二存储器时钟循环的读取地址被定向到所述位单元群组中的位单元的第二地址比较以及响应于所述锁存器被维持处于所述复位状态，断言突发模式使能信号以提供所断言的突发模式使能信号；以及
在所述第二存储器时钟循环期间，响应于所断言的突发模式使能信号来对所述位单元群组中的所述位单元执行突发模式读取操作。
条款18.根据条款17所述的方法，还包括：
在所述第二存储器时钟循环中的第二写入操作期间，响应于指示所述第二写入操作被定向到在所述第一随机读取操作中寻址的所述位单元群组的第三地址比较来将所述锁存器置位；以及
在所述第二存储器时钟循环期间写入所述位单元群组中的第二位单元。
条款19.根据条款18所述的方法，还包括：
响应于突发模式阻断锁存器的置位，在第三存储器时钟循环期间执行对所述伪双端口存储器的第二随机读取操作。
条款20.一种用于存储器的地址比较器，包括：
具有多个输出端子的多个一位地址比较器，所述多个一位地址比较器中的每个一位地址比较器包括多路复用器，所述多路复用器耦合到相应读取地址输入端子并且耦合到相应写入地址输入端子；和
组合电路，所述组合电路被配置为组合来自所述多个单位比较器中的每个单位比较器的输出信号以在组合输出信号端子上形成组合输出信号。
条款21.根据条款20所述的地址比较器，还包括：
第一锁存器，所述第一锁存器包括用于控制信号的节点；
第一晶体管，所述第一晶体管耦合到用于所述控制信号的所述节点，其中所述组合输出信号端子耦合到所述第一晶体管的栅极。
条款22.根据条款21所述的地址比较器，其中每个多路复用器包括一对传输门，所述地址比较器还包括：
时钟电路，所述时钟电路具有耦合到每对传输门中的每个传输门中的晶体管的栅极的输出端子。
条款23.根据条款22所述的地址比较器，其中所述时钟电路包括耦合到用于所述控制信号的所述节点的输入端子。
条款24.根据条款20至23中任一项所述的地址比较器，其中所述地址比较器包括在蜂窝电话中。
条款25.一种用于伪双端口存储器的地址比较器，包括：
地址存储器，所述地址存储器被配置为存储用于位单元群组的地址以提供存储的地址；
地址多路复用器，所述地址多路复用器被配置为在用于读取操作的读取地址与用于写入操作的写入地址之间进行选择以提供选定地址；
多个第一逻辑门，所述多个第一逻辑门被配置为响应于所述选定地址等于所存储的地址来断言位比较信号；
第一锁存器，所述第一锁存器被配置为当突发复位信号处于复位状态时响应于所述位比较信号的断言来断言突发模式信号；和
第二锁存器，所述第二锁存器被配置为在所述写入操作期间响应于所述位比较信号的断言来对所述突发复位信号进行置位，并且在所述读取操作完成之后将所述突发复位信号复位到所述复位状态。
条款26.根据条款25所述的地址比较器，其中所述伪双端口存储器包括：
字线；
多个列，所述多个列中的每一列包括来自所述列与所述字线的交叉点处的所述位单元群组的相应位单元、一对位线以及通过一对读出节点耦合到所述一对位线的读出放大器；和
时钟电路，所述时钟电路被配置为响应于所述突发模式信号未被断言来在所述读取操作期间断言所述字线的电压，并且响应于所述突发模式信号被断言来在所述读取操作期间不断言所述字线的所述电压。
条款27.根据条款26所述的地址比较器，其中所述伪双端口存储器还包括：
读出节点预充电电路，所述读出节点预充电电路被配置为响应于读出节点预充电信号被断言来在所述读取操作期间对每对读出节点进行预充电，并且响应于所述读出节点预充电信号未被断言来在所述读取操作期间不对每对读出节点进行预充电，其中所述时钟电路被进一步配置为响应于所述突发模式信号未被断言来在所述读取操作期间断言所述读出节点预充电信号，并且响应于所述突发模式信号被断言来在所述读取操作期间不断言所述读出节点预充电信号。
条款28.根据条款25至27中任一项所述的地址比较器，其中所述多个第一逻辑门中的每个第一逻辑门是异或门。
条款29.根据条款25至28中任一项所述的地址比较器，其中所述地址多路复用器包括多个传输门。
如本领域技术人员到目前为止将理解的并且取决于手头的特定应用，在不脱离本公开的范围的情况下，可以对本公开的材料、装置、配置和设备使用方法进行许多修改、替换和变化。有鉴于此，本公开的范围不应当被限定于本文所例示和描述的特定实施方式(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (29)

1.一种用于存储器的地址比较器，包括：
多个单位比较器，所述多个单位比较器中的每个单位比较器包括多路复用器，所述多路复用器被配置为在存储器读取操作期间选择读取地址位以提供选定位并且在存储器写入操作期间选择写入地址位以提供所述选定位，并且包括第一逻辑门，所述第一逻辑门被配置为将所述选定位与存储的地址位进行比较以提供输出信号；和
组合电路，所述组合电路被配置为组合来自所述多个单位比较器中的每个单位比较器的所述输出信号以形成组合输出信号来控制所述存储器读取操作。
2.根据权利要求1所述的地址比较器，其中每个单位比较器中的所述多路复用器包括第一开关和第二开关。
3.根据权利要求1所述的地址比较器，其中所述多个单位比较器中的每个单位比较器包括被配置为存储所存储的地址位的第一存储元件。
4.根据权利要求1所述的地址比较器，还包括：
用于读取控制信号的节点；和
第一晶体管，所述第一晶体管耦合到用于所述读取控制信号的所述节点并且具有耦合到所述组合输出信号的栅极。
5.根据权利要求4所述的地址比较器，还包括：
第二存储元件，所述第二存储元件具有耦合到所述组合电路的输入端子的输出端子。
6.根据权利要求5所述的地址比较器，其中所述第二存储元件包括置位-复位锁存器，所述地址比较器还包括：
复位逻辑门，所述复位逻辑门耦合到所述置位-复位锁存器的复位端子，所述复位逻辑门具有耦合到用于时钟信号的节点的第一输入端子并且具有耦合到用于读取信号的节点的第二输入端子。
7.根据权利要求6所述的地址比较器，还包括
置位逻辑门，所述置位逻辑门耦合到所述置位-复位锁存器的置位端子，所述置位逻辑门具有耦合到用于写入操作时钟信号的节点的第一输入端子并且具有耦合到所述第一晶体管的所述栅极的第二输入端子。
8.根据权利要求7所述的地址比较器，其中所述置位逻辑门是与门或与非门，所述与门或所述与非门具有耦合到用于写入操作时钟信号的节点的第一输入端子并且具有耦合到所述第一晶体管的所述栅极的第二输入端子。
9.根据权利要求4所述的地址比较器，还包括：
锁存器，所述锁存器被配置为锁存所述读取控制信号，所述锁存器包括用于所述读取控制信号的所述节点；和
复位晶体管，所述复位晶体管耦合在用于所述读取控制信号的所述节点与电源节点之间。
10.根据权利要求4所述的地址比较器，还包括
第二晶体管，所述第二晶体管耦合在所述第一晶体管与用于所述读取控制信号的所述节点之间，其中所述第二晶体管的栅极耦合到用于存储器时钟信号的节点，并且其中每个第一逻辑门为异或门或异或非门。
11.根据权利要求10所述的地址比较器，其中所述第一晶体管和所述第二晶体管各自包括n型金属氧化物半导体(NMOS)晶体管。
12.根据权利要求4所述的地址比较器，其中所述存储器包括：
字线；和
字线驱动器，所述字线驱动器被配置为驱动所述字线，其中用于所述读取控制信号的所述节点耦合到所述字线驱动器的输入端子。
13.根据权利要求12所述的地址比较器，其中所述字线驱动器被配置为响应于所述读取控制信号的解除断言来在随机读取操作期间断言所述字线的电压，并且响应于所述读取控制信号的断言来在突发模式读取操作期间不断言所述字线的所述电压。
14.根据权利要求12所述的地址比较器，其中所述存储器还包括：
第一列，所述第一列包括一对位线；
一对电荷转移晶体管，所述一对电荷转移晶体管耦合到所述一对位线；
读出放大器，所述读出放大器通过一对读出节点耦合到所述一对电荷转移晶体管；
第一读出节点晶体管，所述第一读出节点晶体管耦合在地与所述一对读出节点中的第一读出节点之间；
第二读出节点晶体管，所述第二读出节点晶体管耦合在地与所述一对读出节点中的第二读出节点之间；和
时钟电路，所述时钟电路具有耦合到所述第一读出节点晶体管和所述第二读出节点晶体管的栅极的输出端子。
15.根据权利要求14所述的地址比较器，其中所述时钟电路被进一步配置为在随机读取操作期间响应于所述控制信号来断言其输出端子，并且在突发模式读取操作期间响应于所述控制信号来使其输出端子放电。
16.根据权利要求14所述的地址比较器，其中所述读出放大器包括一对交叉耦合的与非门。
17.一种用于伪双端口存储器的突发模式地址比较的方法，包括：
响应于在第一存储器时钟循环期间第一随机读取操作的完成而复位锁存器，以将所述锁存器置于复位状态；
在所述第一存储器时钟循环中的第一写入操作期间，响应于指示所述第一写入操作不被定向到在所述第一随机读取操作中寻址的位单元群组的第一地址比较而维持所述锁存器的所述复位状态；
在所述第一存储器时钟循环期间完成所述第一写入操作之后，响应于指示第二存储器时钟循环的读取地址被定向到所述位单元群组中的位单元的第二地址比较以及响应于所述锁存器被维持处于所述复位状态，断言突发模式使能信号以提供所断言的突发模式使能信号；以及
在所述第二存储器时钟循环期间，响应于所断言的突发模式使能信号来对所述位单元群组中的所述位单元执行突发模式读取操作。
18.根据权利要求17所述的方法，还包括：
在所述第二存储器时钟循环中的第二写入操作期间，响应于指示所述第二写入操作被定向到在所述第一随机读取操作中寻址的所述位单元群组的第三地址比较来将所述锁存器置位；以及
在所述第二存储器时钟循环期间写入所述位单元群组中的第二位单元。
19.根据权利要求18所述的方法，还包括：
响应于所述锁存器的置位，在第三存储器时钟循环期间执行对所述伪双端口存储器的第二随机读取操作。
20.一种用于存储器的地址比较器，包括：
具有多个输出端子的多个一位地址比较器，所述多个一位地址比较器中的每个一位地址比较器包括多路复用器，所述多路复用器耦合到相应读取地址输入端子并且耦合到相应写入地址输入端子；和
组合电路，所述组合电路被配置为组合来自所述多个单位比较器中的每个单位比较器的输出信号以在组合输出信号端子上形成组合输出信号。
21.根据权利要求20所述的地址比较器，还包括：
第一锁存器，所述第一锁存器包括用于控制信号的节点；
第一晶体管，所述第一晶体管耦合到用于所述控制信号的所述节点，其中所述组合输出信号端子耦合到所述第一晶体管的栅极。
22.根据权利要求21所述的地址比较器，其中每个多路复用器包括一对传输门，所述地址比较器还包括：
时钟电路，所述时钟电路具有耦合到每对传输门中的每个传输门中的晶体管的栅极的输出端子。
23.根据权利要求22所述的地址比较器，其中所述时钟电路包括耦合到用于所述控制信号的所述节点的输入端子。
24.根据权利要求20所述的地址比较器，其中所述地址比较器包括在蜂窝电话中。
25.一种用于伪双端口存储器的地址比较器，包括：
地址存储器，所述地址存储器被配置为存储用于位单元群组的地址以提供存储的地址；
地址多路复用器，所述地址多路复用器被配置为在用于读取操作的读取地址与用于写入操作的写入地址之间进行选择以提供选定地址；
多个第一逻辑门，所述多个第一逻辑门被配置为响应于所述选定地址等于所存储的地址来断言位比较信号；
第一锁存器，所述第一锁存器被配置为当突发复位信号处于复位状态时响应于所述位比较信号的断言来断言突发模式信号；和
第二锁存器，所述第二锁存器被配置为在所述写入操作期间响应于所述位比较信号的断言来对所述突发复位信号进行置位，并且在所述读取操作完成之后将所述突发复位信号复位到所述复位状态。
26.根据权利要求25所述的地址比较器，其中所述伪双端口存储器包括：
字线；
多个列，所述多个列中的每一列包括来自所述列与所述字线的交叉点处的所述位单元群组的相应位单元、一对位线以及通过一对读出节点耦合到所述一对位线的读出放大器；和
时钟电路，所述时钟电路被配置为响应于所述突发模式信号未被断言来在所述读取操作期间断言所述字线的电压，并且响应于所述突发模式信号被断言来在所述读取操作期间不断言所述字线的所述电压。
27.根据权利要求26所述的地址比较器，其中所述伪双端口存储器还包括：
读出节点预充电电路，所述读出节点预充电电路被配置为响应于读出节点预充电信号被断言来在所述读取操作期间对每对读出节点进行预充电，并且响应于所述读出节点预充电信号未被断言来在所述读取操作期间不对每对读出节点进行预充电，其中所述时钟电路被进一步配置为响应于所述突发模式信号未被断言来在所述读取操作期间断言所述读出节点预充电信号，并且响应于所述突发模式信号被断言来在所述读取操作期间不断言所述读出节点预充电信号。
28.根据权利要求25所述的地址比较器，其中所述多个第一逻辑门中的每个第一逻辑门是异或门。
29.根据权利要求25所述的地址比较器，其中所述地址多路复用器包括多个传输门。
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