CN117916803A - 具有用于增强存储器读取带宽的读出放大器隔离方案的存储器 - Google Patents

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Abstract

提供了一种存储器，该存储器包括自定时存储器电路，该自定时存储器电路控制读出放大器与由列多路复用器选择的列的隔离，直到位线电压差形成延迟的完成。该自定时存储器电路还响应于该位线电压差形成延迟的完成而控制对该读出放大器的预充电的释放。

Description

具有用于增强存储器读取带宽的读出放大器隔离方案的存 储器
技术领域
本申请涉及存储器，并且更具体地涉及用于增强存储器读取带宽的读出放大器隔离技术。
背景技术
静态随机存取存储器(SRAM)中的位单元按行和列布置。通过断言对应行字线的电压来访问行。在字线电压被断言的情况下，用于与被访问行交叉的位单元列的读出放大器可做出位决策。每一列具有由位线和互补位线形成的位线对。在读取操作之前，对位线对预充电。在到被访问行的字线被断言的情况下，位线对中的位线中的一个位线将根据被访问行和列的交叉点处的位单元中的所存储位的二元值而开始放电。
当位线之间已形成足够的电压差时，读出放大器然后可针对读取操作做出位决策。为了增强操作速度，位线电压差不是全轨(不等于电源电压)，而是电源电压的一部分。例如，如果电源电压为大约1V，则足够的位线电压差可为大约200mV或甚至更小。读出放大器需要增益以将位线电压差放大为用于读取操作的全轨位决策(二元一或二元零)。所得的读出放大器占用面积可能太大而不能配合在现代高密度存储器的列间距内。因此，按照惯例通过列多路复用器将一组列多路复用到单个读出放大器。
在读取操作期间，位线预充电的时序、字线的断言和随后的释放、读出放大器的预充电以及读出放大器的使能均由自定时时钟信号控制。例如，按照惯例在读取操作开始期间对读出放大器和位线预充电。然后停止预充电，断开列多路复用器，并断言字线。在合适的位线电压差形成延迟以允许形成位线电压差之后，闭合字线，并且使能读出放大器以做出其位决策。然后必须再次对读出放大器预充电以开始另一读取操作循环。但随着存储器操作速度的增加，读出放大器预充电的裕度收缩。如果读出放大器未正确预充电，则读取操作可能导致错误的位决策。
发明内容
根据本公开的一方面，提供了一种存储器，该存储器包括：读出放大器，该读出放大器被配置为响应于读出放大器预充电信号的断言而对读出放大器输入节点对预充电；和自定时存储器电路，该自定时存储器电路包括虚设位线电路，该虚设位线电路被配置为断言虚设位线输出信号以触发该读出放大器预充电信号的解除断言。
根据本公开的另一方面，提供了一种对存储器的读取操作的方法，该方法包括：响应于存储器时钟信号的断言而开始字线断言延迟；响应于该字线断言延迟的完成而开始位线电压差形成延迟；响应于该位线电压差形成延迟的完成而停止对读出放大器的输入节点对的预充电；以及响应于该位线电压差形成延迟的完成而断开读取列多路复用器以将位线对耦合到该输入节点对。
根据本公开的又一方面，提供了一种存储器，该存储器包括：多个列，该多个列中的每一列包括位线对；读出放大器，该读出放大器包括读出放大器输入节点对；读取列多路复用器，该读取列多路复用器被配置为响应于读取多路复用器地址信号的断言而从该多个列中选择选定列，以将该选定列中的该位线对耦合到该读出放大器输入节点对；和自定时存储器电路，该自定时存储器电路被配置为防止该读取多路复用器地址信号的该断言直到位线电压差产生延迟的完成。
通过下面的具体实施方式可以更好地理解这些优点和附加的优点。
附图说明
图1例示了根据本公开的一方面的自定时存储器。
图2例示了常规自定时存储器的一些波形。
图3例示了用于自定时存储器的自定时的常规自定时存储器电路。
图4例示了根据本公开的一方面的用于图1的自定时存储器的自定时存储器电路。
图5例示了根据本公开的一方面的图4的自定时存储器电路中的循环结束路径的一部分。
图6例示了根据本公开的一方面的图1的自定时存储器和图4的自定时存储器电路的一些波形。
图7是根据本公开的一方面的示例自定时读取操作的流程图。
图8例示了根据本公开的一方面的各自结合有自定时存储器的一些示例电子系统。
通过参考下面的具体实施方式，可最好地理解本公开的具体实施及其优点。应当理解，相同的参考标号用于标识在图中的一个或多个图中示出的相同元件。
具体实施方式
静态随机存取存储器(SRAM)具有改进的自定时以控制读取操作，以便有利地增加存储器读取带宽。图1中示出具有这种改进的自定时的示例SRAM 100。在SRAM 100中，列多路复用器105将用于第零存储体103的列的列组101多路复用到用于读出放大器115的读出放大器输入节点对q和qb。类似地，列多路复用器110将第一存储体104的列的列组102多路复用到读出放大器输入节点q和qb。每个列组的范围从第一列到第n列，n为复数正整数。例如，如果n等于2，则每个列组具有两个列。类似地，如果n等于4，则每个列组具有四个列等。
每一列包括位线和互补位线。例如，存储体0的列组101的范围从具有位线b0_1和互补位线b0_1b的第一列到具有位线b0_n和互补位线b0_nb的第n列。每一列包括多个位单元。跨列，位单元也按行布置。每个位单元行均由对应的字线横穿。为了说明清楚，在第零存储体103中仅示出单个字线b0_w。当字线b0_w被断言时，对应行中的所有位单元响应于每个位单元的二元内容来驱动其列的位线。在第零存储体103中的每个字线和列的交叉点处存在位单元。为了说明清楚，图1中针对由字线b0_w横穿的行中的列组101仅示出第一位单元b0_1和第n位单元b0_n。
第一存储体104中的列组102被类似地布置。因此，列组102的范围从具有位线b1_1和互补位线b1_1b的第一列到具有位线b1_n和互补位线b1_nb的第n列。每一列包括多个位单元。跨第一存储体104中的列，位单元也按行布置。每个位单元行均由对应的字线横穿。为了说明清楚，在第一存储体104中仅示出单个字线b1_w。当字线b1_w被断言时，对应行中的所有位单元响应于每个位单元的二元内容来驱动其列的位线。在第一存储体104中的每个字线和列的交叉点处存在位单元。为了说明清楚，图1中针对由字线b1_w横穿的行中的列组102仅示出第一位单元b1_1和第n位单元b1_n。
如本文所用，“存储体”是指共享多个列的位单元阵列。多个列被进一步布置成列组，诸如列组101和102。按照惯例将存储器阵列分成诸如第零存储体103和第一存储体104的存储体，因为如果位线横穿太多位单元行，则位线电容变得太大。然后大的位线电容需要长时间的读取操作，使得可形成用于成功位决策的足够位线电压差。例如，如果第零存储体103和第一存储体104被组合成具有相同列数的单个存储体，则位线电容将大约加倍。
每个存储体均通过其自己的地址集合来寻址。例如，对第零存储体103中的列组101的读取涉及第零存储体地址，该第零存储体地址命令列多路复用器105为列组101中的第i列进行选择，i为范围从1到n的整数。由于每个列多路复用器还可表示为读取多路复用器(mux)，因此第零存储体地址还可表示为b0读取多路复用器地址125，其可为低电平有效地址。在b0读取多路复用器地址125被断言的情况下，选定中的位线通过列多路复用器105耦合到读出放大器115的q输入节点。类似地，选定列中的互补位线通过列多路复用器105耦合到读出放大器115的互补输入节点qb。响应于b1读取多路复用器地址b1_rm[i]145的断言，在第一存储体104中的列多路复用器110中发生类似的列寻址。
在读取操作之前，被寻址的存储体对其位线预充电。SRAM 100中的每一列被配置为响应于对应的预充电信号而对其位线预充电。出于概念的目的，低电平有效存储体0预充电信号(b0预充电)120被示出为由列多路复用器105而不是每一列的预充电电路接收。如本文所定义，当信号为真时，无论真状态表示为高电平有效还是低电平有效，该信号都被视为“被断言”。如果b0预充电信号120为低电平有效，则其通过放电而被断言。作为响应，第零存储体103中的列对其位线预充电。相比之下，高电平有效信号通过充电到电源电压而被断言。类似地，第一存储体104中的列响应于第一存储体预充电(b1预充电)信号140(其可为低电平有效信号)的断言而对其位线预充电。
读出放大器115通过对读出放大器输入节点q和qb预充电来响应读出放大器预充电(sa预充电)信号130的断言。响应于感测使能信号(其也可表示为感测选择(se选择)信号135)的断言，读出放大器115感测跨其输入节点q和qb的位线电压差以形成位决策输出信号sa_out。
为了更好地理解这种有利的自定时，将首先讨论传统的自定时，就好像SRAM 100是常规自定时的。图2中示出用于这种常规自定时的一些操作波形。对第零存储体103和对第一存储体104的读取操作响应于根据1GHz速率循环的存储器时钟信号(clk)的循环而发生。因此，存储器时钟信号的每个循环或周期为1000皮秒长。第一时钟循环在时间t0处开始以用于对第零存储体103的读取。最初，低电平有效b0预充电信号120通过被放电而被断言，使得第零存储体103中的位线被预充电。类似地，低电平有效读出放大器预充电(sa预充电)信号130最初也被断言。在初始延迟之后，b0读取多路复用器地址125在时间t1通过被放电而被断言，并且第零存储体字线b0_w被断言。b0预充电信号120和sa预充电信号130两者均通过在与b0读取多路复用器地址125被断言时大致相同的时间t1被充电到电源电压而被解除断言。由于响应于字线b0_w的电压的断言，被寻址列中的位线耦合到被访问位单元，在被寻址列中形成位线电压差b0_bl//b0_blb。
b0读取多路复用器地址125的断言致使位线电压差作为电压差q/qb耦合到读出放大器输入节点q和qb。一旦此电压差q/qb已充分形成，则在时间t2断言读出放大器选择(se选择)135，使得可由读出放大器115产生读出放大器位决策信号sa_out及其互补sa_out_n。字线b0_w在大约时间t2被释放。
新时钟循环在时间t3以对第一存储体104的读取操作开始。b1预充电信号140已在时间t3之前被断言，因此存储体1位线已被预充电。但由于两个存储体共享读出放大器115，因此直到读出放大器位决策sa_out及其互补sa_out_n可被锁存在全局输出锁存器(未示出)中才可断言sa预充电信号130。该锁存直到大约时间t4才发生。因此，用于存储体1读取操作的读出放大器预充电可能不具有足够长的持续时间。然后可能会出现位错误。例如，b1读取多路复用器地址145可在时间t4之后与存储体一字线b1_w的断言一起被断言。形成位线电压差b1_b1/b1_blb。但由于缩短的读出放大器预充电持续时间在时间t5结束，因此该位线电压差在存储体1读取操作期间可能不会正确地耦合到读出放大器输入节点q和qb。另一存储器时钟循环在时间t6开始。
通过考虑如图3所示的控制此自定时操作的常规自定时存储器电路300，可更好地了解关于图2所讨论的常规自定时操作的潜在缺陷。自定时存储器电路300包括脉冲锁存器305，该脉冲锁存器锁存存储器时钟信号(clk)。存储器时钟信号clk的此锁存是常规的以产生内部时钟(iclk)信号。脉冲锁存器305响应于存储器时钟信号的断言(例如，上升沿)而断言iclk信号。自定时存储器电路300包括循环起始路径301，该循环起始路径控制sa预充电信号130、b0预充电信号120、b1预充电信号140、b0读取多路复用器地址125和b1读取多路复用器地址145的时序。
在循环起始路径301中，缓冲器330延迟iclk信号以产生第一延迟的内部时钟(iclk_delay1)信号。因此，iclk_delay1信号将在iclk信号的断言之后不久被断言，这继而响应于存储器时钟信号的断言。iclk_delay1信号的断言控制b0读取多路复用器地址125或b1读取多路复用器地址145的断言，这取决于哪个存储体正在被寻址。
循环起始路径301还包括缓冲器345，该缓冲器延迟iclk_delay1信号以形成第二延迟的内部时钟(iclk_delay2)信号。iclk_delay2信号的断言根据哪个存储体正在被寻址来控制b0预充电信号120或b1预充电信号140的释放(解除断言)。
最后，循环起始路径301包括缓冲器350，该缓冲器将iclk_delay2信号延迟为第三延迟的内部时钟(iclk_delay3)信号。iclk_delay3信号的断言控制sa预充电信号130的释放(解除断言)。
循环起始路径301被视为“起始”路径，因为其用于在读取操作中触发字线断言和其他初始动作。iclk_delay1信号、iclk_delay2信号和iclk_delay3信号均为iclk信号的延迟版本，其继而被脉冲锁存器305中相对于存储器时钟信号的锁存延迟。因此，存储器时钟信号的上升沿(从地到电源电压的转变)将产生iclk信号中的上升沿，然后是iclk_delay1信号中的上升沿，然后是iclk_delay2信号中的上升沿，并且最后是iclk_delay3信号中的上升沿。由缓冲器330、345和350引入的延迟是固定的并且不依赖于SRAM 100中操作的完成。
与循环起始路径301相反，自定时存储器电路300中的循环结束路径302对读取操作的各种功能进行自定时。例如，循环结束路径302包括虚设字线电路310，该虚设字线电路模仿形成字线电压所必需的延迟。响应于内部时钟信号iclk的断言，虚设字线电路310将在模拟的字线电压形成延迟之后断言虚设字线输出信号(dwl)。虚设位线电路315模仿位线电压差形成延迟以用于在寻址列中形成足够的位线电压差。响应于来自虚设字线电路310的dwl输出信号的断言，虚设位线电路315在模拟的位线电压差形成延迟完成之后断言虚设位线输出信号(ready_n)。虚设读出放大器电路320通过模拟完成读出放大器115的位决策所必需的延迟来响应来自虚设位线电路315的ready_n输出信号的断言。在该模拟的读出放大器感测延迟之后，虚设读出放大器电路320触发se选择信号135的断言并触发ready_pl信号325的断言，该ready_pl信号致使脉冲锁存器305重置内部时钟信号iclk。因此，内部时钟信号iclk的下降沿独立于存储器时钟信号的下降沿，而是取决于自定时存储器电路300中的循环结束路径302的自定时行为。
但需注意将b0读取多路复用器地址信号125的断言、b1读取多路复用器地址信号145的断言以及sa预充电信号130的释放与循环起始路径301联系起来的问题。再次参考图2，需注意b1读取多路复用器地址信号145在时间t4之后不久被断言，时间t4相对较早地进入存储体1读取循环。因此，sa预充电信号130必须在时间t4之后不久在时间t5被释放。因此，用于存储体1读取操作的读出放大器预充电时间仅从大约时间t4延伸到时间t5，这可能不能为读出放大器输入节点q和qb的预充电提供足够的裕度。
为了解决此定时缺陷，可通过图4中例示的改进的自定时存储器电路400来对SRAM100进行定时。如关于自定时存储器电路300所讨论的，脉冲锁存器305响应存储器时钟信号(clk)的断言以断言并锁存iclk信号。自定时存储器电路400包括循环结束路径402，该循环结束路径在如由虚设读出放大器电路320建模的读出放大器115的成功感测的完成时重置脉冲锁存器305。循环起始路径401根据哪个存储体正在被寻址来控制b0预充电信号120或b1预充电信号140的释放。与循环起始路径301相反，循环起始路径401不控制b0读取多路复用器地址信号125的断言或b1读取多路复用器地址信号145的断言。另外，循环起始路径401不控制sa预充电信号130的释放(解除断言)。
如针对循环起始路径301所讨论的，循环起始路径401包括用于将iclk信号延迟为iclk_delay1信号的缓冲器330。另外，循环起始路径401包括用于将iclk_delay1信号延迟为iclk_delay2信号的缓冲器345。在iclk信号的断言之后由缓冲器330和345产生的延迟之后，将释放b0预充电信号120和b1预充电信号140中的被寻址的一者。
与循环结束路径302相反，自定时存储器电路400中的循环结束路径402控制sa预充电信号130的释放、b0读取多路复用器地址信号125的断言以及b1读取多路复用器地址信号145的断言。如关于循环结束路径302所讨论的，循环结束路径402包括虚设字线电路310，该虚设字线电路模仿形成字线电压所必需的延迟。响应于iclk信号的断言，虚设字线电路310将在模拟的字线电压发展延迟之后断言其虚设字线输出信号(dwl)。虚设位线电路315模仿位线电压差形成延迟以用于在被寻址列中形成足够的位线电压差。响应于来自虚设字线电路310的dwl输出信号的断言，虚设位线电路315在模拟的位线电压差形成延迟完成之后断言其虚设字线输出信号(ready_n)。ready_n信号的断言触发sa预充电信号130的释放。因此，在位线已形成足够电压差以供读出放大器115做出成功位决策之后，将停止对读出放大器输入节点q和qb的预充电。
缓冲器405延迟ready_n信号以形成ready_n_delay信号，该ready_n_delay信号也可表示为延迟的虚设位线输出信号。ready_n_delay信号的断言控制b0读取多路复用器地址信号125和b1读取多路复用器地址信号145中的适当一者的断言，这取决于在读取操作中哪个存储体正在被寻址。因此，在位线对已形成用于位决策的足够电压差之后不久，到被寻址存储体的读取多路复用器将断开并将被寻址列中的位线对耦合到读出放大器输入节点q和qb。由缓冲器405提供的延迟相对于sa预充电信号130的释放而延迟b0读取多路复用器地址信号125或b1读取多路复用器地址信号145的断言。该延迟可起到改进读出放大器115的感测裕度的作用。
虚设读出放大器电路320通过模拟完成读出放大器115的位决策所必需的延迟来响应ready_n_delay信号的断言。在该模拟的读出放大器感测延迟之后，虚设读出放大器电路320断言ready_pl信号325，该ready_pl信号致使脉冲锁存器305重置内部时钟信号iclk。
内部时钟信号iclk不响应于存储器时钟信号clk的下降沿而被释放。而是，脉冲锁存器305响应于ready_pl信号325的断言而解除断言内部时钟。ready_n_delay信号的下降沿触发虚设读出放大器电路320以模拟读出放大器感测时间。该下降沿还致使se选择信号135被断言。因此，读出放大器输入节点q和qb与位线隔离，直到在字线(wl)断言周期中相对较晚为止。类似地，读出放大器预充电仅在字线断言周期相对较晚时才被释放，使得读出放大器输入节点q和qb可被正确再充电。
图5示出了循环结束路径402的一部分500的电路图。反相器505将ready_n信号反相以驱动输出节点510。反相器505的电源节点通过p型金属氧化物半导体(PMOS)晶体管P1耦合到电源节点。低电平有效read_n信号控制晶体管P1的栅极。存储器100在读取操作期间断言read_n信号。因此，反相器505在读取操作期间被供电，因为此时晶体管P1导通。输出节点510通过n型金属氧化物半导体(NMOS)晶体管M1耦合到地，该n型金属氧化物半导体(NMOS)晶体管的栅极也由read_n信号控制。因此晶体管M1在读取操作期间关断，因为read_n信号通过被放电而被断言。反相器540在读取操作期间将输出节点510上的ready_n信号的反相版本反相以释放sa预充电信号130。由于此具体实施中的sa预充电信号为低电平有效信号，因此其通过充电到电源电压而被释放或解除断言。
缓冲器405可由反相器对515和520来实现，以延迟ready_n信号以形成ready_n_delay信号。诸如或非门525的逻辑门将ready_n_delay信号与read_n信号进行或非运算以形成或非输出信号530。反相器535的地节点通过其栅极由或非输出信号530控制的NMOS晶体管M2耦合到地。晶体管M2将导通，使得当或非输出信号530在读取操作期间响应于ready_n_delay信号的断言而被断言时反相器535起作用。
当或非输出信号530被断言时，反相器535将高电平有效列多路复用器信号cm反相以形成读取多路复用器地址信号rm。读取多路复用器地址信号rm在对第零存储体103的读取操作期间对于b0读取多路复用器地址信号125是通用的，并且在对第一存储体104的读取操作期间对于b1读取多路复用器地址信号145是通用的。反相器535的输出节点通过PMOS晶体管P2耦合到电源电压的节点。或非输出信号530驱动晶体管P2的栅极，使得读取多路复用器地址信号rm被解除断言(因为其为低电平有效信号而被充电到电源电压)，同时或非输出信号530被放电。通过保持晶体管P2导通直到或非输出信号530被断言，自定时存储器电路400用于阻止b0读取多路复用器地址信号125的断言或b1读取多路复用器地址信号145的断言，直到完成位线电压差形成延迟。
图6中示出自定时存储器电路400的操作期间的各种信号的时序图。存储器时钟信号(clk)在时间t1的上升沿触发脉冲锁存器305以锁存iclk信号，该iclk信号在脉冲锁存器305中的锁存延迟之后具有上升沿。iclk信号的上升沿致使iclk_delay_1信号在来自缓冲器330的延迟之后具有上升沿。类似地，iclk_delay_1信号的上升沿致使iclk_delay_2信号在来自缓冲器345的延迟之后具有上升沿。iclk_delay_2信号的上升沿触发b0预充电信号120或b1预充电信号140(这些预充电信号在图6中未示出)中的适当一者的释放。
iclk信号的断言触发虚设字线电路310以在针对字线电压形成的相对短延迟的模拟之后断言dwl输出信号。dwl输出信号的断言致使虚设位线电路315开始对位线电压差形成延迟进行建模以形成足够的位线电压差。该模拟的延迟通过在时间t2将信号stbl放电到地来表示，因此ready_n信号通过被放电而被断言。ready_n信号的该断言引起sa预充电信号130的释放(充电至电源电压)。在断言ready_n信号之后从缓冲器405短暂延迟以断言ready_n_delay信号之后，读取多路复用器地址信号rm通过被放电而被断言。
现在将参考图7的流程图来讨论对存储器执行自定时读取操作的方法。该方法包括响应于存储器时钟信号的断言而开始字线断言延迟的动作700。自定时存储器电路400中的虚设字线电路310开始对字线断言延迟的建模是动作700的示例。该方法还包括响应于字线断言延迟的完成而开始位线电压差形成延迟的动作705。虚设位线电路315响应于自定时存储器电路400中的虚设字线输出信号dwl的断言而开始对位线电压差形成延迟的建模是动作705的示例。另外，该方法包括响应于位线电压差形成延迟的完成而停止对读出放大器的输入节点对的预充电的动作710。循环结束路径402释放sa预充电信号130以停止对输入节点q和qb的预充电是动作710的示例。最后，该方法包括响应于位线电压差形成延迟的完成而断开读取列多路复用器以将位线对耦合到输入节点对的动作715。断言b0读取多路复用器地址信号125以断开列多路复用器105或断言b1读取多路复用器地址信号145以断开列多路复用器110是动作715的示例。
如本文所公开的具有有利自定时的存储器可结合到广泛多种电子系统中。例如，如图8所示，蜂窝电话800、膝上型计算机805和平板PC 810均可包括根据本公开的具有自定时的存储器。诸如音乐播放器、视频播放器、通信设备和个人计算机的其他示例性电子系统也可配置有根据本公开构造的存储器。
现在将在以下一系列示例条款中概述本公开的一些方面：
条款1.一种存储器，所述存储器包括：
读出放大器，所述读出放大器被配置为响应于读出放大器预充电
信号的断言而对读出放大器输入节点对预充电；和
自定时存储器电路，所述自定时存储器电路包括虚设位线电路，所述虚设位线电路被配置为断言虚设位线输出信号以触发所述读出放大器预充电信号的解除断言。
条款2.根据条款1所述的存储器，所述存储器还包括：
第一多个列，所述第一多个列中的每一列包括位线对；
第一读取列多路复用器，所述第一读取列多路复用器被配置为响应于第一读取多路复用器地址信号的断言而从所述第一多个列中选择第一选定列，以将所述第一选定列中的所述位线对耦合到所述读出放大器输入节点对。
条款3.根据条款2所述的存储器，其中所述自定时存储器电路还包括：
第一开关，所述第一开关耦合在用于所述第一读取多路复用器地址信号的节点与电源节点之间，其中所述第一开关被配置为响应于所述虚设位线输出信号的所述断言而断开。
条款4.根据条款3所述的存储器，其中所述自定时存储器电路还包括：
第一缓冲器，所述第一缓冲器被配置为将所述虚设位线输出信号延迟为延迟的虚设位线输出信号，和
第一逻辑门，所述第一逻辑门被配置为将所述延迟的虚设位线输出信号处理成第一逻辑门输出信号，其中所述第一开关为具有耦合到所述第一逻辑门输出信号的栅极的第一晶体管。
条款5.根据条款4所述的存储器，其中所述第一逻辑门是或非门，并且所述第一晶体管是第一p型金属氧化物半导体(PMOS)晶体管。
条款6.根据条款4至5中任一项所述的存储器，其中所述自定时存储器电路还包括：
第二逻辑门，所述第二逻辑门被配置为处理列多路复用器信号以产生所述第一读取多路复用器地址信号，所述第二逻辑门包括地端子；和
第二开关，所述第二开关耦合在所述地端子与地之间，其中所述第二开关被配置为响应于所述第一逻辑门输出信号的断言而闭合。
条款7.根据条款6所述的存储器，其中所述第二逻辑门包括反相器，并且其中所述第二开关包括n型金属氧化物半导体(NMOS)晶体管，所述n型金属氧化物半导体(NMOS)晶体管具有耦合到所述第一逻辑门输出信号的栅极。
条款8.根据条款1至7中任一项所述的存储器，其中所述自定时存储器电路还包括：
缓冲器，所述缓冲器被配置为延迟所述虚设位线输出信号以产生所述读出放大器预充电信号。
条款9.根据条款8所述的存储器，其中所述缓冲器包括：
第一反相器；和
第二反相器，所述第二反相器与所述第一反相器串联布置。
条款10.根据条款6所述的存储器，所述存储器还包括：
第二多个列，所述第二多个列中的每一列包括位线对；
第二读取列多路复用器，所述第二读取列多路复用器被配置为响应于第二读取多路复用器地址信号的断言而从所述第二多个列中选择第二选定列，以将所述第二选定列中的所述位线对耦合到所述读出放大器输入节点对，其中用于所述第一读取多路复用器地址信号的所述节点也是用于所述第二读取多路复用器地址信号的节点。
条款11.根据条款10所述的存储器，所述存储器还包括：
第一存储体，所述第一存储体包括所述第一多个列；和
第二存储体，所述第二存储体包括所述第二多个列。
条款12.根据条款2至11中任一项所述的存储器，其中所述自定时存储器电路还包括：
锁存器，所述锁存器被配置为锁存存储器时钟信号以提供内部时钟信号；
虚设字线电路，所述虚设字线电路被配置为响应于所述内部时钟信号的断言而断言虚设字线输出信号，其中所述虚设位线电路还被配置为响应于所述虚设字线输出信号的断言而断言所述虚设位线信号。
条款13.根据条款12所述的存储器，其中所述自定时存储器电路还包括：
第一缓冲器，所述第一缓冲器被配置为延迟所述内部时钟信号以产生第一延迟的内部时钟信号；和
第二缓冲器，所述第二缓冲器被配置为延迟所述第一延迟的内部时钟信号以产生第二延迟的内部时钟信号，其中所述第一多个列中的每一列被配置为响应于所述第二延迟的内部时钟信号的第一二元状态而对其位线对预充电并且响应于所述第二延迟的内部时钟信号的第二二元状态而释放对其位线对的预充电。
条款14.根据条款1至13中任一项所述的存储器，其中所述存储器被包括在蜂窝电话中。
条款15.一种对存储器的读取操作的方法，所述方法包括：
响应于存储器时钟信号的断言而开始字线断言延迟；
响应于所述字线断言延迟的完成而开始位线电压差形成延迟；
响应于所述位线电压差形成延迟的完成而停止对读出放大器的输入节点对的预充电；以及
响应于所述位线电压差形成延迟的所述完成而断开读取列多路复用器以将位线对耦合到所述输入节点对。
条款16.根据条款15所述的方法，所述方法还包括：
在所述位线电压差形成延迟的所述完成时断言虚设位线输出信号；
在缓冲器中缓冲所述虚设位线输出信号以产生延迟的虚设位线输出信号；以及
响应于所述延迟的虚设位线输出信号的断言而断言读出放大器使能信号，其中停止对所述读出放大器的所述输入节点对的所述预充电是响应于所述虚设位线输出信号的所述断言的，并且其中断开所述读取列多路复用器以将所述位线对耦合到所述输入节点对是响应于所述延迟的虚设位线输出信号的所述断言的。
条款17.根据条款16所述的方法，其中开始所述字线断言延迟包括在虚设字线电路中对所述字线断言延迟建模。
条款18.根据条款16至17中任一项所述的方法，所述方法还包括：
将所述存储器时钟信号锁存在锁存器中以提供内部时钟信号，其中开始所述字线断言延迟还响应于所述内部时钟信号的断言。
条款19.根据条款16至18中任一项所述的方法，所述方法还包括：
在所述存储器时钟信号的所述断言之前开始对所述读出放大器的所述输入节点对的所述预充电。
条款20.根据条款18所述的方法，所述方法还包括：
延迟所述内部时钟信号以提供延迟的内部时钟信号；以及
响应于所述延迟的内部时钟信号的断言而停止对所述位线对的预充电。
条款21.一种存储器，所述存储器包括：
多个列，所述多个列中的每一列包括位线对；
读出放大器，所述读出放大器包括读出放大器输入节点对；
读取列多路复用器，所述读取列多路复用器被配置为响应于读取多路复用器地址信号的断言而从所述多个列中选择选定列，以将所述选定列中的所述位线对耦合到所述读出放大器输入节点对；和
自定时存储器电路，所述自定时存储器电路被配置为防止所述读取多路复用器地址信号的所述断言直到位线电压差形成延迟的完成。
条款22.根据条款21所述的存储器，其中所述自定时存储器电路包括：
锁存器，所述锁存器被配置为锁存存储器时钟信号以提供内部时钟信号；和
虚设位线电路，所述虚设位线电路被配置为响应于所述内部时钟信号的断言而确定所述位线电压差形成延迟的所述完成，其中所述自定时存储器电路还被配置为响应于所述读出放大器的感测的完成而重置所述锁存器以重置所述内部时钟信号。
条款23.根据条款22所述的存储器，所述存储器还包括：
虚设字线电路，其中所述虚设位线电路还被配置为响应于来自所述虚设字线电路的虚设字线输出信号的断言而确定所述位线电压差形成延迟的所述完成。
如本领域技术人员到目前为止将理解的并且取决于手头的特定应用，在不脱离本公开的范围的情况下，可以对本公开的材料、装置、配置和设备使用方法进行许多修改、替换和变化。有鉴于此，本公开的范围不应当被限定于本文所例示和描述的特定实施方案(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (23)

1.一种存储器，所述存储器包括：
读出放大器，所述读出放大器被配置为响应于读出放大器预充电信号的断言而对读出放大器输入节点对预充电；和
自定时存储器电路，所述自定时存储器电路包括虚设位线电路，所述虚设位线电路被配置为断言虚设位线输出信号以触发所述读出放大器预充电信号的解除断言。
2.根据权利要求1所述的存储器，所述存储器还包括：
第一多个列，所述第一多个列中的每一列包括位线对；和
第一读取列多路复用器，所述第一读取列多路复用器被配置为响应于第一读取多路复用器地址信号的断言而从所述第一多个列中选择第一选定列，以将所述第一选定列中的所述位线对耦合到所述读出放大器输入节点对。
3.根据权利要求2所述的存储器，其中所述自定时存储器电路还包括：
第一开关，所述第一开关耦合在用于所述第一读取多路复用器地址信号的节点与电源节点之间，其中所述第一开关被配置为响应于所述虚设位线输出信号的所述断言而断开。
4.根据权利要求3所述的存储器，其中所述自定时存储器电路还包括：
第一缓冲器，所述第一缓冲器被配置为将所述虚设位线输出信号延迟为延迟的虚设位线输出信号，和
第一逻辑门，所述第一逻辑门被配置为将所述延迟的虚设位线输出信号处理成第一逻辑门输出信号，其中所述第一开关为具有耦合到所述第一逻辑门输出信号的栅极的第一晶体管。
5.根据权利要求4所述的存储器，其中所述第一逻辑门是或非门，并且所述第一晶体管是第一p型金属氧化物半导体(PMOS)晶体管。
6.根据权利要求4所述的存储器，其中所述自定时存储器电路还包括：
第二逻辑门，所述第二逻辑门被配置为处理列多路复用器信号以产生所述第一读取多路复用器地址信号，所述第二逻辑门包括地端子；和
第二开关，所述第二开关耦合在所述地端子与地之间，其中所述第二开关被配置为响应于所述第一逻辑门输出信号的断言而闭合。
7.根据权利要求6所述的存储器，其中所述第二逻辑门包括反相器，并且其中所述第二开关包括n型金属氧化物半导体(NMOS)晶体管，所述n型金属氧化物半导体(NMOS)晶体管具有耦合到所述第一逻辑门输出信号的栅极。
8.根据权利要求1所述的存储器，其中所述自定时存储器电路还包括：
缓冲器，所述缓冲器被配置为延迟所述虚设位线输出信号以产生所述读出放大器预充电信号。
9.根据权利要求8所述的存储器，其中所述缓冲器包括：
第一反相器；和
第二反相器，所述第二反相器与所述第一反相器串联布置。
10.根据权利要求6所述的存储器，所述存储器还包括：
第二多个列，所述第二多个列中的每一列包括位线对；和
第二读取列多路复用器，所述第二读取列多路复用器被配置为响应于第二读取多路复用器地址信号的断言而从所述第二多个列中选择第二选定列，以将所述第二选定列中的所述位线对耦合到所述读出放大器输入节点对，其中用于所述第一读取多路复用器地址信号的所述节点也是用于所述第二读取多路复用器地址信号的节点。
11.根据权利要求10所述的存储器，所述存储器还包括：
第一存储体，所述第一存储体包括所述第一多个列；和
第二存储体，所述第二存储体包括所述第二多个列。
12.根据权利要求2所述的存储器，其中所述自定时存储器电路还包括：
锁存器，所述锁存器被配置为锁存存储器时钟信号以产生内部时钟信号；和
虚设字线电路，所述虚设字线电路被配置为响应于所述内部时钟信号的断言而断言虚设字线输出信号，其中所述虚设位线电路还被配置为响应于所述虚设字线输出信号的断言而断言所述虚设位线信号。
13.根据权利要求12所述的存储器，其中所述自定时存储器电路还包括：
第一缓冲器，所述第一缓冲器被配置为延迟所述内部时钟信号以产生第一延迟的内部时钟信号；和
第二缓冲器，所述第二缓冲器被配置为延迟所述第一延迟的内部时钟信号以产生第二延迟的内部时钟信号，其中所述第一多个列中的每一列被配置为响应于所述第二延迟的内部时钟信号的第一二元状态而对其位线对预充电并且响应于所述第二延迟的内部时钟信号的第二二元状态而释放对其位线对的预充电。
14.根据权利要求1所述的存储器，其中所述存储器被包括在蜂窝电话中。
15.一种对存储器执行读取操作的方法，所述方法包括：
响应于存储器时钟信号的断言而开始字线断言延迟；
响应于所述字线断言延迟的完成而开始位线电压差形成延迟；
响应于所述位线电压差形成延迟的完成而停止对读出放大器的输入节点对的预充电；以及
响应于所述位线电压差形成延迟的所述完成而断开读取列多路复用器以将位线对耦合到所述输入节点对。
16.根据权利要求15所述的方法，所述方法还包括：
在所述位线电压差形成延迟的所述完成时断言虚设位线输出信号；
在缓冲器中缓冲所述虚设位线输出信号以产生延迟的虚设位线输出信号；以及
响应于所述延迟的虚设位线输出信号的断言而断言读出放大器使能信号，其中停止对所述读出放大器的所述输入节点对的所述预充电是响应于所述虚设位线输出信号的所述断言的，并且其中断开所述读取列多路复用器以将所述位线对耦合到所述输入节点对是响应于所述延迟的虚设位线输出信号的所述断言的。
17.根据权利要求16所述的方法，其中开始所述字线断言延迟包括在虚设字线电路中对所述字线断言延迟建模。
18.根据权利要求16所述的方法，所述方法还包括：
将所述存储器时钟信号锁存在锁存器中以产生内部时钟信号，其中开始所述字线断言延迟还响应于所述内部时钟信号的断言。
19.根据权利要求16所述的方法，所述方法还包括：
在所述存储器时钟信号的所述断言之前开始对所述读出放大器的所述输入节点对的所述预充电。
20.根据权利要求18所述的方法，所述方法还包括：
延迟所述内部时钟信号以提供延迟的内部时钟信号；以及
响应于所述延迟的内部时钟信号的断言而停止对所述位线对的预充电。
21.一种存储器，所述存储器包括：
多个列，所述多个列中的每一列包括位线对；
读出放大器，所述读出放大器包括读出放大器输入节点对；
读取列多路复用器，所述读取列多路复用器被配置为响应于读取多路复用器地址信号的断言而从所述多个列中选择选定列，以将所述选定列中的所述位线对耦合到所述读出放大器输入节点对；和
自定时存储器电路，所述自定时存储器电路被配置为防止所述读取多路复用器地址信号的所述断言直到位线电压差形成延迟的完成。
22.根据权利要求21所述的存储器，其中所述自定时存储器电路包括：
锁存器，所述锁存器被配置为锁存存储器时钟信号以提供内部时钟信号；
虚设字线电路，所述虚设字线电路被配置为响应于所述内部时钟信号的断言而断言虚设字线输出信号；和
虚设位线电路，所述虚设位线电路被配置为响应于所述虚设字线输出信号的断言而确定所述位线电压差形成延迟的所述完成，其中所述自定时存储器电路还被配置为响应于所述读出放大器的感测的完成而重置所述锁存器以重置所述内部时钟信号。
23.根据权利要求22所述的存储器，其中所述虚设位线电路还被配置为在所述位线电压差形成延迟的所述完成时断言虚设位线电路输出信号，并且其中所述自定时存储器电路还包括：
缓冲器，所述缓冲器被配置为延迟所述虚设位线电路输出信号以产生延迟的虚设位线电路输出信号，其中所述自定时存储器电路还被配置为响应于所述延迟的虚设位线电路输出信号的断言而断言所述读取多路复用器地址信号。
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