KR20100118839A - 반도체 메모리 장치 - Google Patents

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KR20100118839A KR1020090037746A KR20090037746A KR20100118839A KR 20100118839 A KR20100118839 A KR 20100118839A KR 1020090037746 A KR1020090037746 A KR 1020090037746A KR 20090037746 A KR20090037746 A KR 20090037746A KR 20100118839 A KR20100118839 A KR 20100118839A
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김형석
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 제1 워드 라인과 비트 라인 사이에 연결된 제1 메모리 셀, 제2 워드 라인과 반전 비트 라인 사이에 연결된 제2 메모리 셀, 리드 동작 전에 상기 비트 라인과 상기 반전 비트 라인을 제1 전압으로 프리차지하는 프리차지부, 상기 비트 라인과 제1 노드 사이에 연결되고, 상기 반전 비트 라인의 신호가 인가되는 게이트를 구비하는 제1 트랜지스터 및 상기 반전 비트 라인과 제2 노드 사이에 연결되고, 상기 비트 라인의 신호가 인가되는 게이트를 구비하는 제2 트랜지스터를 구비하고, 상기 리드 동작시 상기 제1 노드 또는 상기 제2 노드로 인가되는 제2 전압에 응답하여 상기 비트 라인 또는 상기 반전 비트 라인을 상기 제2 전압으로 증폭하는 제1 센스 증폭기, 상기 제1 노드와 상기 제2 노드 사이에 소정의 전압차를 발생시키는 바이어스부, 및 상기 리드 동작시 상기 제1 워드 라인이 선택되면 상기 제2 노드로 제2 전압을 인가하고, 상기 제2 워드 라인이 선택되면 상기 제1 노드로 상기 제2 전압을 인가하는 센스 증폭기 구동부를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드 동작시 센싱 마진을 확보할 수 있는 센스 증폭기를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 복수개의 메모리 셀을 구비하여 이들 메모리 셀에 데이터를 저장하거나 저장된 데이터를 리드하는 동작을 수행한다. 반도체 메모리 장치에서 메모리 셀에 저장되어 있는 데이터를 리드하기 위해서 센스 증폭기를 사용하고 있다.
즉, 리드 동작시 워드 라인이 인에이블되면, 인에이블된 워드 라인에 연결된 메모리 셀들의 데이터들이 해당 비트 라인(또는 반전 비트 라인)으로 전송되어 해당 비트 라인(또는 반전 비트 라인)의 전압 레벨이 가변된다. 이때, 해당 비트 라인(또는 반전 비트 라인)과 인접하여 배치된 반전 비트 라인(또는 비트 라인)의 전압은 소정의 프리차지 전압 레벨을 유지한다. 센스 증폭기는 해당 비트 라인(또는 반전 비트 라인)과 인접하여 배치된 반전 비트 라인(또는 비트 라인)의 전압차를 감지하여 증폭한다.
본 발명의 목적은 리드 동작시 센싱 마진을 확보할 수 있는 센스 증폭기를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1 워드 라인과 비트 라인 사이에 연결된 제1 메모리 셀, 제2 워드 라인과 반전 비트 라인 사이에 연결된 제2 메모리 셀, 리드 동작 전에 상기 비트 라인과 상기 반전 비트 라인을 제1 전압으로 프리차지하는 프리차지부, 상기 비트 라인과 제1 노드 사이에 연결되고, 상기 반전 비트 라인의 신호가 인가되는 게이트를 구비하는 제1 트랜지스터 및 상기 반전 비트 라인과 제2 노드 사이에 연결되고, 상기 비트 라인의 신호가 인가되는 게이트를 구비하는 제2 트랜지스터를 구비하고, 상기 리드 동작시 상기 제1 노드 또는 상기 제2 노드로 인가되는 제2 전압에 응답하여 상기 비트 라인 또는 상기 반전 비트 라인을 상기 제2 전압으로 증폭하는 제1 센스 증폭기, 상기 제1 노드와 상기 제2 노드 사이에 소정의 전압차를 발생시키는 바이어스부, 및 상기 리드 동작시 상기 제1 워드 라인이 선택되면 상기 제2 노드로 제2 전압을 인가하고, 상기 제2 워드 라인이 선택되면 상기 제1 노드로 상기 제2 전압을 인가하는 센스 증폭기 구동부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 비트 라인과 상기 반전 비트 라인 사이에 연결되고, 상기 리드 동작시 상기 제1 전압에 응답 하여 상기 반전 비트 라인 또는 상기 비트 라인을 상기 제1 전압으로 증폭하는 제2 센스 증폭기를 추가적으로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 바이어스부는 상기 제1 노드와 제2 노드 사이에 연결되고, 바이어스 전압이 인가되는 게이트를 구비하는 바이어스 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태의 상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압이고, 상기 바이어스 트랜지스터, 상기 제1 트랜지스터, 및 상기 제2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 제1 전압은 접지 전압이고, 상기 제2 전압은 전원 전압이고, 상기 바이어스 트랜지스터, 상기 제1 트랜지스터, 및 상기 제2 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 센스 증폭기 구동부는 상기 제1 워드 라인이 선택된 경우, 상기 제2 노드로 상기 제2 전압을 인가한 후 상기 제1 노드로 상기 제2 전압을 인가하고, 상기 제2 워드 라인이 선택된 경우, 상기 제1 노드로 상기 제2 전압을 인가한 후 상기 제2 노드로 상기 제2 전압을 인가하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 상기 제1 센스 증폭기 및 복수개의 상기 바이어스 트랜지스터들을 구비하고, 상기 복수 개의 바이어스 트랜지스터들 각각은 상기 복수개의 제1 센스 증폭기들 각각의 상기 제1 노드와 상기 제2 노드 사이에 연결되거나, 또는, 복수개의 상기 프리차지부, 복수개의 상기 제1 센스 증폭기, 및 복수개의 상기 제2 센스 증폭기가 배치된 센스 증폭기 영역, 및 상기 센스 증폭기 구동부가 배치된 접합 영역을 구비하고, 상기 바이어스 트랜지스터는 상기 센스 증폭기 영역에 배치되거나, 상기 접합 영역에 배치되는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 공정상 변이(process variation)에 의한 문제를 방지하고 레이아웃 면적의 증가도 억제하면서 센싱 마진을 충분히 확보할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 반도체 메모리 장치의 제1 실시예의 구성을 나타내는 것으로, 본 발명의 반도체 메모리 장치는 제1 메모리셀(11-1, 11-2, ...), 제2 메모리셀(12-1, 12-2, ...), 비트라인 프리차지부(20-1, 20-2, ...), NMOS 센스 증폭기(31-1, 31-2, ...), PMOS 센스 증폭기(32-1, 32-2, ...), 바이어스부(40-1, 40-2, ...), 및 센스 증폭기 구동부(50)를 구비하여 구성될 수 있다.
도 1에서, SMCA는 서브 메모리 셀 어레이 영역을, SA는 센스 증폭기 영역을, SWD는 서브 워드라인 드라이버 영역을, CJ는 접합 영역을 각각 나타내며, WLT는 제 1 워드 라인을, WLC는 제2 워드 라인을, BL은 비트 라인을, BLB는 반전 비트 라인을 각각 나타낸다.
제1 메모리 셀(11-1, 11-2, ...) 각각은 제1 워드 라인(WLT)과 비트 라인(BL) 사이에 연결되고, 제2 메모리 셀(12-1, 12-2, ...) 각각은 제2 워드 라인(WLC)과 반전 비트 라인(BLB) 사이에 연결된다.
비트 라인 프리차지부(20-1, 20-2, ...) 각각은 비트 라인(BL)과 반전 비트 라인(BLB) 사이에 직렬로 연결되고, 비트 라인 프리차지 제어신호(PEQIJ)가 인가되는 게이트를 구비하는 2개의 PMOS 트랜지스터들(P3, P4) 및 비트 라인(BL)과 반전 비트 라인(BLB) 사이에 연결되고, 비트 라인 프리차지 제어신호(PEQIJ)가 인가되는 게이트를 구비하는 PMOS 트랜지스터(P5)를 구비하여 구성될 수 있다.
NMOS 센스 증폭기(31-1, 31-2, ...) 각각은 비트 라인(BL)과 제1 노드(nd1) 사이에 연결되고, 반전 비트 라인(BLB)의 신호가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터(N1), 및 반전 비트 라인(BLB)과 제2 노드(nd2) 사이에 연결되고, 비트 라인(BL)의 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터(N2)를 구비하여 구성될 수 있다.
PNOS 센스 증폭기(32-1, 32-2, ...) 각각은 비트 라인(BL)과 전원 전압(Vdd) 사이에 연결되고 반전 비트 라인(BLB)의 신호가 인가되는 게이트를 구비하는 제1 PMOS 트랜지스터(P1), 및 상기 전원 전압(Vdd)과 반전 비트 라인(BLB) 사이에 연결되고 비트 라인(BL)의 신호가 인가되는 게이트를 구비하는 제2 PMOS 트랜지스터(P2)를 구비하여 구성될 수 있다.
바이어스부(40-1, 40-2, ...) 각각은 제1 노드(nd1) 및 제2 노드(nd2) 사이에 연결되고, 바이어스 전압(Vbias)이 인가되는 게이트를 구비하는 NMOS 트랜지스터(Nb)를 구비하여 구성될 수 있다.
센스 증폭기 구동부(50)는 접지 전압과 상기 제2 노드(nd2)와 연결된 신호 라인 사이에 연결되고, 제1 NMOS 센스 증폭기 제어 신호(LATNG)가 인가되는 게이트를 구비하는 NMOS 트랜지스터(N3), 및 접지 전압과 상기 제1 노드(nd1)와 연결된 신호 라인 사이에 연결되고, 제2 NMOS 센스 증폭기 제어 신호(LACNG)가 인가되는 게이트를 구비하는 NMOS 트랜지스터(N4)를 구비하여 구성될 수 있다.
도 1에 나타낸 본 발명의 반도체 메모리 장치의 제1 실시예의 블록들 각각의 기능을 설명하면 다음과 같다.
제1 메모리 셀(11-1, 11-2,...) 각각은 제1 워드 라인(WLT)이 인에이블되면 저장된 데이터를 비트 라인(BL)으로 출력하거나, 비트 라인(BL)으로 전송되는 데이터를 저장한다. 제2 메모리 셀(12-1, 12-2, ...) 각각은 제2 워드 라인(WLT)이 인에이블되면 저장된 데이터를 반전 비트 라인(BLB)으로 출력하거나, 반전 비트 라인(BLB)으로 전송되는 데이터를 저장한다.
비트 라인 프리차지부(20-1, 20-2, ...) 각각은 비트 라인 프리차지 제어 신호(PEQIJ)에 응답하여 비트 라인(BL) 및 반전 비트 라인(BLB)을 전원 전압(Vdd) 레벨로 프리차지한다.
NMOS 센스 증폭기(31-1, 31-2, ...) 각각은 제1 노드(nd1)의 전압 또는 제2 노드(nd2)의 전압에 응답하여 비트 라인(BL) 또는 반전 비트 라인(BLB)의 하이 레 벨의 신호를 감지하여 반전 비트 라인(BLB) 또는 비트 라인(BL)의 전압을 접지 전압(VSS) 레벨로 증폭한다.
PMOS 센스 증폭기(32-1, 32-2, ...) 각각은 비트 라인(BL) 또는 반전 비트 라인(BLB)의 로우 레벨의 신호를 감지하여 반전 비트 라인(BLB) 또는 비트 라인(BL)의 전압을 전원 전압(Vdd) 레벨로 증폭한다.
바이어스부(40-1, 40-2, ...) 각각은 제1 노드(nd1)와 제2 노드(nd2) 사이의 전압차가 소정의 전압 레벨이 되도록 한다. 즉, NMOS 트랜지스터(Nb)를 턴온 시킬 수 있는 소정의 전압이 바이어스 전압(Vbias)으로 인가되며, 따라서, 제1 노드(nd1)와 제2 노드(nd2) 사이의 전압차는 NMOS 트랜지스터(Nb)의 드레인-소스간 전압이 된다. 상기 바이어스 전압(Vbias)은 전원 전압 레벨을 가질 수 있다.
센스 증폭기 구동부(50)는 제1 워드 라인(WLT)이 선택된 경우 제1 NMOS 센스 증폭기 제어 신호(LATNG)에 응답하여 접지 전압을 상기 제2 노드(nd2)로 인가하고, 제2 워드 라인(WLC)이 선택된 경우 제2 NMOS 센스 증폭기 제어 신호(LACNG)에 응답하여 접지 전압을 상기 제1 노드(nd1)로 인가한다. 센스 증폭기 구동부(50)는 제1 워드 라인(WLT)이 선택된 경우, 제1 NMOS 센스 증폭기 제어 신호(LATNG)에 응답하여 접지 전압을 상기 제2 노드(nd2)로 인가하고, 소정의 시간이 경과한 후 제2 NMOS 센스 증폭기 제어 신호(LACNG)에 응답하여 접지 전압을 상기 제1 노드(nd1)로 인가하도록 구성될 수 있으며, 제2 워드 라인(WLC)이 선택된 경우, 제2 NMOS 센스 증폭기 제어 신호(LACNG)에 응답하여 접지 전압을 상기 제1 노드(nd1)을 인가하고 소정의 시간이 경과한 후 제1 NMOS 센스 증폭기 제어 신호(LATNG)에 응답하여 접지 전압을 상기 제2 노드(nd2)로 인가하도록 구성될 수도 있다.
도 2는 도 1에 도시된 본 발명의 반도체 메모리 장치의 제1 실시예의 동작을 설명하기 위한 동작 타이밍도를 나타낸 것으로서, 제1 워드 라인(WLT)이 선택된 경우의 동작을 나타낸 것이다. 도 2에서, WLT는 제1 워드 라인의 전압을, PEQIJ는 비트 라인 프리차지 제어 신호를, LATNG는 제1 NMOS 센스 증폭기 제어 신호를, LACNG는 제2 NMOS 센스 증폭기 제어 신호를 각각 나타낸다. 또한, BL/BLB(D=1)은 제1 메모리 셀(11-1, 11-2, ...)에 데이터 "1"이 저장된 경우의 비트 라인(BL) 및 반전 비트 라인(BLB)의 전압을 나타낸 것으로서, 실선은 비트 라인(BL)의 전압을, 점선은 반전 비트 라인(BLB)의 전압을 각각 나타낸다. 또한, BL/BLB(D=0)는 제1 메모리 셀(11-1, 11-2, ...)에 데이터 "0"이 저장된 경우의 비트 라인(BL) 및 반전 비트 라인(BLB)의 전압을 나타낸 것으로서, 실선은 비트 라인(BL)의 전압을, 점선은 반전 비트 라인(BLB)의 전압을 각각 나타낸다.
도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 리드 동작을 설명하면 다음과 같다.
먼저, 비트 라인 프리차지 제어 신호(PEQIJ)가 로우 레벨로 인에이블 되면 비트 라인 프리차지부(20-1, 20-2, ...)의 PMOS 트랜지스터들이 턴온되어 비트 라인(BL) 및 반전 비트 라인(BLB)은 전원 전압(Vdd) 레벨로 프리차지된다.(t1 구간)
다음으로, 비트 라인 프리차지 제어 신호(PEQIJ)가 하이 레벨로 디스에이블 되고, 제1 워드 라인(WLT)이 선택되어 하이 레벨로 인에이블되면 비트 라인(BL)에 연결된 제1 메모리셀(11-1, 11-2, ...)이 선택된다. 제1 메모리셀(11-1, 11-2, ...)에 저장된 데이터가 논리 "1"인 경우에는 비트 라인(BL)의 전압은 프리차지 레벨, 즉, 전원 전압(Vdd) 레벨을 유지한다. 그러나, 제1 메모리 셀(11-1, 11-2, ...)에 저장된 데이터가 논리 "0"인 경우에는 비트 라인(BL)의 전압은 전하 공유(charge sharing)에 의해 감소하게 된다. 반전 비트 라인(BLB)의 전압은 프리차지 레벨, 즉, 전원 전압(Vdd) 레벨을 유지한다.(t2 구간)
다음으로, 제1 NMOS 센스 증폭기 제어 신호(LATNG)가 하이 레벨로 인에이블되면 센스 증폭기 구동부(50)는 제2 노드(nd2)로 접지 전압을 인가한다. 이 때, 제1 노드(nd1)의 전압은 제2 노드(nd2)의 전압보다 바이어스부(40-1, 40-2, ...)의 NMOS 트랜지스터(Nb)의 드레인 소스간 전압만큼 높은 레벨을 가지게 된다.
제1 메모리 셀(11-1, 11-2, ...)에 저장된 데이터가 "1"인 경우, 비트 라인(BL) 및 반전 비트 라인(BLB)의 전압이 모두 전원 전압(Vdd) 레벨이지만, 제1 노드(nd1)의 전압이 제2 노드(nd2)의 전압보다 높기 때문에 NMOS 센스 증폭기(31-1, 31-2, ...)의 제1 NMOS 트랜지스터(N1)는 턴온되지 않고, 제2 NMOS 트랜지스터(N2)만 턴온된다. 따라서, 반전 비트 라인(BLB)의 전압은 접지 전압 레벨이 된다. 반전 비트 라인(BLB)의 전압이 접지 전압 레벨이 되므로, PMOS 센스 증폭기(32-1, 32-2, ...)의 제1 PMOS 트랜지스터(P1)가 턴온되어 비트 라인(BL)의 전압은 전원 전압(Vdd) 레벨을 유지하게 된다.
제1 메모리 셀(11-1, 11-2, ...)에 저장된 데이터가 "0"인 경우, 비트 라인(BL)의 전압이 감소하게 되고, 따라서, PMOS 센스 증폭기(32-1, 32-2, ...)의 제2 PMOS 트랜지스터(P2)가 턴온되어 반전 비트 라인(BLB)의 전압은 전원 전압(Vdd) 레벨을 유지하게 된다. 또한, 비트 라인(BL)의 전압은 감소하고, 반전 비트 라인(BLB)의 전압은 전원 전압(Vdd) 레벨을 유지하므로, 제1 NMOS 센스 증폭기 제어 신호(LATNG)가 인에이블되어 제2 노드(nd2)로 접지 전압이 인가되면 NMOS 센스 증폭기(31-1, 31-2, ...)의 제1 NMOS 트랜지스터(N1)가 턴온되어 비트 라인(BL)의 전압은 접지 전압 레벨로 감소하게 된다.(t3 구간)
다음으로, 제1 워드 라인(WLT) 및 제1 NMOS 센스 증폭기 제어 신호(LATNG)가 로우 레벨로 디스에이블되고, 비트 라인 프리차지 제어 신호(PEQIJ)가 로우 레벨로 인에이블되면 비트 라인(BL) 및 반전 비트 라인(BLB)은 전원 전압(Vdd) 레벨로 프리차지 된다.(t4 구간)
도 2에 나타낸 바와 같이, t3 구간에서 제1 NMOS 센스 증폭기 제어 신호(LATNG)가 인에이블되고 소정의 시간이 경과한 후에 제2 NMOS 센스 증폭기 제어 신호(LACNG)가 하이 레벨로 인에이블 되어 제1 노드(nd1)로 접지 전압을 인가하도록 구성될 수 있다. 이 경우, 센스 증폭기의 동작 속도를 향상시킬 수 있다.
도시하지는 않았지만, 제2 워드 라인(WLC)이 선택되는 경우에는 센스 증폭기 구동부(50)는 제1 노드(nd1)로 접지 전압을 인가하게 된다. 또한, 상술한 바와 유사하게, 제2 워드 라인(WLC)이 선택되는 경우, 센스 증폭기 구동부(50)는 제1 노드(nd1)로 접지 전압을 인가하고, 소정의 시간이 경과한 후에 제2 노드(nd2)로 접지 전압을 인가하도록 구성될 수 있다.
도 3은 본 발명의 반도체 메모리 장치의 제2 실시예의 구성을 나타내는 블록도로서, 본 발명의 반도체 메모리 장치는 제1 메모리 셀(11-1, 11-2, ...), 제2 메 모리 셀(12-1, 12-2, ...), 비트 라인 프리차지부(20-1, 20-2, ...), NMOS 센스 증폭기(31-1, 31-2, ...), PMOS 센스 증폭기(32-1, 32-2, ...), 바이어스부(41), 및 센스 증폭기 구동부(50)를 구비하여 구성될 수 있다.
도 3에 나타낸 블록들 각각의 기능은 도 1에서 설명한 것과 동일하다.
다만, 본 발명의 반도체 메모리 장치는 도 3에 나타낸 바와 같이 바이어스부(41)가 제1 노드(nd1)와 연결된 신호 라인과 제2 노드(nd2)에 연결된 신호 라인 사이에 연결되어 센스 증폭기 영역에 배치될 수 있다. 따라서, 센스 증폭기 영역(SA)의 레이아웃 면적을 감소시킬 수 있다.
도 4는 본 발명의 반도체 메모리 장치의 제3 실시예의 구성을 나타내는 블록도로서, 본 발명의 반도체 메모리 장치는 제1 메모리 셀(11-1, 11-2, ...), 제2 메모리 셀(12-1, 12-2, ...), 비트 라인 프리차지부(20-1, 20-2, ...), NMOS 센스 증폭기(31-1, 31-2, ...), PMOS 센스 증폭기(32-1, 32-2, ...), 바이어스부(42), 및 센스 증폭기 구동부(50)를 구비하여 구성될 수 있다.
도 4에 나타낸 블록들 각각의 기능은 도 1에서 설명한 것과 동일하다.
다만, 본 발명의 반도체 메모리 장치는 도 4에 나타낸 바와 같이 바이어스부(41)가 제1 노드(nd1)와 연결된 신호 라인과 제2 노드(nd2)에 연결된 신호 라인 사이에 연결되어 접합 영역에 배치될 수 있다. 따라서, 센스 증폭기 영역(SA)의 레이아웃 면적을 보다 더 감소시킬 수 있다.
또한, 도 3 및 도 4에 나타낸 본 발명의 반도체 메모리 장치의 제2 및 제3 실시예들은 도 2에서 설명한 것과 동일한 방법으로 동작하도록 구성될 수 있다.
즉, 본 발명의 반도체 메모리 장치의 제1 내지 제3 실시예는 바이어스부를 구비하여 리드 동작시 제1 워드 라인(WLT)이 선택된 경우에는 제1 노드(nd1)의 전압이 제2 노드(nd2)의 전압보다 높도록 하여 데이터 "1" 리드시 제1 NMOS 트랜지스터(N1)가 잘못 턴온되는 것을 방지하고, 제2 워드 라인(WLC)이 선택된 경우에는 제2 노드(nd2)의 전압이 제1 노드(nd1)의 전압보다 높도록 하여 데이터 "1" 리드시 제2 NMOS 트랜지스터(N2)가 잘못 턴온되는 것을 방지한다.
도 5는 본 발명의 반도체 메모리 장치의 제4 실시예의 구성을 나타내는 것으로서, 본 발명의 반도체 메모리 장치는 제1 메모리 셀(11-1, 11-2, ...), 제2 메모리 셀(12-1, 12-2, ...), 비트 라인 프리차지부(21-1, 21-2, ...), NMOS 센스 증폭기(33-1, 33-2, ...), PMOS 센스 증폭기(34-1, 34-2, ...), 바이어스부(43-1, 43-2, ...), 및 센스 증폭기 구동부(51)를 구비하여 구성될 수 있다.
도 5에서, SMCA는 서브 메모리 셀 어레이 영역을, SA는 센스 증폭기 영역을, SWD는 서브 워드라인 드라이버 영역을, CJ는 접합 영역을 각각 나타내며, WLT는 제1 워드 라인을, WLC는 제2 워드 라인을, BL은 비트 라인을, BLB는 반전 비트 라인을 각각 나타낸다.
제1 메모리 셀(11-1, 11-2, ...) 각각은 제1 워드 라인(WLT)과 비트 라인(BL) 사이에 연결되고, 제2 메모리 셀(12-1, 12-2, ...) 각각은 제2 워드 라인(WLC)과 반전 비트 라인(BLB) 사이에 연결된다.
비트 라인 프리차지부(21-1, 21-2, ...) 각각은 비트 라인(BL)과 반전 비트 라인(BLB) 사이에 직렬로 연결되고, 반전 비트 라인 프리차지 제어신호(PEQIJB)가 인가되는 게이트를 구비하는 2개의 NMOS 트랜지스터들(N7, N8) 및 비트 라인(BL)과 반전 비트 라인(BLB) 사이에 연결되고, 반전 비트 라인 프리차지 제어신호(PEQIJB)가 인가되는 게이트를 구비하는 NMOS 트랜지스터(N9)를 구비하여 구성될 수 있다.
NMOS 센스 증폭기(33-1, 33-2, ...) 각각은 비트 라인(BL)과 접지 전압 사이에 연결되고, 반전 비트 라인(BLB)의 신호가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터(N5), 및 반전 비트 라인(BLB)과 상기 접지 전압 사이에 연결되고, 비트 라인(BL)의 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터(N6)를 구비하여 구성될 수 있다.
PNOS 센스 증폭기(34-1, 34-2, ...) 각각은 비트 라인(BL)과 제1 노드(nd1) 사이에 연결되고 반전 비트 라인(BLB)의 신호가 인가되는 게이트를 구비하는 제1 PMOS 트랜지스터(P1), 및 제2 노드(nd2)와 반전 비트 라인(BLB) 사이에 연결되고 비트 라인(BL)의 신호가 인가되는 게이트를 구비하는 제2 PMOS 트랜지스터(P2)를 구비하여 구성될 수 있다.
바이어스부(43-1, 43-2, ...) 각각은 제1 노드(nd1) 및 제2 노드(nd2) 사이에 연결되고, 바이어스 전압(Vbias)이 인가되는 게이트를 구비하는 PMOS 트랜지스터(Pb)를 구비하여 구성될 수 있다.
센스 증폭기 구동부(51)는 접지 전압과 상기 제1 노드(nd1)와 연결된 신호 라인 사이에 연결되고, 제2 PMOS 센스 증폭기 제어 신호(LACPG)가 인가되는 게이트를 구비하는 PMOS 트랜지스터(P8), 및 접지 전압과 상기 제2 노드(nd2)와 연결된 신호 라인 사이에 연결되고, 제1 PMOS 센스 증폭기 제어 신호(LATPG)가 인가되는 게이트를 구비하는 PMOS 트랜지스터(P9)를 구비하여 구성될 수 있다.
도 5에 나타낸 본 발명의 반도체 메모리 장치의 제1 실시예의 각 블록들 각각의 기능을 설명하면 다음과 같다.
제1 메모리 셀(11-1, 11-2,...) 및 제2 메모리 셀(12-1, 12-2, ...) 각각의 기능은 도 1에서 설명한 것과 동일하다.
비트 라인 프리차지부(21-1, 21-2, ...) 각각은 반전 비트 라인 프리차지 제어 신호(PEQIJB)에 응답하여 비트 라인(BL) 및 반전 비트 라인(BLB)을 접지 전압 레벨로 프리차지한다.
NMOS 센스 증폭기(33-1, 33-2, ...) 각각은 비트 라인(BL) 또는 반전 비트 라인(BLB)의 하이 레벨의 신호를 감지하여 반전 비트 라인(BLB) 또는 비트 라인(BL)의 전압을 접지 전압 레벨로 증폭한다.
PMOS 센스 증폭기(32-1, 32-2, ...) 각각은 제1 노드(nd1)의 전압 또는 제2 노드(nd2)의 전압에 응답하여 비트 라인(BL) 또는 반전 비트 라인(BLB)의 로우 레벨의 신호를 감지하여 반전 비트 라인(BLB) 또는 비트 라인(BL)의 전압을 전원 전압(Vdd) 레벨로 증폭한다.
바이어스부(43-1, 43-2, ...) 각각은 제1 노드(nd1)와 제2 노드(nd2) 사이의 전압차가 소정의 전압 레벨이 되도록 한다. 즉, PMOS 트랜지스터(Pb)를 턴온 시킬 수 있는 소정의 전압이 바이어스 전압(Vbias)으로 인가되며, 따라서, 제1 노드(nd1)와 제2 노드(nd2) 사이의 전압차는 PMOS 트랜지스터(Pb)의 드레인-소스간 전압이 된다. 상기 바이어스 전압(Vbias)은 접지 전압 레벨을 가질 수 있다.
센스 증폭기 구동부(51)는 제1 워드 라인(WLT)이 선택된 경우 제1 PMOS 센스 증폭기 제어 신호(LATPG)에 응답하여 전원 전압(Vdd)을 상기 제2 노드(nd2)로 인가하고, 제2 워드 라인(WLC)에 선택된 경우 제2 PMOS 센스 증폭기 제어 신호(LACPG)에 응답하여 전원 전압(Vdd)을 상기 제1 노드(nd1)로 인가한다. 센스 증폭기 구동부(51)는 제1 워드 라인(WLT)이 선택된 경우 제1 PMOS 센스 증폭기 제어 신호(LATPG)에 응답하여 전원 전압(Vdd)을 상기 제2 노드(nd2)로 인가하고, 소정의 시간이 경과한 후에 제2 PMOS 센스 증폭기 제어 신호(LACPG)에 응답하여 전원 전압(Vdd)을 상기 제1 노드(nd1)로 인가하도록 구성될 수 있으며, 제2 워드 라인(WLC)이 선택된 경우 제2 PMOS 센스 증폭기 제어 신호(LACPG)에 응답하여 전원 전압(Vdd)을 상기 제1 노드(nd1)로 인가하고, 소정의 시간이 경과한 후에 제1 PMOS 센스 증폭기 제어 신호(LATPG)에 응답하여 전원 전압(Vdd)을 상기 제2 노드(nd2)로 인가하도록 구성될 수 있다.
도 6는 도 5에 도시된 본 발명의 반도체 메모리 장치의 제4 실시예의 동작을 설명하기 위한 동작 타이밍도를 나타낸 것으로서, 제1 워드 라인(WLT)이 선택된 경우의 동작을 나타낸 것이다. 도 6에서, WLT는 제1 워드 라인의 전압을, PEQIJB는 반전 비트 라인 프리차지 제어 신호를, LATPG는 제1 PMOS 센스 증폭기 제어 신호를, LACPG는 제2 PMOS 센스 증폭기 제어 신호를 각각 나타낸다. 또한, BL/BLB(D=1)은 제1 메모리 셀(11-1, 11-2, ...)에 데이터 "1"이 저장된 경우의 비트 라인(BL) 및 반전 비트 라인(BLB)의 전압을 나타낸 것으로서, 실선은 비트 라인(BL)의 전압을, 점선은 반전 비트 라인(BLB)의 전압을 각각 나타낸다. 또한, BL/BLB(D=0)는 제 1 메모리 셀(11-1, 11-2, ...)에 데이터 "0"이 저장된 경우의 비트 라인(BL) 및 반전 비트 라인(BLB)의 전압을 나타낸 것으로서, 실선은 비트 라인(BL)의 전압을, 점선은 반전 비트 라인(BLB)의 전압을 각각 나타낸다.
도 5 및 도 6을 참조하여 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 리드 동작을 설명하면 다음과 같다.
먼저, 반전 비트 라인 프리차지 제어 신호(PEQIJB)가 하이 레벨로 인에이블 되면 비트 라인 프리차지부(21-1, 21-2, ...)의 NMOS 트랜지스터들이 턴온되어 비트 라인(BL) 및 반전 비트 라인(BLB)은 접지 전압 레벨로 프리차지된다.(t1 구간)
다음으로, 반전 비트 라인 프리차지 제어 신호(PEQIJB)가 하이 레벨로 디스에이블 되고, 제1 워드 라인(WLT)이 선택되어 하이 레벨로 인에이블되면 비트 라인(BL)에 연결된 제1 메모리셀(11-1, 11-2, ...)이 선택된다. 제1 메모리셀(11-1, 11-2, ...)에 저장된 데이터가 논리 "0"인 경우에는 비트 라인(BL)의 전압은 프리차지 레벨, 즉, 접지 전압 레벨을 유지한다. 그러나, 제1 메모리 셀(11-1, 11-2, ...)에 저장된 데이터가 논리 "1"인 경우에는 비트 라인(BL)의 전압은 전하 공유(charge sharing)에 의해 증가하게 된다. 반전 비트 라인(BLB)의 전압은 프리차지 레벨, 즉, 접지 전압 레벨을 유지한다.(t2 구간)
다음으로, 제1 PMOS 센스 증폭기 제어 신호(LATPG)가 로우 레벨로 인에이블되면 센스 증폭기 구동부(51)는 제2 노드(nd2)로 전원 전압(Vdd)을 인가한다. 이 때, 제1 노드(nd1)의 전압은 제2 노드(nd2)의 전압보다 바이어스부(43-1, 43-2, ...)의 PMOS 트랜지스터(Pb)의 드레인 소스간 전압만큼 낮은 레벨을 가지게 된다.
제1 메모리 셀(11-1, 11-2, ...)에 저장된 데이터가 "0"인 경우, 비트 라인(BL) 및 반전 비트 라인(BLB)의 전압이 모두 접지 전압 레벨이지만, 제1 노드(nd1)의 전압이 제2 노드(nd2)의 전압보다 낮기 때문에 PMOS 센스 증폭기(34-1, 34-2, ...)의 제1 PMOS 트랜지스터(P1)는 턴온되지 않고, 제2 PMOS 트랜지스터(P2)만 턴온된다. 따라서, 반전 비트 라인(BLB)의 전압은 전원 전압(Vdd) 레벨이 된다. 반전 비트 라인(BLB)의 전압이 전원 전압(Vdd) 레벨이 되므로, NMOS 센스 증폭기(33-1, 33-2, ...)의 제1 NMOS 트랜지스터(N1)가 턴온되어 비트 라인(BL)의 전압은 접지 전압 레벨을 유지하게 된다.
제1 메모리 셀(11-1, 11-2, ...)에 저장된 데이터가 "1"인 경우, 비트 라인(BL)의 전압이 증가하게 되고, 따라서, NMOS 센스 증폭기(33-1, 33-2, ...)의 제2 NMOS 트랜지스터(N2)가 턴온되어 반전 비트 라인(BLB)의 전압은 접지 전압 레벨을 유지하게 된다. 또한, 비트 라인(BL)의 전압은 증가하고, 반전 비트 라인(BLB)의 전압은 접지 전압 레벨을 유지하므로, 제1 PMOS 센스 증폭기 제어 신호(LATPG)가 인에이블되어 제2 노드(nd2)로 전원 전압(Vdd)이 인가되면 PMOS 센스 증폭기(34-1, 34-2, ...)의 제1 PMOS 트랜지스터(P1)가 턴온되어 비트 라인(BL)의 전압은 전원 전압(Vdd) 레벨로 증가하게 된다.(t3 구간)
다음으로, 제1 워드 라인(WLT) 및 제1 PMOS 센스 증폭기 제어 신호(LATPG)가 로우 레벨로 디스에이블되고, 반전 비트 라인 프리차지 제어 신호(PEQIJB)가 하이 레벨로 인에이블되면 비트 라인(BL) 및 반전 비트 라인(BLB)은 접지 전압 레벨로 프리차지 된다.(t4 구간)
도 6에 나타낸 바와 같이, t3 구간에서 제1 PMOS 센스 증폭기 제어 신호(LATPG)가 인에이블되고 소정의 시간이 경과한 후에 제2 PMOS 센스 증폭기 제어 신호(LACPG)가 하이 레벨로 인에이블 되어 제1 노드(nd1)로 전원 전압(Vdd)을 인가하도록 구성될 수 있다. 이 경우, 센스 증폭기의 동작 속도를 향상시킬 수 있다.
도시하지는 않았지만, 제2 워드 라인(WLC)이 선택되는 경우에는 센스 증폭기 구동부(51)는 제1 노드(nd1)로 전원 전압(Vdd)을 인가하게 된다. 또한, 상술한 바와 유사하게, 제2 워드 라인(WLC)이 선택되는 경우, 센스 증폭기 구동부(51)는 제1 노드(nd1)로 전원 전압(Vdd)을 인가하고, 소정의 시간이 경과한 후에 제2 노드(nd2)로 전원 전압(Vdd)을 인가하도록 구성될 수 있다.
즉, 본 발명의 반도체 메모리 장치의 제4 실시예는 바이어스부(43-1, 43-2, ...)를 구비하여 리드 동작시 제1 워드 라인(WLT)이 선택된 경우에는 제1 노드(nd1)의 전압이 제2 노드(nd2)의 전압보다 낮도록 하여 데이터 "0" 리드시 제1 PMOS 트랜지스터(P1)가 잘못 턴온되는 것을 방지하고, 제2 워드 라인(WLC)이 선택된 경우에는 제2 노드(nd2)의 전압이 제1 노드(nd1)의 전압보다 낮도록 하여 데이터 "0" 리드시 제2 PMOS 트랜지스터(P2)가 잘못 턴온되는 것을 방지한다.
또한, 도시하지는 않았지만, 도 3 및 도 4에서 나타낸 바와 유사하게, 바이어스부의 PMOS 트랜지스터(Pb)는 센스 증폭기 영역(SA) 또는 접합 영역(CJ)에 배치될 수도 있다.
또한, 상기에서는 오픈 비트 라인 구조를 예시하였지만, 폴디드 비트 라인 구조의 반도체 메모리 장치에도 본 발명을 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 반도체 메모리 장치의 제1 실시예의 구성을 나타내는 것이다.
도 2는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 제1 실시예의 동작을 설명하기 위한 동작 타이밍도이다.
도 3은 본 발명의 반도체 메모리 장치의 제2 실시예의 구성을 나타내는 것이다.
도 4는 본 발명의 반도체 메모리 장치의 제3 실시예의 구성을 나타내는 것이다.
도 5는 본 발명의 반도체 메모리 장치의 제4 실시예의 구성을 나타내는 것이다.
도 6은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 제4 실시예의 동작을 설명하기 위한 동작 타이밍도이다.

Claims (9)

  1. 제1 워드 라인과 비트 라인 사이에 연결된 제1 메모리 셀;
    제2 워드 라인과 반전 비트 라인 사이에 연결된 제2 메모리 셀;
    리드 동작 전에 상기 비트 라인과 상기 반전 비트 라인을 제1 전압으로 프리차지하는 프리차지부;
    상기 비트 라인과 제1 노드 사이에 연결되고, 상기 반전 비트 라인의 신호가 인가되는 게이트를 구비하는 제1 트랜지스터 및 상기 반전 비트 라인과 제2 노드 사이에 연결되고, 상기 비트 라인의 신호가 인가되는 게이트를 구비하는 제2 트랜지스터를 구비하고, 상기 리드 동작시 상기 제1 노드 또는 상기 제2 노드로 인가되는 제2 전압에 응답하여 상기 비트 라인 또는 상기 반전 비트 라인을 상기 제2 전압으로 증폭하는 제1 센스 증폭기;
    상기 제1 노드와 상기 제2 노드 사이에 소정의 전압차를 발생시키는 바이어스부; 및
    상기 리드 동작시 상기 제1 워드 라인이 선택되면 상기 제2 노드로 제2 전압을 인가하고, 상기 제2 워드 라인이 선택되면 상기 제1 노드로 상기 제2 전압을 인가하는 센스 증폭기 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 비트 라인과 상기 반전 비트 라인 사이에 연결되고, 상기 리드 동작시 상기 제1 전압에 응답하여 상기 반전 비트 라인 또는 상기 비트 라인을 상기 제1 전압으로 증폭하는 제2 센스 증폭기를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 바이어스부는
    상기 제1 노드와 제2 노드 사이에 연결되고, 바이어스 전압이 인가되는 게이트를 구비하는 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압이고, 상기 바이어스 트랜지스터, 상기 제1 트랜지스터, 및 상기 제2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 전압은 접지 전압이고, 상기 제2 전압은 전원 전압이고, 상기 바이어스 트랜지스터, 상기 제1 트랜지스터, 및 상기 제2 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 센스 증폭기 구동부는
    상기 제1 워드 라인이 선택된 경우, 상기 제2 노드로 상기 제2 전압을 인가한 후 상기 제1 노드로 상기 제2 전압을 인가하고, 상기 제2 워드 라인이 선택된 경우, 상기 제1 노드로 상기 제2 전압을 인가한 후 상기 제2 노드로 상기 제2 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3항에 있어서, 상기 반도체 메모리 장치는
    복수개의 상기 제1 센스 증폭기 및 복수개의 상기 바이어스 트랜지스터들을 구비하고,
    상기 복수개의 바이어스 트랜지스터들 각각은 상기 복수개의 제1 센스 증폭기들 각각의 상기 제1 노드와 상기 제2 노드 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제3항에 있어서, 상기 반도체 메모리 장치는
    복수개의 상기 프리차지부, 복수개의 상기 제1 센스 증폭기, 및 복수개의 상기 제2 센스 증폭기가 배치된 센스 증폭기 영역; 및
    상기 센스 증폭기 구동부가 배치된 접합 영역을 구비하고,
    상기 바이어스 트랜지스터는 상기 센스 증폭기 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제3항에 있어서, 상기 반도체 메모리 장치는
    복수개의 상기 프리차지부, 복수개의 상기 제1 센스 증폭기, 및 복수개의 상기 제2 센스 증폭기가 배치된 센스 증폭기 영역; 및
    상기 센스 증폭기 구동부가 배치된 접합 영역을 구비하고,
    상기 바이어스 트랜지스터는 상기 접합 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
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