JP2010161199A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】効率的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリストリングＭＳと、メモリストリングＭＳの一端に一端を接続されたソース側選択トランジスタＳＳＴｒと、ソース側選択トランジスタＳＳＴｒの他端に一端を接続されたソース線ＳＬと、ソース側選択トランジスタＳＳＴｒのゲートに接続されたソース側選択ゲート線ＳＧＳと、メモリセルのデータを消去する消去動作を実行する制御回路ＡＲ２とを備える。制御回路ＡＲ２は、消去動作時に、ソース線ＳＬの電圧をソース側選択ゲート線ＳＧＳの電圧よりも所定電位差だけ大きく保ちつつソース線ＳＬの電圧及びソース側選択ゲート線ＳＧＳを昇圧させる。所定電位差は、ＧＩＤＬ電流を生じさせる電位差Ｖｔｈである。
【選択図】図１

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。そのひとつとして、縦型トランジスタを用いてメモリセルを構成した不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照）。積層型の不揮発性半導体記憶装置は、柱状の半導体層、その半導体層を取り囲むＭＯＮＯＳ層、そのＭＯＮＯＳ層を取り囲む導電層を有する。

ここで、平面型の不揮発性半導体記憶装置において、その消去動作は、チャネルとなる基板の電位を消去電圧へ上げることにより、ＭＯＳＯＳ層の電子を抜き取ることで実行される。しかしながら、上記積層型の不揮発性半導体記憶装置において、そのチャネルは、柱状の半導体層となる。したがって、積層型の不揮発性半導体記憶装置の消去動作は、平面型と同様の方式で実行することは非効率的であり、その実現も困難である。

そこで、消去動作を効率的に実行可能な積層型の不揮発性半導体記憶装置の実現が望まれている。

特開２００７−２６６１４３号公報

本発明は、効率的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。

本発明の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリセルを含むメモリストリングと、前記メモリストリングの一端に一端を接続された第１選択トランジスタと、前記第１選択トランジスタの他端に一端を接続された第１配線と、前記第１選択トランジスタのゲートに接続された第２配線と、前記メモリセルのデータを消去する消去動作を実行する制御回路とを備え、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有する第１半導体層と、前記第１半導体層を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層を取り囲み、前記基板に対して平行に延びる第１導電層とを備え、前記第１選択トランジスタは、前記柱状部の上面又は下面に接し、前記基板に対して垂直方向に延びる第２半導体層と、前記第２半導体層を取り囲むように形成された第１ゲート絶縁層と、前記第１ゲート絶縁層を取り囲み、前記基板に対して平行に延びる第２導電層とを備え、前記制御回路は、前記消去動作時に、前記第１配線の電圧を前記第２配線の電圧よりも所定電位差だけ大きく保ちつつ前記第２配線の電圧及び前記第１配線の電圧を昇圧させ、前記所定電位差は、ＧＩＤＬ電流を生じさせる電位差であることを特徴とする。

本発明は、効率的に消去動作を実行可能な不揮発性半導体記憶装置を提供することが可能となる。

本発明の第１実施形態に係る不揮発性半導体記憶装置の回路図である。 第１実施形態に係るメモリストリングＭＳを示す回路図である。 第１実施形態に係るワード線駆動回路１１０ａ（１１０ｂ）を示す回路図である。 第１実施形態に係る選択ゲート線駆動回路１２０ａ（１２０ｂ）を示す回路図である。 第１実施形態に係る昇圧回路１４０Ａ〜１４０Ｃを示す回路図である。 昇圧回路１４０Ａ〜１４０Ｃの動作を示すタイミングチャートである。 昇圧回路１４０Ａ〜１４０Ｃの動作を示すタイミングチャートである。 第１実施形態に係るソース線駆動回路１６０を示す回路図である。 第１実施形態に係るセンスアンプ回路１５０を示す回路図である。 第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイＡＲ１の一部を示す概略斜視図である。 図９の一部断面図である。 第１実施形態に係る消去動作を示すフローチャートである。 第１実施形態に係る消去動作を示す概略図である。 第１実施形態に係るＧＩＤＬ電流を説明するための図である。 第１実施形態に係る消去動作を示すタイミングチャートである。 第１実施形態に係る消去動作を示すタイミングチャートである。 第２実施形態に係る不揮発性半導体記憶装置の回路図である。 第２実施形態に係るセンスアンプ回路１５０ａを示す回路図である。 第２実施形態に係るＧＩＤＬ電流を説明するための図である。 第２実施形態に係る消去動作を示すタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置を示す回路図である。 第３実施形態に係るメモリストリングＭＳａを示す回路図である。 第３実施形態に係る不揮発性半導体記憶装置のメモリセルアレイＡＲ１ａの一部を示す概略斜視図である 図２１の一部断面図である。 第３実施形態に係るＧＩＤＬ電流を説明するための図である。 第４実施形態に係る不揮発性半導体記憶装置を示す回路図である。 第４実施形態に係る選択ゲート線駆動回路１２０ｃ（１２０ｄ）を示す回路図である。 第４実施形態に係る昇圧回路１４０Ｄを示す回路図である。 第４実施形態に係る発振回路１４１Ｄを示す回路図である。 第４実施形態に係るレベルシフタ回路１４３Ｄｂ１を示す回路図である。 第４実施形態に係るソース線駆動回路１６０ａを示す回路図である。 第４実施形態に係る転送回路１８６ｅ、１８５ｆを示す回路図である。 第４実施形態に係る転送回路１８６ｅ、１８５ｆを示す回路図である。 第４実施形態に係る消去動作を示すフローチャートである。 第４実施形態に係る消去動作を示す概略図である。 第４実施形態に係る消去動作を示すタイミングチャートである。 第４実施形態に係る消去動作を示すタイミングチャートである。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。

［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置の概略構成）
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置の回路図である。

図１に示すように、第１実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられた制御回路ＡＲ２を有する。メモリセルアレイＡＲ１は、電気的に書き換え可能なメモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリセル）を有する。制御回路ＡＲ２は、メモリトランジスタＭＴｒ１〜ＭＴｒ８等へ与える電圧を制御する各種制御回路にて構成されている。

メモリセルアレイＡＲ１は、図１に示すようにｍ列のメモリブロックＭＢを有する。各メモリブロックＭＢは、ｎ行２列のメモリストリングＭＳ、メモリストリングＭＳの一端に接続されたソース側選択トランジスタＳＳＴｒ、及びメモリストリングＭＳの他端に接続されたドレイン側選択トランジスタＳＤＴｒを備える。なお、図１に示す例においては、一列目を（１）と表記し、二列目を（２）と表記する。

メモリストリングＭＳは、図２に示すように、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴ４は、直列に接続されている。メモリトランジスタＭＴｒ５〜ＭＴｒ８は、直列に接続されている。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に設けられている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、ＭＯＮＯＳ構造にて構成されており、その制御ゲートに電荷を蓄積させる。これにより、第１実施形態に係る不揮発性半導体記憶装置は、データを記憶する。

メモリトランジスタＭＴｒ１〜ＭＴｒ８の制御ゲートは、図２に示すように、ワード線ＷＬ１〜ＷＬ８に接続されている。バックゲートトランジスタＢＴｒの制御ゲートは、バックゲート線ＢＧに接続されている。

各ワード線ＷＬｉ（ｉ＝１〜８）は、図１に示すように、それぞれロウ方向に一列に並ぶメモリストリングＭＳ中のメモリトランジスタＭＴｒｉ（ｉ＝１〜８）の制御ゲートに共通に設けられ、メモリストリングＭＳを跨ぐようにロウ方向に延びて形成されている。バックゲート線ＢＧは、同様に、ロウ方向に一列に並ぶバックゲートトランジスタＢＴｒの制御ゲートに共通に設けられ、メモリストリングＭＳを跨ぐようにロウ方向に延びて形成されている。

ソース側選択トランジスタＳＳＴｒの一端は、図２に示すように、メモリトランジスタＭＴｒ８の一端に接続されている。ソース側選択トランジスタＳＳＴｒの他端は、第１ソース線ＳＬＡに接続されている。ソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。

第１ソース線ＳＬＡは、図１に示すように、ロウ方向に一列に並ぶソース側選択トランジスタＳＳＴｒのソースに共通に設けられ、複数のメモリストリングＭＳを跨ぐようにロウ方向に延びて形成されている。カラム方向に一列に並ぶ第１ソース線ＳＬＡは、カラム方向に延びる１本の第２ソース線ＳＬＢに共通接続されている。ソース側選択ゲート線ＳＧＳは、ロウ方向に一列に並ぶソース側選択トランジスタＳＳＴｒの制御ゲートに共通に設けられ、複数のメモリストリングＭＳを跨ぐようにロウ方向に延びて形成されている。

ドレイン側選択トランジスタＳＤＴｒの一端は、図２に示すように、メモリトランジスタＭＴｒ１の一端に接続されている。ドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。

ビット線ＢＬは、図１に示すように、カラム方向に一列に並ぶドレイン側選択トランジスタＳＤＴｒのドレインに共通に設けられ、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びて形成されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に一列に並ぶドレイン側選択トランジスタＳＤＴｒの制御ゲートに共通に設けられ、複数のメモリストリングＭＳを跨ぐようにロウ方向に延びて形成されている。

制御回路ＡＲ２は、消去動作時に、ソース線ＳＬ（第１、第２ソース線ＳＬＡ、ＳＬＢ）の電圧をソース側選択ゲート線ＳＧＳの電圧よりも所定電位差だけ大きく保ちつつソース線ＳＬの電圧及びソース側選択ゲート線ＳＧＳを昇圧させる。所定電位差は、ＧＩＤＬ電流を生じさせる電位差Ｖｔｈである。この点が、本実施形態の特徴のひとつである。なお、所定電位差は、電位差Ｖｔｈに限られない。

制御回路ＡＲ２は、図１に示すように、入出力回路１００、ワード線駆動回路１１０ａ、１１０ｂ、選択ゲート線駆動回路１２０ａ、１２０ｂ、アドレスデコーダ回路１３０、昇圧回路１４０Ａ〜１４０Ｃ、センスアンプ回路１５０、ソース線駆動回路１６０、バックゲート線駆動回路１７０、第１ロウデコーダ回路１８０ａ、第２ロウデコーダ回路１８０ｂ、及びシーケンサ１９０を有する。

入出力回路１００は、図１に示すように、メモリセルアレイＡＲ１に入力する情報を外部から受け付けセンスアンプ回路１５０に入力する。また、入出力回路１００は、センスアンプ回路１５０から情報を出力する。

ワード線駆動回路１１０ａは、図１に示すように、ワード線ＷＬ１〜ＷＬ４を駆動するための信号Ｖ_ＣＧ１〜Ｖ_ＣＧ４を出力する。ワード線駆動回路１１０ｂは、ワード線ＷＬ５〜ＷＬ８を駆動するための信号Ｖ_ＣＧ５〜Ｖ_ＣＧ８を出力する。

選択ゲート線駆動回路１２０ａは、信号Ｖ_ＳＧＳ１、信号Ｖ_ＳＧＤ２、信号Ｖ_{ＳＧＯＦＦ}を出力する。選択ゲート線駆動回路１２０ａは、信号Ｖ_ＳＧＳ２、信号Ｖ_ＳＧＤ１、信号Ｖ_{ＳＧＯＦＦ}を出力する。信号Ｖ_ＳＧＳ１、信号Ｖ_ＳＧＳ２は、選択したメモリブロック（以下、選択メモリブロックＭＢ）のソース側選択ゲート線ＳＧＳを駆動する際に用いられる。信号Ｖ_ＳＧＤ２、信号Ｖ_ＳＧＤ１は、選択メモリブロックＭＢのドレイン側選択ゲート線ＳＧＤを駆動する際に用いられる。信号Ｖ_{ＳＧＯＦＦ}は、非選択のメモリブロックＭＢ（以下、非選択メモリブロックＭＢ）のソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを駆動する際に用いられる。

アドレスデコーダ回路１３０は、ブロックアドレスを指定するための信号Ｖ_ＢＡＤを出力する。

昇圧回路１４０Ａは、基準電圧から電圧を昇圧させ、その昇圧電圧をワード線駆動回路１１０ａ、１１０ｂに転送する。昇圧回路１４０Ｂは、基準電圧から電圧を昇圧させて信号Ｖ_ＲＤＥＣを得て、これを第１及び第２ロウデコーダ回路１８０ａ、１８０ｂに出力する。昇圧回路１４０Ｃは、基準電圧から電圧を昇圧させて信号Ｖ_ＥＲＡを得て、これをソース線駆動回路１６０に出力する。信号Ｖ_ＥＲＡは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のデータを消去する際に用いられる。

センスアンプ回路１５０は、ソース線ＳＬの電圧に基づき情報を読み出す。また、センスアンプ回路１５０は、ソース線ＳＬ（第１、第２ソース線ＳＬＡ、ＳＬＢ）の信号Ｖ_ＳＬと同電圧の信号をビット線ＢＬに与える。また、センスアンプ回路１５０は、アドレスデコーダ回路１３０から信号Ｖ_ＢＡＤの入力を受け付ける。

ソース線駆動回路１６０は、ソース線ＳＬ（第１、第２ソース線ＳＬＡ、ＳＬＢ）を駆動するための信号Ｖ_ＳＬを出力する。バックゲート線駆動回路１７０は、バックゲート線ＢＧを駆動させるための信号Ｖ_ＢＧを出力する。

第１、第２ロウデコーダ回路１８０ａ、１８０ｂは、一つのメモリブロックＭＢに対して、各々一つ設けられている。第１ロウデコーダ回路１８０ａは、メモリブロックＭＢのロウ方向一端側に設けられている。第２ロウデコーダ回路１８０ｂは、メモリブロックＭＢのロウ方向他端側に設けられている。

第１ロウデコーダ回路１８０ａは、アドレスデコーダ回路１３０が出力する信号Ｖ_ＢＡＤに基づき、選択的にメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号Ｖ_{ＣＧ１＜ｉ＞}〜Ｖ_{ＣＧ４＜ｉ＞}を入力する。また、第１ロウデコーダ回路１８０ａは、信号Ｖ_ＢＡＤに基づき、選択的に２列目のソース側選択トランジスタＳＳＴｒのゲートに信号Ｖ_{ＳＧＳ２＜ｉ＞}を入力する。また、第１ロウデコーダ回路１８０ａは、信号Ｖ_ＢＡＤに基づき、選択的に１列目のドレイン側選択トランジスタＳＤＴｒのゲートに信号Ｖ_{ＳＧＤ１＜ｉ＞}を入力する。

第１ロウデコーダ回路１８０ａは、電圧変換回路１８０ａａ、第１転送トランジスタ１８１ａ〜１８６ａ、及び第２転送トランジスタ１８７ａ、１８８ａを有する。電圧変換回路１８０ａａは、受け付けた信号Ｖ_ＢＡＤ、信号Ｖ_ＲＤＥＣに基づき信号Ｖ_{ＳＥＬａ＜ｉ＞}を生成し、第１転送トランジスタ１８１ａ〜１８６ａのゲートに出力する。また、電圧変換回路１８０ａａは、受け付けた信号Ｖ_ＢＡＤの電圧に基づき、第２転送トランジスタ１８７ａ、１８８ａのゲートを制御する。

第１転送トランジスタ１８１ａ〜１８４ａのゲートは、電圧変換回路１８０ａａからの信号Ｖ_{ＳＥＬａ＜ｉ＞}を受け付ける。第１転送トランジスタ１８１ａ〜１８４ａは、ワード線駆動回路１１０ａと各ワード線ＷＬ１〜ＷＬ４との間に接続されている。第１転送トランジスタ１８１ａ〜１８４ａは、信号Ｖ_ＣＧ１〜Ｖ_ＣＧ４、Ｖ_{ＳＥＬａ＜ｉ＞}に基づき、ワード線ＷＬ１〜ＷＬ４に信号Ｖ_{ＣＧ１＜ｉ＞}〜Ｖ_{ＣＧ４＜ｉ＞}を出力する。また、第１転送トランジスタ１８５ａは、選択ゲート線駆動回路１２０ａと２列目のソース側選択トランジスタＳＳＴｒのソース側選択ゲート線ＳＧＳとの間に接続されている。第１転送トランジスタ１８５ａは、信号Ｖ_ＳＧＳ２、及び信号Ｖ_{ＳＥＬａ＜ｉ＞}に基づき、ソース側選択ゲート線ＳＧＳに信号Ｖ_{ＳＧＳ２＜ｉ＞}を出力する。また、第１転送トランジスタ１８６ａは、選択ゲート線駆動回路１２０ａと１列目のドレイン側選択トランジスタＳＤＴｒのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第１転送トランジスタ１８６ａは、信号Ｖ_ＳＧＤ１、及び信号Ｖ_{ＳＥＬａ＜ｉ＞}に基づき、ドレイン側選択ゲート線ＳＧＤに信号Ｖ_{ＳＧＤ１＜ｉ＞}を出力する。

第２転送トランジスタ１８７ａ、１８８ａのゲートは、電圧変換回路１８０ａａからの信号を受け付ける。第２転送トランジスタ１８７ａの一端は、２列目のソース側選択トランジスタＳＳＴｒのソース側選択ゲート線ＳＧＳに接続され、その他端は、信号Ｖ_{ＳＧＯＦＦ}を入力される。第２転送トランジスタ１８８ａの一端は、１列目のドレイン側選択トランジスタＳＤＴｒのドレイン側選択ゲート線ＳＧＤに接続され、その他端は、信号Ｖ_{ＳＧＯＦＦ}を入力される。

第２ロウデコーダ回路１８０ｂは、アドレスデコーダ回路１３０が出力する信号Ｖ_ＢＡＤに基づき、選択的にメモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号Ｖ_{ＣＧ５＜ｉ＞}〜Ｖ_{ＣＧ８＜ｉ＞}を入力する。また、第２ロウデコーダ回路１８０ｂは、信号Ｖ_ＢＡＤに基づき、選択的に１列目のソース側選択トランジスタＳＳＴｒのゲートに信号Ｖ_{ＳＧＳ１＜ｉ＞}を入力する。また、第２ロウデコーダ回路１８０ｂは、信号Ｖ_ＢＡＤに基づき、選択的に２列目のドレイン側選択トランジスタＳＤＴｒのゲートに信号Ｖ_{ＳＧＤ２＜ｉ＞}を入力する。また、第２ロウデコーダ回路１８０ｂは、信号Ｖ_ＢＡＤに基づき、選択的にバックゲートトランジスタＢＴｒのゲートに信号Ｖ_{ＢＧ＜ｉ＞}を入力する。

第２ロウデコーダ回路１８０ｂは、電圧変換回路１８０ｂｂ、第１転送トランジスタ１８１ｂ〜１８７ｂ、第２転送トランジスタ１８８ｂ、１８９ｂを有する。電圧変換回路１８０ｂｂは、受け付けた信号Ｖ_ＢＡＤ、信号Ｖ_ＲＤＥＣの電圧に基づき信号Ｖ_{ＳＥＬｂ＜ｉ＞}を生成し、第１転送トランジスタ１８１ｂ〜１８７ｂのゲートに出力する。また、電圧変換回路１８０ｂｂは、受け付けた信号Ｖ_ＢＡＤに基づき、第２転送トランジスタ１８８ｂ、１８９ｂのゲートを制御する。

第１転送トランジスタ１８１ｂ〜１８７ｂのゲートは、電圧変換回路１８０ｂｂからの信号Ｖ_{ＳＥＬｂ＜ｉ＞}を受け付ける。第１転送トランジスタ１８１ｂ〜１８４ｂは、ワード線駆動回路１１０ｂと各ワード線ＷＬ５〜ＷＬ８との間に接続されている。第１転送トランジスタ１８１ｂ〜１８４ｂは、信号Ｖ_ＣＧ５〜Ｖ_ＣＧ８、Ｖ_{ＳＥＬｂ＜ｉ＞}に基づき、ワード線ＷＬ５〜ＷＬ８に信号Ｖ_{ＣＧ５＜１＞}〜Ｖ_{ＣＧ８＜ｉ＞}を入力する。また、第１転送トランジスタ１８５ｂは、選択ゲート線駆動回路１２０ｂと１列目のソース側選択トランジスタＳＳＴｒのソース側選択ゲート線ＳＧＳとの間に接続されている。第１転送トランジスタ１８５ｂは、信号Ｖ_ＳＧＳ１、及び信号Ｖ_{ＳＥＬｂ＜ｉ＞}に基づき、ソース側選択ゲート線ＳＧＳに信号Ｖ_{ＳＧＳ１＜ｉ＞}を出力する。また、第１転送トランジスタ１８６ｂは、選択ゲート線駆動回路１２０ｂと２列目のドレイン側選択トランジスタＳＤＴｒのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第１転送トランジスタ１８６ｂは、信号Ｖ_ＳＧＤ２、及び信号Ｖ_{ＳＥＬｂ＜ｉ＞}に基づき、ドレイン側選択ゲート線ＳＧＤに信号Ｖ_{ＳＧＤ２＜ｉ＞}を出力する。また、第１転送トランジスタ１８７ｂは、バックゲート線駆動回路１７０とバックゲート線ＢＧとの間に接続されている。第１転送トランジスタ１８７ｂは、信号Ｖ_ＢＧ、及び信号Ｖ_{ＳＥＬｂ＜ｉ＞}に基づき、バックゲート線ＢＧに信号Ｖ_{ＢＧ＜ｉ＞}を入力する。

第２転送トランジスタ１８８ｂ、１８９ｂのゲートは、電圧変換回路１８０ｂｂからの信号を受け付ける。第２転送トランジスタ１８８ｂの一端は、１列目のソース側選択トランジスタＳＳＴｒのソース側選択ゲート線ＳＧＳに接続され、その他端は、信号Ｖ_{ＳＧＯＦＦ}を入力される。第２転送トランジスタ１８９ｂの一端は、２列目のドレイン側選択トランジスタＳＤＴｒのドレイン側選択ゲート線ＳＧＤに接続され、その他端は、信号Ｖ_{ＳＧＯＦＦ}を入力される。

シーケンサ１９０は、ワード線駆動回路１１０ａ、１１０ｂ、選択ゲート線駆動回路１２０ａ、１２０ｂ、及びソース線駆動回路１６０に制御信号を入力する。

ワード線駆動回路１１０ａは、図３に示すように、第１〜第４ワード線駆動回路１１０Ａ〜１１０Ｄにて構成されている。第１ワード線駆動回路１１０Ａは、信号Ｖ_ＣＧ１を出力する。第２ワード線駆動回路１１０Ｂは、信号Ｖ_ＣＧ２を出力する。第３ワード線駆動回路１１０Ｃは、信号Ｖ_ＣＧ３を出力する。第４ワード線駆動回路１１０Ｄは、信号Ｖ_ＣＧ４を出力する。

ワード線駆動回路１１０ｂは、図３に示すように、第１〜第４ワード線駆動回路１１０Ａ〜１１０Ｄにて構成されている。第１ワード線駆動回路１１０Ａは、信号Ｖ_ＣＧ５を出力する。第２ワード線駆動回路１１０Ｂは、信号Ｖ_ＣＧ６を出力する。第３ワード線駆動回路１１０Ｃは、信号Ｖ_ＣＧ７を出力する。第４ワード線駆動回路１１０Ｄは、信号Ｖ_ＣＧ８を出力する。

第１ワード線駆動回路１１０Ａは、図３に示すように、電圧変換回路１１１Ａ〜１１１Ｃ、及び転送トランジスタ１１２Ａ〜１１２Ｃを有する。電圧変換回路１１１Ａ〜１１１Ｃの入力端子は、シーケンサ１９０から制御信号の入力を受け付ける。電圧変換回路１１１Ａ〜１１１Ｃの出力端子は、転送トランジスタ１１２Ａ〜１１２Ｃのゲートに接続されている。転送トランジスタ１１２Ａ〜１１２Ｃの出力端子は、共通接続されている。転送トランジスタ１１２Ａの入力端子は、昇圧回路１４０Ａの出力端子に接続されている。転送トランジスタ１１２Ｂの入力端子は、接地電圧Ｖｓｓに接続されている。転送トランジスタ１１２Ｃの入力端子は、電源電圧Ｖｄｄに接続されている。なお、第２〜第４ワード線駆動回路１１０Ｂ〜１１０Ｄは、第１ワード線駆動回路１１０Ａと同様の構成を有する。

選択ゲート線駆動回路１２０ａ（１２０ｂ）は、図４に示すように、第１〜第３選択ゲート線駆動回路１２０Ａ〜１２０Ｃにて構成されている。第１選択ゲート線駆動回路１２０Ａは、信号Ｖ_{ＳＧＯＦＦ}を出力する。第２選択ゲート線駆動回路１２０Ｂは、信号Ｖ_ＳＧＳ１（信号Ｖ_ＳＧＳ２）を出力する。第３選択ゲート線駆動回路１２０Ｃは、信号Ｖ_ＳＧＤ２（信号Ｖ_ＳＧＤ１）を出力する。

第１選択ゲート線駆動回路１２０Ａは、図４に示すように、電圧変換回路１２１Ａ、１２１Ｂ、及び転送トランジスタ１２２Ａ、１２２Ｂを有する。電圧変換回路１２１Ａ、１２１Ｂの入力端子は、シーケンサ１９０からの信号を受け付ける。電圧変換回路１２１Ａ、１２１Ｂの出力端子は、転送トランジスタ１２２Ａ、１２２Ｂのゲートに接続されている。転送トランジスタ１２２Ａ、１２２Ｂの出力端子は、共通接続されている。転送トランジスタ１２２Ａの入力端子は、接地電圧Ｖｓｓに接続されている。転送トランジスタ１２２Ｂの入力端子は、電源電圧Ｖｄｄに接続されている。なお、第２、第３選択ゲート線駆動回路１２０Ｂ、１２０Ｃは、第１選択ゲート線駆動回路１２０Ａと同様の構成を有する。

昇圧回路１４０Ａ〜１４０Ｃは、コンデンサの充放電を利用して電源電圧Ｖｄｄよりも高い電圧を生成する。昇圧回路１４０Ａ〜１４０Ｃは、図５に示すように、ダイオード１４３ａ〜１４３ｎ、及び充放電回路１４４ａ〜１４４ｌを有する。なお、昇圧回路１４０Ａ〜１４０Ｃは、さらに、ダイオード、充放電回路を有するものであってもよい。

ダイオード１４３ａ〜１４３ｅは、図５に示すように、直列に接続されている。ダイオード１４３ｆ〜１４３ｎは、直列に接続されている。ダイオード１４３ａの一端は、ダイオード１４３ｆの一端に接続されている。ダイオード１４３ｅの一端は、ダイオード１４３ｎの一端に接続されている。

充放電回路１４４ａ〜１４４ｄは、図５に示すように、ダイオード１４３ａ〜１４３ｅの間にその出力端子を接続している。充放電回路１４４ｅ〜１４４ｌは、ダイオード１４３ｆ〜１４３ｎの間にその出力端子を接続している。充放電回路１４４ａ〜１４４ｌは、ＡＮＤ回路１４４Ａとインバータ１４４Ｂとキャパシタ１４４Ｃを直列接続したものである。

充放電回路１４４ａ〜１４４ｄにおいて、ＡＮＤ回路１４４Ａの一方の入力端子は、交互に信号φ１又は信号φ２を受け付けている。充放電回路１４４ａ〜１４４ｄにおいて、ＡＮＤ回路１４４Ａの他方の入力端子は、信号Ｖ_ＰＡＳＳを受け付ける。

充放電回路１４４ｅ〜１４４ｌにおいて、ＡＮＤ回路１４４Ａの一方の入力端子は、交互に信号φ１又は信号φ２を受け付けている。充放電回路１４４ｅ〜１４４ｌにおいて、ＡＮＤ回路１４４Ａの他方の入力端子は、信号Ｖ_ＰＲＧを受け付ける。

ここで、図６Ａ及び図６Ｂを参照して、昇圧回路１４０Ａ〜１４０Ｃの動作を説明する。図６Ａ及び図６Ｂは、昇圧回路１４０Ａ〜１４０Ｃの動作を示すタイミングチャートである。図６Ａ及び図６Ｂに示すように、昇圧回路１４０Ａ〜１４０Ｃは、生成する信号に応じて、信号Ｖ_ＰＡＳＳ、又は信号Ｖ_ＰＲＧを、電源電圧Ｖｄｄ、又は接地電圧Ｖｓｓに設定する。

ソース線駆動回路１６０は、図７に示すように、電圧変換回路１６１Ａ〜１６１Ｃ、及び転送トランジスタ１６２Ａ〜１６２Ｃを有する。電圧変換回路１６１Ａ〜１６１Ｃ、及び転送トランジスタ１６２Ａ〜１６２Ｃは、ワード線駆動回路１１０ａと同様に接続されている。電圧変換回路１６１Ａ〜１６１Ｃの入力端子は、シーケンサ１９０から信号の入力を受け付ける。転送トランジスタ１６２Ａの入力端子は、昇圧回路１４０Ｃの出力端子に接続されている。転送トランジスタ１６２Ｂの入力端子は、接地電圧Ｖｓｓに接続されている。転送トランジスタ１６２Ｃの入力端子は、電源電圧Ｖｄｄに接続されている。

センスアンプ回路１５０は、図８に示すように、複数の選択回路１５１、及び電圧変換回路１５２Ａ、１５２Ｂを有する。選択回路１５１は、選択的にソース線ＳＬにビット線ＢＬを接続し、ビット線ＢＬの電位をソース線ＳＬと同電位に設定する。

選択回路１５１は、図８に示すように、ページバッファ１５１ａ、トランジスタ１５１ｂ、１５１ｃを有する。ページバッファ１５１ａは、ビット線ＢＬからの信号を受け付け、その信号に基づく出力を入出力回路１００、及びアドレスデコーダ回路１３０に入力する。トランジスタ１５１ｂの他端は、ビット線ＢＬに接続され、その制御ゲートは、電圧変換回路１５２Ａからの出力信号ＶＣＵＴを受け付ける。トランジスタ１５１ｃの一端は、ビット線ＢＬに接続されている。トランジスタ１５１ｃの他端は、ソース線ＳＬに接続され、その制御ゲートは、電圧変換回路１５２Ｂからの出力信号ＶＲＳＴを受け付ける。

電圧変換回路１５２Ａは、シーケンサ１９０からの信号を受け付け、その信号に基づく信号ＶＣＵＴを出力する。電圧変換回路１５２Ｂは、シーケンサ１９０からの信号を受け付け、その信号に基づく信号ＶＲＳＴを出力する。

（第１実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図９及び図１０を参照して、第１実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図９は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイＡＲ１の一部を示す概略斜視図である。図１０は、図９の一部断面図である。

メモリセルアレイＡＲ１は、図９に示すように、基板１０上に設けられている。メモリセルアレイＡＲ１は、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）として機能する。選択トランジスタ層４０は、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲートトランジスタ層２０は、図９及び図１０に示すように、バックゲート導電層２１を有する。バックゲート導電層２１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、メモリブロックＭＢ毎に分断されている。バックゲート導電層２１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。

バックゲート導電層２０は、図１０に示すように、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。

メモリトランジスタ層３０は、図９及び図１０に示すように、バックゲート導電層２０の上層に形成されている。メモリトランジスタ層３０は、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、層間絶縁層（図示略）を挟んで積層されている。ワード線導電層３１ａ〜３１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ワード線導電層３１ａ〜３１ｄは、ワード線ＷＬ１〜ＷＬ８として機能する。ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８の制御ゲートとして機能する。

メモリトランジスタ層３０は、図１０に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｄを貫通するように形成されている。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。

また、バックゲートトランジスタ層２０、及びメモリトランジスタ層３０は、図１０に示すように、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、トンネル絶縁層３３ｃ、及びＵ字状半導体層３４を有する。Ｕ字状半導体層３４は、メモリストリングＭＳのボディとして機能する。

ブロック絶縁層３３ａは、図１０に示すように、バックゲートホール２２及びメモリホール３２に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面に所定の厚みをもって形成されている。Ｕ字状半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成されている。Ｕ字状半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３４は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。

ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。Ｕ字状半導体層３４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。これらブロック絶縁層３３ａ、電荷蓄積層３３ｂ、トンネル絶縁層３３ｃ、及びＵ字状半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のＭＯＮＯＳとして機能する。

上記バックゲートトランジスタ層２０の構成を換言すると、トンネル絶縁層３３ｃは、連結部３４ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部３４ｂを取り囲むように形成されている。

上記メモリトランジスタ層３０の構成を換言すると、トンネル絶縁層３３ｃは、柱状部３４ａを取り囲むように形成されている。電荷蓄積層３３ｂは、トンネル絶縁層３３ｃを取り囲むように形成されている。ブロック絶縁層３３ａは、電荷蓄積層３３ｂを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、ブロック絶縁層３３ａ、及び柱状部３４ａを取り囲むように形成されている。

選択トランジスタ層４０は、図９及び図１０に示すように、ソース側導電層４１ａ、及びドレイン側導電層４１ｂを有する。ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。一対のソース側導電層４１ａと、一対のドレイン側導電層４１ｂは、カラム方向に交互に配置されている。ソース側導電層４１ａは、Ｕ字状半導体層３４を構成する一方の柱状部３４ａの上層に形成され、ドレイン側導電層４１ｂは、Ｕ字状半導体層３４を構成する他方の柱状部３４ａの上層に形成されている。

ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側導電層４１ａは、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層４１ａは、ソース側選択トランジスタＳＳＴｒの制御ゲートとして機能する。ドレイン側導電層４１ｂは、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４１ｂは、ドレイン側選択トランジスタＳＤＴｒの制御ゲートとして機能する。

選択トランジスタ層４０は、図１０に示すように、ソース側ホール４２ａ、及びドレイン側ホール４２ｂを有する。ソース側ホール４２ａは、ソース側導電層４１ａを貫通するように形成されている。ソース側ホール４２ａは、メモリホール３２と整合する位置に形成されている。ドレイン側ホール４２ｂは、ドレイン側導電層４１ｂを貫通するように形成されている。ドレイン側ホール４２ｂは、メモリホール３２と整合する位置に形成されている。

選択トランジスタ層４０は、図１０に示すように、ソース側ゲート絶縁層４３ａ、ソース側柱状半導体層４４ａ、ドレイン側ゲート絶縁層４３ｂ、及びドレイン側柱状半導体層４４ｂを有する。ソース側ゲート絶縁層４３ａは、ソース側ホール４２ａに面する側壁に形成されている。ソース側柱状半導体層４４ａは、ソース側ゲート絶縁層４３ａに接するように、基板１０に対して垂直方向に延びるように柱状に形成されている。ドレイン側ゲート絶縁層４３ｂは、ドレイン側ホール４２ｂに面する側壁に形成されている。ドレイン側柱状半導体層４４ｂは、ドレイン側ゲート絶縁層４３ｂに接するように、基板１０に対して垂直方向に延びるように柱状に形成されている。

ソース側ゲート絶縁層４３ａ及びドレイン側ゲート絶縁層４３ｂは、酸化シリコン（ＳｉＯ_２）にて構成されている。ソース側柱状半導体層４４ａ及びドレイン側柱状半導体層４４ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

上記選択トランジスタ層４０の構成を換言すると、ソース側ゲート絶縁層４３ａは、ソース側柱状半導体層４４ａを取り囲むように形成されている。ソース側導電層４１ａは、ソース側ゲート絶縁層４３ａ及びソース側柱状半導体層４４ａを取り囲むように形成されている。ドレイン側ゲート絶縁層４３ｂは、ドレイン側柱状半導体層４４ｂを取り囲むように形成されている。ドレイン側導電層４１ｂは、ドレイン側ゲート絶縁層４３ｂ及びドレイン側柱状半導体層４４ｂを取り囲むように形成されている。

配線層５０は、図９及び図１０に示すように、選択トランジスタ層４０の上層に形成されている。配線層５０は、ソース線層５１、プラグ層５２、及びビット線層５３を有する。ソース線層５１は、ロウ方向に延びる板状に形成されている。ソース線層５１は、カラム方向に隣接する一対のソース側柱状半導体層４４ａの上面に接するように形成されている。プラグ層５２は、ドレイン側柱状半導体層４４ｂの上面に接し、基板１０に対して垂直方向に延びるように形成されている。ビット線層５３は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ビット線層５３は、プラグ層５２の上面に接するように形成されている。ソース線層５１、プラグ層５２、及びビット線層５３は、タングステン（Ｗ）等の金属にて構成されている。ソース線層５１は、ソース線ＳＬ（第１ソース線ＳＬＡ）として機能する。ビット線層５３は、ビット線ＢＬとして機能する。

（第１実施形態に係る不揮発性半導体記憶装置の消去動作の概略）
次に、図１１及び図１２を参照して、第１実施形態に係る不揮発性半導体記憶装置の消去動作の概略について説明する。図１１は、第１実施形態に係る不揮発性半導体記憶装置の消去動作を示すフローチャートである。図１２は、消去動作を示す概略図である。

先ず、制御回路ＡＲ２は、図１２の符号「ｓ１１」に示すように、選択メモリブロックＭＢにおいて、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを所定電圧Ｖｄｄ−Ｖｔｈに上げると共に、ソース線ＳＬ及びビット線ＢＬを電源電圧Ｖｄｄに上げる（ステップＳ１１）。電源電圧Ｖｄｄは、所定電圧Ｖｄｄ−ＶｔｈよりＶｔｈだけ高く、この電位差ＶｔｈによりＧＩＤＬ電流を生じさせる電圧である。

ここで、ＧＩＤＬ電流は、図１３の符号「Ａ」に示すように、ソース側導電層４１ａ（ソース側選択ゲート線ＳＧＳ）の端部のソース線層５１（ソース線ＳＬ）側を高電界とすることにより生じさせる。また、ＧＩＤＬ電流は、図１３の符号「Ａ」に示すように、ドレイン側導電層４１ｂ（ドレイン側選択ゲート線ＳＧＤ）の端部のビット線層５３（ビット線ＢＬ）側を高電界とすることにより生じさせる。ＧＩＤＬ電流により、ホールＨ、及び電子Ｅが生成される。

また、ステップＳ１１において、制御回路ＡＲ２は、図１２の符号「ｓ１１」に示すように、ワード線ＷＬ１〜ＷＬ８、及びバックゲート線ＢＧを電源電圧Ｖｄｄに上げる。

続いて、制御回路ＡＲ２は、図１２の符号「ｓ１２」に示すように、ソース線ＳＬ及びビット線ＢＬを電源電圧Ｖｄｄから消去電圧Ｖｅｒａへ向かって昇圧させる（ステップＳ１２）。なお、このステップＳ１２の動作において、その他の配線は、ステップＳ１１と同様の制御状態で保持される。しかしながら、ソース側選択ゲート線ＳＧＳの電位、ドレイン側選択ゲート線ＳＧＤの電位、ワード線ＷＬ１〜８の電位、及びバックゲート線ＢＧの電位は、メモリストリングＭＳのボディとのカップリングにより上昇する。よって、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ８、及びバックゲート線ＢＧは、結果的にフローティング状態となる。

より詳しくは、ステップＳ１２において以下のような制御が実行される。すなわち、ソース側選択ゲート線ＳＧＳとソース線ＳＬとの間、及びドレイン側選択ゲート線ＳＧＤとビット線ＢＬとの間にＶｔｈより大きな電位差が生じる。この電位差により、ＧＩＤＬ電流が生じ、メモリストリングＭＳのボディにホールが注入され、そのボディの電位が上昇する。すると、メモリストリングＭＳのボディとのカップリングにより、ソース側選択トランジスタＳＳＴｒのゲート電位、及びドレイン側選択トランジスタＳＤＴｒのゲート電位は、所定電圧Ｖｄｄ−Ｖｔｈよりも高くなる。これにより、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤは、フローティング状態となる。ひとたび、以上の循環が始まると、ソース線ＳＬ及びビット線ＢＬの電位の昇圧に伴い、メモリストリングＭＳのボディの電位、ソース側選択ゲート線ＳＧＳの電位、及びドレイン側選択ゲート線ＳＧＤの電位も追随して上昇する。

ステップＳ１２の動作実行後、制御回路ＡＲ２は、図１２の符号「ｓ１３」に示すように、ソース線ＳＬ及びビット線ＢＬが消去電圧Ｖｅｒａに達した場合、ワード線ＷＬ１〜ＷＬ８及びバックゲート線ＢＧを接地電圧Ｖｓｓとし（ステップＳ１３）、ＧＩＤＬ電流により生じたホールＨをメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに送り込む。これにより、データを消去する。

（第１実施形態に係る不揮発性半導体記憶装置の具体的消去動作）
次に、図１４Ａ及び図１４Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置の具体的消去動作について説明する。図１４Ａ及び図１４Ｂは、消去動作を示すタイミングチャートである。

先ず、時刻ｔ１１において、信号Ｖ_ＢＡＤが、図１０Ａに示すように反転する。

図１４Ｂに示すように、上記信号Ｖ_ＢＡＤの変化により、時刻ｔ１１にて、選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＥＬａ＜ｉ＞}、信号Ｖ_{ＳＥＬｂ＜ｉ＞}は、接地電圧Ｖｓｓから電源電圧Ｖｄｄへと上がる。すなわち、第１転送トランジスタ１８１ａ〜１８６ａ（１８１ｂ〜１８７ｂ）は、オン状態となる。一方、第２転送トランジスタ１８７ａ、１８８ａ（１８８ｂ、１８９ｂ）のゲートには、接地電圧Ｖｓｓが印加され、第２転送トランジスタ１８７ａ、１８８ａ（１８８ｂ、１８９ｂ）は、オフ状態となる。以上の動作により、選択メモリブロックＭＢにおいて、ワード線ＷＬ１〜ＷＬ４、ＷＬ５〜ＷＬ８は、第１転送トランジスタ１８１ａ〜１８４ａ、１８１ｂ〜１８４ｂを介してワード線駆動回路１１０ａ、１１０ｂに接続される。また、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤは、第１転送トランジスタ１８５ａ、１８６ａ、１８５ｂ、１８６ｂを介して選択ゲート線駆動回路１２０ａ、１２０ｂに接続される。また、バックゲート線ＢＧは、第１転送トランジスタ１８７ｂを介してバックゲート線駆動回路１７０に接続される。

一方、図１４Ｂに示すように、上記信号Ｖ_ＢＡＤの変化により、時刻ｔ１１にて、非選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＥＬａ＜ｘ＞}、信号Ｖ_{ＳＥＬｂ＜ｘ＞}は、電圧Ｖｓｓに保持される。すなわち、第１転送トランジスタ１８１ａ〜１８６ａ（１８１ｂ〜１８７ｂ）は、オフ状態に保持される。一方、第２転送トランジスタ１８７ａ、１８８ａ（１８８ｂ、１８９ｂ）のゲートには、電圧ＶＤＤが印加され、第２転送トランジスタ１８７ａ、１８８ａ（１８８ｂ、１８９ｂ）は、オン状態となる。以上の動作により、非選択メモリブロックＭＢにおいて、ワード線ＷＬ１〜ＷＬ４、ＷＬ５〜ＷＬ８は、フローティング状態となる。また、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤは、第２転送トランジスタ１８８ａ、１８７ａ、１８８ｂ、１８９ｂを介して選択ゲート線駆動回路１２０ａ、１２０ｂに接続される。また、バックゲート線ＢＧは、フローティング状態となる。

次に、図１４Ａに示すように、時刻ｔ１２にて、信号Ｖ_ＳＧＳ１、信号Ｖ_ＳＧＳ２、信号Ｖ_ＳＧＤ１、信号Ｖ_ＳＧＤ２、信号Ｖ_{ＳＧＯＦＦ}、信号Ｖ_ＣＧ１〜Ｖ_ＣＧ８、及び信号Ｖ_ＢＧは、接地電圧Ｖｓｓから電源電圧Ｖｄｄに上げられる。

図１４Ｂに示すように、時刻ｔ１２にて、上記信号Ｖ_ＳＧＳ１、信号Ｖ_ＳＧＳ２、信号Ｖ_ＳＧＤ１、信号Ｖ_ＳＧＤ２、信号Ｖ_{ＳＧＯＦＦ}、信号Ｖ_ＣＧ１〜Ｖ_ＣＧ８、及び信号Ｖ_ＢＧの変化により、選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＧＤ１＜ｉ＞}、信号Ｖ_{ＳＧＤ２＜ｉ＞}、信号Ｖ_{ＳＧＳ１＜ｉ＞}、信号Ｖ_{ＳＧＳ２＜ｉ＞}、信号Ｖ_{ＣＧ１＜ｉ＞}〜Ｖ_{ＣＧ８＜ｉ＞}、及び信号Ｖ_{ＢＧ＜ｉ＞}は、所定電圧Ｖｄｄ−Ｖｔｈに上げられる。

一方、図１４Ｂに示すように、時刻ｔ１２にて、上記信号Ｖ_ＳＧＳ１、信号Ｖ_ＳＧＳ２、信号Ｖ_ＳＧＤ１、信号Ｖ_ＳＧＤ２、信号Ｖ_{ＳＧＯＦＦ}、信号Ｖ_ＣＧ１〜Ｖ_ＣＧ８、及び信号Ｖ_ＢＧの変化により、非選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＧＤ１＜ｘ＞}、信号Ｖ_{ＳＧＤ２＜ｘ＞}、信号Ｖ_{ＳＧＳ１＜ｘ＞}、信号Ｖ_{ＳＧＳ２＜ｘ＞}は、所定電圧Ｖｄｄ−Ｖｔｈに上げられる。

また、図１４Ｂに示すように、時刻ｔ１２にて、ソース線駆動回路１６０において、信号Ｖ_ＳＬは、電源電圧Ｖｄｄまで上げられる。また、時刻ｔ１２にて、センスアンプ回路１５０において、信号ＶＲＳＴは、電圧Ｖｐｐまで上げられる。この信号ＶＲＳＴの変化により、時刻ｔ１２にて、信号Ｖ_ＢＬは、電源電圧Ｖｄｄとなる。

続いて、図１４Ｂに示すように、時刻ｔ１３にて、ソース線駆動回路１６０において、信号Ｖ_ＳＬは、消去電圧Ｖｅｒａへの昇圧を開始する。これに伴い、信号Ｖ_ＢＬも、消去電圧Ｖｅｒａへの昇圧を開始する。

上記時刻ｔ１３の制御により、図１４Ｂの符号「Ａ」、「Ｂ」に示すように、信号Ｖ_{ＳＧＳ１＜ｉ＞}、信号Ｖ_{ＳＧＳ２＜ｉ＞}、信号Ｖ_{ＳＧＤ１＜ｉ＞}、信号Ｖ_{ＳＧＤ２＜ｉ＞}の電位は、メモリストリングＭＳのボディとのカップリングによって、信号Ｖ_ＳＬ、及び信号Ｖ_ＢＬの昇圧に伴い、上昇する。そして、時刻ｔ１３から、信号Ｖ_ＳＬと信号Ｖ_ＳＧＳ１、Ｖ_ＳＧＳ２との電位差、及び信号Ｖ_ＢＬと信号Ｖ_ＳＧＤ１、Ｖ_ＳＧＤ２との電位差により、ＧＩＤＬ電流が生じる。

次に、図１４Ｂに示すように、時刻ｔ１４にて、信号Ｖ_ＳＬは、消去電圧Ｖｅｒａとなる。これに合わせ、図１４Ａに示すように、選択メモリブロックＭＢにおいて、信号Ｖ_ＣＧ１〜Ｖ_ＣＧ８、及び信号Ｖ_ＢＧは、接地電圧Ｖｓｓとされる。すなわち、時刻ｔ１４にて、図３に示す転送トランジスタ１１２Ｂは、「オン状態」とされる。

図１４Ｂに示すように、上記信号Ｖ_ＣＧ１〜Ｖ_ＣＧ８、及び信号Ｖ_ＢＧの変化により、選択メモリブロックＭＢにおいて、時刻ｔ１４にて、信号Ｖ_{ＣＧ１＜ｉ＞}〜Ｖ_{ＣＧ８＜ｉ＞}、及び信号Ｖ_{ＢＧ＜ｉ＞}は、接地電圧Ｖｓｓとされる。これら時刻ｔ１４の制御により、ＧＩＤＬ電流によって生じたホールＨは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに送りこまれ、消去動作の実行が開始される。

続いて、図１４Ａに示すように、時刻ｔ１５にて、全ての信号は、接地電圧Ｖｓｓとされる。これにより、図１４Ｂに示すように、時刻ｔ１５にて、全ての信号は、接地電圧Ｖｓｓとされる。すなわち、時刻ｔ１５にて、消去動作は、終了する。

（第１実施形態に係る不揮発性半導体記憶装置の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第１実施形態に係る不揮発性半導体記憶装置は、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを所定電圧Ｖｄｄ−Ｖｔｈに上げる共にソース線ＳＬ及びビット線ＢＬを電源電圧Ｖｄｄに上げる。その後、不揮発性半導体記憶装置は、ソース線ＳＬ及びビット線ＢＬの消去電圧Ｖｅｒａへの昇圧を開始する。

これら動作により、以下に示す（１）〜（４）の循環が生じる。（１）ソース線ＳＬ及びビット線ＢＬが昇圧される。（２）ソース線ＳＬとソース側選択ゲート線ＳＧＳとの間、ビット線ＢＬとドレイン側選択ゲート線ＳＧＤとの間でそれそれＧＩＤＬ電流が発生する。（３）メモリストリングＭＳのボディの電位が上昇する。（４）メモリストリングＭＳのボディとカップリングして、ソース側選択ゲート線ＳＧＳの電位及びドレイン側選択ゲート線ＳＧＤの電位が上昇する。上記（１）〜（４）の循環により、メモリストリングＭＳのボディ、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤの電位も上昇する。

上記の動作により生じたＧＩＤＬ電流により、第１実施形態に係る不揮発性半導体記憶装置は、効率的にデータを消去することができる。

また、上記構成により、第１実施形態に係る不揮発性半導体記憶装置においては、ソース線ＳＬ及びビット線ＢＬの昇圧タイミングに合わせて、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを昇圧させる必要がない。すなわち、不揮発性半導体記憶装置は、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを昇圧させるタイミングを制御する回路を必要とせず、もってその占有面積の増大を抑制することができる。

［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図１５及び図１６を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１５は、第２実施形態に係る不揮発性半導体記憶装置の回路図である。図１６は、第２実施形態に係るセンスアンプ回路１５０ａを示す回路図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。

図１５に示すように、第２実施形態に係る不揮発性半導体記憶装置においては、センスアンプ回路１５０ａのみが、第１実施形態と異なる。

図１６に示すように、第２実施形態に係るセンスアンプ回路１５０ａは、トランジスタ１５１ｃの接続のみが、第１実施形態と異なる。トランジスタ１５１ｃの一端は、ビット線ＢＬに接続され、その他端は、接地されている。

（第２実施形態に係る不揮発性半導体記憶装置の消去動作）
次に、図１７、図１８を参照して、第２実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図１７は、第２実施形態に係るＧＩＤＬ電流を説明するための図であり、図１８は、その消去動作を示すタイミングチャートである。

第２実施形態の消去動作においては、図１７の符号「Ａ」に示すように、第１実施形態と異なり、ソース側導電層４１ａ（ソース側選択ゲート線ＳＧＳ）の端部のソース線層５１（ソース線ＳＬ）側を高電界とすることにより、ＧＩＤＬ電流を生じさせる。すなわち、第２実施形態においては、図１８の時刻ｔ１２〜ｔ１５に示すように、ビット線ＢＬの電圧は制御せず、ソース線ＳＬの電圧のみを制御する。その他、第２実施形態に係る消去動作は、第１実施形態と同様である。

（第２実施形態に係る不揮発性半導体記憶装置の効果）
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。

［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図１９を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１９は、第３実施形態に係る不揮発性半導体記憶装置を示す回路図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。

図１９に示すように、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なるメモリセルアレイＡＲ１ａ、制御回路ＡＲａ２を有する。

メモリセルアレイＡＲ１ａは、図１９に示すようにｍ列のメモリブロックＭＢａを有する。各メモリブロックＭＢａは、ｎ行４列のメモリストリングＭＳａ、メモリストリングＭＳａの一端に接続されたソース側選択トランジスタＳＳＴｒａ、及びメモリストリングＭＳａの他端に接続されたドレイン側選択トランジスタＳＤＴｒａを備える。なお、図１９に示す例においては、一列目を（１）と表記し、二列目を（２）と表記し、三列目を（３）と表記し、四列目を（４）と表記する。

メモリストリングＭＳａは、図２０に示すように、メモリトランジスタＭＴｒａ１〜ＭＴｒａ４を有する。メモリトランジスタＭＴｒａ１〜ＭＴｒａ４は、直列に接続されている。メモリトランジスタＭＴｒａ１〜ＭＴｒａ４は、ＭＯＮＯＳ構造にて構成されており、その制御ゲートに電荷を蓄積させる。

メモリトランジスタＭＴｒａ１〜ＭＴｒａ４の制御ゲートは、図２０に示すように、ワード線ＷＬａ１〜ＷＬａ４に接続されている。各ワード線ＷＬａ１〜ＷＬａ４は、ロウ方向及びカラムにマトリクス状に並ぶメモリトランジスタＭＴｒａ１〜ＭＴｒａ４の制御ゲートに共通に設けられている。

ソース側選択トランジスタＳＳＴｒａのドレインは、図２０に示すように、メモリトランジスタＭＴｒａ１のソースに接続されている。ソース側選択トランジスタＳＳＴｒａのソースは、第１ソース線ＳＬＡａに接続されている。ソース側選択トランジスタＳＳＴｒａの制御ゲートは、ソース側選択ゲート線ＳＧＳａに接続されている。

第１ソース線ＳＬＡａは、図１９に示すように、ロウ方向に一列に並ぶソース側選択トランジスタＳＳＴｒのソースに共通に設けられ、複数のメモリストリングＭＳを跨ぐようにロウ方向に延びて形成されている。カラム方向に一列に並ぶ第１ソース線ＳＬＡａは、カラム方向に延びる１本の第２ソース線ＳＬＢａに共通接続されている。ソース側選択ゲート線ＳＧＳａは、ロウ方向及びカラム方向にマトリクス状に並ぶソース側選択トランジスタＳＳＴｒａの制御ゲートに共通に設けられている

ドレイン側選択トランジスタＳＤＴｒａの一端は、図２０に示すように、メモリトランジスタＭＴｒａ４の一端に接続されている。ドレイン側選択トランジスタＳＤＴｒａの他端は、ビット線ＢＬａに接続されている。ドレイン側選択トランジスタＳＤＴｒａの制御ゲートは、ドレイン側選択ゲート線ＳＧＤａに接続されている。

ビット線ＢＬａは、図１９に示すように、カラム方向に一列に並ぶドレイン側選択トランジスタＳＤＴｒａの一端に共通に設けられ、複数のメモリブロックＭＢａを跨ぐようにカラム方向に延びて形成されている。ドレイン側選択ゲート線ＳＧＤａは、ロウ方向に一列に並ぶドレイン側選択トランジスタＳＤＴｒａの制御ゲートに共通に設けられ、複数のメモリストリングＭＳａを跨ぐようにロウ方向に延びて形成されている。

制御回路ＡＲ２ａは、図１９に示すように、入出力回路１００、ワード線駆動回路１１０ｃ、選択ゲート線駆動回路１２０ａ’、アドレスデコーダ回路１３０、昇圧回路１４０Ａ〜１４０Ｃ、センスアンプ回路１５０、ソース線駆動回路１６０、第１ロウデコーダ回路１８０ｃ、第２ロウデコーダ回路１８０ｄ、及びシーケンサ１９０を有する。

ワード線駆動回路１１０ｃは、図１９に示すように、ワード線ＷＬａ１〜ＷＬａ４を駆動するための信号Ｖ_ＣＧ１〜Ｖ_ＣＧ４を出力する。ワード線駆動回路１１０ｃは、第１及び第２実施形態のワード線駆動回路１１０ａ、１１０ｂと略同様の構成を有する（図３参照）。

選択ゲート線駆動回路１２０ａ’は、信号Ｖ_ＳＧＳ、信号Ｖ_ＳＧＤ１〜Ｖ_ＳＧＤ４、信号Ｖ_{ＳＧＯＦＦ}を出力する。信号Ｖ_ＳＧＳは、選択メモリブロックＭＢａのソース側選択ゲート線ＳＧＳａを駆動する際に用いられる。信号Ｖ_ＳＧＤ１〜信号Ｖ_ＳＧＤ４は、選択メモリブロックＭＢａのドレイン側選択ゲート線ＳＧＤａ１〜ＳＧＤａ４を駆動する際に用いられる。信号Ｖ_{ＳＧＯＦＦ}は、非選択メモリブロックＭＢａのソース側選択ゲート線ＳＧＳａ及びドレイン側選択ゲート線ＳＧＤａ１〜ＳＧＤａ４を駆動する際に用いられる。

第１、第２ロウデコーダ回路１８０ｃ、１８０ｄは、一つのメモリブロックＭＢａに対して、各々一つ設けられている。第１ロウデコーダ回路１８０ｃは、メモリブロックＭＢａのロウ方向一端側に設けられている。第２ロウデコーダ回路１８０ｄは、メモリブロックＭＢａのロウ方向他端側に設けられている。

第１ロウデコーダ回路１８０ｃは、アドレスデコーダ回路１３０が出力する信号Ｖ_ＢＡＤに基づき、選択的にメモリトランジスタＭＴｒａ１〜ＭＴｒａ４のゲートに信号Ｖ_{ＣＧ１＜ｉ＞}〜Ｖ_{ＣＧ４＜ｉ＞}を入力する。

第１ロウデコーダ回路１８０ｃは、電圧変換回路１８０ｃｃ、及び第１転送トランジスタ１８１ｃ〜１８４ｃを有する。電圧変換回路１８０ｃｃは、受け付けた信号Ｖ_ＢＡＤ、信号Ｖ_ＲＤＥＣに基づき信号Ｖ_{ＳＥＬＬ＜ｉ＞}を生成し、第１転送トランジスタ１８１ｃ〜１８４ｃのゲートに出力する。

第１転送トランジスタ１８１ｃ〜１８４ｃのゲートは、電圧変換回路１８０ｃｃからの信号Ｖ_{ＳＥＬＬ＜ｉ＞}を受け付ける。第１転送トランジスタ１８１ｃ〜１８４ｃは、ワード線駆動回路１１０ｃと各ワード線ＷＬａ１〜ＷＬａ４との間に接続されている。第１転送トランジスタ１８１ｃ〜１８４ｃは、信号Ｖ_ＣＧ１〜Ｖ_ＣＧ４、Ｖ_{ＳＥＬＬ＜ｉ＞}に基づき、ワード線ＷＬａ１〜ＷＬａ４に信号Ｖ_{ＣＧ１＜１＞}〜Ｖ_{ＣＧ４＜ｉ＞}を出力する。

第２ロウデコーダ回路１８０ｄは、アドレスデコーダ回路１３０が出力する信号Ｖ_ＢＡＤに基づき、選択的に４列のソース側選択トランジスタＳＳＴｒａのゲートに共通に信号Ｖ_{ＳＧＳ＜ｉ＞}を入力する。また、第２ロウデコーダ回路１８０ｄは、信号Ｖ_ＢＡＤに基づき、選択的に１列〜４列目のドレイン側選択トランジスタＳＧＤのゲートに信号Ｖ_{ＳＧＤ１＜ｉ＞}〜Ｖ_{ＳＧＤ４＜ｉ＞}を入力する。

第２ロウデコーダ回路１８０ｄは、電圧変換回路１８０ｄｄ、第１転送トランジスタ１８１ｄ〜１８５ｄ、第２転送トランジスタ１８１ｄ’〜１８５ｄ’を有する。電圧変換回路１８０ｄｄは、受け付けた信号Ｖ_ＢＡＤ、信号Ｖ_ＲＤＥＣの電圧に基づき信号Ｖ_{ＳＥＬＲ＜ｉ＞}を生成し、第１転送トランジスタ１８１ｄ〜１８５ｄのゲートに出力する。また、電圧変換回路１８０ｄｄは、受け付けた信号Ｖ_ＢＡＤ、信号Ｖ_ＲＤＥＣに基づき、第２転送トランジスタ１８１ｄ’〜１８５ｄ’のゲートを制御する。

第１転送トランジスタ１８１ｄ〜１８５ｄのゲートは、電圧変換回路１８０ｄｄからの信号Ｖ_{ＳＥＬＲ＜ｉ＞}を受け付ける。第１転送トランジスタ１８１ｄは、選択ゲート線駆動回路１２０ａ’とソース側選択ゲート線ＳＧＳａとの間に接続されている。また、第１転送トランジスタ１８２ｄ〜１８５ｄは、選択ゲート線駆動回路１２０ａ’と４列に並ぶ各ドレイン側選択ゲート線ＳＧＤａとの間に接続されている。第１転送トランジスタ１８１ｄは、信号Ｖ_ＳＧＳ、信号Ｖ_{ＳＥＬＲ＜ｉ＞}に基づき、ソース側選択ゲート線ＳＧＳａに信号Ｖ_{ＳＧＳ＜ｉ＞}を入力する。また、第１転送トランジスタ１８２ｄ〜１８５ｄは、信号Ｖ_{ＳＧＤ１〜ＳＧＤ４}、信号Ｖ_{ＳＥＬＲ＜ｉ＞}に基づき、４列に並ぶ各ドレイン側選択ゲート線ＳＧＤａに信号Ｖ_{ＳＧＤ１＜ｉ＞}〜Ｖ_{ＳＧＤ４＜ｉ＞}を入力する。

第２転送トランジスタ１８１ｄ’〜１８５ｄ’のゲートは、電圧変換回路１８０ｄｄからの信号を受け付ける。第２転送トランジスタ１８１ｄ’は、選択ゲート線駆動回路１２０ａ’とソース側選択ゲート線ＳＧＳａとの間に接続されている。また、第２転送トランジスタ１８２ｄ’〜１８５ｄ’は、選択ゲート線駆動回路１２０ａ’と４列に並ぶ各ドレイン側選択ゲート線ＳＧＤａとの間に接続されている。第２転送トランジスタ１８１ｄ’は、信号Ｖ_{ＳＧＯＦＦ}に基づき、ソース側選択ゲート線ＳＧＳａに信号Ｖ_{ＳＧＳ＜ｉ＞}を入力する。また、第２転送トランジスタ１８２ｄ’〜１８５ｄ’は、信号Ｖ_{ＳＧＯＦＦ}に基づき、４列に並ぶ各ドレイン側選択ゲート線ＳＧＤａに信号Ｖ_{ＳＧＤ１＜ｉ＞}〜Ｖ_{ＳＧＤ４＜ｉ＞}を入力する。

（第３実施形態に係る不揮発性半導体記憶装置の積層構造）
次に、図２１及び図２２を参照して、第３実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図２１は、第３実施形態に係る不揮発性半導体記憶装置のメモリセルアレイＡＲ１ａの一部を示す概略斜視図である。図２２は、図２１の一部断面図である。

メモリセルアレイＡＲ１ａは、図２１に示すように、基板１０ａ上に設けられている。メモリセルアレイＡＲ１ａは、ソース側選択トランジスタ層６０、メモリトランジスタ層７０、ドレイン側選択トランジスタ層８０、及び配線層９０を有する。基板１０ａは、第１ソース線ＳＬＡａ（ソース線ＳＬａ）として機能する。ソース側選択トランジスタ層６０は、ソース側選択トランジスタＳＳＴｒａとして機能する。メモリトランジスタ層７０は、メモリトランジスタＭＴｒａ１〜ＭＴｒａ４（メモリストリングＭＳａ）として機能する。ドレイン側選択トランジスタ層８０は、ドレイン側選択トランジスタＳＤＴｒａとして機能する。配線層９０は、ビット線ＢＬａとして機能する。

基板１０ａは、図２１及び図２２に示すように、第１実施形態と異なり、その表面に拡散層１１ａを有する。拡散層１１ａは、第１ソース線ＳＬＡａ（ソース線ＳＬａ）として機能する。

ソース側選択トランジスタ層６０は、図２１及び図２２に示すように、ソース側導電層６１を有する。ソース側導電層６１は、基板１０ａと平行なロウ方向及びカラム方向に広がる板状に形成されている。ソース側導電層６１は、メモリブロックＭＢａ毎に分断されている。

ソース側導電層６１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側導電層６１は、ソース側選択ゲート線ＳＧＳａとして機能する。また、ソース側導電層６１は、ソース側選択トランジスタＳＳＴｒａのゲートとして機能する。

また、ソース側選択トランジスタ層６０は、図２２に示すように、ソース側ホール６２を有する。ソース側ホール６２は、ソース側導電層２１を貫通するように形成されている。ソース側ホール６２は、拡散層１１ａと整合する位置で、ロウ方向及びカラム方向にマトリクス状に形成されている。

また、ソース側選択トランジスタ層６０は、図２２に示すように、ソース側ゲート絶縁層６３、及びソース側柱状半導体層６４を有する。ソース側ゲート絶縁層６３は、ソース側ホール６２に面する側壁に所定の厚みをもって形成されている。ソース側柱状半導体層６４は、ソース側ゲート絶縁層６３の側面に接し、ソース側ホール６２を埋めるように形成されている。ソース側柱状半導体層６４は、拡散層１１ａに接するように、基板１０ａに対して垂直方向に延びるように柱状に形成されている。

ソース側ゲート絶縁層６３は、酸化シリコン（ＳｉＯ_２）にて構成されている。ソース側柱状半導体層６４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

上記ソース側選択トランジスタ層６０の構成を換言すると、ソース側ゲート絶縁層６３は、ソース側柱状半導体層６４を取り囲むように形成されている。また、ソース側導電層６１は、ソース側ゲート絶縁層６３取り囲むように形成されている。

メモリトランジスタ層７０は、図２１及び図２２に示すように、積層されたワード線導電層７１ａ〜７１ｄを有する。ワード線導電層７１ａ〜７１ｄは、基板１０ａと平行なロウ方向及びカラム方向に広がる板状に形成されている。ワード線導電層７１ａ〜７１ｄは、メモリブロックＭＢａ毎に分断されている。

ワード線導電層７１ａ〜７１ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ワード線導電層７１ａ〜７１ｄは、ワード線ＷＬａ１〜ＷＬａ４として機能する。また、ワード線導電層７１ａ〜７１ｄは、メモリトランジスタＭＴｒａ１〜ＭＴｒａ４のゲートとして機能する。

また、メモリトランジスタ層７０は、図２２に示すように、メモリホール７２を有する。メモリホール７２は、ワード線導電層７１ａ〜７１ｄを貫通するように形成されている。メモリホール７２は、ロウ方向及びカラム方向にマトリクス状に、ソース側ホール６２と整合する位置に形成されている。

また、メモリトランジスタ層７０は、ブロック絶縁層７３ａ、電荷蓄積層７３ｂ、トンネル絶縁層７３ｃ、及びメモリ柱状半導体層７４を有する。メモリ柱状半導体層７４は。メモリストリングＭＳａのボディとして機能する。

ブロック絶縁層７３ａは、メモリホール７２に面する側壁に所定の厚みをもって形成されている。電荷蓄積層７３ｂは、ブロック絶縁層７３ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層７３ｃは、電荷蓄積層７３ｂの側壁に所定の厚みをもって形成されている。メモリ柱状半導体層７４は、トンネル絶縁層７３ｃの側壁に接し、メモリホール３２を埋めるように形成されている。メモリ柱状半導体層７４は、ソース側柱状半導体層６４の上面、及び後述するドレイン側柱状半導体層８４の下面に接するように、基板１０ａに対して垂直方向に延びるように形成されている。

ブロック絶縁層７３ａ、及びトンネル絶縁層７３ｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層７３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層７４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

上記メモリトランジスタ層７０の構成を換言すると、トンネル絶縁層７３ｃは、ソース側柱状半導体層７４を取り囲むように形成されている。電荷蓄積層７３ｂは、トンネル絶縁層７３ｃを取り囲むように形成されている。ブロック絶縁層７３ａは、電荷蓄積層７３ｂを取り囲むように形成されている。ワード線導電層７１ａ〜７１ｄは、ブロック絶縁層７３ａを取り込むように形成されてい

ドレイン側選択トランジスタ層８０は、図２１及び図２２に示すように、ドレイン側導電層８１を有する。ドレイン側導電層８１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。

ドレイン側導電層８１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側導電層８１は、ドレイン側選択ゲート線ＳＧＤａとして機能する。また、ドレイン側導電層８１は、ドレイン側選択トランジスタＳＤＴｒａのゲートとして機能する。

また、ドレイン側選択トランジスタ層８０は、図２２に示すように、ドレイン側ホール８２を有する。ドレイン側ホール８２は、ドレイン側導電層８１を貫通するように形成されている。ドレイン側ホール８２は、ロウ方向及びカラム方向にマトリクス状に、メモリホール７２と整合する位置に形成されている。

また、ドレイン側選択トランジスタ層８０は、図２２に示すように、ドレイン側ゲート絶縁層８３、及びドレイン側柱状半導体層８４を有する。ドレイン側ゲート絶縁層８３は、ドレイン側ホール８２に面する側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層８４は、ドレイン側ゲート絶縁層８３の側壁に接し、ドレイン側ホール８２を埋めるように形成されている。ドレイン側柱状半導体層８４は、メモリ柱状半導体層７４の上面に接し、基板１０ａに対して垂直方向に延びるように形成されている。

ドレイン側ゲート絶縁層８３は、酸化シリコン（ＳｉＯ_２）にて構成されている。ドレイン側柱状半導体層８４は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

配線層９０は、図２１及び図２２に示すように、ビット線層９１を有する。ビット線層９１は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ビット線層９１は、ドレイン側柱状半導体層８４の上面に接するように形成されている。

ビット線層９１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ビット線層９１は、ビット線ＢＬａとして機能する。

（第３実施形態に係る不揮発性半導体記憶装置の消去動作）
次に、図２３を参照して、第３実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。

第３実施形態の消去動作においては、図２３の符号「Ａ」に示すように、ソース側導電層６１（ソース側選択ゲート線ＳＧＳａ）の端部の拡散層１１ａ（ソース線ＳＬａ）側を高電界とすることにより、ＧＩＤＬ電流を生じさせる。また、ドレイン側導電層８１（ドレイン側選択ゲート線ＳＧＤａ）の端部のビット線層９１（ビット線ＢＬａ）側を高電界とすることにより、ＧＩＤＬ電流を生じさせる。その他、第３実施形態に係る消去動作は、第１実施形態と同様である。

（第３実施形態に係る不揮発性半導体記憶装置の効果）
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の特徴を有し、第１実施形態と同様の効果を奏する。

［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の構成）
次に、図２４を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２４は、第４実施形態に係る不揮発性半導体記憶装置を示す回路図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。

第４実施形態に係る不揮発性半導体記憶装置は、図２４に示すように、第１〜第３実施形態と異なる制御回路ＡＲ２ｂを有する。

制御回路ＡＲ２ｂは、第１〜第３実施形態の選択ゲート線駆動回路１２０ａ、１２０ｂ、昇圧回路１４０Ｃ、ソース線駆動回路１６０、及び第１、第２ローデコーダ回路１８０ａ、１８ｂの代わりに、選択ゲート線駆動回路１２０ｃ、１２０ｄ、昇圧回路１４０Ｄ、ソース線駆動回路１６０ａ、及び第１、第２ローデコーダ回路１８０ｅ、１８０ｆを有する。また、制御回路ＡＲ２ｂは、第２実施形態の構成に加えて、昇圧回路１４０Ｅを有する。これらの点で、第４実施形態に係る制御回路ＡＲ２ｂは、第１〜第３実施形態と異なる。

選択ゲート線駆動回路１２０ｃ（１２０ｄ）は、図２５に示すように、第１〜第３選択ゲート線駆動回路１２０Ｄ〜１２０Ｆを有する。第１選択ゲート線駆動回路１２０Ｄは、信号Ｖ_{ＳＧＯＦＦ}を出力する。第２選択ゲート線駆動回路１２０Ｅは、信号Ｖ_ＳＧＳ１（信号Ｖ_ＳＧＳ２）を出力する。第３選択ゲート線駆動回路１２０Ｆは、信号Ｖ_ＳＧＤ２（信号Ｖ_ＳＧＤ１）を出力する。信号Ｖ_{ＳＧＯＦＦ}、信号Ｖ_ＳＧＳ１（信号Ｖ_ＳＧＳ２）、信号Ｖ_ＳＧＤ２（信号Ｖ_ＳＧＤ１）は、接地電圧Ｖｓｓ、電源電圧Ｖｄｄ、及び信号Ｖｅ２と同電位となる。

第１選択ゲート線駆動回路１２０Ｄは、図２５に示すように、第１回路１２１Ｄ、及び第２回路１２２Ｄを有する。

第１回路１２１Ｄの出力端子は、図２５に示すように、第２回路１２２Ｄの出力端子に接続されている。第１回路１２１Ｄは、昇圧回路１４０Ｄからの信号Ｖｅ２、及びシーケンサ１９０からの信号ＥＲＡＳＥを受け付ける。信号ＥＲＡＳＥが「Ｈｉｇｈ」状態の場合、第１回路１２１Ｄは、受け付けた信号Ｖｅ２を出力する。信号ＥＲＡＳＥは、消去動作を実行する際に「Ｈｉｇｈ状態」とされる。

第２回路１２２Ｄは、シーケンサ１９０からの信号ＲＥＡＤ、信号ＳＡｉ、信号ＥＲＡＳＥ、及び信号ＰＲＯＧＲＡＭを受け付ける。信号ＲＥＡＤは、読み出しを実行する際、「Ｈｉｇｈ状態」とされる。信号ＰＲＯＧＲＡＭは、書込みを実行する際、「Ｈｉｇｈ状態」とされる。

第２回路１２２Ｄは、受け付けた信号に基づき、電源電圧Ｖｄｄ、又は接地電圧Ｖｓｓの信号を出力する。信号ＲＥＡＤ、信号ＳＡｉ、及び信号ＥＲＡＳＥが「Ｈｉｇｈ状態」の場合、第２回路１２２Ｄは、電源電圧Ｖｄｄの信号を出力する。信号ＰＲＯＧＲＡＭ及び信号ＥＲＡＳＥが「Ｌｏｗ状態」であって、信号ＲＥＡＤ、信号ＳＡｉが「Ｈｉｇｈ状態」の場合、第２回路１２２Ｄは、接地電圧Ｖｓｓの信号を出力する。

昇圧回路１４０Ｄは、図２６Ａに示すように、発振回路１４１Ｄ、第１信号生成回路１４２Ｄ、第２信号生成回路１４３Ｄ、及び第３信号生成回路１４４Ｄを有する。

発振回路１４１Ｄは、図２６Ｂに示すように、ＮＯＲ回路１４１Ｄａとインバータ回路１４１Ｄｂ〜１４１Ｄｅにて構成されたリングオシレータである。第３信号生成回路１４４Ｅからの信号ｂＥＮに基づき、発振信号Ｖｏｓを出力する。発振回路１４１Ｄは、信号ｂＥＮが「Ｌｏｗ状態」にある時のみに発振信号Ｖｏｓを出力し、信号ｂＥＮが「Ｈｉｇｈ状態」にある時に発振信号Ｖｏｓを出力しない。

第１信号生成回路１４２Ｄは、図２６Ａに示すように、発振回路１４１Ｄからの発振信号Ｖｏｓに基づき、信号Ｖｅ１の電圧を昇圧する。また、第１信号生成回路１４２Ｄは、信号ｂＥＮ（差動信号）に基づいて、発振回路１４１Ｄからの発振信号Ｖｏｓによって動作状態と停止状態との間で切り替わる。信号Ｖｅ１の電圧は、接地電圧Ｖｓｓ、又は電源電圧Ｖｄｄとなる。また、信号Ｖｅ１の電圧は、電源電圧Ｖｄｄから消去電圧Ｖｅｒａ１まで昇圧される。信号Ｖｅ１は、ソース線駆動回路１６０ａへと出力される。

第１信号生成回路１４２Ｄは、図２６Ａに示すように、チャージポンプ回路１４２Ｄａ、及びトランジスタ１４２Ｄｂを有する。チャージポンプ回路１４２Ｄａは、発振信号Ｖｏｓに基づき、信号Ｖｅ１を電源電圧Ｖｄｄから消去電圧Ｖｅｒａ１まで昇圧させる。トンランジスタ１４２Ｄｂの一端には、電源電圧Ｖｄｄが供給される。また、トランジスタ１４２Ｄｂのゲートには、シーケンサ１９０から信号ＲＳＴ１が入力され、トランジスタ１４２Ｄｂの他端は、チャージポンプ回路１４２Ｄａの出力端子に接続されている。信号ＲＳＴ１が「Ｈｉｇｈ状態」となる場合、トランジスタ１４２Ｄｂは、「ＯＮ状態」となる。これにより、信号Ｖｅ１は、電源電圧Ｖｄｄに固定される。

第２信号生成回路１４３Ｄは、図２６Ａに示すように、第１信号生成回路１４２Ｄからの信号Ｖｅ１に基づき信号Ｖｅ２を生成する。また、第２信号生成回路１４３Ｄは、及び第３信号生成回路１４４Ｄからの信号ｂＥＮにより、動作状態と非動作状態の間で切り替わる。信号Ｖｅ２の電圧は、接地電圧Ｖｓｓ、又は電源電圧Ｖｄｄとなる。また、信号Ｖｅ２の電圧は、信号Ｖｅ１の昇圧から所定の遅延時間をおいて電源電圧Ｖｄｄから電圧Ｖｅｒａ２（Ｖｅｒａ２＜Ｖｅｒａ１）まで昇圧される。信号Ｖｅ２は、信号Ｖｅ１の昇圧に依存して昇圧される。信号Ｖｅ２は、選択ゲート線駆動回路１２０ｃ、１２０ｄへと出力される。

第２信号生成回路１４３Ｄは、図２６Ａに示すように、遅延回路１４３Ｄａ、スイッチ回路１４３Ｄｂ、及びトランジスタ１４３Ｄｃを有する。

遅延回路１４３Ｄａは、信号Ｖｅ１を所定時間遅延させ且つ信号Ｖｅ１の電圧を所定量だけ減圧させた信号を生成する。スイッチ回路１４３Ｄｂは、第３信号生成回路１４４Ｄの出力信号ｂＥＮに基づき、遅延回路１４３Ｄａからの信号を信号Ｖｅ２として出力するか否かを制御する。

スイッチ回路１４３Ｄｂは、図２６Ａに示すように、レベルシフタ回路１４３Ｄｂ１、及びトランジスタ１４３Ｄｂ２を有する。レベルシフタ回路１４３Ｄｂ１は、図２６Ｃに示すように、信号ｂＥＮが「Ｌｏｗ状態」である場合に、受け付けた信号Ｖｅ１を出力する。トランジスタ１４３Ｄｂ２の一端は、遅延回路１４３Ｄａの出力端子に接続されている。そのゲートは、レベルシフタ回路１４３Ｄｂの出力端子に接続されている。トランジスタ１４３Ｄｂ２は、レベルシフタ回路１４３Ｄｂからの信号が「Ｈｉｇｈ状態」である場合に、「ＯＮ状態」となる。

トランジスタ１４３Ｄｃのソースは、図２６Ａに示すように、スイッチ回路１４３Ｄｂの出力端子（トランジスタ１４３Ｄｂ２のソース）に接続されている。トランジスタ１４３Ｄｃのドレインは、電源電圧Ｖｄｄを印加され、そのゲートは、シーケンサ１９０から信号ＲＳＴ２の入力を受け付ける。信号ＲＳＴ２が「Ｈｉｇｈ状態」となる場合、トランジスタ１４３Ｄｃは、「ＯＮ状態」となる。これにより、スイッチ回路１４３Ｄｂの出力端子の電圧は、電源電圧Ｖｄｄに固定される。

第３信号生成回路１４４Ｄは、図２６Ａに示すように、信号ｂＥＮを出力する。第３信号生成回路１４４Ｄは、信号Ｖｅ２に基づき、信号Ｖａを生成する。信号Ｖａの電圧は、信号Ｖｅ２よりも所定量だけ減圧された電圧である。また、第３信号生成回路１４４Ｄは、信号Ｖａの電圧と参照電位（基準電圧）Ｖｒｅｆとを比較し、信号ｂＥＮを出力する。信号Ｖａは、信号Ｖｅ１と所定の関係を有する。

第３信号生成回路１４４Ｄは、図２６Ａに示すように、電圧降下回路１４４Ｄａ、参照電位生成回路１４４Ｄｂ、及び差動増幅回路１４４Ｄｃを有する。

電圧降下回路１４４Ｄａは、図２６Ａに示すように、信号Ｖｅ２の電圧を所定量だけ減圧させた信号Ｖａを生成する。電圧降下回路１４４Ｄａの入力端子は、図２７Ａに示すように、第２信号生成回路１４３Ｄのスイッチ回路１４３Ｄｂの出力端子（トランジスタ１４３Ｄｂ２のソース）に接続されている。電圧降下回路１４４Ｄａの出力端子は、差動増幅回路１４４Ｄｃの一方の入力端子に接続されている。

参照電位生成回路１４４Ｄｂは、図２６Ａに示すように、差動増幅回路１４４Ｄｃの他方の端子に入力する参照電位Ｖｒｅｆを生成する。

差動増幅回路１４４Ｄａは、図２６Ａに示すように、信号Ｖａと信号Ｖｒｅｆとを比較して、信号ｂＥＮを出力する。

昇圧回路１４０Ｅは、電源電圧Ｖｄｄを所定電圧まで昇圧させた信号Ｖｈｈを生成する。昇圧回路１４０Ｅは、図２４に示すように、信号Ｖｈｈを第１、第２ローデコーダ回路１８０ｅ、１８０ｆに入力する。

ソース線駆動回路１６０ａは、図２７に示すように、昇圧回路１４０Ｄから信号Ｖｅ１の入力を受け付け、シーケンサ１９０からの信号ＥＲＡＳＥ、及び信号ＲＥＡＤに基づき、ソース線ＳＬに与える信号Ｖ_ＳＬを制御する。ソース線駆動回路１６０ｂは、信号ＲＥＡＤが「Ｈｉｇｈ状態」である場合、信号Ｖ_ＳＬを接地電圧Ｖｓｓとする。また、ソース線駆動回路１６０ｂは、信号ＥＲＡＳＥが「Ｈｉｇｈ状態」である場合、信号Ｖ_ＳＬとしてソース線ＳＬに信号Ｖｅ１を与える。

第１、第２ローデコーダ回路１８０ｅ、１８０ｆは、図２４に示すように、第１実施形態に係る第１転送トランジスタ１８６ａ、１８５ｂの代わりに、転送回路１８６ｅ、１８５ｆを有する。

転送回路１８６ｅ、１８５ｆは、図２８Ａに示すように、電圧変換回路１８５Ａ、及びトランジスタ１８５Ｂを有する。電圧変換回路１８５Ａは、図２８Ａ及び図２８Ｂに示すように、昇圧回路１４０Ｄからの信号_{ＶＲＥＤＣ２}、及び信号Ｖ_{ＳＥＬａ＜ｉ＞}（信号Ｖ_{ＳＥＬｂ＜ｉ＞}）を受け付ける。また、転送回路１８６ｅ、１８５ｆは、昇圧回路１４０Ｅから信号Ｖｈｈを受け付ける。電圧変換回路１８５Ａは、信号Ｖ_{ＳＥＬａ＜ｉ＞}（信号Ｖ_{ＳＥＬｂ＜ｉ＞}）に基づき、信号Ｖｎｏｄｅ１を出力し、トランジスタ１８５Ｂのオンオフを制御する。

トランジスタ１８５Ｂの一端は、図２８Ａに示すように選択ゲート線駆動回路１２０ｃ（１２０ｄ）に接続され、その他端は、ソース側選択ゲート線ＳＧＳに接続されている。

（第４実施形態に係る不揮発性半導体記憶装置の消去動作の概略）
次に、図２９及び図３０を参照して、第４実施形態に係る不揮発性半導体記憶装置の消去動作の概略について説明する。図２９は、第４実施形態に係る不揮発性半導体記憶装置の消去動作を示すフローチャートである。図３０は、消去動作を示す概略図である。

先ず、制御回路ＡＲ２ｂは、図３０の符号「ｓ３１」に示すように、選択メモリブロックＭＢにおいて、ソース側選択ゲート線ＳＧＳ、及びソース線ＳＬを電源電圧Ｖｄｄに上げる（ステップＳ３１）。なお、ワード線ＷＬ１〜ＷＬ８、及びバックゲート線ＢＧは、所定電圧Ｖｄｄ−Ｖｔｈまで上げられる。

続いて、制御回路ＡＲ２ｂは、図３０の符号「ｓ３２」に示すように、選択メモリブロックＭＢにおいて、消去電圧Ｖｅｒａ１へのソース線ＳＬの昇圧を開始すると共に、そのソース線ＳＬに印加される電圧を所定時間遅延させ且つ所定量だけ減圧させた電圧をソース側選択ゲート線ＳＧＳに供給する（消去電圧Ｖｅｒａ２への昇圧開始）（ステップＳ３２）。すなわち、制御回路ＡＲ２ｂは、ソース線ＳＬの昇圧と同期をとって、ソース側選択ゲート線ＳＧＳの昇圧を開始させる。これにより、ＧＩＤＬ電流が発生する。また、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、及びドレイン側選択ゲート線ＳＧＤは、フローティング状態となる。

次に、制御回路ＡＲ２ｂは、選択メモリブロックＭＢにおいて、ソース線ＳＬの電圧が消去電圧Ｖｅｒａ１に達したか否かを判断する（ステップＳ３３）。ここで、制御回路ＡＲ２ｂは、ソース線ＳＬの電圧が消去電圧Ｖｅｒａ１に達したと判断した場合（ステップＳ３３、Ｙ）、その昇圧を停止させる（ステップＳ３４）。また、ステップＳ３４において、制御回路ＡＲ２ｂは、ソース側選択ゲート線ＳＧＳの昇圧も停止させる。なお、停止時、ソース側選択ゲート線ＳＧＳの電位は、ソース線ＳＬの電位よりも低い。

ステップＳ３４の動作実行後、制御回路ＡＲ２ｂは、図３０の符号「ｓ３５」に示すように、ワード線ＷＬ１〜ＷＬ８及びバックゲート線ＢＧを接地電圧Ｖｓｓとし（ステップＳ３５）、ＧＩＤＬ電流により生じたホールＨをメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに送り込む。これにより、データを消去する。

（第４実施形態に係る不揮発性半導体記憶装置の具体的消去動作）
次に、図３１Ａ及び図３１Ｂを参照して、第４実施形態に係る不揮発性半導体記憶装置の具体的消去動作について説明する。図３１Ａ及び図３１Ｂは、消去動作を示すタイミングチャートである。

先ず、図３１Ａに示すように、時刻ｔ３１において、信号Ｖ_ＢＡＤが反転する。

図３１Ａに示すように、上記信号Ｖ_ＢＡＤの変化により、時刻ｔ３１にて、信号ＲＳＴ１、ＲＳＴ２は、電源電圧Ｖｄｄから接地電圧Ｖｓｓへと下がる。すなわち、昇圧回路１４０Ｄのトランジスタ１４２Ｄｂ、１４３Ｄｃは、オフ状態となり、昇圧回路１４０Ｄから出力される信号Ｖｅ１、Ｖｅ２は、フローティング状態となる。

また、図３１Ｂに示すように、上記信号Ｖ_ＢＡＤの変化により、時刻ｔ３１にて、選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＥＬａ＜ｉ＞}、信号Ｖ_{ＳＥＬｂ＜ｉ＞}は、接地電圧Ｖｓｓから電源電圧Ｖｄｄへと上がる。すなわち、第１転送トランジスタ１８１ａ〜１８５ａ（１８１ｂ〜１８４ｂ、１８６ｂ、１８７ｂ）は、オン状態となる。一方、第２転送トランジスタ１８７ａ、１８８ａ（１８８ｂ、１８９ｂ）のゲートには、接地電圧Ｖｓｓが印加され、第１転送トランジスタ１８７ａ、１８８ａ（１８８ｂ、１８９ｂ）は、オフ状態となる。以上の動作により、選択メモリブロックＭＢにおいて、ワード線ＷＬ１〜ＷＬ４、ＷＬ５〜ＷＬ８は、第１転送トランジスタ１８１ａ〜１８４ａ、１８１ｂ〜１８４ｂを介してワード線駆動回路１１０ａ、１１０ｂに接続される。また、ドレイン側選択ゲート線ＳＧＤは、第１転送トランジスタ１８５ａ、１８６ｂを介して選択ゲート線駆動回路１２０ｃ、１２０ｄに接続される。また、バックゲート線ＢＧは、第１転送トランジスタ１８７ｂを介してバックゲート線駆動回路１７０に接続される。

また、図３１Ｂに示すように、上記信号Ｖ_ＢＡＤの変化により、時刻ｔ３１にて、選択メモリブロックＭＢにおいて、転送トランジスタ１８６ｅ、１８５ｆの信号ＶｎｏｄｅＡは、電圧Ｖｐｐへと上がる。すなわち、選択メモリブロックＭＢにおいて、転送トランジスタ１８６ｅ、１８５ｆは、ソース側選択ゲート線ＳＧＳと選択ゲート線駆動回路１２０ｃ、１２０ｄとを接続する。

一方、図３１Ｂに示すように、上記信号Ｖ_ＢＡＤの変化により、時刻ｔ３１にて、非選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＥＬａ＜ｘ＞}、信号Ｖ_{ＳＥＬｂ＜ｘ＞}は、電圧Ｖｓｓに保持される。すなわち、第１転送トランジスタ１８１ａ〜１８６ａ（１８１ｂ〜１８７ｂ）は、オフ状態に保持される。一方、第２転送トランジスタ１８７ａ、１８８ａ（１８８ｂ、１８９ｂ）のゲートには、電圧ＶＤＤが印加され、第１転送トランジスタ１８７ａ、１８８ａ（１８８ｂ、１８９ｂ）は、オン状態となる。以上の動作により、非選択メモリブロックＭＢにおいて、ワード線ＷＬ１〜ＷＬ４、ＷＬ５〜ＷＬ８は、フローティング状態となる。また、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤは、第２転送トランジスタ１８８ａ、１８７ａ、１８８ｂ、１８９ｂを介して選択ゲート線駆動回路１２０ｃ、１２０ｄに接続される。また、バックゲート線ＢＧは、フローティング状態となる。

また、図３１Ｂに示すように、時刻ｔ３１にて、非選択メモリブロックＭＢにおいて、転送トランジスタ１８６ｅ、１８５ｆの信号ＶｎｏｄｅＡは、接地電圧Ｖｓｓのまま保持される。すなわち、非選択メモリブロックＭＢにおいて、転送トランジスタ１８６ｅ、１８５ｆは、ソース側選択ゲート線ＳＧＳと選択ゲート線駆動回路１２０ｃ、１２０ｄとを非接続の状態に保持する。

次に、図３１Ａに示すように、時刻ｔ３２にて、信号Ｖ_ＳＧＳ１、信号Ｖ_ＳＧＳ２は、接地電圧Ｖｓｓから電源電圧Ｖｄｄに上げられる。また、時刻ｔ３２にて、信号Ｖ_ＳＧＤ１、信号Ｖ_ＳＧＤ２、信号Ｖ_{ＳＧＯＦＦ}、信号Ｖ_ＣＧ１〜Ｖ_ＣＧ８、及び信号Ｖ_ＢＧは、接地電圧Ｖｓｓから所定電圧Ｖｄｄ−Ｖｔｈに上げられる。

図３１Ｂに示すように、時刻ｔ３２にて、上記信号Ｖ_ＳＧＳ１、信号Ｖ_ＳＧＳ２の変化により、選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＧＳ１＜ｉ＞}、信号Ｖ_{ＳＧＳ２＜ｉ＞}は、電源電圧Ｖｄｄに上げられる。また、時刻ｔ３２にて、上記信号Ｖ_ＳＧＤ１、信号Ｖ_ＳＧＤ２、信号Ｖ_ＣＧ１〜Ｖ_ＣＧ８、及び信号Ｖ_ＢＧの変化により、選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＧＤ１＜ｉ＞}、信号Ｖ_{ＳＧＤ２＜ｉ＞}、信号Ｖ_{ＣＧ１＜ｉ＞}〜Ｖ_{ＣＧ８＜ｉ＞}、及び信号Ｖ_{ＢＧ＜ｉ＞}は、所定電圧Ｖｄｄ−Ｖｔｈに上げられる。

また、図３１Ｂに示すように、時刻ｔ３２にて、ソース線駆動回路１６０において、信号Ｖ_ＳＬは、電源電圧Ｖｄｄまで上げられる。

続いて、図３１Ｂに示すように、時刻ｔ３３にて、昇圧回路１４０Ｄにおいて、信号Ｖｒｅｆが電圧Ｖｅｒａ３まで上げられる。これに伴い、時刻ｔ３３にて、発振回路１４１Ｄの動作が開始され、第１信号生成回路１４２Ｄは、信号Ｖｅ１の昇圧を開始する。そして、時刻ｔ３３から所定時間をおいて、第２信号生成回路１４３Ｄは、信号Ｖｅ２の昇圧を開始する。

また、図３１Ｂに示すように、時刻ｔ３３にて、上記昇圧回路１４０Ｄの動作に伴い、信号Ｖ_ＳＧＳ１、Ｖ_ＳＧＳ２は、信号Ｖｅ２によって、昇圧を開始する。これにより、選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＧＳ１＜ｉ＞}、Ｖ_{ＳＧＳ２＜ｉ＞}は、昇圧を開始する。また、信号Ｖ_ＳＬは、信号Ｖｅ１によって、昇圧を開始する。

続いて、図３１Ａに示すように、時刻ｔ３４にて、昇圧回路１４０Ｄにおいて、信号ｂＥＮに基づき信号Ｖａが電圧Ｖｅｒａ３まで昇圧された（信号Ｖｅ１が所定電圧まで昇圧された）と判断され、信号Ｖｅ１、Ｖｅ２の昇圧は停止され、信号Ｖｅ１、Ｖｅ２は、消去電圧Ｖｅｒａ１、Ｖｅｒａ２となる。

また、図３１Ｂに示すように、時刻ｔ３４にて、上記昇圧回路１４０Ｄの動作に伴い、信号Ｖ_ＳＧＳ１、Ｖ_ＳＧＳ２は、昇圧を停止し、消去電圧Ｖｅｒａ２となる。これにより、選択メモリブロックＭＢにおいて、信号Ｖ_{ＳＧＳ１＜ｉ＞}、Ｖ_{ＳＧＳ２＜ｉ＞}は、昇圧を停止し、消去電圧Ｖｅｒａ２となる。また、信号Ｖ_ＳＬは、昇圧を停止し、消去電圧Ｖｅｒａ１となる。

次に、図３１Ａに示すように、時刻ｔ３５にて、信号Ｖ_ＣＧ１〜Ｖ_ＣＧ８、Ｖ_ＢＧは、接地電圧Ｖｓｓとされる。これら時刻ｔ３５の制御により、ＧＩＤＬ電流によって生じたホールＨは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに送りこまれ、消去動作の実行が開始される。

そして、図３１Ａ及び図３１Ｂに示すように、時刻ｔ３６にて、消去動作は、終了する。

（第４実施形態に係る不揮発性半導体記憶装置の効果）
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第４実施形態に係る不揮発性半導体記憶装置は、昇圧回路１４０Ｄを有する。昇圧回路１４０Ｄは、信号Ｖｅ１と信号Ｖｅ２を生成する。信号Ｖｅ２は、信号Ｖｅ１と所定電位差を保ちつつ、信号Ｖｅ１の昇圧から所定時間をおいて昇圧される。また、信号Ｖｅ１は、ソース線ＳＬに供給され、信号Ｖｅ２は、ソース側選択ゲート線ＳＧＳに供給される。これら昇圧回路１４０Ｄの信号Ｖｅ１、Ｖｅ２により、第４実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態と同様に、ＧＩＤＬ電流により、効率的にデータを消去することができる。

また、第４実施形態に係る不揮発性半導体記憶装置は、上記第１〜第３実施形態のように、メモリストリングＭＳのボディとソース線ＳＬとの間のカップリング比を用いて、ＧＩＤＬ電流を生成させるものではない。すなわち、第４実施形態に係る不揮発性半導体記憶装置は、ソース側選択トランジスタＳＳＴｒの電位とソース線ＳＬの電位とを直接指定し、ＧＩＤＬ電流を生成させる。これにより、第４実施形態に係る不揮発性半導体記憶装置は、カップリング比や配線容量などのデバイスパラメータに左右されることなく、消去動作を実行することができる。また、第４実施形態に係る不揮発性半導体記憶装置は、第１〜第３意実施形態と比較して、ソース側選択トランジスタＳＳＴｒのゲートにかかるストレスを抑制することができる。

［その他実施形態］
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。

ＡＲ１、ＡＲ１ａ…メモリセルアレイ、ＭＢ、ＭＢａ…メモリブロック、ＭＳ、ＭＳａ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８、ＭＴｒａ１〜ＭＴｒａ４…メモリトランジスタ、 ＳＳＴ…ソース側選択トランジスタ、 ＳＤＴｒ、ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＧＴｒ…選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ＡＲ２、ＡＲ２ｂ…制御回路。

Claims (5)

1. 直列接続された複数のメモリセルを含むメモリストリングと、
   前記メモリストリングの一端に一端を接続された第１選択トランジスタと、
   前記第１選択トランジスタの他端に一端を接続された第１配線と、
   前記第１選択トランジスタのゲートに接続された第２配線と、
   前記メモリセルのデータを消去する消去動作を実行する制御回路とを備え、
   前記メモリストリングは、
   基板に対して垂直方向に延びる柱状部を有する第１半導体層と、
   前記第１半導体層を取り囲むように形成された電荷蓄積層と、
   前記電荷蓄積層を取り囲み、前記基板に対して平行に延びる第１導電層とを備え、
   前記第１選択トランジスタは、
   前記柱状部の上面又は下面に接し、前記基板に対して垂直方向に延びる第２半導体層と、
   前記第２半導体層を取り囲むように形成された第１ゲート絶縁層と、
   前記第１ゲート絶縁層を取り囲み、前記基板に対して平行に延びる第２導電層とを備え、
   前記制御回路は、前記消去動作時に、前記第１配線の電圧を前記第２配線の電圧よりも所定電位差だけ大きく保ちつつ前記第２配線の電圧及び前記第１配線の電圧を昇圧させ、
   前記所定電位差は、ＧＩＤＬ電流を生じさせる電位差である
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、
   前記消去動作時に、前記所定電位差をもつように前記第１配線を第１電圧に上げると共に前記第２配線を第２電圧に上げた後、前記第１配線の前記第１電圧からの昇圧を開始させ、前記第２配線をフローティング状態とする
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、
   昇圧される第１電圧を前記第１配線に供給する第１電圧生成回路と、
   前記第１電圧を所定時間遅延させ且つ前記第１電圧を前記所定電位差だけ減圧させた第２電圧を前記第２配線に供給する第２電圧生成回路と、
   基準電圧と前記第１電圧と所定の関係を有する第３電圧とを比較して差動信号を出力する第３電圧生成回路とを備え、
   前記第１電圧生成回路は、前記差動信号に基づいて動作状態と停止状態との間で切り替わり、
   前記第２電圧生成回路は、前記差動信号に基づいて動作状態と停止状態との間で切り替わる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記メモリストリングの他端に一端を接続された第２選択トランジスタと、
   前記第２選択トランジスタの他端に一端を接続された第３配線と、
   前記第２選択トランジスタのゲートに接続された第４配線と、
   を備え、
   前記第２選択トランジスタは、
   前記基板に対して垂直方向に延びる第３半導体層と、
   前記第３半導体層を取り囲むように形成された第２ゲート絶縁層と、
   前記第２ゲート絶縁層を取り囲み、前記基板に対して平行に延びる第３導電層とを備え、
   前記第１半導体層は、一対の前記柱状部の下端を連結する連結部を備え、
   前記第２半導体層は、前記連結部に連結された一方の前記柱状部の上面に接するように形成され、
   前記第３半導体層は、前記連結部に連結された他方の前記柱状部の上面に接するように形成され、
   前記制御回路は、前記消去動作時に、前記第３配線の電圧を前記第４配線の電圧よりも所定電位差だけ大きく保ちつつ前記第３配線の電圧及び前記第４配線の電圧を昇圧させる
   ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
5. 前記メモリストリングの他端に一端を接続された第２選択トランジスタと
   前記第２選択トランジスタの他端に一端を接続された第３配線と、
   前記第２選択トランジスタのゲートに接続された第４配線と、
   を備え、
   前記第２選択トランジスタは、
   前記基板に対して垂直方向に延びる第３半導体層と、
   前記第３半導体層を取り囲むように形成された第２ゲート絶縁層と、
   前記第２ゲート絶縁層を取り囲み、前記基板に対して平行に延びる第３導電層とを備え、
   前記第２半導体層は、前記柱状部の下面に接するように形成され、
   前記第３半導体層は、前記柱状部の上面に接するように形成され、
   前記制御回路は、前記消去動作時に、前記第３配線の電圧を前記第４配線の電圧よりも所定電位差だけ大きく保ちつつ前記第３配線の電圧及び前記第４配線の電圧を昇圧させる
   ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。

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