KR101098616B1 - 비휘발성 반도체 기억 장치 - Google Patents

비휘발성 반도체 기억 장치 Download PDF

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Abstract

비휘발성 반도체 기억 장치는, 직렬로 접속된 복수의 메모리 셀을 포함하는 메모리 스트링과, 메모리 스트링의 일단에 접속되는 일단을 갖는 제1 선택 트랜지스터와, 제1 선택 트랜지스터의 타단에 접속되는 일단을 갖는 제1 배선과, 제1 선택 트랜지스터의 게이트에 접속되는 제2 배선을 포함한다. 제어 회로는, 소거 동작시, 제1 배선의 전압을 제2 배선의 전압보다 소정의 전위차만큼 높게 유지하면서 제1 배선과 제2 배선의 전압들을 승압시키도록 구성된다. 소정의 전위차는 GIDL 전류를 야기하는 전위차이다.

Description

비휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 전기적으로 재기입가능한 비휘발성 반도체 기억 장치에 관한 것이다.
관련 출원에 대한 상호 참조
본 출원은 2009년 1월 8일자로 출원된 일본 특허출원번호 제2009-2376호인 우선권에 기초하여 이 우선권을 주장하고, 그 전체 내용은 본 명세서에 참고로 원용된다.
NAND형 플래시 메모리와 같은 비휘발성 반도체 기억 장치의 비트 밀도를 개선하기 위한 향상 기술이 한계에 다다름에 따라, 메모리 셀을 적층하기 위한 요구도 증가하고 있다. 일례로, 수직 트랜지스터를 이용하여 메모리 셀들을 구성하는 비휘발성 반도체 기억 장치가 제안되었다(예를 들어, 일본 특허 공개번호 제2007-266143호 참조). 적층형 비휘발성 반도체 기억 장치는 기둥형 반도체층, 기둥형 반도체층을 둘러싸도록 형성된 MONOS 층, 및 MONOS 층을 둘러싸도록 형성된 도전층을 포함한다.
일본특허공개번호제2007-266143호
평면형 비휘발성 반도체 기억 장치에서는, 전자들을 연관된 MONOS 층들로부터 제거하도록 채널에 대응하는 기판 전위를 소거 전압까지 증가시킴으로써 소거 동작을 수행한다. 그러나, 전술한 적층형 비휘발성 반도체 기억 장치는 기둥형 반도체층을 자신의 채널로서 포함해야 한다. 따라서, 적층형 비휘발성 반도체 기억 장치에서 평면형 장치와 동일한 방식으로 소거 동작을 수행하는 것은 비효율적이며 실행불가능하다.
따라서, 소거 동작이 효율적으로 수행될 수 있는 적층형 비휘발성 반도체 기억 장치를 제공하는 것이 바람직하다.
본 발명의 일 양태는, 직렬로 접속된 복수의 메모리 셀을 포함하는 메모리 스트링과, 메모리 스트링의 일단에 접속되는 일단을 갖는 제1 선택 트랜지스터와, 제1 선택 트랜지스터의 타단에 접속되는 일단을 갖는 제1 배선과, 제1 선택 트랜지스터의 게이트에 접속되는 제2 배선과, 메모리 셀들로부터 데이터를 소거하는 소거 동작을 수행하도록 구성된 제어 회로를 포함하는 비휘발성 반도체 기억 장치를 제공하고, 이 메모리 스트링은, 기판에 수직하는 방향으로 연장되는 기둥부를 갖는 제1 반도체층과, 제1 반도체층을 둘러싸도록 형성된 전하 축적층과, 전하 축적층을 둘러싸는 제1 도전층을 포함하고, 제1 선택 트랜지스터는, 기둥부의 상면 또는 하면과 접하고 기판에 수직하는 방향으로 연장되는 제2 반도체층과, 제2 반도체층을 둘러싸도록 형성된 제1 게이트 절연층과, 제1 게이트 절연층을 둘러싸는 제2 도전층을 포함하고, 제어 회로는, 제1 배선의 전압을 제2 배선의 전압보다 소정의 전위차만큼 높게 유지하면서, 소거 동작시 제1 배선과 제2 배선의 전압들을 승압시키도록 구성되며, 소정의 전위차는 GIDL 전류를 야기하는 전위차이다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 기억 장치의 회로도이다.
도 2는 제1 실시예에 따른 하나의 메모리 스트링 MS의 회로도이다.
도 3은 제1 실시예에 따른 워드선 구동 회로(110a)(110b)의 회로도이다.
도 4는 제1 실시예에 따른 선택 게이트선 구동 회로(120a)(120b)의 회로도이다.
도 5는 제1 실시예에 따른 승압 회로(140A 내지 140C)의 회로도이다.
도 6a는 승압 회로(140A 내지 140C)의 동작을 도시하는 타이밍도이다.
도 6b는 승압 회로(140A 내지 140C)의 동작을 도시하는 타이밍도이다.
도 7은 제1 실시예에 따른 소스선 구동 회로(160)의 회로도이다.
도 8은 제1 실시예에 따른 감지 증폭기 회로(150)의 회로도이다.
도 9는 제1 실시예에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이 AR1의 일부를 도시하는 개략적인 사시도이다.
도 10은 도 9의 부분적인 단면도이다.
도 11은 제1 실시예에 따른 소거 동작을 도시하는 흐름도이다.
도 12는 제1 실시예에 따른 소거 동작을 도시하는 개략적인 도이다.
도 13은 제1 실시예에 따른 GIDL 전류를 도시하는 도이다.
도 14a는 제1 실시예에 따른 소거 동작을 도시하는 타이밍도이다.
도 14b는 제1 실시예에 따른 소거 동작을 도시하는 타이밍도이다.
도 15는 제2 실시예에 따른 비휘발성 반도체 기억 장치의 회로도이다.
도 16은 제2 실시예에 따른 감지 증폭기 회로(150a)의 회로도이다.
도 17은 제2 실시예에 따른 GIDL 전류를 도시하는 도이다.
도 18은 제2 실시예에 따른 소거 동작을 도시하는 타이밍도이다.
도 19는 제3 실시예에 따른 비휘발성 반도체 기억 장치의 회로도이다.
도 20은 제3 실시예에 따른 하나의 메모리 스트링 MSa의 회로도이다.
도 21은 제3 실시예에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이 AR1a의 일부를 도시하는 개략적인 사시도이다.
도 22는 도 21의 부분적인 단면도이다.
도 23은 제3 실시예에 따른 GIDL 전류를 도시하는 도이다.
도 24는 제4 실시예에 따른 비휘발성 반도체 기억 장치의 회로도이다.
도 25는 제4 실시예에 따른 선택 게이트선 구동 회로(120c)(120d)의 회로도이다.
도 26a는 제4 실시예에 따른 승압 회로(140D)의 회로도이다.
도 26b는 제4 실시예에 따른 발진 회로(141D)의 회로도이다.
도 26c는 제4 실시예에 따른 레벨 시프터(143Db1)의 회로도이다.
도 27은 제4 실시예에 따른 소스선 구동 회로(160a)의 회로도이다.
도 28a는 제4 실시예에 따른 전달 회로(186e 및 185f)의 회로도이다.
도 28b는 제4 실시예에 따른 전달 회로(186e 및 185f)의 회로도이다.
도 29는 제4 실시예에 따른 소거 동작을 도시하는 흐름도이다.
도 30은 제4 실시예에 따른 소거 동작을 도시하는 개략적인 도이다.
도 31a는 제4 실시예에 따른 소거 동작을 도시하는 타이밍도이다.
도 31b는 제4 실시예에 따른 소거 동작을 도시하는 타이밍도이다.
이하, 본 발명에 따른 비휘발성 반도체 기억 장치의 실시예들을 첨부 도면을 참조하여 설명한다.
[제1 실시예]
(제1 실시예의 비휘발성 반도체 기억 장치의 일반적인 구성)
먼저 도 1을 참조하여 제1 실시예에 따른 비휘발성 반도체 기억 장치의 일반적인 구성을 설명한다. 도 1은 제1 실시예의 비휘발성 반도체 기억 장치의 회로도이다.
도 1에 도시한 바와 같이, 제1 실시예의 비휘발성 반도체 기억 장치는, 메모리 셀 어레이 AR1, 및 메모리 셀 어레이의 주변 상에 제공된 제어 회로 AR2를 포함한다. 메모리 셀 어레이 AR1은 전기적으로 재기입가능한 메모리 트랜지스터들 MTr1 내지 MTr8(메모리 셀들)을 포함한다. 제어 회로 AR2는 메모리 트랜지스터들 MTr1 내지 MTr8 등에 인가되는 전압을 제어하기 위한 제어 회로를 포함한다.
도 1에 도시한 바와 같이, 메모리 셀 어레이 AR1은 m개 컬럼의 메모리 블록 MB를 포함한다. 각 메모리 블록 MB는, n개 로우와 2개 컬럼의 메모리 스트링 MS, 각각이 메모리 스트링 MS의 일단에 접속된 소스측 선택 트랜지스터들 SSTr, 및 각각이 메모리 스트링 MS의 타단에 접속된 드레인측 선택 트랜지스터들 SDTr을 포함한다. 도 1의 예에서 제1 컬럼을 (1)로 제2 컬럼을 (2)로 표시하고 있다는 점에 주목한다.
도 2에 도시한 바와 같이, 각 메모리 스트링 MS는 메모리 트랜지스터들 MTr1 내지 MTr8 및 백게이트 트랜지스터 BTr을 포함한다. 메모리 트랜지스터들 MTr1 내지 MTr4는 직렬로 접속된다. 메모리 트랜지스터들 MTr5 내지 MTr8은 직렬로 접속된다. 백게이트 트랜지스터 BTr은 메모리 트랜지스터들 MTr4와 MTr5 사이에 제공된다. MONOS 구조를 포함하는 메모리 트랜지스터들 MTr1 내지 MTr8은 전하들이 각 제어 게이트들에 축적되게 한다. 전하 축적을 통해, 제1 실시예의 비휘발성 반도체 기억 장치가 데이터를 저장하게 된다.
도 2에 도시한 바와 같이, 메모리 트랜지스터들 MTr1 내지 MTr8의 제어 게이트들은 워드선들 WL1 내지 WL8에 접속된다. 백게이트 트랜지스터 BTr의 제어 게이트는 백게이트선 BG에 접속된다.
도 1에 도시한 바와 같이, 각 워드선들 WLi(i=1 내지 8)는, 로우 방향으로 정렬된 메모리 스트링들 MS의 각 메모리 트랜지스터들 MTri(i=1 내지 8)의 제어 게이트들에 대하여 공통으로 제공되며, 메모리 스트링들 MS를 가로질러 로우 방향으로 연장되도록 형성된다. 마찬가지로, 각 백게이트선 BG는 로우 방향으로 정렬된 백게이트 트랜지스터들 BTr의 제어 게이트들에 대하여 공통으로 제공되고, 메모리 스트링들 MS를 가로질러 로우 방향으로 연장되도록 형성된다.
도 2에 도시한 바와 같이, 각 소스측 선택 트랜지스터 SSTr의 일단은 메모리 트랜지스터 MTr8의 일단에 접속된다. 각 소스측 선택 트랜지스터 SSTr의 타단은 제1 소스선 SLA에 접속된다. 각 소스측 선택 트랜지스터 SSTr의 제어 게이트는 소스측 선택 게이트선 SGS에 접속된다.
도 1에 도시한 바와 같이, 각 제1 소스선 SLA는 로우 방향으로 정렬된 소스측 선택 트랜지스터들 SSTr의 소스들에 대하여 공통으로 제공되고, 복수의 메모리 스트링 MS를 가로질러 로우 방향으로 연장되도록 형성된다. 컬럼 방향으로 정렬된 제1 소스선들 SLA는 컬럼 방향으로 연장되는 하나의 제2 소스선 SLB에 대하여 공통으로 접속된다. 각 소스측 선택 게이트선 SGS는 로우 방향으로 정렬된 소스측 선택 트랜지스터들 SSTr의 제어 게이트들에 대하여 공통으로 제공되고, 복수의 메모리 스트링 MS를 가로질러 로우 방향으로 연장되도록 형성된다.
도 2에 도시한 바와 같이, 각 드레인측 선택 트랜지스터 SDTr의 일단은 메모리 트랜지스터 MTr1의 일단에 접속된다. 각 드레인측 선택 트랜지스터 SDTr의 타단은 비트선 BL에 접속된다. 각 드레인측 선택 트랜지스터 SDTr의 일단은 제어 게이트는 드레인측 선택 게이트선 SGD에 접속된다.
도 1에 도시한 바와 같이, 각 비트선 BL은 컬럼 방향으로 정렬된 드레인측 선택 트랜지스터들 SDTr의 드레인들에 대하여 공통으로 제공되고, 복수의 메모리 블록 MB를 가로질러 컬럼 방향으로 연장되도록 형성된다. 각 드레인측 선택 게이트선 SGD는 로우 방향으로 정렬된 드레인측 선택 트랜지스터들 SDTr의 제어 게이트들에 대하여 공통으로 제공되고, 복수의 메모리 스트링 MS를 가로질러 로우 방향으로 연장되도록 형성된다.
소거 동작시, 제어 회로 AR2는 소스선 SL(제1 소스선 SLA 및 제2 소스선 SLB)의 전압을 소스측 선택 게이트선 SGS의 전압보다 소정의 전위차만큼 높게 유지하면서 소스선 SL과 소스측 선택 게이트선 SGS의 전압을 승압시킨다. 소정의 전위차는 GIDL 전류를 야기하는 전위차 Vth이다. 이것이 본 실시예의 특성들 중 하나이다. 소정의 전위차가 전술한 전위차 Vth로 한정되지 않는다는 점에 주목한다.
도 1에 도시한 바와 같이, 제어 회로 AR2는, 입출력 회로(100), 워드선 구동 회로(110a, 110b), 선택 게이트선 구동 회로(120a, 120b), 어드레스 디코더 회로(130), 승압 회로(140a 내지 140c), 감지 증폭기 회로(150), 소스선 구동 회로(160), 백게이트선 구동 회로(170), 제1 로우 디코더 회로(180a), 제2 로우 디코더 회로(180b), 및 시퀀서(190)를 포함한다.
도 1에 도시한 바와 같이, 입출력 회로(100)는 메모리 셀 어레이 AR1에 입력될 정보를 외측으로부터 수신하여 감지 증폭기 회로(150)에 입력한다. 또한, 입출력 회로(100)는 그 정보를 감지 증폭기 회로(150)로부터 출력한다.
도 1에 도시한 바와 같이, 워드선 구동 회로(110a)는 워드선들 WL1 내지 WL4를 구동하기 위한 신호들 VCG1 내지 VCG4를 출력한다. 워드선 구동 회로(110b)는 워드선들 WL5 내지 WL8을 구동하기 위한 신호들 VCG5 내지 VCG8을 출력한다.
선택 게이트선 구동 회로(120a)는 신호들 VSGS1, VSGS2, 및 VSGOFF를 출력한다. 선택 게이트선 구동 회로(120a)는 신호들 VSGS2, VSGD1, 및 VSGOFF를 출력한다. 신호들 VSGS1 및 VSGS2는 선택되는 메모리 블록(이하, 선택 메모리 블록(selected memory block) MB라 칭함)의 소스측 선택 게이트선 SGS를 구동하는 데 사용된다. 신호들 VSGD2 및 VSGD1는 선택 메모리 블록 MB의 드레인측 선택 게이트선 SGD를 구동하는 데 사용된다. 신호 VSGOFF는 선택되지 않은 메모리 블록(이하, 비선택(unselected) 메모리 블록 MB라 칭함)들 MB의 소스측 선택 게이트선들 SGS 및 드레인측 선택 게이트선 SGD를 구동하는 데 사용된다.
어드레스 디코더 회로(130)는 블록 어드레스를 특정하기 위한 신호 VBAD를 출력한다.
승압 회로(140A)는 전원 전압으로부터 전압을 승압하고, 승압된 전압을 워드선 구동 회로들(110a, 110b)에 전달한다. 승압 회로(140B)는 전원 전압으로부터 전압을 승압하여 신호 VRDEC를 얻고, 이 신호는 제1 및 제2 로우 디코더 회로들(180a, 180b)에 출력된다. 승압 회로(140C)는 전원 전압으로부터 전압을 승압하여 신호 VERA를 얻고, 이 신호는 소스선 구동 회로(160)에 출력된다. 신호 VERA는 메모리 트랜지스터들 MTr1 내지 MTr8로부터 데이터를 소거하는 데 사용된다.
감지 증폭기 회로(150)는 비트선 BL의 전압에 기초하여 정보를 판독한다. 또한, 감지 증폭기 회로(150)는 소스선 SL(제1 소스선 SLA 및 제2 소스선 SLB)의 신호 VSL의 전압과 동일한 전압의 신호를 비트선 BL에 제공한다. 또한, 감지 증폭기 회로(150)는 어드레스 디코더 회로(130)로부터 입력되는 신호 VBAD를 수신한다.
소스선 구동 회로(160)는 소스선 SL(제1 소스선 SLA 및 제2 소스선 SLB)을 구동하기 위한 신호 VSL을 출력한다. 백게이트선 구동 회로(170)는 백게이트선 BG를 구동하기 위한 신호 VBG를 출력한다.
제1 및 제2 로우 디코더 회로들(180a, 180b)은 하나의 메모리 블록 MB마다 하나씩 제공된다. 각 제1 로우 디코더 회로(180a)는 각 메모리 블록 MB의 로우 방향의 일단에 제공된다. 각 제2 로우 디코더 회로(180b)는 각 메모리 블록 MB의 로우 방향의 타단에 제공된다.
각 제1 로우 디코더 회로(180a)는, 어드레스 디코더 회로(130)로부터 출력되는 신호 VBAD에 기초하여, 메모리 트랜지스터들 MTr1 내지 MTr4의 게이트들에 신호들 VCG1 <i> 내지 VCG4 <i>를 선택적으로 입력한다. 또한, 신호 VBAD에 기초하여, 제1 로우 디코더 회로(180a)는 제2 컬럼의 소스측 선택 트랜지스터들 SSTr의 게이트들에 VSGS2<i>를 선택적으로 입력한다. 또한, 신호 VBAD에 기초하여, 제1 로우 디코더 회로(180a)는 제1 컬럼의 드레인측 선택 트랜지스터들 SDTr의 게이트들에 VSGD1 <i>를 선택적으로 입력한다.
각 제1 로우 디코더 회로(180a)는, 전압 변환 회로(180aa), 제1 전달 트랜지스터들(181a 내지 186a), 및 제2 전달 트랜지스터들(187a, 188a)을 포함한다. 전압 변환 회로(180aa)는 수신된 신호들 VBAD와 VRDEC에 기초하여 신호 VSELa <i>를 생성하고, 이어서 이 신호는 제1 전달 트랜지스터들(181a 내지 186a)의 게이트들에 출력된다. 또한, 전압 변환 회로(180aa)는 수신된 신호 VBAD에 기초하여 제2 전달 트랜지스터들(187a, 188a)의 게이트들을 제어한다.
제1 전달 트랜지스터들(181a 내지 184a)의 게이트들은 전압 변환 회로(180aa)로부터 신호 VSELa <i>를 수신한다. 제1 전달 트랜지스터들(181a 내지 184a)은 워드선 구동 회로(110a)와 워드선들(WL1 내지 WL4) 사이에 접속된다. 제1 전달 트랜지스터들(181a 내지 184a)은 신호들 VCG1 내지 VCG4와 VSELa <i>에 기초하여 워드선들 WL1 내지 WL4에 신호들 VCG1 <i> 내지 VCG4 <i>를 출력한다. 또한, 제1 전달 트랜지스터(185a)는 제2 컬럼의 소스측 선택 트랜지스터 SSTr의 소스측 선택 게이트선 SGS와 선택 게이트선 구동 회로(120a) 사이에 접속된다. 제1 전달 트랜지스터(185a)는 신호들 VSGS2와 VSELa <i>에 기초하여 소스측 선택 게이트선 SGS에 신호 VSGS2 <i>를 출력한다. 또한, 제1 전달 트랜지스터(186a)는 제1 컬럼의 드레인측 선택 트랜지스터 SDTr의 드레인측 선택 게이트선 SGD와 선택 게이트선 구동 회로(120a) 사이에 접속된다. 제1 전달 트랜지스터(186a)는 신호들 VSGD1와 VSELa <i>에 기초하여 드레인측 선택 게이트선들 SGD에 신호 VSGD1 <i>를 출력한다.
제2 전달 트랜지스터들(187a, 188a)의 게이트들은 전압 변환 회로(180aa)로부터 신호를 수신한다. 제2 전달 트랜지스터(187a)의 일단은 제2 컬럼의 소스측 선택 트랜지스터들 SSTr의 소스측 선택 게이트선 SGS에 접속되고 타단에는 신호 VSGOFF가 입력된다. 제2 전달 트랜지스터(188a)의 일단은 제1 컬럼의 드레인측 선택 트랜지스터들 SDTr의 드레인측 선택 게이트선 SGD에 접속되고 타단에는 신호 VSGOFF가 입력된다.
각 제2 로우 디코더 회로(180b)는 어드레스 디코더 회로(130)로부터 출력되는 신호 VBAD에 기초하여 메모리 트랜지스터들 MTr5 내지 MTr8의 게이트들에 신호들 VCG5<i> 내지 VCG8 <i>를 선택적으로 입력한다. 또한, 신호 VBAD에 기초하여, 제2 로우 디코더 회로(180b)는 제1 컬럼의 소스측 선택 트랜지스터들 SSTr의 게이트들에 신호 VSGS1 <i>를 선택적으로 입력한다. 또한, 신호 VBAD에 기초하여, 제2 로우 디코더 회로(180b)는 제2 컬럼의 드레인측 선택 트랜지스터들 SDTr의 게이트들에 신호 VSGD2<i>를 선택적으로 입력한다. 또한, 신호 VBAD에 기초하여, 제2 로우 디코더 회로(180b)는 백게이트 트랜지스터들 BTr의 게이트들에 신호 VBG <i>를 선택적으로 입력한다.
각 제2 로우 디코더 회로(180b)는, 전압 변환 회로(180bb), 제1 전달 트랜지스터들(181b 내지 187b), 및 제2 전달 트랜지스터들(188b 및 189b)를 포함한다. 전압 변환 회로(180bb)는 수신된 신호들 VBAD와 VRDEC의 전압에 기초하여 신호 VSELb <i>를 생성하여, 제1 전달 트랜지스터들(181b 내지 187b)의 게이트들에 출력한다. 또한, 전압 변환 회로(180bb)는 수신된 신호 VBAD에 기초하여 제2 전달 트랜지스터들(188b, 189b)의 게이트들을 제어한다.
제1 전달 트랜지스터들(181b 내지 187b)의 게이트들은 전압 변환 회로(180bb)로부터 신호 VSELb <i>를 수신한다. 제1 전달 트랜지스터들(181b 내지 184b)은 워드선 구동 회로(110b)와 각 워드선들 WL5 내지 WL8 사이에 접속된다. 제1 전달 트랜지스터들(181b 내지 184b)은 신호들 VCG5 내지 VCG8과 VSELb <i>에 기초하여 워드선들 WL5 내지 WL8에 신호들 VCG5 <i> 내지 VCG8 <i>를 입력한다. 또한, 제1 전달 트랜지스터(185b)는 제1 컬럼의 소스측 선택 트랜지스터 SSTr의 소스측 선택 게이트선들 SGS와 선택 게이트선 구동 회로(120b) 사이에 접속된다. 제1 전달 트랜지스터(185b)는 신호들 VSGS1와 VSELb <i>에 기초하여 소스측 선택 게이트선들 SGS에 신호 VSGS1<i>를 출력한다. 또한, 제1 전달 트랜지스터(186b)는 제2 컬럼의 드레인측 선택 트랜지스터들 SDTr의 드레인측 선택 게이트선들 SGD와 선택 게이트선 구동 회로(120b) 사이에 접속된다. 제1 전달 트랜지스터(186b)는 신호들 VSGD2와 VSELb <i>에 기초하여 드레인측 선택 게이트선들 SGD에 신호 VSGD2 <i>를 출력한다. 또한, 제1 전달 트랜지스터(187b)는 백게이트선 구동 회로(170)와 백게이트선들 BG 사이에 접속된다. 제1 전달 트랜지스터(187b)는 신호들 VBG와 VSELb <i>에 기초하여 백게이트선 BG에 신호 VBG <i>를 입력한다.
제2 전달 트랜지스터들(188b, 189b)의 게이트들은 전압 변환 회로(180bb)로로부터 신호들을 수신한다. 제2 전달 트랜지스터(188b)의 일단은 제1 컬럼의 소스측 선택 트랜지스터들 SSTr의 소스측 선택 게이트선들 SGS에 접속되고 타단에는 신호 VSGOFF가 입력된다. 제2 전달 트랜지스터(189b)의 일단은 제2 컬럼의 드레인측 선택 트랜지스터들 SDTr의 드레인측 선택 게이트선들 SGD에 접속되고 타단에는 신호 VSGOFF가 입력된다.
시퀀서(190)는, 워드선 구동 회로들(110a, 110b), 선택 게이트선 구동 회로들(120a, 120b), 및 소스선 구동 회로(160)에 제어 신호들을 입력한다.
도 3에 도시한 바와 같이, 각 워드선 구동 회로(110a)는 제1 내지 제4의 워드선 구동 회로(110A 내지 110D)를 포함한다. 제1 워드선 구동 회로(110A)는 신호 VCG1을 출력한다. 제2 워드선 구동 회로(110B)는 신호 VCG2를 출력한다. 제3 워드선 구동 회로(110C)는 신호 VCG3을 출력한다. 제4 워드선 구동 회로(110D)는 신호 VCG4를 출력한다.
도 3에 도시한 바와 같이, 각 워드선 구동 회로(110b)는 제1 내지 제4 워드선 구동 회로(110A 내지 110D)를 포함한다. 제1 워드선 구동 회로(110A)는 신호 VCG5를 출력한다. 제2 워드선 구동 회로(110B)는 신호 VCG6을 출력한다. 제3 워드선 구동 회로(110C)는 신호 VCG7을 출력한다. 제4 워드선 구동 회로(110D)는 신호 VCG48을 출력한다.
도 3에 도시한 바와 같이, 각 제1 워드선 구동 회로(110A)는 전압 변환 회로들(111A 내지 111C) 및 전달 트랜지스터들(112A 내지 112C)을 포함한다. 전압 변환 회로들(111A 내지 111C)은 시퀀서(190)로부터 입력되는 제어 신호들을 수신하는 입력 단자들을 갖는다. 전압 변환 회로들(111A 내지 111C)은 전달 트랜지스터들(112A 내지 112C)의 게이트들에 접속된 출력 단자들을 갖는다. 전달 트랜지스터들(112A 내지 112C)의 출력 단자들은 공통 접속된다. 전달 트랜지스터(112A)의 입력 단자는 승압 회로(140A)의 출력 단자에 접속된다. 전달 트랜지스터(112B)의 입력 단자는 접지 전압 Vss에 접속된다. 전달 트랜지스터(112C)의 입력 단자는 전원 전압 Vdd에 접속된다. 제2 내지 제4 워드선 구동 회로들(110B 내지 110D)은 제1 워드선 구동 회로(110A)와 동일한 구성을 갖는다는 점에 주목한다.
도 4에 도시한 바와 같이, 각 선택 게이트선 구동 회로(120a)(120b)는 제1 내지 제3 선택 게이트선 구동 회로들(120A 내지 120C)을 포함한다. 제1 선택 게이트선 구동 회로(120A)는 신호 VSGOFF를 출력한다. 제2 선택 게이트선 구동 회로(120B)는 신호 VSGS1(VSGS2)을 출력한다. 제3 선택 게이트선 구동 회로(120C)는 신호 VSGD2(VSGD1)을 출력한다.
도 4에 도시한 바와 같이, 제1 선택 게이트선 구동 회로(120A)는 전압 변환 회로들(121A, 121B) 및 전달 트랜지스터들(122A, 122B)을 포함한다. 전압 변환 회로들(121A, 121B)은 시퀀서(190)로부터 입력되는 신호들을 수신하는 입력 단자들을 갖는다. 전압 변환 회로들(121A, 121B)은 전달 트랜지스터들(122A, 122B)의 게이트들에 접속된 출력 단자들을 갖는다. 전달 트랜지스터들(122A, 122B)의 출력 단자들은 공통 접속된다. 전달 트랜지스터(122A)의 입력 단자는 접지 전압 Vss에 접속된다. 전달 트랜지스터(122B)의 입력 단자는 전원 전압 Vdd에 접속된다. 제2 및 제3 선택 게이트선 구동 회로들(120B, 120C)은 제1 선택 게이트선 구동 회로(120A)와 동일한 구성을 갖는다는 점에 주목한다.
승압 회로들(140A 내지 140C)은 커패시터의 충전과 방전에 의해 전원 전압 Vdd보다 높은 전압들을 생성한다. 도 5에 도시한 바와 같이, 승압 회로들(140A 내지 140C)은 충방전 회로들(144a 내지 144l)뿐만 아니라 다이오드들(143a 내지 143n)도 포함한다. 승압 회로들(140A 내지 140C)이 더 많은 다이오드와 충방전 회로를 포함할 수 있다는 점에 주목한다.
도 5에 도시한 바와 같이, 다이오드들(143a 내지 143e)은 직렬로 접속된다. 다이오드들(143f 내지 143n)은 직렬로 접속된다. 다이오드(143a)의 일단은 다이오드(143f)의 일단에 접속된다. 다이오드(143e)의 일단은 다이오드(143n)의 일단에 접속된다.
도 5에 도시한 바와 같이, 충방전 회로들(144a 내지 144d)은 다이오드들(143a 내지 143e) 사이에 접속된 출력 단자들을 각각 갖는다. 충방전 회로들(144e 내지 144l)은 다이오들(143f 내지 143n) 사이에 접속된 출력 단자들을 각각 갖는다. 충방전 회로들(144a 내지 144l)의 각각은 직렬로 접속된 AND 회로(144A), 인버터(144B), 및 커패시터(144C)를 포함한다.
충방전 회로들(144a 내지 144d)에서, AND 회로들(144A)의 일단에서의 입력 단자들은 신호 φ1 또는 φ2를 교대로 수신한다. 충방전 회로들(144a 내지 144d)에서, AND 회로들(144A)의 타단에서의 입력 단자들은 신호 VPASS를 수신한다.
충방전 회로들(144e 내지 144l)에서, AND 회로들(144A)의 일단에서의 입력 단자들은 신호 φ1 또는 φ2를 교대로 수신한다. 충방전 회로들(144e 내지 144l)에서, AND 회로들(144A)의 타단에서의 입력 단자들은 신호 VPRG를 수신한다.
이하, 도 6a와 도 6b를 참조하여 승압 회로들(140A 내지 140C)의 동작을 설명한다. 도 6a와 도 6b는 승압 회로들(140A 내지 140C)의 동작을 도시하는 타이밍도이다. 도 6a와 도 6b에 도시한 바와 같이, 승압 회로들(140A 내지 140C)은, 생성된 신호에 따라, 신호 VPASS 또는 신호 VPRG를 접지 전압 Vss 또는 전원 전압 Vdd로 설정한다.
도 7에 도시한 바와 같이, 소스선 구동 회로(160)는 전압 변환 회로들(161A 내지 161C) 및 전달 트랜지스터들(162A 내지 162C)을 포함한다. 전압 변환 회로들(161A 내지 161C)과 전달 트랜지스터들(162A 내지 162C)은 워드선 구동 회로(110a)의 전압 변환 회로들(111A 내지 111C)과 전달 트랜지스터들(112A 내지 112C)과 동일한 방식으로 접속된다. 전압 변환 회로들(161A 내지 161C)은 시퀀서(190)로부터 입력되는 신호를 수신하는 입력 단자를 갖는다. 전달 트랜지스터(162A)의 입력 단자는 승압 회로(140C)의 출력 단자에 접속된다. 전달 트랜지스터(162B)의 입력 단자는 접지 전압 Vss에 접속된다. 전달 트랜지스터(162C)의 입력 단자는 전원 전압 Vdd에 접속된다.
도 8에 도시한 바와 같이, 감지 증폭기 회로(150)는 복수의 선택 회로(151)와 전압 변환 회로(152A, 152B)를 포함한다. 각 선택 회로(151)는 비트선 BL을 소스선들 SL에 선택적으로 접속하고, 그 비트선 BL이 소스선 SL과 동일한 전위를 갖도록 비트선 BL을 설정한다.
도 8에 도시한 바와 같이, 각 선택 회로(151)는 페이지 버퍼(151a)와 트랜지스터들(151b, 151c)을 포함한다. 페이지 버퍼(151a)는, 비트선 BL로부터 신호를 수신하는 트랜지스터(151b)의 일단에 접속된 일단을 갖고, 그 신호에 기초하여 입출력 회로(100)와 어드레스 디코더 회로(130)에 출력을 입력한다. 트랜지스터(151b)는 비트선 BL에 접속된 타단을 갖는다. 또한, 트랜지스터(151b)는 전압 변환 회로(152A)로부터 출력되는 신호 VCUT를 수신하는 제어 게이트를 갖는다. 트랜지스터(151c)는 비트선 BL에 접속된 일단을 갖는다. 트랜지스터(151c)는 소스선 SL에 접속된 타단을 갖는다. 또한, 트랜지스터(151c)는 전압 변환 회로(152B)로부터 출력되는 신호 VRST를 수신하는 제어 게이트를 갖는다.
전압 변환 회로(152A)는 시퀀서(190)로부터 신호를 수신하고 이 신호에 기초하여 신호 VCUT를 출력한다. 전압 변환 회로(152B)는 시퀀서(190)로부터 신호를 수신하고 이 신호에 기초하여 신호 VRST를 출력한다.
(제1 실시예의 비휘발성 반도체 기억 장치의 적층 구조)
이하, 도 9와 도 10을 참조하여, 제1 실시예의 비휘발성 반도체 기억 장치의 적층 구조를 설명한다. 도 9는 제1 실시예의 비휘발성 반도체 기억 장치의 메모리 셀 어레이 AR1의 일부를 도시하는 개략적인 사시도이다. 도 10은 도 9의 부분 단면도이다.
도 9에 도시한 바와 같이, 메모리 셀 어레이 AR1은 기판(10) 상에 제공된다. 메모리 셀 어레이 AR1은 백게이트 트랜지스터층(20), 메모리 트랜지스터층(30), 선택 트랜지스터층(40), 및 배선층(50)을 포함한다. 백게이트 트랜지스터층(20)은 백게이트 트랜지스터 BTr로서 기능한다. 메모리 트랜지스터층(30)은 메모리 트랜지스터 MTr1 내지 MTr8(메모리 스트링 MS)로서 기능한다. 선택 트랜지스터층(40)은 소스측 선택 트랜지스터 SSTr 및 드레인측 선택 트랜지스터 SDTr로서 기능한다. 배선층(50)은 소스선 SL 및 비트선 BL로서 기능한다.
도 9와 도 10에 도시한 바와 같이, 백게이트 트랜지스터층(20)은 백게이트 도전층(21)을 갖는다. 백게이트 도전층(21)은 기판(10)에 평행한 로우 방향과 컬럼 방향의 2차원으로 확장되도록 형성된다. 백게이트 도전층(21)은 각 메모리 블록 MB마다 분리된다. 백게이트 도전층(21)은 폴리실리콘(p-Si)을 포함한다. 각 백게이트 도전층(21)은 백게이트선 BG로서 기능한다.
도 10에 도시한 바와 같이, 백게이트 트랜지스터층(20)은 백게이트 홀(22)을 갖는다. 백게이트 홀(22)은 백게이트 도전층(21) 내부를 파도록 형성된다. 각 백게이트 홀(22)은 위에서 볼 때 컬럼 방향이 길이 방향으로 되는 대략 직사각형으로 형성된다. 백게이트 홀(22)은 로우 방향과 컬럼 방향의 행렬 형태로 형성된다.
도 9와 도 10에 도시한 바와 같이, 메모리 트랜지스터층(30)은 백게이트 트랜지스터층(20) 상에 형성된다. 메모리 트랜지스터층(30)은 워드선 도전층들(31a 내지 31d)을 갖는다. 워드선 도전층들(31a 내지 31d)은 층간 절연층들(도시하지 않음)을 개재하여 적층된다. 워드선 도전층들(31a 내지 31d)은 컬럼 방향의 소정의 피치로 로우 방향으로 연장되는 줄무늬 패턴으로 형성된다. 워드선 도전층들(31a 내지 31d)은 폴리실리콘(p-Si)을 포함한다. 워드선 도전층들(31a 내지 31d)은 워드선들 WL1 내지 WL8로서 기능한다. 워드선 도전층들(31a 내지 31d)은 메모리 트랜지스터들 MTr1 내지 MTr8의 제어 게이트들로서 기능한다.
도 10에 도시한 바와 같이, 메모리 트랜지스터층(30)은 메모리 홀(32)을 갖는다. 메모리 홀(32)은 워드선 도전층들(31a 내지 31d)을 관통하도록 형성된다. 메모리 홀(32)은 백게이트 홀(22)의 컬럼 방향으로 각 단에 대략 일치하는 위치에 형성된다.
또한, 도 10에 도시한 바와 같이, 백게이트 트랜지스터층(20)과 메모리 트랜지스터층(30)은 블록 절연층(33a), 전하 축적층(33b), 터널 절연층(33c), 및 U형상 반도체층(34)을 갖는다. U형상 반도체층(34)은 메모리 스트링 MS의 본체로서 기능한다.
도 10에 도시한 바와 같이, 블록 절연층(33a)은 메모리 홀(32)과 백게이트 홀(22)의 측벽 상에 소정의 두께로 형성된다. 전하 축적층(33b)은 블록 절연층(33a)의 측면 상에 소정의 두께로 형성된다. 터널 절연층(33c)은 전하 축적층(33b)의 측면 상에 소정의 두께로 형성된다. U형상 반도체층(34)은 터널 절연층(33c)의 측면에 접하도록 형성된다. U형상 반도체층(34)은 백게이트 홀(22)과 메모리 홀(32)을 채우도록 형성된다. U형상 반도체층(34)은 로우 방향으로부터 볼 때 U형상으로 형성된다. U형상 반도체층(34)은 기판(10)에 수직하는 방향으로 연장되는 한 쌍의 기둥부(34a) 및 한 쌍의 기둥부(34a)의 하단들을 연결하는 연결부(34b)를 갖는다.
블록 절연층(33a)과 터널 절연층(33c)은 실리콘 산화물(SiO2)을 포함한다. 전하 축적층(33b)은 실리콘 질화물(SiN)을 포함한다. U형상 반도체층(34)은 폴리실리콘(p-Si)을 포함한다. 블록 절연층(33a), 전하 축적층(33b), 터널 절연층(33c), 및 U형상 반도체층(34)은 메모리 트랜지스터들 MTr1 내지 MTr8의 MONOS로서 기능한다.
전술한 백게이트 트랜지스터층(20)의 구성은 다음과 같이 설명할 수 있다. 즉, 터널 절연층(33c)은 연결부(34b)를 둘러싸도록 형성된다. 백게이트 도전층(21)은 연결부(34b)를 둘러싸도록 형성된다.
전술한 메모리 트랜지스터층(30)의 구성은 다음과 같이 설명할 수 있다. 즉, 터널 절연층(33c)은 기둥부들(34a)을 둘러싸도록 형성된다. 전하 축적층(33b)은 터널 절연층(33c)을 둘러싸도록 형성된다. 블록 절연층(33a)은 전하 축적층(33b)을 둘러싸도록 형성된다. 워드선 도전층들(31a 내지 31d)은 블록 절연층(33a)과 기둥부들(34a)을 둘러싸도록 형성된다.
도 9와 도 10에 도시한 바와 같이, 선택 트랜지스터층(40)은 소스측 도전층(41a)과 드레인측 도전층(41b)을 갖는다. 소스측 도전층(41a)과 드레인측 도전층(41b)은 컬럼 방향의 소정의 피치로 로우 방향으로 연장되는 줄무늬 패턴으로 형성된다. 한 쌍의 소스측 도전층(41a)과 한 쌍의 드레인측 도전층(41b)은 컬럼 방향으로 교대로 배치된다. 각 소스측 도전층(41a)은 각 U형상 반도체층(34)에 포함된 기둥부들(34a) 중 하나 위에 형성되는 한편, 각 드레인측 도전층(41b)은 U형상 반도체층(34)에 포함된 기둥부들(34a) 중 나머지 하나 위에 형성된다.
소스측 도전층(41a)과 드레인측 도전층(41b)은 폴리실리콘(p-Si)을 포함한다. 각 소스측 도전층(41a)은 소스측 선택 게이트선 SGS로서 기능한다. 또한, 각 소스측 도전층(41a)은 소스측 선택 트랜지스터 SSTr의 제어 게이트로서 기능한다. 각 드레인측 도전층(41b)은 드레인측 선택 게이트선 SGD로서 기능한다. 또한, 각 드레인측 도전층(41b)은 드레인측 선택 트랜지스터 SDTr의 제어 게이트로서 기능한다.
도 10에 도시한 바와 같이, 선택 트랜지스터층(40)은 소스측 홀(42a)과 드레인측 홀(42b)을 갖는다. 소스측 홀(42a)은 소스측 도전층(41a)을 관통하도록 형성된다. 소스측 홀(42a)은 메모리 홀(32)과 일치하는 위치에 형성된다. 드레인측 홀(42b)은 드레인측 도전층(41b)을 관통하도록 형성된다. 드레인측 홀(42b)은 메모리 홀(32)과 일치하는 위치에 형성된다.
도 10에 도시한 바와 같이, 선택 트랜지스터층(40)은 소스측 게이트 절연층(43a), 소스측 기둥형 반도체층(44a), 드레인측 게이트 절연층(43b), 및 드레인측 기둥형 반도체층(44b)을 갖는다. 소스측 게이트 절연층(43a)은 소스측 홀(42a)의 측벽 상에 형성된다. 소스측 기둥형 반도체층(44a)은 기판(10)에 수직하는 방향으로 연장되며 소스측 게이트 절연층(43a)과 접하는 기둥 형상으로 형성된다. 드레인측 게이트 절연층(43b)은 드레인측 홀(42b)의 측벽 상에 형성된다. 드레인측 기둥 반도체층(44b)은 기판(10)에 수직하는 방향으로 연장되며 드레인측 게이트 절연층(43b)과 접하는 기둥 형상으로 형성된다.
소스측 게이트 절연층(43a)과 드레인측 게이트 절연층(43b)은 실리콘 산화물(SiO2)을 포함한다. 소스측 기둥형 반도체층(44a)과 드레인측 기둥형 반도체층(44b)은 폴리실리콘(p-Si)을 포함한다.
전술한 선택 트랜지스터층(40)의 구성은 다음과 같이 설명할 수 있다. 즉, 소스측 게이트 절연층(43a)은 소스측 기둥형 반도체층(44a)을 둘러싸도록 형성된다. 소스측 도전층(41a)은 소스측 게이트 절연층(43a)과 소스측 기둥형 반도체층(44a)을 둘러싸도록 형성된다. 드레인측 게이트 절연층(43b)은 드레인측 기둥형 반도체층(44b)을 둘러싸도록 형성된다. 드레인측 도전층(41b)은 드레인측 게이트 절연층(43b)과 드레인측 기둥형 반도체층(44b)을 둘러싸도록 형성된다.
도 9와 도 10에 도시한 바와 같이, 배선층(50)은 선택 트랜지스터층(40) 상에 형성된다. 배선층(50)은 소스선층(51), 플러그층(52), 및 비트선층(53)을 갖는다. 소스선층(51)은 로우 방향으로 연장되는 판 형상으로 형성된다. 소스선층(51)은 컬럼 방향으로 인접하는 한 쌍의 소스측 기둥형 반도체층(44a)의 상면과 접하도록 형성된다. 플러그층(52)은, 드레인측 기둥형 반도체층(44b)의 상면과 접하고 기판(10)에 수직하는 방향으로 연장되도록 형성된다. 비트선층(53)은 로우 방향의 소정의 피치로 컬럼 방향으로 연장되는 줄무늬 패턴으로 형성된다. 비트선층(53)은 플러그층(52)의 상면과 접하도록 형성된다. 소스선층(51), 플러그층(52), 및 비트선층(53)은 텅스텐(W)과 같은 금속을 포함한다. 각 소스선층(51)은 소스선 SL(제1 소스선 SLA)로서 기능한다. 각 비트선층(53)은 비트선 BL로서 기능한다.
(제1 실시예의 비휘발성 반도체 기억 장치의 소거 동작의 개요)
이하, 도 11과 도 12를 참조하여, 제1 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작의 개요를 설명한다. 도 11은 제1 실시예의 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 흐름도이다. 도 12는 소거 동작을 개략적으로 도시한다.
먼저, 도 12에서 라벨 "s11"로 표시한 바와 같이, 선택 메모리 블록 MB에서, 제어 회로 AR2는, 소스선 SL과 비트선 BL을 전원 전압 Vdd까지 상승시키고, 소스측 선택 게이트선 SGS와 드레인측 선택 게이트선 SGD를 소정의 전압 Vdd-Vth까지 상승시킨다(단계 S11). 전원 전압 Vdd는, 소정의 전압 Vdd-Vth보다 Vth만큼 높고 전위차 Vth로 인해 GIDL 전류를 야기하는 전압이다.
이 경우, 도 13에서 라벨 "A"로 표시한 바와 같이, GIDL 전류는, 소스선층(51)(소스선 SL)측 상의 소스측 도전층(41a)의 단에서 높은 전계를 생성함으로써 야기된다. 또한, 도 13에서 다른 라벨 "A"로 표시한 바와 같이, GIDL 전류는, 비트선층(53)(비트선 BL)측 상의 드레인측 도전층(41b)(드레인측 선택 게이트선 SGD)의 단에서 높은 전계를 생성함으로써 야기된다. GIDL 전류로 인해, 홀 H과 정공E이 생성된다.
또한, 단계 S11에서, 도 12의 라벨 "s11"로 표시한 바와 같이, 제어 회로 AR2는 워드선들 WL1 내지 WL8과 백게이트선 BG를 전원 전압 Vdd까지 상승시킨다.
후속하여, 도 12에서 라벨 "s12"로 표시한 바와 같이, 제어 회로 AR2는 소스선 SL과 비트선 BL을 전원 전압 Vdd로부터 소거 전압 Vera로 승압시킨다(단계 S12). 단계 S12의 동작 동안, 다른 배선들은 단계 S11에서 설명한 바와 동일한 제어 상태로 유지된다는 점에 주목한다. 그러나, 소스측 선택 게이트선 SGS, 드레인측 선택 게이트선 SGD, 워드선들 WL1 내지 WL8, 및 백게이트선 BG는 부동 상태로 설정된다. 이어서, 소스측 선택 게이트선 SGS, 드레인측 선택 게이트선 SGD, 워드선들 WL1 내지 WL8, 및 백게이트선 BG의 각 전위는 메모리 스트링 MS의 본체와의 커플링으로 인해 상승한다.
구체적으로, 단계 S12에서는, 다음과 같이 제어를 수행한다. 즉, 드레인측 선택 게이트선 SGD와 비트선 BL 사이뿐만 아니라 소스측 선택 게이트선 SGS와 소스선 SL 사이에도 Vth보다 큰 전위차를 생성한다. 이 전위차로 인해, GIDL 전류가 야기되고, 홀이 메모리 스트링 MS의 본체 내로 주입되어, 그 본체의 전위를 상승시킨다. 이어서, 메모리 스트링 MS의 본체와의 커플링으로 인해, 소스측 선택 트랜지스터 SSTr과 드레인측 선택 트랜지스터 SDTr의 각 게이트 전위들이 소정의 전압 Vdd-Vth보다 커진다. 이에 따라, 소스측 선택 게이트선 SGS와 드레인측 선택 게이트선 SGD가 부동 상태로 설정된다. 일단 이러한 사이클이 시작되면, 메모리 스트링 MS의 본체의 전위, 소스측 선택 게이트선 SGS의 전위, 및 드레인측 선택 게이트선 SGD의 전위는 소스선 SL과 비트선 BL의 전위들이 상승함에 따라 높아진다.
단계 S12에서의 동작을 실행한 후, 도 12에서 라벨 "s13"으로 표시한 바와 같이, 소스선 SL과 비트선 BL이 소거 전압 Vera에 이르게 되면, 제어 회로 AR2는 워드선들 WL1 내지 WL8과 백게이트선 BG를 접지 전압 Vss로서 설정하고(단계 S13), GIDL 전류에 의해 야기되는 홀을 메모리 트랜지스터들 MTr1 내지 MTr8의 게이트들 내에 공급한다. 이러한 방식으로, 데이터를 소거한다.
(제1 실시예의 비휘발성 반도체 기억 장치의 특정한 소거 동작)
이하, 도 14a와 도 14b를 참조하여, 제1 실시예에 따른 비휘발성 반도체 기억 장치의 특정한 소거 동작을 설명한다. 도 14a와 도 14b는 소거 동작을 도시하는 타이밍도이다.
먼저, 시간 t11에서, 도 14a에 도시한 바와 같이 신호 VBAD가 반전된다.
도 14b에 도시한 바와 같이, 시간 t11에서, 신호 VBAD의 변경으로 인해, 신호들 VSELa <i>와 VSELb <i>는 선택 메모리 블록 MB에서 접지 전압 Vss로부터 전원 전압 Vdd으로 상승한다. 즉, 제1 전달 트랜지스터들(181a 내지 186a)(181b 내지 187b)은 온(ON) 상태로 설정된다. 반면에, 접지 전압 Vss는 제2 전달 트랜지스터들(187a, 188a)(188b, 189b)의 게이트들에 인가된다. 이는 제2 전달 트랜지스터들(187a, 188a)(188b, 189b)이 오프(OFF) 상태로 설정될 수 있게 한다. 이러한 동작을 통해, 선택 메모리 블록 MB에서, 워드선들 WL1 내지 WL4와 WL5 내지 WL8이 제1 전달 트랜지스터들(181a 내지 184a 및 181b 내지 184b)을 통해 워드선 구동 회로들(110a, 110b)에 각각 접속된다. 또한, 소스측 선택 게이트선 SGS와 드레인측 선택 게이트선 SGD는 제1 전달 트랜지스터들(185a, 186a, 185b, 186b)을 통해 선택 게이트선 구동 회로들(120a, 120b)에 접속된다. 또한, 백게이트선 BG는 제1 전달 트랜지스터(187b)를 통해 백게이트선 구동 회로(170)에 접속된다.
대조적으로, 도 14b에 도시한 바와 같이, 시간 t11에서, 신호 VBAD의 변경으로 인해, 신호들 VSELa <x>와 VSELb <x>는 비선택 메모리 블록 MB에서 전압 Vss로 유지된다. 즉, 제1 전달 트랜지스터들(181a 내지 186a)(181b 내지 187b)은 오프 상태로 유지된다. 반면에, 전압 VDD는 제2 전달 트랜지스터들(187a, 188a)(188b, 189b)의 게이트들에 인가된다. 이는 제2 전달 트랜지스터들(187a, 188a)(188b, 189b)이 온 상태로 설정될 수 있게 한다. 이러한 동작을 통해, 워드선들 WL1 내지 WL4와 WL5 내지 WL8은 비선택 메모리 블록 MB에서 부동 상태로 설정된다. 또한, 소스측 선택 게이트선 SGD는 제2 전달 트랜지스터들(188a, 187a, 188b, 189b)을 통해 선택 게이트선 구동 회로들(120a, 120b)에 접속된다. 또한, 백게이트선 BG는 부동 상태로 설정된다.
이어서, 도 14a에 도시한 바와 같이, 시간 t12에서, 신호들 VSGS1, VSGS2, VSGD1, VSGD2, VSGOFF, VCG1 내지 VCG8, 및 VBG는 접지 전압 Vss로부터 전원 전압 Vdd로 상승한다.
도 14b에 도시한 바와 같이, 시간 t12에서, 신호들 VSGS1, VSGS2, VSGD1, VSGD2, VSGOFF, VCG1 내지 VCG8, 및 VBG의 변경으로 인해, 신호들 VSGD1 <i>, VSGD2 <i>, VSGS1 <i>, VSGS2<i>, VCG1 <i> 내지 VCG8 <i>, 및 VBG <i>가 선택 메모리 블록 MB에서 소정의 전압 Vdd-Vth로 상승하게 된다.
반면에, 도 14b에 도시한 바와 같이, 시간 t12에서, 신호들 VSGS1, VSGS2, VSGD1, VSGD2, VSGOFF, VCG1 내지 VCG8, 및 VBG의 변경으로 인해, 신호들 VSGD1 <x>, VSGD2 <x>, VSGS1<x>, 및 VSGS2 <x>는 비선택 메모리 블록 MB에서 소정의 전압 Vdd-Vth까지 상승하게 된다.
또한, 도 14b에 도시한 바와 같이, 시간 t12에서, 신호 VSL은 소스선 구동 회로(160)에서 전원 전압 Vdd까지 상승한다. 또한, 시간 t12에서, 신호 VRST는 감지 증폭기 회로(150)에서 전압 Vpp까지 상승한다. 신호 VRST의 변경으로 인해, 시간 t12에서, 신호 VBL의 전압은 전원 전압 Vdd로 설정된다.
후속하여, 도 14b에 도시한 바와 같이, 시간 t13에서, 신호 VSL은 소스선 구동 회로(160)에서 소거 전압 Vera를 향하여 상승하기 시작한다. 이에 따라, 신호 VBL도 소거 전압 Vera를 향하여 상승하기 시작한다.
도 14b에서 라벨 "A"와 "B"로 표시한 바와 같이 시간 t13에서의 전술한 제어를 통해, 신호들 VSGS1 <i>, VSGS2 <i>, VSGD1 <i>, 및 VSGD2 <i>의 전위들은, 메모리 스트링 MS의 본체와의 커플링으로 인해, 신호들 VSL과 VBL이 승압됨에 따라 높아진다. 이어서, 시간 t13부터, 신호 VBL과 신호들 VSGD1, VSGD2 사이의 전위차와 신호 VSL과 신호들 VSGS1, VSGS2 사이의 전위차로 인해 GIDL 전류가 야기된다.
이어서, 도 14b에 도시한 바와 같이, 시간 t14에서, 신호 VSL은 소거 전압 Vera로 설정된다. 이에 따라, 도 14a에 도시한 바와 같이, 신호들 VCG1 내지 VCG8 및 VBG는 선택 메모리 블록 MB에서 접지 전압 Vss로 설정된다. 즉, 시간 t14에서, 도 3에 도시한 전달 트랜지스터(112B)는 온 상태로 설정된다.
도 14b에 도시한 바와 같이, 신호들 VCG1 내지 VCG8 및 VBG의 변경으로 인해, 시간 t14에서, 신호들 VCG1 <i> 내지 VCG8 <i> 및 VBG <i>는 선택 메모리 블록 MB에서 접지 전압 Vss로 설정된다. 시간 t14에서의 제어를 통해, 소거 동작의 실행이 시작된 후, GIDL 전류에 의해 야기되는 홀 H가 메모리 트랜지스터들 MTr1 내지 MTr8의 게이트들에 공급된다.
후속하여, 시간 t15에서, 모든 신호들은 도 14a에 도시한 바와 같이 접지 전압 Vss로 설정된다. 따라서, 도 14b에 도시한 바와 같이, 모든 신호들은 시간 t15에서 접지 전압 Vss로 설정된다. 즉, 소거 동작은 시간 t15에서 종료된다.
(제1 실시예의 비휘발성 반도체 기억 장치의 이점)
이하, 제1 실시예에 따른 비휘발성 반도체 기억 장치의 이점을 설명한다. 전술한 바와 같이, 제1 실시예의 비휘발성 반도체 기억 장치는 소스측 선택 게이트선 SGS와 드레인측 선택 게이트선 SGD를 소정의 전압 Vdd-Vth까지 상승시키고, 소스선 SL과 비트선 BL을 전원 전압 Vdd까지 상승시킨다. 이후, 비휘발성 반도체 기억 장치는 소스선 SL과 비트선 BL을 소거 전압 Vera까지 승압한다.
이러한 동작들을 통해, 다음과 같은 사이클이 발생한다. 즉, (1) 소스선 SL과 비트선 BL이 승압되고, (2) 비트선 BL과 드레인측 선택 게이트선 SGD 사이 및 소스선 SL과 소스측 선택 게이트선 SGS 사이에서 GIDL 전류가 야기되고, (3) 메모리 스트링 MS의 본체의 전위가 상승하고, (4) 소스측 선택 게이트선 SGS과 드레인측 선택 게이트선 SGD의 각 전위들이 메모리 스트링 MS의 본체와의 커플링으로 인해 상승한다. 전술한 사이클 (1) 내지 (4)를 통해, 메모리 스트링 MS의 본체의 전위, 소스측 선택 게이트선 SGS의 전위, 및 드레인측 선택 게이트선 SGD의 전위도 상승한다.
전술한 동작들에 의해 야기되는 GIDL 전류를 이용함으로써, 제1 실시예의 비휘발성 반도체 기억 장치는 효율적인 데이터 소거 동작을 달성할 수 있다.
또한, 전술한 구성 때문에, 제1 실시예의 비휘발성 반도체 기억 장치는 승압되고 있는 소스선 SL과 비트선 BL에 맞추어 대응하는 소스측 선택 게이트선 SGS와 드레인측 선택 게이트선 SGD를 승압할 필요가 없다. 즉, 본 실시예의 비휘발성 반도체 기억 장치는 소스측 선택 게이트선 SGS와 드레인측 선택 게이트선 SGD가 승압되는 타이밍을 제어하기 위한 어떠한 회로도 요구하지 않는다. 따라서, 본 실시예의 비휘발성 반도체 기억 장치는 그 점유 영역의 증가를 억제할 수 있다.
[제2 실시예]
(제2 실시예의 비휘발성 반도체 기억 장치의 구성)
이하, 도 15와 도 16을 참조하여 제2 실시예의 비휘발성 반도체 기억 장치의 구성을 설명한다. 도 15는 제2 실시예에 따른 비휘발성 반도체 기억 장치의 회로도이다. 도 16은 제2 실시예에 따른 감지 증폭기 회로(150a)의 회로도이다. 동일한 참조 번호는 제1 실시예와 동일한 구성 요소를 나타낸다는 점에 주목하며, 이에 대한 설명은 제2 실시예에서 생략한다.
도 15에 도시한 바와 같이, 제2 실시예의 비휘발성 반도체 기억 장치는 감지 증폭기 회로(150a)에 대해서만 제1 실시예와 다르다.
도 16에 도시한 바와 같이, 제1 실시예와 다른 유일한 차이점은 제2 실시예에 따른 감지 증폭기 회로(150a)에 포함된 각 트랜지스터(151c)의 접속이다. 각 트랜지스터(151c)의 일단은 비트선 BL에 접속되고 타단은 접지된다.
(제2 실시예의 비휘발성 반도체 기억 장치의 소거 동작)
이하, 도 17과 도 18을 참조하여 제2 실시예의 비휘발성 반도체 기억 장치의 소거 동작을 설명한다. 도 17은 제2 실시예에 따른 GIDL 전류를 도시하기 위한 도이고, 도 18은 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 타이밍도이다.
제1 실시예와는 달리, 제2 실시예의 소거 동작에서는, 도 17에서 라벨 "A"로 표시한 바와 같이 소스선층(51)(소스선 SL)측 상의 소스측 도전층(41a)(소스측 선택 게이트선 SGS)의 단에서 높은 전계를 생성함으로써 GIDL 전류가 야기된다. 즉, 제2 실시예에 따르면, 도 18의 시간 t12 내지 t15로 표시한 바와 같이, 비트선 BL의 전압을 제어하지 않고, 소스선 SL의 전압만을 제어한다. 그외의 제2 실시예의 소거 동작은 제1 실시예에서 설명한 것과 동일하다.
(제2 실시예의 비휘발성 반도체 기억 장치의 이점)
제2 실시예에 따른 비휘발성 반도체 기억 장치는 제1 실시예와 동일한 특징 및 이점을 갖는다.
[제3 실시예]
(제3 실시예의 비휘발성 반도체 기억 장치의 구성)
이하, 도 19를 참조하여 제3 실시예에 따른 비휘발성 반도체 기억 장치의 구성을 설명한다. 도 19는 제3 실시예의 비휘발성 반도체 기억 장치의 회로도이다. 동일한 참조 번호는 제1 및 제2 실시예와 동일한 구성 요소를 나타낸다는 점에 주목하며, 이에 대한 설명은 제3 실시예에서 생략한다.
도 19에 도시한 바와 같이, 제3 실시예의 비휘발성 반도체 기억 장치는 제1 및 제2 실시예와 다른 메모리 셀 어레이 AR1a 및 제어 회로 ARa2를 포함한다.
도 19에 도시한 바와 같이, 메모리 셀 어레이 AR1a는 m개 컬럼의 메모리 블록 MBa를 갖는다. 각 메모리 블록 MBa는, n개 로우 및 4개 컬럼의 메모리 스트링 MSa, 각각이 메모리 스트링 MSa의 일단에 접속된 소스측 선택 트랜지스터들 SSTra, 및 각각이 메모리 스트링 MSa의 타단에 접속된 드레인측 선택 트랜지스터들 SDTra를 포함한다. 도 19의 예에서는, 제1 컬럼이 (1)로, 제2 컬럼이 (2)로, 제3 컬럼이 (3)으로, 제4 컬럼이 (4)로 표시되어 있다는 점에 주목한다.
도 20에 도시한 바와 같이, 각 메모리 스트링 MSa는 메모리 트랜지스터들 MTra1 내지 MTra4를 포함한다. 메모리 트랜지스터들 MTra1 내지 MTra4는 직렬로 접속된다. MONOS 구조를 포함하는 메모리 트랜지스터들 MTra1 내지 MTra4는 전하들이 각 제어 게이트들에 축적될 수 있게 한다.
도 20에 도시한 바와 같이, 메모리 트랜지스터들 MTra1 내지 MTra4의 제어 게이트들은 워드선들 WLa1 내지 WLa4에 접속된다. 워드선들 WLa1 내지 WLa4는 로우 방향과 컬럼 방향의 행렬 형태로 정렬된 각 메모리 트랜지스터들 MTra1 내지 MTra4의 제어 게이트들에 대하여 공통으로 제공된다.
도 20에 도시한 바와 같이, 각 소스측 선택 트랜지스터 SSTra의 드레인은 메모리 트랜지스터 MTra1의 소스에 접속된다. 각 소스측 선택 트랜지스터 SSTra의 소스는 제1 소스선 SLAa에 접속된다. 각 소스선 선택 트랜지스터 SSTra의 제어 게이트는 소스측 선택 게이트선 SGSa에 접속된다.
도 19에 도시한 바와 같이, 각 제1 소스선 SLAa는 로우 방향으로 정렬된 소스측 선택 트랜지스터들의 소스들에 대하여 공통으로 제공되고, 복수의 메모리 스트링 MSa를 가로질러 로우 방향으로 연장되도록 형성된다. 컬럼 방향으로 정렬된 제1 소스선들 SLAa는 컬럼 방향으로 연장되는 하나의 제2 소스선 SLBa에 공통 접속된다. 각 소스측 선택 게이트선 SGSa는, 로우 방향과 컬럼 방향의 행렬 형태로 정렬된 소스측 선택 트랜지스터들 SSTra의 제어 게이트들에 대하여 공통으로 제공된다.
도 20에 도시한 바와 같이, 각 드레인측 선택 트랜지스터 SDTra의 일단은 메모리 트랜지스터 MTra4의 일단에 접속된다. 각 드레인측 선택 트랜지스터 SDTra의 타단은 비트선 BLa에 접속된다. 각 드레인측 선택 트랜지스터 SDTra의 제어 게이트는 드레인측 선택 게이트선 SGDa에 접속된다.
도 19에 도시한 바와 같이, 각 비트선 BLa는 컬럼 방향으로 정렬된 드레인측 선택 트랜지스터들 SDTra의 일단들에 대하여 공통으로 제공되고, 복수의 메모리 블록 MBa를 가로질러 컬럼 방향으로 연장되도록 형성된다. 각 드레인측 선택 게이트선 SGDa는 로우 방향으로 정렬된 드레인측 선택 트랜지스터들 SDTra의 제어 게이트들에 대하여 공통으로 제공되고, 복수의 메모리 스트링 MSa를 가로질러 로우 방향으로 연장되도록 형성된다.
도 19에 도시한 바와 같이, 제어 회로 AR2a는 입출력 회로(100), 워드선 구동 회로(110c), 선택 게이트선 구동 회로(120a'), 어드레스 디코더 회로(130), 승압 회로들(140A 내지 140C), 감지 증폭기 회로(150), 소스선 구동 회로(160), 제1 로우 디코더 회로(180c), 제2 로우 디코더 회로(180d), 및 시퀀서(190)를 포함한다.
도 19에 도시한 바와 같이, 워드선 구동 회로(110c)는 워드선들 WLa1 내지 WLa4를 구동하기 위한 신호들 VCG1 내지 VCG4를 출력한다. 워드선 구동 회로(110c)는 제1 및 제2 실시예의 워드선 구동 회로들(110a, 110b)과 대략 동일한 구성을 갖는다(도 3 참조).
선택 게이트선 구동 회로(120a')는 신호들 VSGS, VSGD1 내지 SGD4, 및 VSGOFF를 출력한다. 신호 VSGS는 선택 메모리 블록 MBa의 소스측 선택 게이트선 SGSa를 구동하는 데 사용된다. 신호들 VSGD1 내지 SGD4는 선택 메모리 블록 MBa의 드레인측 선택 게이트선들 SGDa1 내지 SGDa4를 구동하는 데 사용된다. 신호 VSGOFF는 비선택 메모리 블록 MBa의 소스측 선택 게이트선들 SGSa와 드레인측 선택 게이트선들 SGDa1 내지 SGDa4를 구동하는 데 사용된다.
제1 및 제2 로우 디코더 회로들(180c, 180d)은 하나의 메모리 블록 MBa마다 하나씩 제공된다. 각 제1 로우 디코더 회로(180c)는 각 메모리 블록 MBa의 로우 방향의 일단에 제공된다. 각 제2 로우 디코더 회로(180d)는 각 메모리 블록 MBa의 로우 방향의 타단에 제공된다.
각 제1 로우 디코더 회로(180c)는, 어드레스 디코더 회로(130)로부터 출력되는 신호 VBAD에 기초하여, 메모리 트랜지스터들 MTra1 내지 MTra4의 게이트들에 신호들 VCG1 <i> 내지 VCG4 <i>를 선택적으로 입력한다.
각 제1 로우 디코더 회로(180c)는 전압 변환 회로(180cc)와 제1 전달 트랜지스터들(181c 내지 184c)을 포함한다. 전압 변환 회로(180cc)는 수신된 신호들 VBAD와 VRDEC에 기초하여 신호 VSELL <i>를 생성하고, 이 신호는 다시 제1 전달 트랜지스터들(181c 내지 184c)의 게이트들에 출력된다.
제1 전달 트랜지스터들(181c 내지 184c)의 게이트들은 전압 변환 회로(180cc)로부터 신호 VSELL <i>를 수신한다. 제1 전달 트랜지스터들(181c 내지 184c)은 워드선 구동 회로(110c)와 워드선들 WLa1 내지 WLa4 사이에 접속된다. 제1 전달 트랜지스터들(181c 내지 184c)은 신호들 VCG1 내지 VCG4 및 VSELL <i>에 기초하여 워드선들 WLa1 내지 WLa4에 신호들 VCG1 <1> 내지 VCG4 <i>를 출력한다.
각 제2 로우 디코더 회로(180d)는, 어드레스 디코더 회로(130)로부터 출력되는 신호 VBAD에 기초하여, 공통되는 4개 컬럼의 소스측 선택 트랜지스터들 SSTra의 게이트들에 신호 VSGS <i>를 선택적으로 입력한다. 또한, 신호 VBAD에 기초하여, 제2 로우 디코더 회로(180d)는 제1 내지 제4 컬럼의 드레인측 선택 트랜지스터들 SDTra의 게이트들에 신호들 VSGD1 <i> 내지 VSGD4 <i>를 선택적으로 입력한다.
각 제2 로우 디코더 회로(180d)는, 전압 변환 회로(180dd), 제1 전달 트랜지스터들(181d 내지 185d), 및 제2 전달 트랜지스터들(181d' 내지 185d')를 포함한다. 전압 변환 회로(180dd)는 수신된 신호들 VBAD와 VRDEC에 기초하여 신호 VSELR <i>를 생성하여, 제1 전달 트랜지스터들(181d 내지 185d)의 게이트들에 출력한다. 또한, 전압 변환 회로(180dd)는 수신된 신호들 VBAD와 VRDEC에 기초하여 제2 전달 트랜지스터들(181d' 내지 185d')의 게이트들을 제어한다.
제1 전달 트랜지스터들(181d 내지 185d)의 게이트들은 전압 변환 회로(180dd)로부터 신호 VSELR <i>를 수신한다. 제1 전달 트랜지스터(181d)는 선택 게이트선 구동 회로(120a')와 소스측 선택 게이트선 SGSa 사이에 접속된다. 또한, 제1 전달 트랜지스터들(182d 내지 185d)는, 4개의 컬럼으로 정렬된 드레인측 선택 게이트선들 SGDa와 선택 게이트선 구동 회로(120a') 사이에 각각 접속된다. 제1 전달 트랜지스터(181d)는 신호들 VSGS와 VSELR <i>에 기초하여 소스측 선택 게이트선 SGSa에 신호 VSGS <i>를 입력한다. 또한, 제1 전달 트랜지스터들(182d 내지 185d)는 신호들 VSGD1 내지 VSGD4와 VSELR <i>에 기초하여 4개 컬럼으로 정렬된 드레인측 선택 게이트선들 SGDa에 신호들 VSGD1 <i> 내지 VSGD4 <i>를 입력한다.
제2 전달 트랜지스터들(181d' 내지 185d')의 게이트들은 전압 변환 회로(180dd)로부터 신호를 수신한다. 제2 전달 트랜지스터(181d')는 선택 게이트선 구동 회로(120a')와 소스측 선택 게이트선 SGSa 사이에 접속된다. 또한, 제2 전달 트랜지스터들(182d' 내지 185d')은, 4개 컬럼으로 정렬된 드레인측 선택 게이트선들 SGDa와 선택 게이트선 구동 회로(120a') 사이에 접속된다. 제2 전달 트랜지스터(181d')는 신호 VSGOFF에 기초하여 소스측 선택 게이트선 SGSa에 신호 VSGS <i>를 입력한다. 또한, 신호 VSGOFF에 기초하여, 제2 전달 트랜지스터들(182d' 내지 185d')은, 4개 컬럼으로 정렬된 드레인측 선택 게이트선들 SGDa에 신호들 VSGD1 <i> 내지 VSGD4<i>를 입력한다.
(제3 실시예의 비휘발성 반도체 기억 장치의 적층 구조)
이하, 도 21과 도 22를 참조하여 제3 실시예의 비휘발성 반도체 기억 장치의 적층 구조를 설명한다. 도 21은 제3 실시예에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이 AR1a의 일부를 도시하는 개략적인 사시도이다. 도 22는 도 21의 부분 단면도이다.
도 21에 도시한 바와 같이, 메모리 셀 어레이 AR1a는 기판(10a) 상에 제공된다. 메모리 셀 어레이 AR1a는, 소스측 선택 트랜지스터층(60), 메모리 트랜지스터층(70), 드레인측 선택 트랜지스터층(80), 및 배선층(90)을 포함한다. 기판(10a)은 제1 소스선 SLAa(소스선들 SLa)로서 기능한다. 소스측 선택 트랜지스터층(60)은 소스측 선택 트랜지스터 SSTra로서 기능한다. 메모리 트랜지스터층(70)은 메모리 트랜지스터들 MTra1 내지 MTra4(메모리 스트링 MSa)로서 기능한다. 드레인측 선택 트랜지스터층(80)은 드레인측 선택 트랜지스터 SDTra로서 기능한다. 배선층(90)은 비트선 BLa로서 기능한다.
도 21과 도 22에 도시한 바와 같이, 제1 실시예와는 달리, 기판(10a)의 표면 상에는 확산층(11a)이 있다. 확산층(11a)은 제1 소스선 SLAa(소스선 SLa)로서 기능한다.
도 21과 도 22에 도시한 바와 같이, 소스측 선택 트랜지스터층(60)은 소스측 도전층들(61)을 갖는다. 각 소스측 도전층(61)은 기판(10a)에 평행한 로우 방향과 컬럼 방향으로 연장되는 판 형태로 형성된다. 소스측 도전층들(61)은 각 메모리 블록 MBa에 대하여 분리된다.
소스측 도전층들(61)은 폴리실리콘(p-Si)을 포함한다. 각 소스측 도전층(61)은 소스측 선택 게이트선 SGSa로서 기능한다. 또한, 각 소스측 도전층(61)은 소스측 선택 트랜지스터 SSTra의 게이트로서 기능한다.
도 22에 도시한 바와 같이, 소스측 선택 트랜지스터층(60)은 소스측 홀(62)도 갖는다. 소스측 홀(62)은 소스측 도전층(61)을 관통하도록 형성된다. 소스측 홀들(62)은 로우 방향과 컬럼 방향의 행렬 형태로 확산층(11a)과 일치하는 위치에 형성된다.
도 22에 도시한 바와 같이, 소스측 선택 트랜지스터층(60)은 소스측 게이트 절연층(63)과 소스측 기둥형 반도체층(64)도 갖는다. 소스측 게이트 절연층(63)은 소스측 홀(62)의 측벽 상에 소정의 두께로 형성된다. 소스측 기둥형 반도체층(64)은 소스측 게이트 절연층(63)의 측면과 접하며 소스측 홀(62)을 채우도록 형성된다. 소스측 기둥형 반도체층(64)은 기판(10a)에 대하여 수직하는 방향으로 연장되며 확산층(11a)과 접하는 기둥 형상으로 형성된다.
소스측 게이트 절연층들(63)은 실리콘 산화물(SiO2)을 포함한다. 소스측 기둥형 반도체층(64)은 폴리실리콘(p-Si)을 포함한다.
전술한 소스측 선택 트랜지스터층(60)의 구성은 다음과 같이 설명할 수 있다. 즉, 소스측 게이트 절연층(63)은 소스측 기둥형 반도체층(64)을 둘러싸도록 형성된다. 또한, 각 소스측 도전층(61)은 소스측 게이트 절연층(63)을 둘러싸도록 형성된다.
도 21과 도 22에 도시한 바와 같이, 메모리 트랜지스터층(70)은 적층된 워드선 도전층들(71a 내지 71d)을 갖는다. 워드선 도전층들(71a 내지 71d)의 각각은 기판(10a)에 평행한 로우 방향과 컬럼 방향으로 연장되는 판 형태로 형성된다. 워드선 도전층들(71a 내지 71d)은 각 메모리 블록 MBa에 대하여 분리된다.
워드선 도전층들(71a 내지 71d)은 폴리실리콘(p-Si)을 포함한다. 워드선 도전층들(71a 내지 71d)은 워드선들 WLa1 내지 WLa4로서 기능한다. 또한, 워드선 도전층들(71a 내지 71d)은 메모리 트랜지스터들 MTra1 내지 MTra4의 게이트들로서 기능한다.
도 22에 도시한 바와 같이, 메모리 트랜지스터층(70)은 메모리 홀(72)도 갖는다. 메모리 홀(72)은 워드선 도전층들(71a 내지 71d)을 관통하도록 형성된다. 메모리 홀들(72)은 로우 방향과 컬럼 방향의 행렬 형태로 소스측 홀들(62)과 일치하는 위치에 형성된다.
또한, 메모리 트랜지스터층(70)은, 블록 절연층(73a), 전하 축적층(73b), 터널 절연층(73c), 및 메모리 기둥형 반도체층(74)을 포함한다. 메모리 기둥형 반도체층(74)은 메모리 스트링 MSa의 본체로서 기능한다.
블록 절연층(73a)은 메모리 홀(72)의 측벽 상에 소정의 두께로 형성된다. 전하 축적층(73b)은 블록 절연층(73a)의 측벽 상에 소정의 두께로 형성된다. 터널 절연층(73c)은 전하 축적층(73b)의 측벽 상에 소정의 두께로 형성된다. 메모리 기둥형 반도체층(74)은 터널 절연층(73c)의 측벽과 접하고 메모리 홀(72)을 채우도록 형성된다. 메모리 기둥형 반도체층(74)은 후술하는 드레인측 기둥형 반도체층(84)의 하면 및 소스측 기둥형 반도체층(64)의 상면과 접하고 기판(10a)에 수직하는 방향으로 연장되도록 형성된다.
블록 절연층(73a)과 터널 절연층(73c)은 실리콘 산화물(SiO2)을 포함한다. 전하 축적층들(73b)은 실리콘 질화물(SiN)을 포함한다. 메모리 기둥형 반도체층들(74)은 폴리실리콘(p-Si)을 포함한다.
전술한 메모리 트랜지스터층(70)의 구성은 다음과 같이 설명할 수 있다. 즉, 터널 절연층(73c)은 메모리 기둥형 반도체층(74)을 둘러싸도록 형성된다. 전하 축적층(73b)은 터널 절연층(73c)을 둘러싸도록 형성된다. 블록 절연층(73a)은 전하 축적층(73b)을 둘러싸도록 형성된다. 워드선 도전층들(71a 내지 71d)은 블록 절연층(73a)을 둘러싸도록 형성된다.
도 21과 도 22에 도시한 바와 같이, 드레인측 선택 트랜지스터층(80)은 드레인측 도전층(81)을 갖는다. 드레인측 도전층(81)은 컬럼 방향의 소정의 피치로 로우 방향으로 연장되는 줄무늬 패턴으로 형성된다.
드레인측 도전층들(81)은 폴리실리콘(p-Si)을 포함한다. 각 드레인측 도전층(81)은 드레인측 선택 게이트선 SGDa로서 기능한다. 또한, 각 드레인측 도전층(81)은 드레인측 선택 트랜지스터 SDTra의 게이트로서 기능한다.
도 22에 도시한 바와 같이, 드레인측 선택 트랜지스터층(80)은 드레인측 홀(82)도 갖는다. 드레인측 홀(82)은 드레인측 도전층(81)을 관통하도록 형성된다. 드레인측 홀들(82)은 로우 방향과 컬럼 방향으로 행렬 형태로 메모리 홀들(72)과 일치하는 위치에 형성된다.
또한, 도 22에 도시한 바와 같이, 드레인측 선택 트랜지스터층(80)은 드레인측 게이트 절연층(83)과 드레인측 기둥형 반도체층(84)을 갖는다. 드레인측 게이트 절연층(83)은 드레인측 홀(82)의 측벽 상에 소정의 두께로 형성된다. 드레인측 기둥형 반도체층(84)은 드레인측 홀(82)을 채우도록 드레인측 게이트 절연층(83)의 측벽과 접하도록 형성된다. 드레인측 기둥형 반도체층(84)은 메모리 기둥형 반도체층(74)의 상면과 접하기 위해 기판(10a)에 수직하는 방향으로 연장되도록 형성된다.
드레인측 게이트 절연층들(83)은 실리콘 산화물(SiO2)을 포함한다. 드레인측 기둥형 반도체층들(84)은 폴리실리콘(p-Si)을 포함한다.
도 21과 도 22에 도시한 바와 같이, 배선층(90)은 비트선층(91)을 갖는다. 비트선층들(91)은 로우 방향의 소정의 피치로 컬럼 방향으로 연장되는 줄무늬 패턴으로 형성된다. 비트선층(91)은 드레인측 기둥형 반도체층(84)의 상면과 접하도록 형성된다.
비트선층들(91)은 폴리실리콘(p-Si)을 포함한다. 각 비트선층(91)은 비트선 BLa로서 기능한다.
(제3 실시예의 비휘발성 반도체 기억 장치의 소거 동작)
이하, 도 23을 참조하여 제3 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 설명한다.
제3 실시예에 따른 소거 동작에서는, 도 23에서 라벨 "A"로 표시한 바와 같이, 확산층(11a)(소스선 SLa)측 상의 소스측 도전층(61)(소스측 선택 게이트선 SGSa)의 단에 높은 전계를 생성함으로써 GIDL 전류가 야기된다. 또한, GIDL 전류는, 비트선층(91)(비트선 BLa)측 상의 드레인측 도전층(81)(드레인측 선택 게이트선 SGDa)의 단에 높은 전계를 생성함으로써 야기된다. 그 외의 제3 실시예의 소거 동작은 제1 실시예에서 설명한 것과 동일하다.
(제3 실시예의 비휘발성 반도체 기억 장치의 이점)
제3 실시예에 따른 비휘발성 반도체 기억 장치는 제1 실시예와 동일한 특징과 이점을 갖는다.
[제4 실시예]
(제4 실시예의 비휘발성 반도체 기억 장치의 구성)
이하, 도 24를 참조하여 제4 실시예에 따른 비휘발성 반도체 기억 장치의 구성을 설명한다. 도 24는 제4 실시예의 비휘발성 반도체 기억 장치의 회로도이다. 동일한 참조 번호는 제1 실시예 내지 제3 실시예와 동일한 구성 요소를 나타낸다는 점에 주목하며, 이에 대한 설명은 제4 실시예에서 생략한다.
도 24에 도시한 바와 같이, 제4 실시예의 비휘발성 반도체 기억 장치는 제1 실시예 내지 제3 실시예와 다른 제어 회로 AR2b를 갖는다.
제어 회로 AR2b는, 제1 실시예 내지 제3 실시예의 선택 게이트선 구동 회로들(120a, 120b), 승압 회로(140C), 소스선 구동 회로(160), 및 제1 및 제2 로우 디코더 회로들(180a, 180b) 대신에, 선택 게이트선 구동 회로들(120c, 120d), 승압 회로(140D), 소스선 구동 회로(160a), 및 제1 및 제2 로우 디코더 회로들(180e, 180f)을 포함한다. 또한, 제어 회로 AR2b는 제2 실시예의 구성에 더하여 승압 회로(140E)를 갖는다. 이러한 점에서, 제4 실시예에 따른 제어 회로 AR2b는 제1 실시예 내지 제3 실시예와 다르다.
도 25에 도시한 바와 같이, 각 선택 게이트선 구동 회로(120c)(120d)는 제1 내지 제3 선택 게이트선 구동 회로들(120D 내지 120F)을 갖는다. 제1 선택 게이트선 구동 회로(120D)는 신호 VSGOFF를 출력한다. 제2 선택 게이트선 구동 회로(120E)는 신호 VSGS1(VSGS2)을 출력한다. 제3 선택 게이트선 구동 회로(120F)는 신호 VSGD2(VSGD1)을 출력한다. 신호들 VSGOFF, VSGS1(VSGS2), 및 VSGD2(VSGD1)는, 접지 전압 Vss, 전원 전압 Vdd, 및 신호 Ve2와 동일한 전위를 각각 갖는다.
도 25에 도시한 바와 같이, 각 제1 선택 게이트선 구동 회로(120D)는 제1 회로(121D)와 제2 회로(122D)를 갖는다.
도 25에 도시한 바와 같이, 제1 회로(121D)의 출력 단자는 제2 회로(122D)의 출력 단자에 접속된다. 제1 회로(121D)는 승압 회로(140D)로부터 신호 Ve2를 그리고 시퀀서(190)로부터 신호 ERASE를 수신한다. 신호 ERASE가 하이(High) 상태이면, 제1 회로(121D)는 수신된 신호 Ve2를 출력한다. 신호 ERASE는 소거 동작을 수행할 때 하이 상태로 설정된다.
제2 회로(122D)는 시퀀서(190)로부터 신호들 READ, SAi, ERASE, 및 PROGRAM을 수신한다. 신호 READ는 판독 동작을 수행할 때 하이 상태로 설정된다. 신호 PROGRAM은 기입 동작을 수행할 때 하이 상태로 설정된다.
제2 회로(122D)는 수신 신호에 기초하여 전원 전압 Vdd 또는 접지 전압 Vss에서 신호를 출력한다. 신호들 READ, SAi, 및 ERASE가 하이 상태이면, 제2 회로(122D)는 전원 전압 Vdd에서 신호를 출력한다. 신호들 PROGRAM과 ERASE가 로우(Low) 상태이고 신호들 READ와 SAi가 하이 상태이면, 제2 회로(122D)는 접지 전압 Vss에서 신호를 출력한다.
도 26a에 도시한 바와 같이, 각 승압 회로(140D)는 발진 회로(141D), 제1 신호 생성 회로(142D), 제2 신호 생성 회로(143D), 및 제3 신호 생성 회로(144D)를 갖는다.
도 26b에 도시한 바와 같이, 발진 회로(141D)는 NOR 회로(141Da)와 인버터 회로들(141Db 내지 141De)을 포함하는 링 발진기이다. 발진 회로(141D)는 제3 신호 생성 회로(144D)로부터의 신호 bEN에 기초하여 발진 신호 Vos를 출력한다. 발진 회로(141D)는, 신호 bEN이 로우 상태일 때에만 발진 신호 Vos를 출력하고, 신호 bEN이 하이 상태일 때에는 발진 신호 Vos를 출력하지 않는다.
도 26a에 도시한 바와 같이, 제1 신호 생성 회로(142D)는 발진 회로(141D)로부터의 발진 신호 Vos에 기초하여 신호 Ve1의 전압을 승압한다. 또한, 신호 bEN(차분 신호)에 기초하여, 제1 신호 생성 회로(142D)는 발진 회로(141D)로부터의 발진 신호 Vos에 따라 동작가능 상태와 정지 상태 사이에 전환된다. 신호 Ve1의 전압은 접지 전압 Vss 또는 전원 전압 Vdd로 설정된다. 또한, 신호 Ve1의 전압은 전원 전압 Vdd로부터 소거 전압 Vera1로 승압된다. 신호 Ve1은 소스선 구동 회로(160a)에 출력된다.
도 26a에 도시한 바와 같이, 제1 신호 생성 회로(142D)는 전하 펌프 회로(142Da)와 트랜지스터(142Db)를 갖는다. 전하 펌프 회로(142Da)는 발진 신호 Vos에 기초하여 신호 Ve1을 전원 전압 Vdd로부터 소거 전압 Vera1로 승압한다. 트랜지스터(142Db)의 일단에는 전원 전압 Vdd가 공급된다. 또한, 트랜지스터(142Db)의 게이트에는 시퀀서(190)로부터 신호 RST1이 입력되고, 이 트랜지스터의 타단은 전하 펌프 회로(142Da)의 출력 단자에 접속된다. 신호 RST1이 하이 상태이면, 트랜지스터(142Db)는 온 상태로 된다. 그 결과, 신호 Ve1은 전원 전압 Vdd에서 고정된다.
도 26a에 도시한 바와 같이, 제2 신호 생성 회로(143D)는 제1 신호 생성 회로(142D)로부터의 신호 Ve1에 기초하여 신호 Ve2를 생성한다. 또한, 제2 신호 생성 회로(143D)는 제3 신호 생성 회로(144D)로부터의 신호 bEN에 따라 동작가능 상태와 동작불능 상태 사이에 전환된다. 신호 Ve2의 전압은 접지 전압 Vss 또는 전원 전압 Vdd로 설정된다. 또한, 신호 Ve2의 전압은 신호 Ve1이 승압되어 있으므로 소정의 지연 시간이 경과한 후 전원 전압 Vdd로부터 전압 Vera2(Vera2 < Vera1)로 승압된다. 신호 Ve2는 신호 Ve1의 승압에 따라 승압된다. 신호 Ve2는 선택 게이트선 구동 회로들(120c, 120d)에 출력된다.
도 26a에 도시한 바와 같이, 제2 신호 생성 회로(143D)는, 지연 회로(143Da), 스위치 회로(143Db), 및 트랜지스터(143Dc)를 갖는다.
지연 회로(143Da)는 신호 Ve1을 소정 기간의 시간만큼 지연시키고 신호 Ve1의 전압을 소정량만큼 강하시키고, 이에 따라 신호를 생성한다. 스위치 회로(143Db)는, 제3 신호 생성 회로(144D)의 출력 신호 bEN에 기초하여 지연 회로(143Da)로부터의 신호를 신호 Ve2로서 출력할지 여부를 제어한다.
도 26a에 도시한 바와 같이, 스위치 회로(143Db)는 레벨 시프터 회로(143Db1)와 트랜지스터(143Db2)를 갖는다. 도 26c에 도시한 바와 같이, 레벨 시프터 회로(143Db1)는 신호 bEN이 로우 상태일 때 수신 신호 Ve1을 출력한다. 트랜지스터(143Db2)의 일단은 지연 회로(143Da)의 출력 단자에 접속된다. 트랜지스터(143Db2)의 게이트는 레벨 시프터 회로(143Db1)의 출력 단자에 접속된다. 트랜지스터(143Db2)는 레벨 시프터 회로(143Db1)로부터의 신호가 하이 상태일 때 온 상태로 된다.
도 26a에 도시한 바와 같이, 트랜지스터(143Dc)의 소스는 스위치 회로(143Db)의 출력 단자(트랜지스터(143Db2)의 소스)에 접속된다. 트랜지스터(143Dc)의 드레인에는 전원 전압 Vdd가 인가되고, 트랜지스터(143Dc)의 게이트는 시퀀서(190)로부터 신호 RST2를 수신한다. 신호 RST2가 하이 상태이면, 트랜지스터(143Dc)는 온 상태로 된다. 그 결과, 스위치 회로(143Db)의 출력 단자의 전압이 전원 전압 Vdd로 고정된다.
도 26a에 도시한 바와 같이, 제3 신호 생성 회로(144D)는 신호 bEN을 출력한다. 제3 신호 생성 회로(144D)는 신호 Ve2에 기초하여 신호 Va를 생성한다. 신호 Va는 신호 Ve2의 전압을 소정량만큼 강하시킴으로써 발생하는 전압이다. 또한, 제3 신호 생성 회로(144D)는 신호 Va의 전압을 기준 전위(기준 전압) Vref와 비교하여 신호 bEN을 출력한다. 신호 Va는 신호 Ve1에 대하여 소정의 관계를 갖는다.
도 26a에 도시한 바와 같이, 제3 신호 생성 회로(144D)는, 전압 강하 회로(144Da), 기준 전위 생성 회로(144Db), 및 차분 증폭기 회로(144Dc)를 포함한다.
도 26a에 도시한 바와 같이, 전압 강하 회로(144Da)는 신호 Ve2의 전압을 소정량만큼 강하시킴으로써 발생하는 전압의 신호 Va를 생성한다. 도 26a에 도시한 바와 같이, 전압 강하 회로(144Da)의 입력 단자는 제2 신호 생성 회로(143D)의 스위치 회로(143Db)의 출력 단자(트랜지스터(143Db2)의 소스)에 접속된다. 전압 강하 회로(144Da)의 출력 단자는 차분 증폭기 회로(144Dc)의 하나의 입력 단자에 접속된다.
도 26a에 도시한 바와 같이, 기준 전위 생성 회로(144Db)는, 차분 증폭기 회로(144Dc)의 나머지 하나의 입력 단자에 입력되는 기준 전위 Vref를 생성한다.
도 26a에 도시한 바와 같이, 차분 증폭기 회로(144Dc)는 신호 Va를 신호 Vref와 비교하여 신호 bEN을 출력한다.
승압 회로(140E)는 전원 전압 Vdd를 소정의 전압까지 승압함으로써 발생하는 전압의 신호 Vhh를 생성한다. 도 24에 도시한 바와 같이, 승압 회로(140E)는 신호 Vhh를 제1 및 제2 로우 디코더 회로들(180e, 180f)에 입력한다.
도 27에 도시한 바와 같이, 소스선 구동 회로(160a)는 승압 회로(140D)로부터 입력되는 신호 Ve1을 수신하고, 시퀀서(190)로부터의 신호들 ERASE와 READ에 기초하여, 소스선 SL에 제공되는 신호 VSL을 제어한다. 소스선 구동 회로(160b)는, 신호 READ가 하이 상태이면, 신호 VSL을 접지 전압 Vss로 설정한다. 또한, 소스선 구동 회로(160b)는, 신호 ERASE가 하이 상태이면, 소스선 SL에 신호 Ve1을 신호 VSL로서 제공한다.
도 24에 도시한 바와 같이, 제1 및 제2 로우 디코더 회로들(180e, 180f)은, 제1 실시예에 따른 제1 전달 트랜지스터들(186a, 185b) 대신에, 전달 회로들(186e, 185f)을 각각 갖는다.
도 28a에 도시한 바와 같이, 전달 회로들(186e, 185f)의 각각은 전압 변환 회로(185A)와 트랜지스터(185B)를 갖는다. 도 28a와 도 28b에 도시한 바와 같이, 전압 변환 회로(185A)는 승압 회로(140D)로부터 신호들 VRDEC2와 VSELa<i>(VSELb<i>)를 수신한다. 또한, 전달 회로들(186e, 185f)은 승압 회로(140D)로부터 신호 Vhh를 수신한다. 전압 변환 회로(185A)는 신호 VSELa<i>(VSELb<i>)에 기초하여 신호 Vnode1을 출력하고, 트랜지스터(185B)의 온/오프를 제어한다.
도 28a에 도시한 바와 같이, 트랜지스터(185B)의 일단은 선택 게이트선 구동 회로(120c)(120d)에 접속되고 타단은 소스측 선택 게이트선 SGS에 접속된다.
(제4 실시예의 비휘발성 반도체 기억 장치의 소거 동작의 개요)
이하, 도 29와 도 30을 참조하여 제4 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작의 개요를 설명한다. 도 29는 제4 실시예의 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 흐름도이다. 도 30은 소거 동작을 개략적으로 도시한다.
먼저, 도 30에서 라벨 "s31"로 표시한 바와 같이, 제어 회로 AR2b는 선택 메모리 블록 MB에서 소스측 선택 게이트선 SGS와 소스선 SL을 전원 전압 Vdd까지 상승시킨다(단계 S31). 워드선들 WL1 내지 WL8 및 백게이트선 BG가 소정의 전압 Vdd-Vth까지 상승한다는 점에 주목한다.
후속하여, 도 30에서 라벨 "s32"로 표시한 바와 같이, 제어 회로 AR2b는, 소스선 SL에 인가되는 전압을 소정 기간의 시간만큼 지연시키고 소정량(이는 소거 전압 Vera2까지의 전압 승압의 시작임)만큼 강하시킴으로써 발생하는 전압을 소스측 선택 게이트선 SGS에 공급하는 동안, 선택 메모리 블록 MB에서 소스선 SL을 소거 전압 Vera1까지 승압시키기 시작한다(단계 S32). 즉, 제어 회로 AR2b는 승압되고 있는 소스선 SL에 맞추어 소스측 선택 게이트선 SGS를 승압시키기 시작한다. 이는 GIDL 전류를 야기한다. 또한, 워드선들 WL1 내지 WL8, 백게이트선 BG, 및 드레인측 선택 게이트선 SGD는 부동 상태로 설정된다.
이어서, 제어 회로 AR2b는, 선택 메모리 블록 MB에서 소스선 SL의 전압이 소거 전압 Vera1에 도달하는지 여부를 결정한다(단계 S33). 이때, 소스선 SL의 전압이 소거 전압 Vera1에 도달하였다고 결정되면(단계 S33에서의 "예"), 제어 회로 AR2b는 그 전압의 승압을 중단한다(단계 S34). 또한, 단계 S34에서, 제어 회로 AR2b는 소스측 선택 게이트선 SGS의 승압을 중단한다. 이러한 중단 시점에서, 소스측 선택 게이트선 SGS는 소스선 SL보다 낮은 전위를 갖는다는 점에 주목한다.
단계 S34에서의 동작 실행 후, 도 30에서 라벨 "s35"로 표시한 바와 같이, 제어 회로 AR2b는, 워드선들 WL1 내지 WL8 및 백게이트선 BG를 접지 전압 Vss로 설정하고(단계 S35), GIDL 전류에 의해 야기되는 홀 H를 메모리 트랜지스터들 MTr1 내지 MTr8의 게이트들에 공급한다. 이러한 방식으로, 데이터를 소거한다.
(제4 실시예의 비휘발성 반도체 기억 장치의 특정한 소거 동작)
이하, 도 31a와 도 31b를 참조하여 제4 실시예에 따른 비휘발성 반도체 기억 장치의 특정한 소거 동작을 설명한다. 도 31a와 도 31b는 소거 동작을 도시하는 타이밍도이다.
먼저, 도 31a에 도시한 바와 같이, 시간 t31에서, 신호 VBAD가 반전된다.
도 31a에 도시한 바와 같이, 시간 t31에서, 신호 VBAD의 변경으로 인해, 신호들 RST1과 RST2는 전원 전압 Vdd로부터 접지 전압 Vss로 하강한다. 즉, 승압 회로(140D)의 트랜지스터들(142Db, 143Dc)은 오프 상태로 설정되고, 승압 회로(140D)로부터 출력되는 신호들 Ve1과 Ve2는 부동 상태로 설정된다.
또한, 도 31b에 도시한 바와 같이, 시간 t31에서, 신호 VBAD의 변경으로 인해, 신호들 VSELa <i>와 VSELb <i>는 선택 메모리 블록 MB에서 접지 전압 Vss로부터 전원 전압 Vdd로 상승한다. 즉, 제1 전달 트랜지스터들(181a 내지 185a)(181b 내지 184b, 186b, 187b)은 온 상태로 설정된다. 반면에, 접지 전압 Vss는 제2 전달 트랜지스터들(187a, 188a)(188b, 189b)의 게이트들에 인가된다. 이는 제2 전달 트랜지스터들(187a, 188a)(188b, 189b)이 오프 상태로 설정될 수 있게 한다. 이러한 동작을 통해, 선택 메모리 블록 MB에서, 워드선들 WL1 내지 WL4 및 WL5 내지 WL8은 제1 전달 트랜지스터들(181a 내지 184a 및 181b 내지 184b)을 통해 워드선 구동 회로들(110a, 110b)에 각각 접속된다. 또한, 드레인측 선택 게이트선 SGD는 제1 전달 트랜지스터들(185a, 186b)을 통해 선택 게이트선 구동 회로들(120c, 120d)에 각각 접속된다. 또한, 백게이트선 BG는 제1 전달 트랜지스터(187b)를 통해 백게이트선 구동 회로(170)에 접속된다.
또한, 도 31b에 도시한 바와 같이, 시간 t31에서, 신호 VBAD의 변경으로 인해, 전달 트랜지스터들(186e, 185f)의 신호들 VnodeA는 선택 메모리 블록 MB에서 전압 Vpp까지 상승한다. 즉, 선택 메모리 블록 MB에서, 전달 트랜지스터들(186e, 185f)은 소스측 선택 게이트선 SGS를 선택 게이트선 구동 회로들(120c, 120d)에 접속한다.
반면에, 도 31b에 도시한 바와 같이, 시간 t31에서, 신호 VBAD의 변경으로 인해, 신호들 VSELa <x>와 VSELb <x>는 비선택 메모리 블록 MB에서 전압 Vss로 유지된다. 즉, 제1 전달 트랜지스터들(181a 내지 186a)(181b 내지 187b)은 오프 상태로 유지된다. 반면에, 전압 VDD는 제2 전달 트랜지스터들(187a, 188a)(188b, 189b)의 게이트들에 인가된다. 이는 제2 전달 트랜지스터들(187a, 188a)(188b, 189b)이 온 상태로 설정될 수 있게 한다. 이러한 동작을 통해, 워드선들 WL1 내지 WL4 및 WL5 내지 WL8은 비선택 메모리 블록 MB에서 부동 상태로 설정된다. 또한, 소스측 선택 게이트선 SGS와 드레인측 선택 게이트선 SGD는 제2 전달 트랜지스터들(188a, 187a, 188b, 189b)을 통해 선택 게이트선 구동 회로들(120c, 120d)에 각각 접속된다. 또한, 백게이트선 BG는 부동 상태로 설정된다.
또한, 도 31b에 도시한 바와 같이, 시간 t31에서, 전달 트랜지스터들(186e, 185f)의 신호들 VnodeA는 비선택 메모리 블록 MB에서 접지 전압 Vss로 유지된다. 즉, 비선택 메모리 블록 MB에서, 전달 트랜지스터들(186e, 185f)은 소스측 선택 게이트선 SGS를 선택 게이트선 구동 회로들(120c, 120d)에 접속되지 않은 상태로 유지한다.
이어서, 도 31a에 도시한 바와 같이, 시간 t32에서, 신호들 VSGS1와 VSGS2는 접지 전압 Vss로부터 전원 전압 Vdd로 상승한다. 또한, 시간 t32에서, 신호들 VSGD1, VSGD2, VSGOFF, VCG1 내지 VCG8, 및 VBG는 접지 전압 Vss로부터 소정의 전압 Vdd-Vth로 상승한다.
도 31b에 도시한 바와 같이, 시간 t32에서, 신호들 VSGS1와 VSGS2의 변경으로 인해, 신호들 VSGS1 <i>와 VSGS2 <i>는 선택 메모리 블록 MB에서 전원 전압 Vdd로 상승한다. 또한, 시간 t32에서, 신호들 VSGD1, VSGD2, VCG1 내지 VCG8, 및 VBG의 변경으로 인해, 신호들 VSGD1 <i>, VSGD2 <i>, VCG1 <i> 내지 VCG8 <i>, 및 VBG <i>는 선택 메모리 블록 MB에서 소정의 전압 Vdd-Vth까지 상승한다.
또한, 도 31b에 도시한 바와 같이, 시간 t32에서, 신호 VSL은 소스선 구동 회로(160)에서 전원 전압 Vdd까지 상승한다.
후속하여, 도 31b에 도시한 바와 같이, 시간 t33에서, 신호 Vref는 승압 회로(140D)에서 전압 Vera3까지 상승한다. 이에 따라, 시간 t33에서, 발진 회로(141D)는 자신의 동작을 시작하고, 제1 신호 생성 회로(142D)는 신호 Ve1을 승압시키기 시작한다. 이어서, 시간 t33 이후 소정 기간의 시간이 경과한 후에, 제2 신호 생성 회로(143D)는 신호 Ve2를 승압시키기 시작한다.
또한, 도 31b에 도시한 바와 같이, 시간 t33에서, 전술한 승압 회로(140D)의 동작에 응답하여, 신호들 VSGS1와 VSGS2의 전압들은 신호 Ve2에 따라 상승하기 시작한다. 그 결과, 신호들 VSGS1 <i>와 VSGS2 <i>의 전압들은 선택 메모리 블록 MB에서 상승하기 시작한다. 신호 VSL의 전압도 신호 Ve1에 따라 상승하기 시작한다.
후속하여, 도 31a에 도시한 바와 같이, 시간 t34에서, 신호 Va를 전압 Vera3까지 승압하는 것(즉, 신호 Ve1을 소정의 전압까지 승압하는 것)을 신호 bEN에 기초하여 승압 회로(140D)에 의해 결정한다. 이어서, 신호들 Ve1과 Ve2의 승압이 중단되고, 신호들 Ve1과 Ve2가 소거 전압들 Vera1과 Vera2로 설정된다.
또한, 도 31b에 도시한 바와 같이, 시간 t34에서, 전술한 승압 회로(140D)의 동작에 응답하여, 신호들 VSGS1과 VSGS2의 승압이 중단되고, 신호들 VSGS1과 VSGS2가 소거 전압 Vera2로 설정된다. 그 결과, 선택 메모리 블록 MB에서, 신호들 VSGS1<i>와 VSGS2 <i>의 승압이 중단되고, 신호들 VSGS1 <i>와 VSGS2 <i>는 소거 전압 Vera2로 설정된다. 신호 VSL의 승압도 중단되고 신호 VSL이 소거 전압 Vera1로 설정된다.
이어서, 도 31a에 도시한 바와 같이, 시간 t35에서, 신호들 VCG1 내지 VCG8 및 VBG는 접지 전압 Vss로 설정된다. 시간 t35에서의 제어를 통해, GIDL 전류에 의해 야기되는 홀 H는 메모리 트랜지스터들 MTr1 내지 MTr8의 게이트들에 공급되며, 그후에 소거 동작이 실행된다.
이어서, 도 31a와 도 31b에 도시한 바와 같이, 소거 동작은 시간 t36에서 종료된다.
(제4 실시예의 비휘발성 반도체 기억 장치의 이점)
이하, 제4 실시예에 따른 비휘발성 반도체 기억 장치의 이점을 설명한다. 전술한 바와 같이, 제4 실시예의 비휘발성 반도체 기억 장치는 승압 회로(140D)를 포함한다. 승압 회로(140D)는 신호들 Ve1과 Ve2를 생성한다. 신호 Ve1로부터의 소정의 전위차를 유지하면서, 신호 Ve1이 승압되어 있으므로 소정 기간의 시간이 경과한 후에 신호 Ve2가 승압된다. 또한, 신호 Ve1은 소스선 SL에 공급되고, 신호 Ve2는 소스측 선택 게이트선 SGS에 공급된다. 승압 회로(140D)의 신호들 Ve1과 Ve2를 이용함으로써, 제4 실시예의 비휘발성 반도체 기억 장치는, 제1 실시예 내지 제3 실시예에서와 같이, GIDL 전류를 이용하여 효율적인 데이터 소거 동작을 달성할 수 있다.
또한, 전술한 제1 실시예 내지 제3 실시예와는 달리, 제4 실시예의 비휘발성 반도체 기억 장치는 GIDL 전류를 생성하도록 메모리 스트링 MS의 본체와 소스선 SL 사이의 커플링 비를 이용하지 않는다는 점에 주목하기 바란다. 즉, 제4 실시예의 비휘발성 반도체 기억 장치는 GIDL 전류를 생성하기 위해 소스측 선택 트랜지스터들 SSTr과 소스선들 SL의 전위를 직접적으로 특정한다. 이는 제4 실시예의 비휘발성 반도체 기억 장치가 커플링 비나 배선 용량과 같은 장치 매개변수에 상관없이 소거 동작을 수행할 수 있게 한다. 또한, 제4 실시예의 비휘발성 반도체 기억 장치는 제1 실시예 내지 제3 실시예와 비교할 때 소스측 선택 트랜지스터 SSTr의 게이트 상의 스트레스를 완화시킬 수 있다.
[기타 실시예]
비휘발성 반도체 기억 장치의 실시예들을 설명하였지만, 본 발명을 이러한 실시예들로 한정하려는 것은 아니며, 본 발명의 사상으로부터 벗어나지 않고 이러한 실시예들에 대하여 다른 다양한 변경, 추가, 대체 등을 행할 수 있다.
100 입출력 회로 110 워드선 구동 회로
120 선택 게이트선 구동 회로 130 어드레스 디코더 회로
140 승압 회로 150 감지 증폭기 회로
160 소스선 구동 회로 170 백게이트선 구동 회로
180 로우 디코더 회로 190 시퀀서

Claims (20)

  1. 비휘발성 반도체 기억 장치로서,
    직렬로 접속된 복수의 메모리 셀을 포함하는 메모리 스트링과,
    상기 메모리 스트링의 일단에 접속되는 일단을 갖는 제1 선택 트랜지스터와,
    상기 제1 선택 트랜지스터의 타단에 접속되는 일단을 갖는 제1 배선과,
    상기 제1 선택 트랜지스터의 게이트에 접속되는 제2 배선과,
    상기 메모리 셀들로부터 데이터를 소거하는 소거 동작을 수행하도록 구성된 제어 회로를 포함하고,
    상기 메모리 스트링은,
    기판에 수직하는 방향으로 연장되는 기둥부(columnar portion)를 갖는 제1 반도체층과,
    상기 제1 반도체층을 둘러싸도록 형성된 전하 축적층과,
    상기 전하 축적층을 둘러싸는 제1 도전층을 포함하고,
    상기 제1 선택 트랜지스터는,
    상기 기둥부의 상면 또는 하면과 접하고 상기 기판에 수직하는 방향으로 연장되는 제2 반도체층과,
    상기 제2 반도체층을 둘러싸도록 형성된 제1 게이트 절연층과,
    상기 제1 게이트 절연층을 둘러싸는 제2 도전층을 포함하고,
    상기 제어 회로는, 상기 제1 배선의 전압을 상기 제2 배선의 전압보다 소정의 전위차만큼 높게 유지하면서, 상기 소거 동작시 상기 제1 배선과 상기 제2 배선의 전압들을 승압시키도록 구성되며, 상기 소정의 전위차는 GIDL 전류를 야기하는 전위차인, 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 소거 동작시, 상기 제어 회로는, 상기 제1 배선과 상기 제2 배선의 전압들 간에 상기 소정의 전위차가 유지되도록 상기 제1 배선을 제1 전압까지 상승시키고 상기 제2 배선을 제2 전압까지 상승시킨 후, 상기 제2 배선을 부동 상태로 설정함과 함께 상기 제1 배선을 상기 제1 전압으로부터 승압시키기 시작하는, 비휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제어 회로는,
    승압될 제1 전압을 상기 제1 배선에 공급하도록 구성된 제1 전압 생성 회로와,
    제2 전압을 상기 제2 배선에 공급하도록 구성된 제2 전압 생성 회로 - 상기 제2 전압은 상기 제1 전압을 소정 기간의 시간 동안 지연시키고 상기 제1 전압을 상기 소정의 전위차만큼 강하시킴으로써 발생함 - 와,
    제3 전압을 기준 전압과 비교하여 차분 신호를 출력하도록 구성된 제3 전압 생성 회로 - 상기 제3 전압은 상기 제1 전압에 대하여 소정의 관계를 가짐 - 를 포함하고,
    상기 제1 전압 생성 회로는 상기 차분 신호에 기초하여 동작가능 상태와 정지 상태 간에 전환되고, 상기 제2 전압 생성 회로는 상기 차분 신호에 기초하여 동작가능 상태와 정지 상태 간에 전환되는, 비휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제어 회로는 상기 차분 신호에 기초하여 발진 신호를 출력하도록 구성된 발진 회로를 포함하고,
    상기 제1 전압 생성 회로는 상기 발진 신호에 기초하여 소정의 전압을 상기 제1 전압까지 승압시키도록 구성된 승압 회로를 포함하는, 비휘발성 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 제3 전압은 상기 제2 전압을 강하시킴으로써 발생하는 전압인, 비휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제어 회로는 접지 전압을 상기 제1 도전층에 인가하기 전에 상기 제1 배선과 상기 제2 배선을 승압시키는, 비휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제어 회로는 상기 제1 배선과 상기 제2 배선의 전압들을 승압시킬 때 상기 제1 도전층을 부동 상태로 설정하는, 비휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리 스트링의 타단에 접속되는 일단을 갖는 제2 선택 트랜지스터와,
    상기 제2 선택 트랜지스터의 타단에 접속되는 일단을 갖는 제3 배선과,
    상기 제2 선택 트랜지스터의 게이트에 접속되는 제4 배선을 포함하고,
    상기 제2 선택 트랜지스터는,
    상기 기판에 수직하는 방향으로 연장되는 제3 반도체층과,
    상기 제3 반도체층을 둘러싸도록 형성된 제2 게이트 절연층과,
    상기 제2 게이트 절연층을 둘러싸는 제3 도전층을 포함하고,
    상기 제1 반도체층은 한 쌍의 상기 기둥부의 하단들을 연결하는 연결부를 포함하고,
    상기 제2 반도체층은 상기 연결부에 의해 연결되는 상기 기둥부들 중 하나의 상면에 접하도록 형성되고,
    상기 제3 반도체층은 상기 연결부에 의해 연결되는 상기 기둥부들 중 나머지 하나의 상면에 접하도록 형성되는, 비휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 소거 동작시, 상기 제어 회로는, 상기 제3 배선의 전압을 상기 제4 배선의 전압보다 상기 소정의 전위차만큼 높게 유지하면서, 상기 제3 배선과 상기 제4 배선의 전압들을 승압시키는, 비휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 제어 회로는, 상기 제3 배선을 상기 제1 배선에 선택적으로 접속하고, 상기 제3 배선을 상기 제1 배선과 동일한 전위를 갖도록 설정하는, 비휘발성 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 소거 동작시, 상기 제어 회로는, 상기 제1 배선와 상기 제2 배선의 전압들 간에 상기 소정의 전위차가 유지되도록 상기 제1 배선을 제1 전압까지 상승시키고 상기 제2 배선을 제2 전압까지 상승시킨 후, 상기 제2 배선을 부동 상태로 설정함과 함께 상기 제1 배선을 상기 제1 전압으로부터 승압시키기 시작하는, 비휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 소거 동작시, 상기 제어 회로는, 상기 제3 배선과 상기 제4 배선의 전압들 간에 상기 소정의 전위차가 유지되도록 상기 제3 배선을 상기 제1 전압까지 상승시키고 상기 제4 배선을 상기 제2 전압까지 상승시킨 후, 상기 제4 배선을 부동 상태로 설정함과 함께 상기 제3 배선을 상기 제1 전압으로부터 승압시키기 시작하는, 비휘발성 반도체 기억 장치.
  13. 제9항에 있어서,
    상기 제어 회로는,
    승압될 제1 전압을 상기 제1 배선에 공급하도록 구성된 제1 전압 생성 회로와,
    제2 전압을 상기 제2 배선에 공급하도록 구성된 제2 전압 생성 회로 - 상기 제2 전압은 상기 제1 전압을 소정 기간의 시간 동안 지연시키고 상기 제1 전압을 상기 소정의 전위차만큼 강하시킴으로써 발생함 - 와,
    제3 전압을 기준 전압과 비교하여 차분 신호를 출력하도록 구성된 제3 전압 생성 회로 - 상기 제3 전압은 상기 제1 전압에 대하여 소정의 관계를 가짐 - 를 포함하고,
    제1 전압 생성 회로는 상기 차분 신호에 기초하여 동작가능 상태와 정지 상태 간에 전환되고, 제2 전압 생성 회로는 상기 차분 신호에 기초하여 동작가능 상태와 정지 상태 간에 전환되는, 비휘발성 반도체 기억 장치.
  14. 제9항에 있어서,
    상기 제어 회로는, 접지 전압을 상기 제1 도전층에 인가하기 전에 상기 제1 배선, 상기 제2 배선, 상기 제3 배선, 및 상기 제4 배선을 승압시키는, 비휘발성 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 메모리 스트링의 타단에 접속되는 일단을 갖는 제2 선택 트랜지스터와,
    상기 제2 선택 트랜지스터의 타단에 접속되는 일단을 갖는 제3 배선과,
    상기 제2 선택 트랜지스터의 게이트에 접속되는 제4 배선을 포함하고,
    상기 제2 선택 트랜지스터는,
    상기 기판에 수직하는 방향으로 연장되는 제3 반도체층과,
    상기 제3 반도체층을 둘러싸도록 형성된 제2 게이트 절연층과,
    상기 제2 게이트 절연층을 둘러싸는 제3 도전층을 포함하고,
    상기 제2 반도체층은 상기 기둥부의 하면에 접하도록 형성되고, 상기 제3 반도체층은 상기 기둥부의 상면에 접하도록 형성되는, 비휘발성 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 소거 동작시, 상기 제어 회로는, 상기 제3 배선의 전압을 상기 제4 배선의 전압보다 상기 소정의 전위차만큼 높게 유지하면서, 상기 제3 배선과 상기 제4 배선의 전압들을 승압시키도록 구성되는, 비휘발성 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 제어 회로는, 상기 제3 배선을 상기 제1 배선에 선택적으로 접속하고, 상기 제3 배선을 상기 제1 배선과 동일한 전위를 갖도록 설정하는, 비휘발성 반도체 기억 장치.
  18. 제16항에 있어서,
    상기 소거 동작시, 상기 제어 회로는, 상기 제1 배선과 상기 제2 배선의 전압들 간에 상기 소정의 전위차가 유지되도록 상기 제1 배선을 제1 전압까지 상승시키고 상기 제2 배선을 제2 전압까지 상승시킨 후, 상기 제2 배선을 부동 상태로 설정함과 함께 상기 제1 배선을 상기 제1 전압으로부터 승압시키기 시작하는, 비휘발성 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 소거 동작시, 상기 제어 회로는, 상기 제3 배선과 상기 제4 배선의 전압들 간에 상기 소정의 전위차가 유지되도록 상기 제3 배선을 상기 제1 전압까지 상승시키고 상기 제4 배선을 상기 제2 전압까지 상승시킨 후, 상기 제4 배선을 부동 상태로 설정함과 함께 상기 제3 배선을 상기 제1 전압으로부터 승압시키기 시작하는, 비휘발성 반도체 기억 장치.
  20. 제15항에 있어서,
    상기 제어 회로는, 접지 전압을 상기 제1 도전층에 인가하기 전에 상기 제1 배선, 상기 제2 배선, 상기 제3 배선, 및 상기 제4 배선을 승압시키는, 비휘발성 반도체 기억 장치.
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Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5275052B2 (ja) * 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置
JP2011138579A (ja) * 2009-12-28 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US9324440B2 (en) 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
US8923060B2 (en) 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US8792282B2 (en) * 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
JP2011198435A (ja) 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
JP2012069606A (ja) 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012069205A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP5259666B2 (ja) 2010-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
JP5502773B2 (ja) * 2011-02-01 2014-05-28 株式会社東芝 不揮発性半導体記憶装置
CN103119656A (zh) * 2010-09-24 2013-05-22 株式会社东芝 非易失性半导体存储器件
KR101177215B1 (ko) * 2010-10-26 2012-08-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP2012119013A (ja) 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
US8431961B2 (en) 2011-02-03 2013-04-30 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
KR101771619B1 (ko) 2011-02-09 2017-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 구동 방법
JP5002719B1 (ja) 2011-03-10 2012-08-15 株式会社東芝 情報処理装置、外部記憶装置、ホスト装置、中継装置、制御プログラム及び情報処理装置の制御方法
JP5405513B2 (ja) 2011-03-22 2014-02-05 株式会社東芝 メモリシステム、不揮発性記憶装置、不揮発性記憶装置の制御方法、及びプログラム
KR101762828B1 (ko) 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
JP2012252740A (ja) * 2011-06-02 2012-12-20 Toshiba Corp 不揮発性半導体記憶装置
JP2013004629A (ja) * 2011-06-14 2013-01-07 Toshiba Corp 半導体記憶装置
JP5524134B2 (ja) 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
JP2013004128A (ja) * 2011-06-14 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
JP2013012553A (ja) * 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
JP5593283B2 (ja) * 2011-08-04 2014-09-17 株式会社東芝 半導体記憶装置及びその製造方法
JP2013080535A (ja) 2011-10-03 2013-05-02 Toshiba Corp 半導体記憶装置
JP5740296B2 (ja) 2011-12-16 2015-06-24 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム
JP5112566B1 (ja) 2011-12-16 2013-01-09 株式会社東芝 半導体記憶装置、不揮発性半導体メモリの検査方法、及びプログラム
US8908435B2 (en) 2011-12-21 2014-12-09 Sandisk Technologies Inc. Erase operation with controlled select gate voltage for 3D non-volatile memory
KR101959846B1 (ko) 2012-03-02 2019-03-20 삼성전자주식회사 저항성 메모리 장치
KR101989850B1 (ko) 2012-04-03 2019-06-18 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
US9019775B2 (en) 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
US8787094B2 (en) 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
KR101915719B1 (ko) 2012-04-26 2019-01-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 동작 방법
JP2013254537A (ja) * 2012-06-06 2013-12-19 Toshiba Corp 半導体記憶装置及びコントローラ
JP5586718B2 (ja) 2012-06-19 2014-09-10 株式会社東芝 制御プログラム、ホスト装置の制御方法、情報処理装置およびホスト装置
JP2014038670A (ja) * 2012-08-13 2014-02-27 Toshiba Corp 不揮発性半導体記憶装置
US8958244B2 (en) 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9704580B2 (en) 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
US9030879B2 (en) 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
CN103021447B (zh) * 2012-12-21 2016-06-08 上海华虹宏力半导体制造有限公司 字线偏置电路及存储器
US9007834B2 (en) 2013-01-10 2015-04-14 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and hierarchical bitline configuration
US8824211B1 (en) 2013-02-14 2014-09-02 Sandisk Technologies Inc. Group word line erase and erase-verify methods for 3D non-volatile memory
US9202931B2 (en) 2013-03-14 2015-12-01 Conversant Intellectual Property Management Inc. Structure and method for manufacture of memory device with thin silicon body
US9025382B2 (en) 2013-03-14 2015-05-05 Conversant Intellectual Property Management Inc. Lithography-friendly local read circuit for NAND flash memory devices and manufacturing method thereof
JP6005566B2 (ja) 2013-03-18 2016-10-12 株式会社東芝 情報処理システム、制御プログラムおよび情報処理装置
US9214235B2 (en) 2013-04-16 2015-12-15 Conversant Intellectual Property Management Inc. U-shaped common-body type cell string
US9230677B2 (en) 2013-07-25 2016-01-05 Aplus Flash Technology, Inc NAND array hiarchical BL structures for multiple-WL and all-BL simultaneous erase, erase-verify, program, program-verify, and read operations
US9293205B2 (en) 2013-09-14 2016-03-22 Aplus Flash Technology, Inc Multi-task concurrent/pipeline NAND operations on all planes
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
JP2015060602A (ja) * 2013-09-17 2015-03-30 株式会社東芝 不揮発性半導体記憶装置
US8929141B1 (en) * 2013-10-02 2015-01-06 Sandisk Technologies Inc. Three-dimensional NAND memory with adaptive erase
US9362293B2 (en) * 2013-12-20 2016-06-07 Cypress Semiconductor Corporation CT-NOR differential bitline sensing architecture
US9613704B2 (en) 2013-12-25 2017-04-04 Aplus Flash Technology, Inc 2D/3D NAND memory array with bit-line hierarchical structure for multi-page concurrent SLC/MLC program and program-verify
WO2016014731A1 (en) 2014-07-22 2016-01-28 Aplus Flash Technology, Inc. Yukai vsl-based vt-compensation for nand memory
KR20160031907A (ko) * 2014-09-15 2016-03-23 에스케이하이닉스 주식회사 반도체 장치
US9911488B2 (en) * 2015-10-22 2018-03-06 Sandisk Technologies Llc Three dimensional non-volatile memory with shorting source line/bit line pairs
US10622089B2 (en) 2016-10-18 2020-04-14 Toshiba Memory Corporation Storage system having a host that manages physical data locations of storage device
US10853233B2 (en) 2016-10-18 2020-12-01 Toshiba Memory Corporation Reconstruction of address mapping in a host of a storage system
US10373921B2 (en) * 2017-06-20 2019-08-06 Micron Technology, Inc. Power gate circuits for semiconductor devices
US10659045B2 (en) 2017-06-27 2020-05-19 Silicon Laboratories Inc. Apparatus with electronic circuitry having reduced leakage current and associated methods
US11227660B2 (en) 2018-05-31 2022-01-18 Samsung Electronics Co., Ltd. Memory device and operating method thereof
KR102581331B1 (ko) 2018-05-31 2023-09-25 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US11289170B2 (en) 2018-06-01 2022-03-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with capability of determing degradation of data erase characteristics
KR102545044B1 (ko) 2018-06-01 2023-06-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
KR102549622B1 (ko) 2018-07-03 2023-06-28 삼성전자주식회사 반도체 패키지
US10910064B2 (en) * 2018-11-06 2021-02-02 Sandisk Technologies Llc Location dependent impedance mitigation in non-volatile memory
US11934480B2 (en) * 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
KR20200104669A (ko) 2019-02-27 2020-09-04 삼성전자주식회사 집적회로 소자

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4132323B2 (ja) * 1998-12-17 2008-08-13 富士通株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の内部動作方法
JP3954245B2 (ja) * 1999-07-22 2007-08-08 株式会社東芝 電圧発生回路
JP3987418B2 (ja) * 2002-11-15 2007-10-10 株式会社東芝 半導体記憶装置
US7072217B2 (en) * 2004-02-24 2006-07-04 Micron Technology, Inc. Multi-state memory cell with asymmetric charge trapping
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP4908238B2 (ja) * 2007-01-11 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
JP2008172164A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP5086959B2 (ja) 2008-09-26 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
JP5275052B2 (ja) * 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置

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