TWI443663B - 非揮發性半導體儲存裝置 - Google Patents

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Kiyotaro Itagaki
Yoshihisa Iwata
Hiroyasu Tanaka
Masaru Kidoh
Masaru Kito
Ryota Katsumata
Hideaki Aochi
Akihiro Nitayama
Takashi Maeda
Tomoo Hishida
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Description

非揮發性半導體儲存裝置
本發明係關於一種電可重寫非揮發性半導體儲存裝置。
本申請案係基於2009年1月8日申請之先前日本專利申請案第2009-2376號，且主張該案之優先權的權利，該案之全文以引用的方式併入本文中。
隨著用於改良諸如NAND型快閃記憶體之非揮發性半導體儲存裝置之位元密度的改進技術被推至極限，存在對記憶體單元之層疊的不斷增大之需求。作為一實例，已提議記憶體單元經組態成具有垂直電晶體的此類非揮發性半導體儲存裝置(參看(例如)日本專利特許公開案第2007-266143號)。層疊類型的非揮發性半導體儲存裝置具有：柱狀半導體層、經形成以包圍柱狀半導體層之MONOS層，及經形成以包圍MONOS層的傳導層。
對於平坦型非揮發性半導體儲存裝置而言，藉由將對應於一通道之基板電位增大至抹除電壓使得自相關MONOS層移除電子而執行抹除操作。然而，以上提及之層疊類型非揮發性半導體儲存裝置將涉及作為其通道的柱狀半導體層。因此，以與平坦型裝置中之方式相同的方式在層疊型非揮發性半導體儲存裝置中執行抹除操作為低效且不可行的。
因此，需要提供在其中可以有效方式執行抹除操作的此類層疊類型非揮發性半導體儲存裝置。
本發明之一態樣提供一種非揮發性半導體儲存裝置，其包含：一記憶體串，其包括串聯連接之複數個記憶體單元；一第一選擇電晶體，其具有連接至該記憶體串之一末端的一末端；一第一配線，其具有連接至該第一選擇電晶體之另一末端的一末端；一第二配線，其連接至該第一選擇電晶體的一閘極；及一控制電路，其經組態以執行抹除操作從而自該等記憶體單元抹除資料，該記憶體串包含：一第一半導體層，其具有在一垂直於一基板之方向上延伸的一柱狀部分；一電荷儲存層，其經形成以包圍該第一半導體層；及一第一傳導層，其包圍該電荷儲存層且平行於該基板而延伸，該第一選擇電晶體包含：一第二半導體層，其與該柱狀部分之一頂部表面或底部表面接觸且在該垂直於該基板之方向上延伸；一第一閘極絕緣層，其經形成以包圍該第二半導體層；及一第二傳導層，其包圍該第一閘極絕緣層且平行於該基板而延伸，該控制電路經組態以在該抹除操作中使該第二配線及該第一配線之電壓升壓，同時保持該第一配線之該電壓比該第二配線的該電壓大某一電位差，該某電位差係一引起一GIDL電流的電位差。
現將在下文中參看隨附圖式描述根據本發明之非揮發性半導體儲存裝置的實施例。
[第一實施例]
(第一實施例中之非揮發性半導體儲存裝置的通用組態)
首先參看圖1，下文中將描述根據第一實施例之非揮發性半導體儲存裝置的通用組態。圖1為第一實施例中之非揮發性半導體儲存裝置的電路圖。
如圖1中所說明，第一實施例中之非揮發性半導體儲存裝置包含一記憶體單元陣列AR1及一提供於記憶體單元陣列AR1周邊上的控制電路AR2。記憶體單元陣列AR1具有電可重寫之記憶體電晶體MTr1至MTr8(記憶體單元)。控制電路AR2包括用於控制施加至記憶體電晶體MTr1至MTr8等之電壓的控制電路。
如圖1中所說明，記憶體單元陣列AR1具有m行記憶體區塊MB。每一記憶體區塊MB包含n列及2行記憶體串MS、各自連接至記憶體串MS之一末端的源極側選擇電晶體SSTr，及各自連接至記憶體串MS之另一末端的汲極側選擇電晶體SDTr。請注意，在圖1之實例中，第一行藉由(1)表示，且第二行藉由(2)表示。
如圖2中所說明，每一記憶體串MS具有記憶體電晶體MTr1至MTr8及一背閘(back-gate)電晶體BTr。記憶體電晶體MTr1至MT4串聯連接。記憶體電晶體MTr5至MTr8串聯連接。背閘電晶體BTr提供於記憶體電晶體MTr4與MTr5之間。包括MONOS結構之記憶體電晶體MTr1至MTr8使得電荷積聚於各別控制閘極中。經由電荷之積聚，第一實施例中之非揮發性半導體儲存裝置儲存資料。
如圖2中所說明，記憶體電晶體MTr1至MTr8之控制閘極連接至字線WL1至WL8。背閘電晶體BTr之控制閘極連接至背閘線BG。
如圖1中所說明，各別字線WLi(i=1至8)被共同提供至在列方向上對準之彼等記憶體串MS中之各別記憶體電晶體MTri(i=1至8)的控制閘極，且經形成以越過記憶體串MS在列方向上延伸。類似地，每一背閘線BG被共同提供至在列方向上對準之背閘電晶體BTr的控制閘極，且經形成以越過記憶體串MS在列方向上延伸。
如圖2中所說明，每一源極側選擇電晶體SSTr之一末端連接至記憶體電晶體MTr8的一末端。每一源極側選擇電晶體SSTr之另一末端連接至第一源極線SLA。每一源極側選擇電晶體SSTr之控制閘極連接至源極側選擇閘極線SGS。
如圖1中所說明，每一第一源極線SLA被共同提供至在列方向上對準之源極側選擇電晶體SSTr的源極，且經形成以越過複數個記憶體串MS在列方向上延伸。在行方向上對準之第一源極線SLA被共同連接至在行方向上延伸之單一第二源極線SLB。每一源極側選擇閘極線SGS被共同提供至在列方向上對準之源極側選擇電晶體SSTr的控制閘極，且經形成以越過複數個記憶體串MS在列方向上延伸。
如圖2中所說明，每一汲極側選擇電晶體SDTr之一末端連接至記憶體電晶體MTr1的一末端。每一汲極側選擇電晶體SDTr之另一末端連接至位元線BL。每一汲極側選擇電晶體SDTr之控制閘極連接至汲極側選擇閘極線SGD。
如圖1中所說明，每一位元線BL被共同提供至在行方向上對準之汲極側選擇電晶體SDTr的汲極，且經形成以越過複數個記憶體區塊MB在行方向上延伸。每一汲極側選擇閘極線SGD被共同提供至在列方向上對準之汲極側選擇電晶體SDTr的控制閘極，且經形成以越過複數個記憶體串MS在列方向上延伸。
在抹除操作中，控制電路AR2使源極線SL及源極側選擇閘極線SGS之電壓升壓，同時保持源極線SL(第一源極線SLA及第二源極線SLB)之電壓比源極側選擇閘極線SGS的電壓大某一電位差。該某電位差為引起GIDL電流的電位差Vth。此係此實施例之特性中的一者。請注意，某電位差並不限於電位差Vth。
如圖1中所說明，控制電路AR2具有：一輸入/輸出電路100、字線驅動電路110a及110b、選擇閘極線驅動電路120a及120b、一位址解碼器電路130、升壓電路140A至140C、一感測放大器電路150、一源極線驅動電路160、一背閘線驅動電路170、一第一列解碼器電路180a、一第二列解碼器電路180b，及一序列器190。
如圖1中所說明，輸入/輸出電路100接收來自外部之待輸入至記憶體單元陣列AR1的資訊，並將該資訊輸入至感測放大器電路150。此外，輸入/輸出電路100輸出來自感測放大器電路150的資訊。
如圖1中所說明，字線驅動電路110a輸出用於驅動字線WL1至WL4的信號VCG1 至VCG4 。字線驅動電路110b輸出用於驅動字線WL5至WL8的信號VCG5 至VCG8 。
選擇閘極線驅動電路120a輸出信號VSGS1 、VSGD2 及VSGOFF 。選擇閘極線驅動電路120a輸出信號VSGS2 、VSGD1 及VSGOFF 。信號VSGS1 及VSGS2 用於驅動經選擇之記憶體區塊(其在下文中稱為「所選擇之記憶體區塊MB」)中的源極側選擇閘極線SGS。信號VSGD2 及VSGD1 用於驅動所選擇記憶體區塊MB中的汲極側選擇閘極線SGD。信號VSGOFF 用於驅動未經選擇之記憶體區塊MB(其在下文中稱為「非經選擇之記憶體區塊MB」)中的源極側選擇閘極線SGS及汲極側選擇閘極線SGD。
位址解碼器電路130輸出一用於規定區塊位址的信號VBAD 。
升壓電路140A使電壓自電源電壓升壓，且將經升壓之電壓轉移至字線驅動電路110a及110b。升壓電路140B使電壓自電源電壓升壓以獲得信號VRDEC ，該信號VRDEC 輸出至第一列解碼器電路180a及第二列解碼器電路180b。升壓電路140C使電壓自電源電壓升壓以獲得信號VERA ，該信號VERA 輸出至源極線驅動電路160。信號VERA 用於自記憶體電晶體MTr1至MTr8抹除資料。
感測放大器電路150基於位元線BL之電壓讀取資訊。此外，感測放大器電路150為位元線BL提供處於與源極線SL(第一源極線SLA及第二源極線SLB)之信號VSL 之電壓相同的電壓之信號。此外，感測放大器電路150接收自位址解碼器電路130輸入的信號VBAD 。
源極線驅動電路160輸出用於驅動源極線SL(第一源極線SLA及第二源極線SLB)的信號VSL 。背閘線驅動電路170輸出用於驅動背閘線BG的信號VBG 。
分別提供第一列解碼器電路180a及第二列解碼器電路180b，針對每一記憶體區塊MB有一個列解碼器電路。每一第一列解碼器電路180a提供於各別記憶體區塊MB之在列方向上的一末端處。每一第二列解碼器電路180b提供於各別記憶體區塊MB之在列方向上的另一末端處。
基於自位址解碼器電路130輸出之信號VBAD ，每一第一列解碼器電路180a將信號VCG1<i> 至VCG4<i> 選擇性地輸入至記憶體電晶體MTr1至MTr4的閘極。此外，基於信號VBAD ，第一列解碼器電路180a將信號VSGS2<i> 選擇性地輸入至第二行中之源極側選擇電晶體SSTr的閘極。此外，基於信號VBAD ，第一列解碼器電路180a將信號VSGD1<i> 選擇性地輸入至第一行中之汲極側選擇電晶體SDTr的閘極。
每一第一列解碼器電路180a具有：一電壓轉換電路180aa、第一轉移電晶體181a至186a，及第二轉移電晶體187a及188a。電壓轉換電路180aa基於接收到之信號VBAD 及VRDEC 產生信號VSELa<i> ，該信號VSELa<i> 又輸出至第一轉移電晶體181a至186a的閘極。此外，電壓轉換電路180aa基於接收到之信號VBAD 的電壓而控制第二轉移電晶體187a及188a的閘極。
第一轉移電晶體181a至184a之閘極接收來自電壓轉換電路180aa的信號VSELa<i> 。第一轉移電晶體181a至184a連接於字線驅動電路110a與字線WL1至WL4之間。第一轉移電晶體181a至184a基於信號VCG1 至VCG4 及VSELa<i> 向字線WL1至WL4輸出信號VCG1<i> 至VCG4<i> 。此外，第一轉移電晶體185a連接於選擇閘極線驅動電路120a與第二行中的源極側選擇電晶體SSTr的源極側選擇閘極線SGS之間。第一轉移電晶體185a基於信號VSGS2 及VSELa<i> 向源極側選擇閘極線SGS輸出信號VSGS2<i> 。此外，第一轉移電晶體186a連接於選擇閘極線驅動電路120a與第一行中的汲極側選擇電晶體SDTr的汲極側選擇閘極線SGD之間。第一轉移電晶體186a基於信號VSGD1 及VSELa<i> 向汲極側選擇閘極線SGD輸出信號VSGD1<i> 。
第二轉移電晶體187a及188a之閘極接收來自電壓轉換電路180aa的信號。第二轉移電晶體187a的一末端連接至第二行中的源極側選擇電晶體SSTr之源極側選擇閘極線SGS，且信號VSGOFF 輸入至另一末端。第二轉移電晶體188a的一末端連接至第一行中的汲極側選擇電晶體SDTr之汲極側選擇閘極線SGD，且信號VSGOFF 輸入至另一末端。
基於自位址解碼器電路130輸出之信號VBAD ，每一第二列解碼器電路180b將信號VCG5<i> 至VCG8<i> 選擇性地輸入至記憶體電晶體MTr5至MTr8的閘極。此外，基於信號VBAD ，第二列解碼器電路180b將信號VSGS1<i> 選擇性地輸入至第一行中之源極側選擇電晶體SSTr的閘極。此外，基於信號VBAD ，第二列解碼器電路180b將信號VSGD2<i> 選擇性地輸入至第二行中之汲極側選擇電晶體SDTr的閘極。此外，基於信號VBAD ，第二列解碼器電路180b將信號VBG<i> 選擇性地輸入至背閘電晶體BTr的閘極。
每一第二列解碼器電路180b具有：一電壓轉換電路180bb、第一轉移電晶體181b至187b，及第二轉移電晶體188b及189b。電壓轉換電路180bb基於接收到之信號VBAD 及VRDEC 的電壓而產生信號VSELb<i> ，且將該信號VSELb<i> 輸出至第一轉移電晶體181b至187b的閘極。此外，電壓轉換電路180bb基於接收到之信號VBAD 而控制第二轉移電晶體188b及189b的閘極。
第一轉移電晶體181b至187b之閘極接收來自電壓轉換電路180bb的信號VSELb<i> 。第一轉移電晶體181b至184b分別連接於字線驅動電路110b與字線WL5至WL8之間。第一轉移電晶體181b至184b基於信號VCG5 至VCG8 及VSELb<i> 而向字線WL5至WL8輸入信號VCG5<i> 至VCG8<i> 。此外，第一轉移電晶體185b連接於選擇閘極線驅動電路120b與第一行中的源極側選擇電晶體SSTr的源極側選擇閘極線SGS之間。第一轉移電晶體185b基於信號VSGS1 及VSELb<i> 而向源極側選擇閘極線SGS輸出信號VSGS1<i> 。此外，第一轉移電晶體186b連接於選擇閘極線驅動電路120b與第二行中的汲極側選擇電晶體SDTr的汲極側選擇閘極線SGD之間。第一轉移電晶體186b基於信號VSGD2 及VSELb<i> 而向汲極側選擇閘極線SGD輸出信號VSGD2<i> 。此外，第一轉移電晶體187b連接於背閘線驅動電路170與背閘線BG之間。第一轉移電晶體187b基於信號VBG 及VSELb<i> 而向背閘線BG輸入信號VBG<i> 。
第二轉移電晶體188b及189b之閘極自電壓轉換電路180bb接收信號。第二轉移電晶體188b的一末端連接至第一行中的源極側選擇電晶體SSTr之源極側選擇閘極線SGS，且信號VSGOFF 輸入至另一末端。第二轉移電晶體189b的一末端連接至第二行中的汲極側選擇電晶體SDTr之汲極側選擇閘極線SGD，且信號VSGOFF 輸入至另一末端。
序列器190向字線驅動電路110a及110b、選擇閘極線驅動電路120a及120b，以及源極線驅動電路160輸入控制信號。
如圖3中所說明，每一字線驅動電路110a包括第一字線驅動電路110A至第四字線驅動電路110D。第一字線驅動電路110A輸出信號VCG1 。第二字線驅動電路110B輸出信號VCG2 。第三字線驅動電路110C輸出信號VCG3 。第四字線驅動電路110D輸出信號VCG4 。
如圖3中所說明，每一字線驅動電路110b包括第一字線驅動電路110A至第四字線驅動電路110D。第一字線驅動電路110A輸出信號VCG5 。第二字線驅動電路110B輸出信號VCG6 。第三字線驅動電路110C輸出信號VCG7 。第四字線驅動電路110D輸出信號VCG8 。
如圖3中所說明，每一第一字線驅動電路110A具有：電壓轉換電路111A至111C，及轉移電晶體112A至112C。電壓轉換電路111A至111C具有接收自序列器190輸入之控制信號的輸入端子。電壓轉換電路111A至111C具有連接至轉移電晶體112A至112C之閘極的輸出端子。轉移電晶體112A至112C之輸出端子經共同連接。轉移電晶體112A之輸入端子連接至升壓電路140A的輸出端子。轉移電晶體112B之輸入端子連接至接地電壓Vss。轉移電晶體112C之輸入端子連接至電源電壓Vdd。請注意，第二字線驅動電路110B至第四字線驅動電路110D具有與第一字線驅動電路110A之組態相同的組態。
如圖4中所說明，每一選擇閘極線驅動電路120a(120b)包括第一選擇閘極線驅動電路120A至第三選擇閘極線驅動電路120C。第一選擇閘極線驅動電路120A輸出信號VSGOFF 。第二選擇閘極線驅動電路120B輸出信號VSGS1 (VSGS2 )。第三選擇閘極線驅動電路120C輸出信號VSGD2 (VSGD1 )。
如圖4中所說明，第一選擇閘極線驅動電路120A具有：電壓轉換電路121A及121B以及轉移電晶體122A及122B。電壓轉換電路121A及121B具有接收來自序列器190之信號的輸入端子。電壓轉換電路121A及121B具有連接至轉移電晶體122A及122B之閘極的輸出端子。轉移電晶體122A及122B之輸出端子經共同連接。轉移電晶體122A之輸入端子連接至接地電壓Vss。轉移電晶體122B之輸入端子連接至電源電壓Vdd。請注意，第二選擇閘極線驅動電路120B及第三選擇閘極線驅動電路120C具有與第一選擇閘極線驅動電路120A之組態相同的組態。
升壓電路140A至140C借助於電容器之充電及放電而產生高於電源電壓Vdd的電壓。如圖5中所說明，升壓電路140A至140C具有二極體143a至143n以及充電及放電電路144a至144l。請注意，升壓電路140A至140C可能具有更多二極體以及充電及放電電路。
如圖5中所說明，二極體143a至143e串聯連接。二極體143f至143n串聯連接。二極體143a之一末端連接至二極體143f的一末端。二極體143e之一末端連接至二極體143n的一末端。
如圖5中所說明，充電及放電電路144a至144d的輸出端子連接於二極體143a至143e之間。充電及放電電路144e至144l的輸出端子連接於二極體143f至143n之間。充電及放電電路144a至144l中之每一者涉及串聯連接的AND電路144A、反相器144B及電容器144C。
在充電及放電電路144a至144d中，AND電路144A之一末端處之輸入端子交替地接收信號φ1或φ2。在充電及放電電路144a至144d中，AND電路144A之另一末端處之輸入端子接收信號VPASS 。
在充電及放電電路144e至144l中，AND電路144A之一末端處之輸入端子交替地接收信號φ1或φ2。在充電及放電電路144e至144l中，AND電路144A之另一末端處之輸入端子接收信號VPRG 。
現參看圖6A及圖6B，下文中將描述升壓電路140A至140C的操作。圖6A及圖6B為說明升壓電路140A至140C之操作的時序圖。如圖6A及圖6B中所說明，視所產生之信號而定，升壓電路140A至140C將信號VPASS 或信號VPRG 設定為電源電壓Vdd或接地電壓Vss。
如圖7中所說明，源極線驅動電路160具有：電壓轉換電路161A至161C，及轉移電晶體162A至162C。電壓轉換電路161A至161C及轉移電晶體162A至162C以與字線驅動電路110a中之電壓轉換電路111A至111C及轉移電晶體112A至112C相同的方式連接。電壓轉換電路161A至161C具有接收自序列器190輸入之信號的輸入端子。轉移電晶體162A之輸入端子連接至升壓電路140C的輸出端子。轉移電晶體162B之輸入端子連接至接地電壓Vss。轉移電晶體162C之輸入端子連接至電源電壓Vdd。
如圖8中所說明，感測放大器電路150具有：複數個選擇電路151，及電壓轉換電路152A及152B。每一選擇電路151將位元線BL選擇性地連接至源極線SL，且將位元線BL設定為具有與源極線SL之電位相同的電位。
如圖8中所說明，每一選擇電路151具有：一頁緩衝器151a，及電晶體151b及151c。頁緩衝器151a的一末端連接至電晶體151b之自位元線BL接收信號之一末端，且向輸入/輸出電路100及位址解碼器電路130輸入基於該信號的輸出。電晶體151b的另一末端連接至位元線BL。電晶體151b亦具有一控制閘極，該控制閘極接收自電壓轉換電路152A輸出的信號VCUT。電晶體151c的一末端連接至位元線BL。電晶體151c的另一末端連接至源極線SL。電晶體151c亦具有一控制閘極，該控制閘極接收自電壓轉換電路152B輸出的信號VRST。
電壓轉換電路152A接收來自序列器190之信號，且基於該信號而輸出信號VCUT。電壓轉換電路152B接收來自序列器190之信號，且基於該信號而輸出信號VRST。
(第一實施例中之非揮發性半導體儲存裝置的層疊結構)
現參看圖9及圖10，下文中將描述根據第一實施例之非揮發性半導體儲存裝置的層疊結構。圖9為說明第一實施例中之非揮發性半導體儲存裝置中之記憶體單元陣列AR1的一部分之示意性透視圖。圖10為圖9之局部橫截面圖。
如圖9中所說明，記憶體單元陣列AR1提供於基板10上。記憶體單元陣列AR1具有：一背閘電晶體層20、一記憶體電晶體層30、一選擇電晶體層40及一配線層50。背閘電晶體層20充當背閘電晶體BTr。記憶體電晶體層30充當記憶體電晶體MTr1至MTr8(記憶體串MS)。選擇電晶體層40充當源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr。配線層50充當源極線SL及位元線BL。
如圖9及圖10中所說明，背閘電晶體層20具有一背閘傳導層21。背閘傳導層21經形成以平行於基板10在列及行方向上以二維方式擴展。背閘傳導層21對於每一記憶體區塊MB為分離的。背閘傳導層21包含多晶矽(p-Si)。每一背閘傳導層21充當一背閘線BG。
如圖10中所說明，背閘電晶體層20具有一背閘孔22。該背閘孔22經形成以插入至背閘傳導層21中。每一背閘孔22經形成為大體上矩形形狀，如自上方觀察，且其縱向方向在行方向上。背閘孔22在列及行方向上形成為矩陣形式。
如圖9及圖10中所說明，記憶體電晶體層30形成於背閘電晶體層20上。記憶體電晶體層30具有字線傳導層31a至31d。字線傳導層31a至31d與夾於其之間的層間絕緣層(未說明)層疊。字線傳導層31a至31d形成為以行方向上之某間距在列方向上延伸的條帶圖案。字線傳導層31a至31d包含多晶矽(p-Si)。字線傳導層31a至31d充當字線WL1至WL8。字線傳導層31a至31d充當記憶體電晶體MTr1至MTr8的控制閘極。
如圖10中所說明，記憶體電晶體層30具有一記憶體孔32。該記憶體孔32經形成以穿透字線傳導層31a至31d。記憶體孔32形成於在背閘孔22之行方向上接近每一末端匹配的位置處。
此外，如圖10中所說明，背閘電晶體層20及記憶體電晶體層30具有：一區塊絕緣層33a、一電荷儲存層33b、一穿隧絕緣層33c及一U形半導體層34。該U形半導體層34充當記憶體串MS的本體。
如圖10中所說明，區塊絕緣層33a經形成以在背閘孔22及記憶體孔32之側壁上具有某厚度。電荷儲存層33b經形成以在區塊絕緣層33a之側表面上具有某厚度。穿隧絕緣層33c經形成以在電荷儲存層33b之側表面上具有某厚度。U形半導體層34經形成為與穿隧絕緣層33c之側表面接觸。U形半導體層34經形成以填滿背閘孔22及記憶體孔32。如自列方向觀察時，U形半導體層34形成為U形形狀。U形半導體層34具有一對在在垂直於基板10之方向上延伸之柱1部分34a及一接合該對柱狀部分34a之下部末端的接合部分34b。
區塊絕緣層33a及穿隧絕緣層33c包含二氧化矽(SiO2 )。電荷儲存層33b包含氮化矽(SiN)。U形半導體層34包含多晶矽(p-Si)。區塊絕緣層33a、電荷儲存層33b、穿隧絕緣層33c及U形半導體層34充當記憶體電晶體MTr1至MTr8的MONOS。
將背閘電晶體層20之以上提及的組態重新陳述如下：穿隧絕緣層33c經形成以包圍接合部分34b。背閘傳導層21經形成以包圍接合部分34b。
將記憶體電晶體層30之以上提及的組態重新陳述如下：穿隧絕緣層33c經形成以包圍柱狀部分34a。電荷儲存層33b經形成以包圍穿隧絕緣層33c。區塊絕緣層33a經形成以包圍電荷儲存層33b。字線傳導層31a至31d經形成以包圍區塊絕緣層33a及柱狀部分34a。
如圖9及圖10中所說明，選擇電晶體層40具有一源極側傳導層41a及一汲極側傳導層41b。源極側傳導層41a及汲極側傳導層41b形成為以行方向上之某間距在列方向上延伸的條帶圖案。一對源極側傳導層41a及一對汲極側傳導層41b在行方向上交替地定位。每一源極側傳導層41a形成於包括於一各別U形半導體層34中之柱狀部分34a中的一者上方，而每一汲極側傳導層41b形成於包括於該U形半導體層34中之柱狀部分34a中的另一者上方。
源極側傳導層41a及汲極側傳導層41b包含多晶矽(p-Si)。每一源極側傳導層41a充當源極側選擇閘極線SGS。每一源極側傳導層41a亦充當源極側選擇電晶體SSTr的控制閘極。每一汲極側傳導層41b充當汲極側選擇閘極線SGD。每一汲極側傳導層41b亦充當汲極側選擇電晶體SDTr的控制閘極。
如圖10中所說明，選擇電晶體層40具有一源極側孔42a及一汲極側孔42b。源極側孔42a經形成以穿透源極側傳導層41a。源極側孔42a形成於與記憶體孔32匹配的位置處。汲極側孔42b經形成以穿透汲極側傳導層41b。汲極側孔42b形成於與記憶體孔32匹配的位置處。
如圖10中所說明，選擇電晶體層40具有：一源極側閘極絕緣層43a、一源極側柱狀半導體層44a、一汲極側閘極絕緣層43b及一汲極側柱狀半導體層44b。源極側閘極絕緣層43a形成於源極側孔42a的側壁上。源極側柱狀半導體層44a經形成為在在垂直於基板10之方向上延伸之柱狀形狀且與源極側閘極絕緣層43a接觸。汲極側閘極絕緣層43b形成於汲極側孔42b的側壁上。汲極側柱狀半導體層44b經形成為在在垂直於基板10之方向上延伸之柱狀形狀且與汲極側閘極絕緣層43b接觸。
源極側閘極絕緣層43a及汲極側閘極絕緣層43b包含二氧化矽(SiO2 )。源極側柱狀半導體層44a及汲極側柱狀半導體層44b包含多晶矽(p-Si)。
將選擇電晶體層40之以上提及組態重新陳述如下：源極側閘極絕緣層43a經形成以包圍源極側柱狀半導體層44a。源極側傳導層41a經形成以包圍源極側閘極絕緣層43a及源極側柱狀半導體層44a。汲極側閘極絕緣層43b經形成以包圍汲極側柱狀半導體層44b。汲極側傳導層41b經形成以包圍汲極側閘極絕緣層43b及汲極側柱狀半導體層44b。
如圖9及圖10中所說明，配線層50形成於選擇電晶體層40上。配線層50具有一源極線層51、一插塞層52及一位元線層53。源極線層51以在列方向上延伸之類板形式形成。源極線層51經形成為與在行方向上相鄰之一對源極側柱狀半導體層44a的頂部表面接觸。插塞層52經形成以與汲極側柱狀半導體層44b之頂部表面接觸且在在垂直於基板10之方向上延伸。位元線層53形成為以列方向上之某間距在行方向上延伸的條帶圖案。位元線層53經形成為與插塞層52之頂部表面接觸。源極線層51、插塞層52及位元線層53包含諸如鎢(W)的金屬。每一源極線層51充當源極線SL(第一源極線SLA)。每一位元線層53充當位元線BL。
(第一實施例中之非揮發性半導體儲存裝置之抹除操作的概述)
現參看圖11及圖12，下文中將略述根據第一實施例之非揮發性半導體儲存裝置的抹除操作。圖11為說明第一實施例中之非揮發性半導體儲存裝置之抹除操作的流程圖。圖12示意性說明抹除操作。
首先，如藉由圖12中之標籤「s11」所指示，在所選擇記憶體區塊MB中，控制電路AR2將源極側選擇閘極線SGS及汲極側選擇閘極線SGD提昇至某一電壓Vdd-Vth，以及將源極線SL及位元線BL提昇至電源電壓Vdd(步驟S11)。電源電壓Vdd為比某電壓Vdd-Vth高Vth且歸因於電位差Vth引起GIDL電流的電壓。
在此狀況下，如藉由圖13中之標籤「A」所指示，藉由在源極線層51(源極線SL)側上之源極側傳導層41a(源極側選擇閘極線SGS)的末端處建立較高電場而引起GIDL電流。此外，如藉由圖13中之另一標籤「A」所指示，亦藉由在位元線層53(位元線BL)側上之汲極側傳導層41b(汲極側選擇閘極線SGD)的末端處建立較高電場而引起GIDL電流。歸因於GIDL電流，產生電洞H及電子E。
此外，在步驟S11處，如藉由圖12中之標籤「s11」所指示，控制電路AR2將字線WL1至WL8及背閘線BG提昇至電源電壓Vdd。
隨後，如藉由圖12中之標籤「s12」所指示，控制電路AR2使源極線SL及位元線BL自電源電壓Vdd升壓至抹除電壓Vera(步驟S12)。請注意，在步驟S12處之操作期間，其他配線維持於與步驟S11中所描述之受控狀態相同的受控狀態。然而，將源極側選擇閘極線SGS、汲極側選擇閘極線SGD、字線WL1至WL8及背閘線BG設定於浮動狀態。接著，源極側選擇閘極線SGS、汲極側選擇閘極線SGD、字線WL1至WL8及背閘線BG之各別電位歸因於與記憶體串MS之本體的耦合而升高。
更特定而言，在步驟S12處，執行如下控制：在源極側選擇閘極線SGS與源極線SL之間產生大於Vth之電位差以及在汲極側選擇閘極線SGD與位元線BL之間產生大於Vth之電位差。歸因於此電位差，引起GIDL電流且電洞注入至記憶體串MS之本體中，從而提昇本體的電位。接著，歸因於與記憶體串MS之本體的耦合，源極側選擇電晶體SSTr與汲極側選擇電晶體SDTr之各別閘極電位變得高於該某電壓Vdd-Vth。因此，將源極側選擇閘極線SGS及汲極側選擇閘極線SGD設定於浮動狀態。一旦此循環開始，記憶體串MS之本體的電位、源極側選擇閘極線SGS之電位及汲極側選擇閘極線SGD之電位隨著源極線SL及位元線BL之電位升高而變得較高。
在執行步驟S12處之操作之後，且當源極線SL及位元線BL達到抹除電壓Vera時，如藉由圖12中之標籤「s13」所指示，控制電路AR2將字線WL1至WL8及背閘線BG設定於接地電壓Vss(步驟S13)，且將由GIDL電流引起之電洞H饋給至記憶體電晶體MTr1至MTr8的閘極中。以此方式，抹除資料。
(第一實施例中之非揮發性半導體儲存裝置的特定抹除操作)
現參看圖14A及圖14B，下文中將描述根據第一實施例之非揮發性半導體儲存裝置的特定抹除操作。圖14A及圖14B為說明抹除操作的時序圖。
首先，在時間t11，如圖14A中所說明將信號VBAD 反相。
如圖14B中所說明，歸因於信號VBAD 之改變，在時間t11，在所選擇記憶體區塊MB中信號VSELa<i> 及VSELb<i> 自接地電壓Vss升高至電源電壓Vdd。亦即，將第一轉移電晶體181a至186a(181b至187b)設定於接通狀態。另一方面，將接地電壓Vss施加至第二轉移電晶體187a及188a(188b及189b)的閘極。此允許第二轉移電晶體187a及188a(188b及189b)設定於關斷狀態。經由此操作，在所選擇記憶體區塊MB中，字線WL1至WL4及WL5至WL8經由第一轉移電晶體181a至184a及181b至184b分別連接至字線驅動電路110a及110b。此外，源極側選擇閘極線SGS及汲極側選擇閘極線SGD經由第一轉移電晶體185a、186a、185b及186b連接至選擇閘極線驅動電路120a及120b。此外，背閘線BG經由第一轉移電晶體187b連接至背閘線驅動電路170。
相對照地，如圖14B中所說明，歸因於信號VBAD 之改變，在時間t11處，在非選擇記憶體區塊MB中將信號VSELa<x> 及VSELb<x> 維持於電壓Vss。亦即，將第一轉移電晶體181a至186a(181b至187b)維持於關斷狀態。另一方面，將電壓VDD施加至第二轉移電晶體187a及188a(188b及189b)的閘極。此允許第二轉移電晶體187a及188a(188b及189b)設定於接通狀態。經由此操作，在非選擇記憶體區塊MB中字線WL1至WL4及WL5至WL8設定於浮動狀態。此外，源極側選擇閘極線SGS及汲極側選擇閘極線SGD經由第二轉移電晶體188a、187a、188b及189b連接至選擇閘極線驅動電路120a及120b。此外，背閘線BG設定於浮動狀態。
接著，如圖14A中所說明，在時間t12處，信號VSGS1 、VSGS2 、VSGD1 、VSGD2 、VSGOFF 、VCG1 至VCG8 及VBG 自接地電壓Vss提昇至電源電壓Vdd。
如圖14B中所說明，在時間t12處，歸因於信號VSGS1 、VSGS2 、VSGD1 、VSGD2 、VSGOFF 、VCG1 至VCG8 及VBG 之改變，在所選擇記憶體區塊MB中信號VSGD1<i> 、VSGD2<i> 、VSGS1<i> 、VSGS2<i> 、VCG1<i> 至VCG8<i> 及VBG<i> 提昇至某一電壓Vdd-Vth。
另一方面，如圖14B中所說明，在時間t12，歸因於信號VSGS1 、VSGS2 、VSGD1 、VSGD2 、VSGOFF 、VCG1 至VCG8 及VBG 之改變，在非選擇記憶體區塊MB中信號VSGD1<x> 、VSGD2<x> 、VSGS1<x> 及VSGS2<x> 提昇至該某電壓Vdd-Vth。
此外，如圖14B中所說明，在時間t12，信號VSL 在源極線驅動電路160處提昇至電源電壓Vdd。此外，在時間t12，信號VRST在感測放大器電路150處提昇至電壓Vpp。歸因於信號VRST之改變，在時間t12，信號VBL 之電壓設定於電源電壓Vdd。
隨後，如圖14B中所說明，在時間t13，信號VSL 在源極線驅動電路160處開始朝向抹除電壓Vera升高。因此，信號VBL 亦開始朝向抹除電壓Vera升高。
經由時間t13處之以上提及之控制，如藉由圖14B中之標籤「A」及「B」所指示，歸因於與記憶體串MS之本體的耦合，信號VSGS1<i> 、VSGS2<i> 、VSGD1<i> 及VSGD2<i> 之電位隨著信號VSL 及VBL 經升壓而變得較高。接著，自時間t13起，歸因於信號VSL 與信號VSGS1 、VSGS2 之間以及信號VBL 與信號VSGD1 、VSGD2 之間的電位差而引起GIDL電流。
接著，如圖14B中所說明，在時間t14處，信號VSL 設定於抹除電壓Vera。因此，如圖14A中所說明，在所選擇記憶體區塊MB中信號VCG1 至 VCG8 及VBG 設定於接地電壓Vss。亦即，在時間t14處，將說明於圖3中之轉移電晶體112B設定於「接通」狀態。
如圖14B中所說明，歸因於信號VCG1 至VCG8 及VBG 的改變，在時間t14處，在所選擇記憶體區塊MB中信號VCG1<i> 至VCG8<i> 及VBG<i> 設定於接地電壓Vss。經由時間t14處之控制，由GIDL電流引起之電洞H被饋給至記憶體電晶體MTr1至MTr8的閘極中，之後抹除操作之執行開始。
隨後，在時間t15，如圖14A中所說明所有信號設定於接地電壓Vss。因此，如圖14B中所說明，所有信號在時間t15處設定於接地電壓Vss。亦即，抹除操作在時間t15結束。
(第一實施例中之非揮發性半導體儲存裝置的優點)
現將在下文中描述根據第一實施例之非揮發性半導體儲存裝置的優點。如上文所描述，第一實施例中之非揮發性半導體儲存裝置將源極側選擇閘極線SGS及汲極側選擇閘極線SGD提昇至某電壓Vdd-Vth，以及將源極線SL及位元線BL提昇至電源電壓Vdd。其後，非揮發性半導體儲存裝置開始將源極線SL及位元線BL提昇至抹除電壓Vera。
經由此等操作，以下循環將發生：(1)源極線SL及位元線BL經升壓；(2)在源極線SL與源極側選擇閘極線SGS之間以及在位元線BL與汲極側選擇閘極線SGD之間引起GIDL電流；(3)記憶體串MS之本體的電位升高；及(4)源極側選擇閘極線SGS及汲極側選擇閘極線SGD之各別電位歸因於與記憶體串MS之本體的耦合而升高。經由以上提及之循環(1)至(4)，記憶體串MS之本體的電位、源極側選擇閘極線SGS之電位及汲極側選擇閘極線SGD的電位亦升高。
使用由以上提及之操作引起之GIDL電流，第一實施例中之非揮發性半導體儲存裝置可達成有效資料抹除操作。
此外，因為以上描述之組態，第一實施例中之非揮發性半導體儲存裝置並不需要與源極線SL及位元線BL經升壓合拍地(in time with)使相應源極側選擇閘極線SGS及汲極側選擇閘極線SGD升壓。亦即，此非揮發性半導體儲存裝置並不需要用於控制源極側選擇閘極線SGS及汲極側選擇閘極線SGD經升壓之時序之任何電路。因此，此非揮發性半導體儲存裝置可抑制其佔用面積的增大。
[第二實施例]
(第二實施例中之非揮發性半導體儲存裝置的組態)
現參看圖15及圖16，下文中將描述根據第二實施例之非揮發性半導體儲存裝置的組態。圖15為根據第二實施例之非揮發性半導體儲存裝置的電路圖。圖16為根據第二實施例之感測放大器電路150a的電路圖。請注意，相同參考數字表示與第一實施例之組件相同的組件，且其描述在第二實施例中將被省略。
如圖15中所說明，第二實施例中之非揮發性半導體儲存裝置僅在感測放大器電路150a方面不同於第一實施例。
如圖16中所說明，與第一實施例之唯一差異為包括於根據第二實施例中之感測放大器電路150a中之每一電晶體151c的連接。每一電晶體151c之一末端連接至位元線BL及另一末端連接至接地端。
(第二實施例中之非揮發性半導體儲存裝置的抹除操作)
現參看圖17及圖18，下文中將描述根據第二實施例之非揮發性半導體儲存裝置的抹除操作。圖17為根據第二實施例之用於說明GIDL電流的圖；且圖18為說明其抹除操作的時序圖。
不同於第一實施例，在第二實施例之抹除操作中，如藉由圖17中之標籤「A」所指示，藉由在源極線層51(源極線SL)側上之源極側傳導層41a(源極側選擇閘極線SGS)之末端處建立較高電場而引起GIDL電流。亦即，根據第二實施例，如藉由圖18中之時間t12至t15所指示，僅控制源極線SL之電壓而無需控制位元線BL的電壓。第二實施例中之抹除操作在其他方面與第一實施例中所描述之抹除操作相同。
(第二實施例中之非揮發性半導體儲存裝置的優點)
根據第二實施例之非揮發性半導體儲存裝置具有與第一實施例之特徵及優點相同的特徵及優點。
[第三實施例]
(第三實施例中之非揮發性半導體儲存裝置的組態)
現參看圖19，下文中將描述根據第三實施例之非揮發性半導體儲存裝置的組態。圖19為第三實施例中之非揮發性半導體儲存裝置的電路圖。請注意，相同參考數字表示與第一實施例及第二實施例之組件相同的組件，且其描述在第三實施例中將被省略。
如圖19中所說明，第三實施例中之非揮發性半導體儲存裝置具有不同於第一實施例及第二實施例之記憶體單元陣列及控制電路的記憶體單元陣列AR1a及控制電路ARa2。
如圖19中所說明，記憶體單元陣列AR1a具有m行記憶體區塊MBa。每一記憶體區塊MBa包含n列及4行記憶體串MSa、各自連接至記憶體串MSa之一末端的源極側選擇電晶體SSTra，及各自連接至記憶體串MSa之另一末端的汲極側選擇電晶體SDTra。請注意，在圖19之實例中，第一行藉由(1)表示，第二行藉由(2)表示，第三行藉由(3)表示，且第四行藉由(4)表示。
如圖20中所說明，每一記憶體串MSa具有記憶體電晶體MTra1至MTra4。記憶體電晶體MTra1至MTra4串聯連接。包括MONOS結構之記憶體電晶體MTra1至MTra4使得電荷積聚於各別控制閘極中。
如圖20中所說明，記憶體電晶體MTra1至MTra4之控制閘極連接至字線WLa1至WLa4。字線WLa1至WLa4共同提供至在列方向及行方向上以矩陣形式對準之各別記憶體電晶體MTra1至MTra4的控制閘極。
如圖20中所說明，每一源極側選擇電晶體SSTra之汲極連接至記憶體電晶體MTra1的源極。每一源極側選擇電晶體SSTra之源極連接至第一源極線SLAa。每一源極側選擇電晶體SSTra之控制閘極連接至源極側選擇閘極線SGSa。
如圖19中所說明，每一第一源極線SLAa共同提供至在列方向上對準之源極側選擇電晶體SSTra的源極，且經形成以越過複數個記憶體串MSa在列方向上延伸。在行方向上對準之第一源極線SLAa共同連接至在行方向上延伸之單一第二源極線SLBa。每一源極側選擇閘極線SGSa共同提供至在列方向及行方向上以矩陣形式對準之源極側選擇電晶體SSTra的控制閘極。
如圖20中所說明，每一汲極側選擇電晶體SDTra之一末端連接至記憶體電晶體MTra4的一末端。每一汲極側選擇電晶體SDTra之另一末端連接至位元線BLa。每一汲極側選擇電晶體SDTra之控制閘極連接至汲極側選擇閘極線SGDa。
如圖19中所說明，每一位元線BLa共同提供至在行方向上對準之汲極側選擇電晶體SDTra的一末端，且經形成以越過複數個記憶體區塊MBa在行方向上延伸。每一汲極側選擇閘極線SGDa共同提供至在列方向上對準之汲極側選擇電晶體SDTra的控制閘極，且經形成以越過複數個記憶體串MSa在列方向上延伸。
如圖19中所說明，控制電路AR2a具有：一輸入/輸出電路100、一字線驅動電路110c、一選擇閘極線驅動電路120a'、一位址解碼器電路130、升壓電路140A至140C、一感測放大器電路150、一源極線驅動電路160、一第一列解碼器電路180c、一第二列解碼器電路180d及一序列器190。
如圖19中所說明，字線驅動電路110c輸出用於驅動字線WLa1至WLa4的信號VCG1 至VCG4 。字線驅動電路110c具有大體上與第一實施例及第二實施例中之字線驅動電路110a及110b(參看圖3)之組態相同的組態。
選擇閘極線驅動電路120a'輸出信號VSGS 、VSGD1 至VSGD4 及VSGOFF 。信號VSGS 用於驅動所選擇記憶體區塊MBa中之源極側選擇閘極線SGSa。信號VSGD1 至VSGD4 用於驅動所選擇記憶體區塊MBa中的汲極側選擇閘極線SGDa1至SGDa4。信號VSGOFF 用於驅動非選擇記憶體區塊MBa中之源極側選擇閘極線SGSa及汲極側選擇閘極線SGDa1至SGDa4。
分別提供第一列解碼器電路180c及第二列解碼器電路180d，對於每一記憶體區塊MBa有一列解碼器電路。每一第一列解碼器電路180c提供於各別記憶體區塊MBa之在列方向上的一末端處。每一第二列解碼器電路180d提供於各別記憶體區塊MBa之在列方向上的另一末端處。
基於自位址解碼器電路130輸出之信號VBAD ，每一第一列解碼器電路180c將信號VCG1<i> 至VCG4<i> 選擇性地輸入至記憶體電晶體MTra1至MTra4的閘極。
每一第一列解碼器電路180c具有一電壓轉換電路180cc及第一轉移電晶體181c至184c。電壓轉換電路180cc基於接收到之信號VBAD 及VRDEC 產生信號VSELL<i> ，該信號VSELL<i> 又輸出至第一轉移電晶體181c至184c的閘極。
第一轉移電晶體181c至184c之閘極接收來自電壓轉換電路180cc之信號VSELL<i> 。第一轉移電晶體181c至184c連接於字線驅動電路110c與字線WLa1至WLa4之間。第一轉移電晶體181c至184c基於信號VCG1 至VCG4 及VSELL<i> 向字線WLa1至WLa4輸出信號VCG1<i> 至VCG4<i> 。
基於自位址解碼器電路130輸出之信號VBAD ，每一第二列解碼器電路180d向四行源極側選擇電晶體SSTra之閘極選擇性地共同輸入信號VSGS<i> 。此外，基於信號VBAD ，第二列解碼器電路180d將信號VSGD1<i> 至VSGD4<i> 選擇性地輸入至第一至第四行中之汲極側選擇電晶體SDTra的閘極。
每一第二列解碼器電路180d具有：一電壓轉換電路180dd、第一轉移電晶體181d至185d，及第二轉移電晶體181d'至185d'。電壓轉換電路180dd基於接收到之信號VBAD 及VRDEC 的電壓而產生信號VSELR<i> ，且將該信號VSELR<i> 輸出至第一轉移電晶體181d至185d的閘極。此外，電壓轉換電路180dd基於接收到之信號VBAD 及VRDEC 控制第二轉移電晶體181d'至185d'的閘極。
第一轉移電晶體181d至185d之閘極自電壓轉換電路180dd接收信號VSELR<i> 。第一轉移電晶體181d連接於選擇閘極線驅動電路120a'與源極側選擇閘極線SGSa之間。此外，第一轉移電晶體182d至185d分別連接於選擇閘極線驅動電路120a'與在四個行中對準之汲極側選擇閘極線SGDa之間。第一轉移電晶體181d基於信號VSGS 及VSELR<i> 向源極側選擇閘極線SGSa輸入信號VSGS<i> 。此外，第一轉移電晶體182d至185d基於信號VSGD1 至VSGD4 及VSELR<i> 向在四個行中對準之汲極側選擇閘極線SGDa輸入信號VSGD1<i> 至VSGD4<i> 。
第二轉移電晶體181d'至185d'之閘極接收來自電壓轉換電路180dd的信號。第二轉移電晶體181d'連接於選擇閘極線驅動電路120a'與源極側選擇閘極線SGSa之間。此外，第二轉移電晶體182d'至185d'連接於選擇閘極線驅動電路120a'與在四個行中對準之汲極側選擇閘極線SGDa之間。第二轉移電晶體181d'基於信號VSGOFF 向源極側選擇閘極線SGSa輸入信號VSGS<i> 。此外，基於信號VSGOFF ，第二轉移電晶體182d'至185d'向在四個行中對準之汲極側選擇閘極線SGDa輸入信號VSGD1<i> 至VSGD4<i> 。
(第三實施例中之非揮發性半導體儲存裝置的層疊結構)
現參看圖21及圖22，下文中將描述根據第三實施例之非揮發性半導體儲存裝置的層疊結構。圖21為說明根據第三實施例之非揮發性半導體儲存裝置中之記憶體單元陣列AR1a的一部分之示意性透視圖。圖22為圖21之局部橫截面圖。
如圖21中所說明，記憶體單元陣列AR1a提供於基板10a上。記憶體單元陣列AR1a具有：一源極側選擇電晶體層60、一記憶體電晶體層70、一汲極側選擇電晶體層80及一配線層90。基板10a充當第一源極線SLAa(源極線SLa)。源極側選擇電晶體層60充當源極側選擇電晶體SSTra。記憶體電晶體層70充當記憶體電晶體MTra1至MTra4(記憶體串MSa)。汲極側選擇電晶體層80充當汲極側選擇電晶體SDTra。配線層90充當位元線BLa。
如圖21及圖22中所說明，不同於第一實施例，基板10a在其表面上具有一擴散層11a。擴散層11a充當第一源極線SLAa(源極線SLa)。
如圖21及圖22中所說明，源極側選擇電晶體層60具有源極側傳導層61。每一源極側傳導層61以平行於基板10a在列方向及行方向上擴展之類板形式形成。源極側傳導層61對於每一記憶體區塊MBa為分離的。
源極側傳導層61包含多晶矽(p-Si)。每一源極側傳導層61充當一源極側選擇閘極線SGSa。每一源極側傳導層61亦充當源極側選擇電晶體SSTra的閘極。
如圖22中所說明，源極側選擇電晶體層60亦具有一源極側孔62。該源極側孔62經形成以穿透源極側傳導層61。源極側孔62在列方向及行方向上以矩陣形式形成於與擴散層11a匹配的位置處。
如圖22中所說明，源極側選擇電晶體層60亦具有一源極側閘極絕緣層63及一源極側柱狀半導體層64。源極側閘極絕緣層63經形成以在源極側孔62之側壁上具有某厚度。源極側柱狀半導體層64經形成以與源極側閘極絕緣層63之側表面接觸且填滿源極側孔62。源極側柱狀半導體層64經形成為在在垂直於基板10a之方向上延伸之柱狀形狀且與擴散層11a接觸。
源極側閘極絕緣層63包含二氧化矽(SiO2 )。源極側柱狀半導體層64包含多晶矽(p-Si)。
將源極側選擇電晶體層60之以上提及的組態重新陳述如下：源極側閘極絕緣層63經形成以包圍源極側柱狀半導體層64。此外，每一源極側傳導層61經形成以包圍源極側閘極絕緣層63。
如圖21及圖22中所說明，記憶體電晶體層70具有經層疊之字線傳導層71a至71d。字線傳導層71a至71d中之每一者以平行於基板10a在列方向及行方向上擴展之類板形式形成。字線傳導層71a至71d對於每一記憶體區塊MBa為分離的。
字線傳導層71a至71d包含多晶矽(p-Si)。字線傳導層71a至71d充當字線WLa1至WLa4。字線傳導層71a至71d亦充當記憶體電晶體MTra1至MTra4的閘極。
如圖22中所說明，記憶體電晶體層70亦具有一記憶體孔72。該記憶體孔72經形成以穿透字線傳導層71a至71d。記憶體孔72在列方向及行方向上以矩陣形式形成於與源極側孔62匹配的位置處。
記憶體電晶體層70亦具有：一區塊絕緣層73a、一電荷儲存層73b、一穿隧絕緣層73c，及一記憶體柱狀半導體層74。記憶體柱狀半導體層74充當記憶體串MSa的本體。
區塊絕緣層73a經形成以在源極側孔72之側壁上具有某厚度。電荷儲存層73b經形成以在區塊絕緣層73a之側壁上具有某厚度。穿隧絕緣層73c經形成以在電荷儲存層73b之側壁上具有某厚度。記憶體柱狀半導體層74經形成以與穿隧絕緣層73c之側壁接觸且填滿記憶體孔72。記憶體柱狀半導體層74經形成以與下文中描述之源極側柱狀半導體層64之頂部表面及汲極側柱狀半導體層84的底部表面接觸，並在在垂直於基板10之方向上延伸a。
區塊絕緣層73a及穿隧絕緣層73c包含二氧化矽(SiO2 )。電荷儲存層73b包含氮化矽(SiN)。記憶體柱狀半導體層74包含多晶矽(p-Si)。
將記憶體電晶體層70之以上提及組態重新陳述如下：穿隧絕緣層73c經形成以包圍記憶體柱狀半導體層74。電荷儲存層73b經形成以包圍穿隧絕緣層73c。區塊絕緣層73a經形成以包圍電荷儲存層73b。字線傳導層71a至71d經形成以包圍區塊絕緣層73a。
如圖21及圖22中所說明，汲極側選擇電晶體層80具有汲極側傳導層81。汲極側傳導層81經形成為以行方向上之某間距在列方向上延伸的條帶圖案。
汲極側傳導層81包含多晶矽(p-Si)。每一汲極側傳導層81充當汲極側選擇閘極線SGDa。每一汲極側傳導層81亦充當汲極側選擇電晶體SDTra的閘極。
如圖22中所說明，汲極側選擇電晶體層80亦具有一汲極側孔82。該汲極側孔82經形成以穿透汲極側傳導層81。汲極側孔82在列方向及行方向上以矩陣形式形成於與記憶體孔72匹配的位置處。
如圖22中所說明，汲極側選擇電晶體層80亦具有一汲極側閘極絕緣層83及一汲極側柱狀半導體層84。汲極側閘極絕緣層83經形成以在汲極側孔82之側壁上具有某厚度。汲極側柱狀半導體層84經形成為與汲極側閘極絕緣層83之側壁接觸，以便填滿汲極側孔82。汲極側柱狀半導體層84經形成以在在垂直於基板10a之方向上延伸，以便與記憶體柱狀半導體層74之頂部表面接觸。
汲極側閘極絕緣層83包含二氧化矽(SiO2 )。汲極側柱狀半導體層84包含多晶矽(p-Si)。
如圖21及圖22中所說明，配線層90具有一位元線層91。位元線層91經形成為以列方向上之某間距在行方向上延伸的條帶圖案。位元線層91經形成為與汲極側柱狀半導體層84之頂部表面接觸。
位元線層91包含多晶矽(p-Si)。每一位元線層91充當一位元線BLa。
(第三實施例中之非揮發性半導體儲存裝置的抹除操作)
現參看圖23，下文中將描述根據第三實施例之非揮發性半導體儲存裝置的抹除操作。
在根據第三實施例之抹除操作中，如藉由圖23中之標籤「A」所指示，藉由在擴散層11a(源極線SLa)側上之源極側傳導層61(源極側選擇閘極線SGSa)的末端處建立較高電場而引起GIDL電流。亦藉由在位元線層91(位元線BLa)側上之汲極側傳導層81(汲極側選擇閘極線SGDa)的末端處建立較高電場而引起GIDL電流。第三實施例中之抹除操作在其他方面與第一實施例中所描述之抹除操作相同。
(第三實施例中之非揮發性半導體儲存裝置的優點)
根據第三實施例之非揮發性半導體儲存裝置具有與第一實施例之特徵及優點相同的特徵及優點。
[第四實施例]
(第四實施例中之非揮發性半導體儲存裝置的組態)
現參看圖24，下文中將描述根據第四實施例之非揮發性半導體儲存裝置的組態。圖24為第四實施例中之非揮發性半導體儲存裝置的電路圖。請注意，相同參考數字表示與第一實施例至第三實施例之組件相同的組件，且其描述在第四實施例中將被省略。
如圖24中所說明，第四實施例中之非揮發性半導體儲存裝置具有一不同於第一實施例至第三實施例之控制電路的控制電路AR2b。
替代第一實施例至第三實施例中之選擇閘極線驅動電路120a及120b、升壓電路140C、源極線驅動電路160及第一列解碼器電路180a及第二列解碼器電路180b，控制電路AR2b具有：選擇閘極線驅動電路120c及120d、一升壓電路140D、一源極線驅動電路160a，及第一列解碼器電路180e及第二列解碼器電路180f。控制電路AR2b除第二實施例之組態外亦具有一升壓電路140E。在此方面，根據第四實施例之控制電路AR2b不同於第一實施例至第三實施例的控制電路。
如圖25中所說明，每一選擇閘極線驅動電路120c(120d)具有第一選擇閘極線驅動電路120D至第三選擇閘極線驅動電路120F。第一選擇閘極線驅動電路120D輸出信號VSGOFF 。第二選擇閘極線驅動電路120E輸出信號VSGS1 (VSGS2 )。第三選擇閘極線驅動電路120F輸出信號VSGD2 (VSGD1 )。信號VSGOFF 、VSGS1 (VSGS2 )及VSGD2 (VSGD1 )分別具有與接地電壓Vss、電源電壓Vdd及信號Ve2相同的電位。
如圖25中所說明，每一第一選擇閘極線驅動電路120D具有一第一電路121D及一第二電路122D。
如圖25中所說明，第一電路121D之輸出端子連接至第二電路122D的輸出端子。第一電路121D接收來自升壓電路140D之信號Ve2及來自序列器190的信號ERASE。若信號ERASE係處於「高」狀態，則第一電路121D輸出接收到的信號Ve2。在執行抹除操作時信號ERASE設定於「高」狀態。
第二電路122D接收來自序列器190之信號READ、SAi、ERASE及PROGRAM。在執行讀取操作時信號READ設定於「高」狀態。在執行寫入操作時信號PROGRAM設定於「高」狀態。
第二電路122D基於接收到之信號輸出處於電源電壓Vdd或接地電壓Vss的信號。若信號READ、SAi及ERASE係處於「高」狀態，則第二電路122D輸出處於電源電壓Vdd的信號。若信號PROGRAM及ERASE係處於「低」狀態，且若信號READ及SAi係處於「高」狀態，則第二電路122D輸出處於接地電壓Vss的信號。
如圖26A中所說明，每一升壓電路140D具有：一振盪電路141D、一第一信號產生電路142D、一第二信號產生電路143D及一第三信號產生電路144D。
如圖26B中所說明，振盪電路141D為包括一NOR電路141Da及反相器電路141Db至141De的環形振盪器。振盪電路141D基於來自第三信號產生電路144D之信號bEN輸出振盪信號Vos。振盪電路141D僅當信號bEN係處於「低」狀態時輸出振盪信號Vos，且在信號bEN係處於「高」狀態時並不輸出振盪信號Vos。
如圖26A中所說明，第一信號產生電路142D基於來自振盪電路141D之振盪信號Vos使信號Ve1之電壓升壓。此外，基於信號bEN(差動信號)，第一信號產生電路142D視來自振盪電路141D之振盪信號Vos而在操作狀態與停止狀態之間切換。信號Ve1之電壓設定於接地電壓Vss或電源電壓Vdd。此外，信號Ve1之電壓自電源電壓Vdd升壓至抹除電壓Vera1。信號Ve1輸出至源極線驅動電路160a。
如圖26A中所說明，第一信號產生電路142D具有一電荷泵電路142Da及一電晶體142Db。電荷泵電路142Da基於振盪信號Vos使信號Ve1自電源電壓Vdd升壓至抹除電壓Vera1。電源電壓Vdd供應至電晶體142Db的一末端。此外，信號RST1自序列器190輸入至電晶體142Db的閘極，及電晶體142Db的另一末端連接至電荷泵電路142Da之輸出端子。若信號RST1係處於「高」狀態，則電晶體142Db轉至「接通」狀態。結果，信號Ve1固定於電源電壓Vdd。
如圖26A中所說明，第二信號產生電路143D基於來自第一信號產生電路142D之信號Ve1而產生信號Ve2。此外，第二信號產生電路143D視來自第三信號產生電路144D之信號bEN在操作狀態與非操作狀態之間切換。信號Ve2之電壓設定於接地電壓Vss或電源電壓Vdd。此外，在自信號Ve1經升壓起已流逝某延遲時間之後，信號Ve2之電壓自電源電壓Vdd升壓至電壓Vera2(Vera2<Vera1)。視信號Ve1之升壓而將信號Ve2升壓。信號Ve2輸出至選擇閘極線驅動電路120c及120d。
如圖26A中所說明，第二信號產生電路143D具有：一延遲電路143Da、一切換電路143Db及一電晶體143Dc。
延遲電路143Da將信號Ve1延遲某時間週期，且將信號Ve1之電壓減小某量，藉此產生信號。切換電路143Db基於第三信號產生電路144D之輸出信號bEN而控制是否將來自延遲電路143Da的信號輸出作為信號Ve2。
如圖26A中所說明，切換電路143Db具有一位準偏移器電路143Db1及一電晶體143Db2。如圖26C中所說明，當信號bEN係處於「低」狀態時，位準偏移器電路143Db1輸出接收到的信號Ve1。電晶體143Db2的一末端連接至延遲電路143Da之輸出端子。電晶體143Db2的一閘極連接至位準偏移器電路143Db1之輸出端子。當來自位準偏移器電路143Db1之信號係處於「高」狀態時，電晶體143Db2轉至「接通」狀態。
如圖26A中所說明，電晶體143Dc的源極連接至切換電路143Db之輸出端子(電晶體143Db2的源極)。電源電壓Vdd施加至電晶體143Dc之汲極，及電晶體143Dc具有接收自序列器190輸入之信號RST2的閘極。若信號RST2係處於「高」狀態，則電晶體143Dc轉至「接通」狀態。結果，切換電路143Db之輸出端子的電壓固定於電源電壓Vdd。
如圖26A中所說明，第三信號產生電路144D輸出信號bEN。第三信號產生電路144D基於信號Ve2產生信號Va。信號Va具有一由將信號Ve2之電壓減小某量而產生的電壓。此外，第三信號產生電路144D比較信號Va之電壓與參考電位(參考電壓) Vref以輸出信號bEN。信號Va具有與信號Ve1的某關係。
如圖26A中所說明，第三信號產生電路144D具有：一電壓降電路144Da、一參考電位產生電路144Db及一差動放大器電路144Dc。
如圖26A中所說明，電壓降電路144Da產生一處於由將信號Ve2之電壓減小某量產生之電壓的信號Va。如圖26A中所說明，電壓降電路144Da之輸入端子連接至第二信號產生電路143D中之切換電路143Db之輸出端子(電晶體143Db2的源極)。電壓降電路144Da之輸出端子連接至差動放大器電路144Dc的一輸入端子。
如圖26A中所說明，參考電位產生電路144Db產生一待輸入至差動放大器電路144Dc之另一端子的參考電位Vref。
如圖26A中所說明，差動放大器電路144Dc比較信號Va與信號Vref以輸出信號bEN。
升壓電路140E產生一由將電源電壓Vdd升壓至某電壓而產生的信號Vhh。如圖24中所說明，升壓電路140E將信號Vhh輸入至第一列解碼器電路180e及第二列解碼器電路180f。
如圖27中所說明，基於來自序列器190之信號ERASE及READ，源極線驅動電路160a接收自升壓電路140D輸入之信號Ve1，且控制待提供至源極線SL的信號VSL 。若信號READ係處於「高」狀態，則源極線驅動電路160b將信號VSL 設定於接地電壓VSS 。此外，若信號ERASE係處於「高」狀態，則源極線驅動電路160b向源極線SL提供信號Ve1作為信號VSL 。
如圖24中所說明，第一列解碼器電路180e及第二列解碼器電路180f分別具有轉移電路186e及185f，而非根據第一實施例的第一轉移電晶體186a及185b。
如圖28A中所說明，轉移電路186e及185f中之每一者具有一電壓轉換電路185A及一電晶體185B。如圖28A及圖28B中所說明，電壓轉換電路185A自升壓電路140D接收信號VREDC2 及VSELa<i> (VSELb<i> )。此外，轉移電路186e及185f自升壓電路140E接收信號Vhh。電壓轉換電路185A基於信號VSELa<i> (VSELb<i> )輸出信號Vnode1，且控制電晶體185B的接通/關斷。
如圖28A中所說明，電晶體185B之一末端連接至選擇閘極線驅動電路120c(120d)且另一末端連接至源極側選擇閘極線SGS。
(第四實施例中之非揮發性半導體儲存裝置的抹除操作之概述)
現參看圖29及圖30，下文中將略述根據第四實施例之非揮發性半導體儲存裝置的抹除操作。圖29為說明第四實施例中之非揮發性半導體儲存裝置之抹除操作的流程圖。圖30示意性說明抹除操作。
首先，如藉由圖30中之標籤「s31」所指示，控制電路AR2b在所選擇記憶體區塊MB中將源極側選擇閘極線SGS及源極線SL提昇至電源電壓Vdd(步驟S31)。請注意，字線WL1至WL8及背閘線BG提昇至某電壓Vdd-Vth。
隨後，如藉由圖30中之標籤「s32」所指示，控制電路AR2b開始在所選擇記憶體區塊MB中將源極線SL升壓至抹除電壓Vera1，同時將由將施加至該源極線SL之電壓延遲某時間週期且將施加至該源極線SL之該電壓減小某量(該電壓為至抹除電壓Vera2之電壓升壓的開始)而產生的此電壓供應至源極側選擇閘極線SGS(步驟S32)。亦即，控制電路AR2b與源極線SL被升壓合拍地開始使源極側選擇閘極線SGS升壓。此引起GIDL電流。此外，字線WL1至WL8、背閘線BG及汲極側選擇閘極線SGD設定於浮動狀態。
接著，控制電路AR2b判定在所選擇記憶體區塊MB中源極線SL之電壓是否達到抹除電壓Vera1(步驟S33)。在此點上，若判定源極線SL之電壓達到抹除電壓Vera1(步驟S33處之「Y」)，則控制電路AR2b停止使該電壓升壓(步驟S34)。在步驟S34處，控制電路AR2b亦停止使源極側選擇閘極線SGS升壓。請注意，在停止點處，源極側選擇閘極線SGS具有低於源極線SL之電位的電位。
在執行步驟S34處之操作之後，如藉由圖30中之標籤「s35」所指示，控制電路AR2b將字線WL1至WL8及背閘線BG設定於接地電壓Vss(步驟S35)，且將由GIDL電流引起之電洞H饋給至記憶體電晶體MTr1至MTr8的閘極中。以此方式，資料被抹除。
(第四實施例中之非揮發性半導體儲存裝置的特定抹除操作)
現參看圖31A及圖31B，下文中將描述根據第四實施例之非揮發性半導體儲存裝置的特定抹除操作。圖31A及圖31B為說明抹除操作的時序圖。
首先，如圖31A中所說明，在時間t31，使信號VBAD 反相。
如圖31A中所說明，歸因於信號VBAD 之改變，在時間t31，信號RST1及RST2自電源電壓Vdd下降至接地電壓Vss。亦即，升壓電路140D中之電晶體142Db及143Dc經設定於關斷狀態，且自升壓電路140D輸出之信號Ve1及Ve2經設定於浮動狀態。
此外，如圖31B中所說明，歸因於信號VBAD 之改變，在時間t31處，在所選擇記憶體區塊MB中信號VSELa<i> 及VSELb<i> 自接地電壓Vss升高至電源電壓Vdd。亦即，第一轉移電晶體181a至185a(181b至184b、186b及187b)設定於接通狀態。另一方面，將接地電壓Vss施加至第二轉移電晶體187a及188a(188b及189b)的閘極。此允許藉此將第二轉移電晶體187a及188a(188b及189b)設定於關斷狀態。經由此操作，在所選擇記憶體區塊MB中，字線WL1至WL4及WL5至WL8經由第一轉移電晶體181a至184a及181b至184b分別連接至字線驅動電路110a及110b。此外，汲極側選擇閘極線SGD經由第一轉移電晶體185a及186b分別連接至選擇閘極線驅動電路120c及120d。此外，背閘線BG經由第一轉移電晶體187b連接至背閘線驅動電路170。
此外，如圖31B中所說明，歸因於信號VBAD 之改變，在時間t31處，在所選擇記憶體區塊MB中轉移電晶體186e及185f之信號VnodeA升高至電壓Vpp。亦即，在所選擇記憶體區塊MB中，轉移電晶體186e及185f將源極側選擇閘極線SGS連接至選擇閘極線驅動電路120c及120d。
另一方面，如圖31B中所說明，歸因於信號VBAD 之改變，在時間t31處，在非選擇記憶體區塊MB中使信號VSELa<x> 及VSELb<X> 維持於電壓Vss。亦即，第一轉移電晶體181a至186a(181b至187b)維持於關斷狀態。另一方面，將電壓VDD施加至第二轉移電晶體187a及188a(188b及189b)的閘極。此允許第一轉移電晶體187a及188a(188b及189b)設定於接通狀態。經由此操作，在非選擇記憶體區塊MB中字線WL1至WL4及WL5至WL8設定於浮動狀態。此外，源極側選擇閘極線SGS及汲極側選擇閘極線SGD經由第二轉移電晶體188a、187a、188b及189b分別連接至選擇閘極線驅動電路120c及120d。此外，背閘線BG設定於浮動狀態。
此外，如圖31B中所說明，在時間t31，在非選擇記憶體區塊MB中轉移電晶體186e及185f之信號VnodeA維持於接地電壓Vss。亦即，在非選擇記憶體區塊MB中，轉移電晶體186e及185f使源極側選擇閘極線SGS保持斷開於選擇閘極線驅動電路120c及120d。
接著，如圖31A中所說明，在時間t32，信號VSGS1 及VSGS2 自接地電壓Vss提昇至電源電壓Vdd。此外，在時間t32，信號VSGD1 、VSGD2 、VSGOFF 、VCG1 至VCG8 及VBG 自接地電壓Vss提昇至某電壓Vdd-Vth。
如圖31B中所說明，在時間t32，歸因於信號VSGS1 及VSGS2 之改變，在所選擇記憶體區塊MB中信號VSGS1<i> 及VSGS2<i> 提昇至電源電壓Vdd。此外，在時間t32，歸因於信號VSGD1 、VSGD2 、VCG1 至VCG8 及VBG 之改變，在所選擇記憶體區塊MB中信號VSGD1<i> 、VSGD2<i> 、VCG1<i> 至VCG8<i> 及VBG<i> 提昇至某電壓Vdd-Vth。
此外，如圖31B中所說明，在時間t32，信號VSL 在源極線驅動電路160處提昇至電源電壓Vdd。
隨後，如圖31B中所說明，在時間t33，信號Vref在升壓電路140D處提昇至電壓Vera3。因此，在時間t33，振盪電路141D開始其操作，且第一信號產生電路142D開始使信號Ve1升壓。接著，在自時間t33起已流逝某時間週期之後，第二信號產生電路143D開始使信號Ve2升壓。
此外，如圖31B中所說明，在時間t33，回應於以上提及之升壓電路140D的操作，信號VSGS1 及VSGS2 的電壓根據信號Ve2開始升高。結果，在所選擇記憶體區塊MB中信號VSGS1<i> 及VSGS2<i> 之電壓開始升高。信號VSL 之電壓根據信號Ve1亦開始升高。
隨後，如圖31A中所說明，在時間t34，升壓電路140D基於信號bEN判定，信號Va升壓至電壓Vera3(亦即，信號Ve1升壓至某電壓)。接著，信號Ve1及Ve2之升壓被停止，且信號Ve1及Ve2設定於抹除電壓Vera1及Vera2。
此外，如圖31B中所說明，在時間t34，回應於以上提及之升壓電路140D的操作，信號VSGS1 及VSGS2 之升壓被停止，且信號VSGS1 及VSGS2 設定於抹除電壓Vera2。結果，在所選擇記憶體區塊MB中，信號VSGS1<i> 及VSGS2<i> 之升壓被停止，且信號VSGS1<i> 及VSGS2<i> 設定於抹除電壓Vera2。信號VSL 之升壓亦被停止，且信號VSL 設定於抹除電壓Vera1。
接著，如圖31A中所說明，在時間t35，信號VCG1 至VCG8 及VBG 設定於接地電壓VSS 。經由時間t35處之控制，由GIDL電流引起之電洞H被饋給至記憶體電晶體MTr1至MTr8的閘極中，之後抹除操作之執行開始。
接著，如圖31A及圖31B所說明，抹除操作在時間t36結束。
(第四實施例中之非揮發性半導體儲存裝置的優點)
現將在下文中描述根據第四實施例之非揮發性半導體儲存裝置的優點。如上文所描述，第四實施例中之非揮發性半導體儲存裝置具有一升壓電路140D。該升壓電路140D產生信號Ve1及Ve2。在自信號Ve1被升壓起已流逝某時間週期之後信號Ve2經升壓，同時保持與信號Ve1的某電位差。此外，信號Ve1被供應至源極線SL，且信號Ve2被供應至源極側選擇閘極線SGS。使用升壓電路140D之信號Ve1及Ve2，如同在第一實施例至第三實施例中一般，第四實施例中之非揮發性半導體儲存裝置可用GIDL電流達成有效的資料抹除操作。
亦請注意，不同於上文所描述之第一實施例至第三實施例，第四實施例中之非揮發性半導體儲存裝置並不使用記憶體串MS之本體與源極線SL之間的耦合比來產生GIDL電流。亦即，第四實施例中之非揮發性半導體儲存裝置直接規定源極側選擇電晶體SSTr及源極線SL的電位以產生GIDL電流。此允許第四實施例中之非揮發性半導體儲存裝置獨立於裝置參數(諸如，耦合比或配線電容)來執行抹除操作。此外，與第一實施例至第三實施例相比較，第四實施例中之非揮發性半導體儲存裝置可減輕源極側選擇電晶體SSTr之閘極上的應力。
[其他實施例]
雖然已描述非揮發性半導體儲存裝置之實施例，但本發明並不意欲限於所揭示之實施例，且在不偏離本發明的精神的情況下可對所揭示實施例進行各種其他改變、添加、替換或其類似者。
10．．．基板
10a．．．基板
11a．．．擴散層
20．．．背閘電晶體層
21．．．背閘傳導層
22．．．背閘孔
30．．．記憶體電晶體層
31a~31d．．．字線傳導層
32．．．記憶體孔
33a．．．區塊絕緣層
33b．．．電荷儲存層
33c．．．穿隧絕緣層
34．．．U形半導體層
34a．．．柱狀部分
34b．．．接合部分
40．．．選擇電晶體層
41a．．．源極側傳導層
41b．．．汲極側傳導層
42a．．．源極側孔
42b．．．汲極側孔
43a．．．源極側閘極絕緣層
43b．．．汲極側閘極絕緣層
44a．．．源極側柱狀半導體層
44b．．．汲極側柱狀半導體層
50．．．配線層
51．．．源極線層
52．．．插塞層
53．．．位元線層
60．．．源極側選擇電晶體層
61．．．源極側傳導層
62．．．源極側孔
63．．．源極側閘極絕緣層
64．．．源極側柱狀半導體層
70．．．記憶體電晶體層
71a~71d．．．字線傳導層
72．．．記憶體孔
73a．．．區塊絕緣層
73b．．．電荷儲存層
73c．．．穿隧絕緣層
74．．．記憶體柱狀半導體層
80．．．汲極側選擇電晶體層
81．．．汲極側傳導層
82．．．汲極側孔
83．．．汲極側閘極絕緣層
84．．．汲極側柱狀半導體層
90．．．配線層
91．．．位元線層
100．．．輸入/輸出電路
110A．．．第一字線驅動電路
110a．．．字線驅動電路
110B．．．第二字線驅動電路
110b．．．字線驅動電路
110C．．．第三字線驅動電路
110c．．．字線驅動電路
110D．．．第四字線驅動電路
111A~111C．．．電壓轉換電路
112A~112C．．．轉移電晶體
120A．．．第一選擇閘極線驅動電路
120a．．．選擇閘極線驅動電路
120a'．．．選擇閘極線驅動電路
120B．．．第二選擇閘極線驅動電路
120b．．．選擇閘極線驅動電路
120C．．．第三選擇閘極線驅動電路
120c．．．選擇閘極線驅動電路
120D．．．第一選擇閘極線驅動電路
120d．．．選擇閘極線驅動電路
120E．．．第一選擇閘極線驅動電路
120F．．．第三選擇閘極線驅動電路
121A．．．電壓轉換電路
121B．．．電壓轉換電路
121D．．．第一電路
122A．．．轉移電晶體
122B．．．轉移電晶體
122D．．．第二電路
130．．．位址解碼器電路
140A~140C．．．升壓電路
140D．．．升壓電路
140E．．．升壓電路
141D．．．振盪電路
141Da．．．NOR電路
141Db~141De．．．反相器電路
142D．．．第一信號產生電路
142Da．．．電荷泵電路
142Db．．．電晶體
143a~143n．．．二極體
143D．．．第二信號產生電路
143Da．．．延遲電路
143Db．．．切換電路
143Db1．．．位準偏移器電路
143Db2．．．電晶體
143Dc．．．電晶體
144a~144l．．．充電及放電電路
144A．．．AND電路
144B．．．反相器
144C．．．電容器
144D．．．第三信號產生電路
144Da．．．電壓降電路
144Db．．．參考電位產生電路
144Dc．．．差動放大器電路
150．．．感測放大器電路
150a．．．感測放大器電路
151．．．選擇電路
151a．．．頁緩衝器
151b．．．電晶體
151c．．．電晶體
152A．．．電壓轉換電路
152B．．．電壓轉換電路
160．．．源極線驅動電路
160a．．．源極線驅動電路
161A~161C．．．電壓轉換電路
162A~162C．．．轉移電晶體
170．．．背閘線驅動電路
180a．．．第一列解碼器電路
180aa．．．電壓轉換電路
180b．．．第二列解碼器電路
180bb．．．電壓轉換電路
180c．．．第一列解碼器電路
180cc．．．電壓轉換電路
180d．．．第二列解碼器電路
180dd．．．電壓轉換電路
180e．．．第一列解碼器電路
180f．．．第二列解碼器電路
181a~186a．．．第一轉移電晶體
181b~187b．．．第一轉移電晶體
181c~184c．．．第一轉移電晶體
181d~185d．．．第一轉移電晶體
181d'~185d'．．．第二轉移電晶體
185A．．．電壓轉換電路
185B．．．電晶體
185f．．．轉移電路
186e．．．轉移電路
187a．．．第二轉移電晶體
188a．．．第二轉移電晶體
188b．．．第二轉移電晶體
189b．．．第二轉移電晶體
190．．．序列器
AR1．．．記憶體單元陣列
AR1a．．．記憶體單元陣列
AR2．．．控制電路
AR2a．．．控制電路
AR2b．．．控制電路
bEN．．．信號
BG．．．背閘線
BL．．．位元線
BLa．．．位元線
BTr．．．背閘電晶體
E．．．電子
ERASE．．．信號
H．．．電洞
MB．．．記憶體區塊
MBa．．．記憶體區塊
MS．．．記憶體串
MSa．．．記憶體串
MTr1~MTr8．．．記憶體電晶體
MTra1~MTra4．．．記憶體電晶體
PROGRAM．．．信號
READ．．．信號
RST1．．．信號
RST2．．．信號
Sai．．．信號
SDTr．．．汲極側選擇電晶體
SDTra．．．汲極側選擇電晶體
SGD．．．汲極側選擇閘極線
SGDa．．．汲極側選擇閘極線
SGDa1~SGDa4．．．汲極側選擇閘極線
SGS．．．源極側選擇閘極線
SGSa．．．源極側選擇閘極線
SLA．．．第一源極線
SLAa．．．第一源極線
SLB．．．第二源極線
SLBa．．．第一源極線
SSTr．．．源極側選擇電晶體
SSTra．．．源極側選擇電晶體
t11．．．時間
t12．．．時間
t13．．．時間
t14．．．時間
t15．．．時間
t31．．．時間
t32．．．時間
t33．．．時間
t34．．．時間
t35．．．時間
t36．．．時間
Va．．．信號
VBAD ．．．信號
VBG ．．．信號
VBG<i> ．．．信號
VBL ．．．信號
VCG1 ~VCG4 ．．．信號
VCG1<i> ~VCg4<i> ．．．信號
VCG5 ~VCG8 ．．．信號
VCG5<i> ~VCg8<i> ．．．信號
VCUT．．．信號
Vdd．．．電源電壓
Vdd-Vth．．．電壓
Ve1．．．信號
Ve2．．．信號
Ver1．．．抹除電壓
Ver2．．．抹除電壓
Vera．．．抹除電壓
VERA ．．．信號
Vera3．．．抹除電壓
Vhh．．．信號
Vnode1．．．信號
VnodeA．．．信號
Vos．．．振盪信號
VPASS ．．．信號
Vpp．．．電壓
VPRG ．．．信號
VRDEC ．．．信號
VREDC2 ．．．信號
Vref．．．參考電位
VRST．．．信號
VSELa<i> ．．．信號
VSELb<i> ．．．信號
VSELL<i> ．．．信號
VSELR<i> ．．．信號
VSGD1 ~VSGD4 ．．．信號
VSGD1<i> ~VSGD4<i> ．．．信號
VSGOFF ．．．信號
VSGS ．．．信號
VSGS<i> ．．．信號
VSGS1 ．．．信號
VSGS2 ．．．信號
VSGS2<i> ．．．信號
VSL ．．．信號
Vss．．．接地電壓
Vth．．．電位差
WL1~WL8．．．字線
WLa1~WLa4．．．字線
φ1．．．信號
φ2．．．信號
圖1為根據本發明之第一實施例之非揮發性半導體儲存裝置的電路圖；
圖2為根據第一實施例之一記憶體串MS的電路圖；
圖3為根據第一實施例之字線驅動電路110a(110b)的電路圖；
圖4為根據第一實施例之選擇閘極線驅動電路120a(120b)的電路圖；
圖5為根據第一實施例之升壓電路140A至140C的電路圖；
圖6A為說明升壓電路140A至140C之操作的時序圖；
圖6B為說明升壓電路140A至140C之操作的時序圖；
圖7為根據第一實施例之源極線驅動電路160的電路圖；
圖8為根據第一實施例之感測放大器電路150的電路圖；
圖9為說明根據第一實施例之非揮發性半導體儲存裝置中之記憶體單元陣列AR1的一部分的示意性透視圖；
圖10為圖9之局部橫截面圖；
圖11為說明根據第一實施例之抹除操作的流程圖；
圖12為說明根據第一實施例之抹除操作的示意圖；
圖13為用於說明根據第一實施例之GIDL電流的圖；
圖14A為說明根據第一實施例之抹除操作的時序圖；
圖14B為說明根據第一實施例之抹除操作的時序圖；
圖15為根據第二實施例之非揮發性半導體儲存裝置的電路圖；
圖16為根據第二實施例之感測放大器電路150a的電路圖；
圖17為用於說明根據第二實施例之GIDL電流的圖；
圖18為說明根據第二實施例之抹除操作的時序圖；
圖19為根據第三實施例之非揮發性半導體儲存裝置的電路圖；
圖20為根據第三實施例之一記憶體串MSa的電路圖；
圖21為說明根據第三實施例之非揮發性半導體儲存裝置中之記憶體單元陣列AR1a的一部分的示意性透視圖；
圖22為圖21之局部橫截面圖；
圖23為用於說明根據第三實施例之GIDL電流的圖；
圖24為根據第四實施例之非揮發性半導體儲存裝置的電路圖；
圖25為根據第四實施例之選擇閘極線驅動電路120c(120d)的電路圖；
圖26A為根據第四實施例之升壓電路140D的電路圖；
圖26B為根據第四實施例之振盪電路141D的電路圖；
圖26C為根據第四實施例之位準偏移器143Db1的電路圖；
圖27為根據第四實施例之源極線驅動電路160a的電路圖；
圖28A為根據第四實施例之轉移電路186e及185f的電路圖；
圖28B為根據第四實施例之轉移電路186e及185f的電路圖；
圖29為說明根據第四實施例之抹除操作的流程圖；
圖30為說明根據第四實施例之抹除操作的示意圖；
圖31A為說明根據第四實施例之抹除操作的時序圖；及
圖31B為說明根據第四實施例之抹除操作的時序圖。
100．．．輸入/輸出電路
110a．．．字線驅動電路
110b．．．字線驅動電路
120a．．．選擇閘極線驅動電路
130．．．位址解碼器電路
140A~140C．．．升壓電路
150．．．感測放大器電路
160．．．源極線驅動電路
170．．．背閘線驅動電路
180a．．．第一列解碼器電路
180aa．．．電壓轉換電路
180b．．．第二列解碼器電路
180bb．．．電壓轉換電路
181a~186a．．．第一轉移電晶體
181b~187b．．．第一轉移電晶體
187a．．．第二轉移電晶體
188a．．．第二轉移電晶體
188b．．．第二轉移電晶體
189b．．．第二轉移電晶體
190．．．序列器
AR1．．．記憶體單元陣列
AR2．．．控制電路
BL．．．位元線
BTr．．．背閘電晶體
MB．．．記憶體區塊
MS．．．記憶體串
MTr1~MTr8．．．記憶體電晶體
SDTr．．．汲極側選擇電晶體
SLA．．．第一源極線
SLB．．．第二源極線
SSTr．．．源極側選擇電晶體
VBAD ．．．信號
VBG ．．．信號
VBG<i> ．．．信號
VBL ．．．信號
VCG1 ~VCG4 ．．．信號
VCG1<i> ~VCG4<i> ．．．信號
VCG5 ~VCG8 ．．．信號
VCG5<i> ~VCG8<i> ．．．信號
Vera．．．抹除電壓
VRDEC ．．．信號
VSELa<i> ．．．信號
VSELb<i> ．．．信號
VSGD1 ．．．信號
VSGD2 ．．．信號
VSGOFF ．．．信號
VSGS1 ．．．信號
VSGS2 ．．．信號
VSGS2<i> ．．．信號
VSL ．．．信號

Claims (16)

  1. 一種非揮發性半導體儲存裝置，其包含：一第一記憶體串，其包含串聯連接之複數個記憶體單元；一第一選擇電晶體，其具有一末端電性連接至該第一記憶體串之一末端；一第一配線，其電性連接至該第一選擇電晶體之另一末端；一第二配線，其電性連接至該第一選擇電晶體的一閘極；及一控制電路，其經組態以執行抹除操作，該控制電路經組態以在該抹除操作中使該第一配線之電壓升壓至第一電壓並使該第二配線之電壓升壓至第二電壓，該第一電壓係高於該第二電壓，且該控制電路經組態以開始使該第一配線之電壓自該第一電壓升壓至一抹除電壓。
  2. 如請求項1之非揮發性半導體儲存裝置，其中該控制電路包含：一第一電壓產生電路，其經組態以供應該第一電壓；及一第二電壓產生電路，其經組態以供應該第二電壓，該第二電壓係低於該第一電壓，該第二電壓延遲該第一電壓。
  3. 如請求項1之非揮發性半導體儲存裝置，其更包含：複數個記憶體區塊，其每一者包含該第一記憶體串； 一第二選擇電晶體，其具有一末端電性連接至該第一記憶體串之另一末端；及一第三配線，其電性連接至該第二選擇電晶體之另一末端；該控制電路經組態以控制所選擇之記憶體區塊中之該第一選擇電晶體之一第一閘極電壓、及所選擇之記憶體區塊中之該第二選擇電晶體之一第二閘極電壓，在該抹除操作之第一期間中該第一閘極電壓與該第二閘極電壓係不同於該第三配線之一電壓。
  4. 如請求項1之非揮發性半導體儲存裝置，其中該第一配線係源極線，且該第二配線係源極側選擇閘極線。
  5. 如請求項1之非揮發性半導體儲存裝置，其更包含：複數個記憶體區塊，其每一者包含該第一記憶體串；一第二選擇電晶體，其具有一末端電性連接至該第一記憶體串之另一末端；一第三配線，其電性連接至該第二選擇電晶體之另一末端；及一第四配線，其電性連接至該記憶單元的一閘極；該控制電路經組態以控制所選擇之記憶體區塊中之該第四配線之一電壓，在該抹除操作之第一期間中該第四配線之該電壓係不同於該第三配線之一電壓。
  6. 如請求項1之非揮發性半導體儲存裝置，其中複數個記憶體區塊，其每一者包括該第一記憶體串； 一第二選擇電晶體，其具有一末端電性連接至該第一記憶體串之另一末端；一第三配線，其電性連接至該第二選擇電晶體之另一末端；及該控制電路經組態以控制非選擇之記憶體區塊中之該第一選擇電晶體之一第一閘極電壓、及非選擇之記憶體區塊中之該第二選擇電晶體之一第二閘極電壓，在該抹除操作之第一期間中該第一閘極電壓與該第二閘極電壓係不同於該第三配線之一電壓。
  7. 如請求項1之非揮發性半導體儲存裝置，其中該第一電壓與該第二電壓間之差異係實質相同於該第一選擇電晶體的一臨限電壓。
  8. 如請求項3之非揮發性半導體儲存裝置，其中該第一電壓與該第二電壓間之差異係實質相同於該第一選擇電晶體的一臨限電壓。
  9. 如請求項5之非揮發性半導體儲存裝置，其中該第一電壓與該第二電壓間之差異係實質相同於該第一選擇電晶體的一臨限電壓。
  10. 如請求項6之非揮發性半導體儲存裝置，其中該第一電壓與該第二電壓間之差異係實質相同於該第一選擇電晶體的一臨限電壓。
  11. 如請求項1之非揮發性半導體儲存裝置，其更包含：複數個轉移電晶體，其每一者包含一末端連接至該記憶體單元之一閘極；該複數個轉移電晶體之每一者包含 一閘極；被供給至該閘極之一電壓被改變。
  12. 如請求項3之非揮發性半導體儲存裝置，其更包含：複數個轉移電晶體，其每一者包含一末端連接至該記憶體單元之一閘極；該複數個轉移電晶體之每一者包含一閘極；被供給至該閘極之一電壓被改變。
  13. 如請求項5之非揮發性半導體儲存裝置，其更包含：複數個轉移電晶體，其每一者包含一末端連接至該記憶體單元之一閘極；該複數個轉移電晶體之每一者包含一閘極；被供給至該閘極之一電壓被改變。
  14. 如請求項1之非揮發性半導體儲存裝置，其更包含一第二記憶體串，其串聯連接於該第一記憶體串；且該第一記憶體串與該第二記憶體串之每一者包含第一至第四記憶體單元；該第二記憶體單元係配置於該第一記憶體單元上方；該第三記憶體單元係配置於該第二記憶體單元上方；該第四記憶體單元係配置於該第三記憶體單元上方。
  15. 如請求項3之非揮發性半導體儲存裝置，其更包含一第二記憶體串，其串聯連接於該第一記憶體串；且該第一記憶體串與該第二記憶體串之每一者包含第一至第四記憶體單元；該第二記憶體單元係配置於該第一記憶體單元上方；該第三記憶體單元係配置於該第二記憶體單元上方；該第四記憶體單元係配置於該第三記憶體單元上方。
  16. 如請求項5之非揮發性半導體儲存裝置，其更包含一第 二記憶體串，其串聯連接於該第一記憶體串；且該第一記憶體串與該第二記憶體串之每一者包含第一至第四記憶體單元；該第二記憶體單元係配置於該第一記憶體單元上方；該第三記憶體單元係配置於該第二記憶體單元上方；該第四記憶體單元係配置於該第三記憶體單元上方。
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