JP2005100501A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】電気的なデータの書き込み及び消去が可能な側壁コントロールゲート構造を有するメモリセルトランジスタが列方向に直列接続され、一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリックス状に配置され、同一行に並ぶメモリセルトランジスタがそれぞれ共通の第1及び第2のコントロールゲート線に接続されたメモリセルアレイからなり、メモリセルアレイ内の隣り合った2本のコントロールゲート線に同一の高電圧パルスを与えて、書き込み、読み出しを行い、又消去時は、ブロック消去或いはページ消去を行なう不揮発性半導体記憶装置。
【選択図】図7
Description
Cr=Cono/(Cono+Cox) (2)
ここで、Vtはメモリセルトランジスタの閾値電圧、Vt0はフローティングゲート8に電荷がまったく入っていない場合の閾値電圧(中性閾値電圧)を表している。
本発明の実施例1に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図1に示すように、半導体基板26中に形成されたソース領域又はドレイン領域となる拡散層18と、半導体基板26上に形成された第一のゲート絶縁膜30と、拡散層18に挟まれたチャネル領域上に第一のゲート絶縁膜30を介して形成されたフローティングゲート8と、ソース又はドレインとなる拡散層18に面し、フローティングゲート8の有する2つの側壁に層間絶縁膜40を介して接して形成された第1および第2のコントロールゲート2とを備える。図1に示すメモリセルトランジスタは、図29に示す「スタック型構造」に比べ、コントロールゲート2がフローティングゲート8の側壁部に形成されることから「側壁コントロールゲート型構造」と呼ぶことにする。側壁コントロールゲート型構造によれば、フローティングゲート8周辺の寄生容量を削減することができ、コントロールゲート2とフローティングゲート8間の容量を増大することにより、書き込み電圧Vpgm低減することができ、高集積化、高速化が可能な不揮発性半導体記憶装置を実現することができる。
回路311からビット線電圧Vblを受け、カラムデコーダ302で選択されたNANDセルユニットの列に供給する。尚、図6は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
1個のセルを書き込む際に、セルアレイ内の隣り合った二本のコントロールゲートに同一の高電圧パルスを与えて、書き込みを行うNAND型フラッシュEEPROMにおいて、8個メモリセルトランジスタが直列に接続されたNANDセルを例として、SB書き込み方式を説明する。
Cr1×(Vpass−Vthbk−Vch_init)+
Cr2×(Vpgm−Vth−Vch_init) (3)
Vch_init=Vsgd−Vth_sgd (4)
Ct=N・Cch+N・Cins (5)
Cr1=(N−1)×Cins/Ct (6)
Cr2=Cins/Ct (7)
但し、Vch_initはチャネル電圧の初期値、Vthは選択メモリセルトランジスタの閾値、Vthbkは非選択メモリセルトランジスタの閾値、Cr1はVpassに掛かるブースト比、Cr2はVpgmに掛かるブースト比、Cinsは1つのメモリトランジスタのコントロールゲートと半導体基板間容量、Cchは1つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和、Ctはブースト領域に結合した全容量、NはNANDブースト領域に含まれるメモリトセルランジスタの数をそれぞれ示す。また、1つのメモリセルトランジスタのフローティングゲート(FG)8と半導体基板間容量をCox、1つのメモリトランジスタにおいて、片方のコントロールゲート(CG)2とフローティングゲート(FG)8間の容量をConoとすると、Cins=Cox・2Cono/(Cox+2Cono)で表される。中間電圧Vpassのパルス電圧の印加時にコントロールゲート電圧Vcgが上昇してゆくと、Vthbk+Vch_initに到達した時点で選択ゲートトランジスタからブースト領域(SB方式では、全メモリトランジスタのチャネル及び拡散層)が電気的に分離される。それまでにチャネルに転送される初期電圧がVch_initである。(3)式によるとチャネル電圧Vchは、ブースト比Cr1及びCr2を介して、それぞれVpassとVpgmと結合していることになる。(6),(7)式に示されるように、Cr2はCr1の1/(N-1)と小さいため、チャネル電圧Vchがほとんど中間電圧Vpassによって決まるのが、SB方式の特徴である。
Cr=2Cono/(2Cono+Cox) (9)
ここで、Cono:Coxを1.5:1とし、Vcgとして充分に高い書き込み電圧Vpgmを与え、メモリセルトランジスタの閾値電圧Vtを0V、フローティングゲートに電荷がまったく入っていない場合の閾値電圧(中性閾値電圧)Vt0を0Vとすると、
Vfg=0.75×Vpgm (10)
で表すことができる。
Vfg=0.375×Vpgm (11)
で表すことができる。
Vboost=
16Cch・Vboost_init/(16Cins+16Cch+17Cd)
+(15Cins+15Cd)・(Vpass−Vthbk)/(16Cins+16Cch+17Cd)
+(Cins+2Cd)・(Vpgm−Vthbk)/(16Cins+16Cch+17Cd) (12)
で表すことができる。ここで、Cinsは前述の如く、
Cins=Cox・Cr
=2Cox・Cono/(Cox+2Cono) (13)
で表される。
Vboost=
Cch・Vboost_init/(Cins+Cch)
+15Cins・(Vpass−Vthbk)/(16Cins+16Cch)
+Cins・(Vpgm−Vthbk)/(16Cins+16Cch) (14)
で表される。尚、従来セル構造では、Cins=Cox・Cono/(Cox+Cono)で表される。
Vboost=
32Cch・Vboost_init/(32Cins+32Cch+33Cd)
+(31Cins+31Cd)・(Vpass−Vthbk)/(32Cins+32Cch+33Cd)
+(Cins+2Cd)・(Vpgm−Vthbk)/(32Cins+32Cch+33Cd) (15)
で表される。
Vboost=
k・Cch・Vboost_init/[k・Cins+k・Cch+(k+1)・Cd]
+(k−1)・(Cins+Cd)・(Vpass−Vthbk)/[k・Cins+k・Cch+(k+1)・Cd]
+(Cins+2Cd)・(Vpgm−Vthbk)/[k・Cins+k・Cch+(k+1)・Cd] (16)
で表される。
1個のセルを書き込む際に、セルアレイ内の隣り合った二本のコントロールゲートに同一の高電圧パルスを与えて、書き込みを行うNAND型フラッシュEEPROMにおいて、8個メモリセルトランジスタが直列に接続されたNANDセルを例として、LSB書き込み方式を説明する。
1個のセルを書き込む際に、セルアレイ内の隣り合った2本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うNAND型フラッシュEEPROMにおいて、8個メモリセルトランジスタが直列に接続されたNANDセルを例として、EASB書き込み方式を説明する。
=−16Cox・Vfgth+16Cch・Vch_init (17)
即ち、チャネル内には、電荷量Qchが充電され、接合リーク等が十分に小さければ、上記時点を過ぎてもこの電荷は保持される。
ΔVch=ΔQch/Ct (18)
に従ってチャネル電圧を増加させることが出来る。
1個のセルを書き込む際に、セルアレイ内の隣り合った2本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うNAND型フラッシュEEPROMにおいて、8個メモリセルトランジスタが直列に接続されたNANDセルを例として、SBシーケンシャル書き込み方式を説明する。シーケンシャル書き込み方式とは、ソース線SL側のメモリセルから順番に書き込みを行なう書き込み方式である。シーケンシャル書き込み方式をSB書き込み方式に組み合わせた書き込み方式が本発明の実施例6に係る不揮発性半導体記憶装置に相当する。SBシーケンシャル書き込み方式は、図11若しくは図12に示すようなバイアス条件に設定される。
1個のセルを書き込む際に、セルアレイ内の隣り合った2本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うNAND型フラッシュEEPROMにおいて、8個メモリセルトランジスタが直列に接続されたNANDセルを例として、読み出し方式を説明する。
1個のセルを書き込む際に、セルアレイ内の隣り合った2本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うNAND型フラッシュEEPROMにおいて、8個メモリセルトランジスタが直列に接続されたNANDセルを例として、別の読み出し方式を説明する。
1個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った2本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うNAND型フラッシュEEPROMにおいて、8個メモリセルトランジスタが直列に接続されたNANDセルを例として、ブロック消去方式を説明する。本発明の実施例10に係る不揮発性半導体記憶装置として、ブロック消去方式は、選択ブロックに対しては、図16に示すバイアス条件に設定し、非選択ブロックに対しては、図17に示すバイアス条件に設定する。
1個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った2本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うNAND型フラッシュEEPROMにおいて、8個メモリセルトランジスタが直列に接続されたNANDセルを例として、ページ消去方式を説明する。
2…コントロールゲート(CG)
4,6…選択ゲート
8…フローティングゲート(FG)
14…ビット線コンタクト領域
16…ソース線コンタクト領域
18…拡散層
20…コントロールゲート線駆動回路
21…選択ゲート線駆動回路
22…ソース線駆動回路
23…2本のコントロールゲート線に挟まれる全メモリセルトランジスタ
24…NANDメモリセルユニット
26…ウェル若しくは半導体基板
28…素子分離領域
30…第一のゲート絶縁膜(トンネル絶縁膜)
32…第二の絶縁膜
40…第三の絶縁膜(ゲート間絶縁膜)
41…メモリセルアレイ
42…NANDメモリセルユニット
44…ページ領域
46…非選択ブロック
48…選択ブロック
49…金属シリサイド膜
52…第四の絶縁膜
142…フラッシュメモリシステム
144…ホストプラットホーム
146…USBフラッシュ装置
148…USBケーブル
150…USBホストコネクタ
152…USBフラッシュ装置コネクタ
154…USBホスト制御器
156…USBフラッシュ装置制御器
158…フラッシュメモリモジュール
160…制御ライン
162…アドレスデータバス
301…ビット線制御回路
302…カラムデコーダ
303…NAND型フラッシュメモリセルアレイ
310…ロウデコーダ
311…昇圧回路
A〜M…メモリセル
MC,MC1.1,MC2.1,…,MCn.1,…,MC1.k,MC1.k+1,MC2.k,MC2.k+1,…,MC1.m,MC2.m,…,MCn.m…メモリセルトランジスタ
SG1,SG1.1,SG1.m,SG1.k,SG1.k+1…ビット線側選択ゲートトランジスタ
SG2,SG2.1,SG2.m,SG2.k,SG2.k+1…ソース線側選択ゲートトランジスタ
SGD,SGS…選択ゲート線
BL,BL1,BL2…,BLm,BLk,BLk+1…ビット線
CG,CG1,CG2,…,CGn−k−1,CGn−k,CGn−k+1,…,CGn−1,CGn…コントロールゲート線
SL…ソース線
CB…ビット線コンタクト
CS…ソース線コンタクト
Vch…チャネル電圧
Vcc…電源電圧
Vch_init…チャネル電圧の初期値
Vboost_init…初期ブースト電圧
Vboost…ブースト電圧
Vth…選択メモリトランジスタの閾値
Vthbk…非選択メモリトランジスタの閾値
Cr…容量比
Cr1…中間電圧Vpassに掛かるブースト比
Cr2…書き込み電圧Vpgmに掛かるブースト比
Cins…1つのメモリトランジスタのコントロールゲートと半導体基板間容量
Cch…1つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和
Cox…1つのメモリトランジスタのフローティングゲートと半導体基板間容量
Cono…1つのメモリトランジスタのコントロールゲートとフローティングゲート間容量
Cd…コントロールゲートと拡散層との間の容量
Ct…ブースト領域に結合した全容量、
N…NANDブースト領域に含まれるメモリトランジスタの数
Vth_sgd…ビット線側選択ゲートトランジスタの閾値
Vsgd,Vsgd1,Vsgd2…ビット線側選択ゲート線SGDに印加する電圧
Vsl…ソース線に印加する電圧
Vbl1,Vbl2…ビット線電圧
Vsgs…ソース線側選択ゲート線SGSに印加する電圧
Vpgm…書き込み電圧
Vwl,Vread,VreadL,VreadM,VreadeH…読み出し電圧
Vpass,VpassL,VpassH,VpassH1,VpassH2,VpassH3,VpassL1,VpassL2,VpassL3,Vpass1
〜Vpassn…中間電圧
Vcutoff…カットオフ電圧
Vcg…コントロールゲート電圧
Vfg…フローティングゲート電圧
Vfgth…浮遊ゲートからみたメモリトランジスタの閾値
Vfg_init…フローティングゲートの初期電圧
Vt…メモリセルトランジスタの閾値電圧、
Vt0…フローティングゲート8に電荷がまったく入っていない場合の閾値電圧(中性閾値電圧)
Qch…電荷量
Vss…低い電圧(例えば0V)
Vsub…基板電圧
Vera…消去電圧
RDS…制御信号
Claims (30)
- フローティングゲートの両側に配置された第1及び第2のコントロールゲートを備えたメモリセルトランジスタが複数個列方向に直列接続され、一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットが複数個行方向に配置され、同一行に並ぶメモリセルトランジスタの前記第1及び第2のコントロールゲートがそれぞれ共通の第1及び第2のコントロールゲート線に接続されたメモリセルアレイと、
電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、
前記書き込み電圧及び前記異なる複数の中間電圧が供給され、前記第1及び第2のコントロールゲート線を選択し、且つ前記第1及び第2の選択ゲートトランジスタの各ゲートに接続された第1及び第2の選択ゲート線を選択するロウデコーダ
とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記ロウデコーダは、1個のメモリセルトランジスタを書き込む際に、メモリセルアレイ内の隣り合った前記第1及び第2のコントロールゲート線に同一の高電圧パルスを与えることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルユニットにおいて、前記メモリセルトランジスタの直列接続数はk個であり、前記メモリセルユニットのチャネルブースト電圧Vboostは、
Vboost=
k・Cch・Vboost_init/[k・Cins+k・Cch+(k+1)・Cd]
+(k−1)・(Cins+Cd)・(Vpass−Vthbk)/[k・Cins+k・Cch+(k+1)・Cd]
+(Cins+2Cd)・(Vpgm−Vthbk)/[k・Cins+k・Cch+(k+1)・Cd]
で表され、ここで、kは正の整数、Cinsは、1つのメモリトランジスタのコントロールゲートと基板間容量であって、
Cins=2Cox・Cono/(Cox+2・Cono)
で表され、Cchは1つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和、Cdはコントロールゲートと基板間容量、Vpgmは書き込み電圧、Vthbkは非選択メモリセルトランジスタの閾値電圧、
Vboost_initは初期ブースト電圧、で与えられることを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記ロウデコーダは、前記第1及び第2の選択ゲートトランジスタのチャネル領域をカットオフし前記メモリセルユニット内の全チャネル領域をフローティング状態とする電圧を与え、前記コントロールゲート線からの容量結合により、前記メモリセルユニット内のチャネル電圧を昇圧することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、書き込みメモリセルの第1の両側コントロールゲート線に書き込み電圧Vpgmを印加し、前記第1の両側コントロールゲート線に隣接する第2の両側コントロールゲート線に中間電圧Vpassよりも低い中間電圧を印加し、更に前記第2の両側コントロールゲート線に隣接する第3の両側コントロールゲート線に前記中間電圧Vpassよりも高い中間電圧を印加することを特徴とする請求項4記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、選択されたメモリセルトランジスタの両隣のメモリセルトランジスタをカットオフさせる電圧を、前記両隣のメモリセルトランジスタの両側の第1及び第2のコントロールゲート線に対して与え、前記選択されたメモリセルトランジスタのチャネル領域及び拡散層のみをフローティング状態にして、前記コントロールゲート線からの容量結合により、前記選択されたメモリセルトランジスタのチャネル電圧を昇圧することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、書き込みメモリセルの第1の両側コントロールゲート線に書き込み電圧Vpgmを印加し、前記第1の両側コントロールゲート線に隣接するメモリセルトランジスタの第2の両側コントロールゲート線及び第3の両側コントロールゲート線にカットオフ電圧を印加し、更に前記第2及び第3の両側コントロールゲート線に隣接する第4の両側コントロールゲート線に中間電圧Vpassよりも高い中間電圧を印加することを特徴とする請求項6載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、選択されたメモリセルトランジスタのソース線側に隣接するメモリセルトランジスタをカットオフさせる電圧を前記隣接するメモリセルトランジスタの両側コントロールゲート線に対して与え、前記選択されたメモリセルトランジスタよりもビット線側に位置するメモリセルトランジスタのチャネル領域を全て消去状態のブースト領域とすることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、書き込みメモリセルのソース線側に隣接するメモリセルの両側コントロールゲート線にはカットオフ電圧を印加してカットオフさせ、前記書き込みメモリセルの両側コントロールゲート線に書き込み電圧Vpgmを印加することを特徴とする請求項8記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、前記カットオフされたメモリセルトランジスタよりもソース線側に位置するコントロールゲート線には中間電圧Vpassよりも高い中間電圧VpassHを与え、前記書き込みメモリセルの両側コントロールゲート線のうち、ビット線側に隣接するコントロールゲート線には前記中間電圧Vpassよりも低い中間電圧VpassLを与え、更に前記ビット線側に隣接するコントロールゲート線の更にビット線側に隣接する複数のコントロールゲート線には前記中間電圧Vpassよりも高い中間電圧VpassHを与えることを特徴とする請求項9記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、前記カットオフされたメモリセルトランジスタよりもソース線側に位置するコントロールゲート線には中間電圧Vpassよりもハイレベルの中間電圧VpassHよりも更に高い中間電圧VpassH1を与え、前記書き込みメモリセルの両側コントロールゲート線のうち、ビット線側に隣接するコントロールゲート線には前記中間電圧Vpassよりも低い中間電圧VpassLよりも更に低い中間電圧VpassL2を与え、更に前記ビット線側に隣接するコントロールゲート線の更にビット線側に隣接する複数のコントロールゲート線には前記中間電圧Vpassよりもハイレベルの中間電圧VpassHよりも低い中間電圧VpassH2を与えることを特徴とする請求項9記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、前記第1及び第2の選択ゲートトランジスタの前記ゲートに、前記第1及び第2の選択ゲートトランジスタのチャネル領域をカットオフし前記メモリセルユニット内の全チャネル領域をフローティング状態とする電圧を与え、前記コントロールゲート線からの容量結合により、前記メモリセルユニット内のチャネル電圧を昇圧するとともに、前記選択されたメモリセルブロック内の全てのコントロールゲート線を順次書き込む際、ソース線側のメモリセルトランジスタのコントロールゲート線からビット線側に向かって、順番に選択して書き込みを行なうことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、書き込みメモリセルの位置がソース線側に近い場合において、前記書き込みメモリセルの両側コントロールゲート線に書き込み電圧Vpgmを印加し、前記両側コントロールゲート線に隣接するコントロールゲート線には中間電圧Vpassよりも低い中間電圧VpassLを印加することを特徴とする請求項12記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、前記書き込みメモリセルの両側コントロールゲート線のうち、ビット線側に隣接するコントロールゲート線よりも更にビット線側に位置するコントロールゲート線にはハイレベルの中間電圧VpassH1を印加することを特徴とする請求項13記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、書き込みメモリセルの位置がビット線側に近い場合において、前記書き込みメモリセルの両側コントロールゲート線に書き込み電圧Vpgmを印加し、前記両側コントロールゲート線に隣接するコントロールゲート線には中間電圧Vpassよりも低い中間電圧VpassL2を印加することを特徴とする請求項12記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、前記書き込みメモリセルの両側コントロールゲート線のうち、ソース線側に隣接するコントロールゲート線よりも更にソース線側に位置するコントロールゲート線には中間電圧Vpassよりも高い中間電圧VpassH2を印加することを特徴とする請求項15記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、書き込みメモリセルの第1の両側コントロールゲート線に書き込み電圧Vpgmを印加し、前記第1の両側コントロールゲート線に隣接する第2の両側コントロールゲート線に0Vを印加し、更に前記第2の両側コントロールゲート線に隣接する第3の両側コントロールゲート線に書き込み電圧Vpgmに等しい高い中間電圧を印加し、更に前記第3の両側コントロールゲート線に隣接する第4の両側コントロールゲート線に低い電圧を印加し、前記書き込みメモリセルから離隔するに従って前記書き込み電圧Vpgmに等しい高い中間電圧と前記低い電圧とを交互に印加することを特徴とする請求項4,6,8,12の内、いずれか1項に記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、読み出しメモリセルに隣接する第1の両側コントロールゲート線には低い読み出し電圧を印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、更に、前記第1の両側コントロールゲート線に隣接する第2の両側コントロールゲート線に第1の読み出し電圧VreadHを印加し、更に、前記第2の両側コントロールゲート線に隣接する第3の両側コントロールゲート線に第2の読み出し電圧VreadLを印加することを特徴とする請求項18記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、更に、前記第3の両側コントロールゲート線のうち、ソース線側のコントロールゲート線よりも更にソース線側及び前記第3の両側のコントロールゲート線のうち、ビット線側のコントロールゲート線よりも更にビット線側に位置するコントロールゲート線には前記第2の読み出し電圧VreadLに等しい読み出し電圧を印加することを特徴とする請求項19記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、前記読み出しメモリセルの前記第1の両側コントロールゲート線に低い電圧を印加し、前記第1の両側コントロールゲート線に隣接する第2の両側コントロールゲート線に読み出し電圧Vreadを印加し、更に前記第2の両側コントロールゲートに隣接する第3の両側コントロールゲート線に0Vを印加し、更に前記第3の両側コントロールゲート線に隣接する第4の両側コントロールゲート線に前記読み出し電圧Vreadに等しい電圧を印加し、前記書き込みメモリセルから離隔するに従って前記読み出し電圧Vreadに等しい電圧と前記低い電圧とを交互に印加することを特徴とする請求項18記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、選択されたメモリセルブロックにおいて、全てのコントロールゲート線に対して充分に低い電圧を与え、基板電圧を消去電圧に昇圧することによって、前記コントロールゲート線に挟まれた前記フローティングゲートから前記半導体基板へ電荷を引き抜くことでブロック消去することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、更に非選択のメモリセルブロックにおいて、全てのコントロールゲート線をフローティングゲート状態にする電圧を与え、基板電圧を消去電圧に昇圧する際、前記コントロールゲート線は消去電圧に等しい電圧に昇圧されることでブロック消去をされないことを特徴とする請求項22記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、選択されたページ領域のコントロールゲート線のみに充分に低い電圧を与え、非選択のページ領域のコントロールゲート線をフローティングゲート状態に設定し、基板電圧を消去電圧に昇圧する際、前記非選択のページ領域のコントロールゲート線は消去電圧に等しい電圧に昇圧され、前記選択されたページ領域のコントロールゲート線に挟まれた前記フローティングゲートから電荷を引き抜くことでページ消去を行なうことを特徴とする請求項22記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、書き込みメモリセルに対して、第1の両側コントロールゲート線に対して高電圧の書き込み電圧Vpgmを与え、前記第1の両側コントロールゲート線に隣接する第2の両側コントロールゲート線に対しては中間電圧Vpassよりも低電圧の中間電圧VpassL1を与え、前記書き込みメモリセルから離隔するに従って、コントロールゲート線に対して振動的に減衰する電圧パルスを印加することを特徴とする請求項4,6,8,12の内、いずれか1項に記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、書き込みメモリセルに対して、第1の両側コントロールゲート線に対して高電圧の書き込み電圧Vpgmを与え、前記第1の両側コントロールゲート線に隣接する第2の両側コントロールゲート線に対しては中間電圧Vpassよりも低電圧の中間電圧VpassL1を与え、前記第2の両側コントロールゲート線に隣接する第3の両側コントロールゲート線に対しては前記書き込み電圧Vpgmに等しい中間電圧VpassHを与え、前記書き込みメモリセルから離隔するに従って、コントロールゲート線に対して振動的に連続する電圧パルスを印加することを特徴とする請求項4,6,8,12の内、いずれか1項に記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、書き込みメモリセルに対して、第1の両側コントロールゲート線に対して高電圧の書き込み電圧Vpgmを与え、前記第1の両側コントロールゲート線に隣接する第2の両側コントロールゲート線に対しては中間電圧Vpassよりも低電圧の中間電圧VpassL1を与え、前記第2の両側コントロールゲート線に隣接する第3の両側コントロールゲート線に対しては前記書き込み電圧Vpgmよりも低いハイレベルの中間電圧VpassHを与え、前記書き込みメモリセルから離隔するに従って、コントロールゲート線に対して振動的に連続する電圧パルスを印加することを特徴とする請求項4,6,8,12の内、いずれか1項に記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、読み出しメモリセルに対して、第1の両側コントロールゲート線に対して低電圧の読み出し電圧Vwlを与え、前記第1の両側コントロールゲート線に隣接する第2の両側コントロールゲート線に対しては読み出し電圧Vreadよりもハイレベルの読み出し電圧VreadHを与え、前記読み出しメモリセルから離隔するに従って、コントロールゲート線に対して振動的に減衰する電圧パルスを印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、読み出しメモリセルに対して、第1の両側コントロールゲート線に対して低電圧の読み出し電圧Vwlを与え、前記第1の両側コントロールゲート線に隣接する第2の両側コントロールゲート線に対しては読み出し電圧Vreadよりも高い読み出し電圧VreadHを与え、前記読み出しメモリセルから離隔するに従って、コントロールゲート線に対して振動的に連続する電圧パルスを印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ロウデコーダは、選択されたコントロールゲート線の位置が前記ビット線に近いときに、非選択コントロールゲート線に前記複数の異なる中間電圧の内の高い電圧を与え、選択されたコントロールゲート線の位置が前記ビット線から遠いときに、非選択コントロールゲート線に前記複数の異なる中間電圧の内の低い電圧を与えることを特徴とする請求項1記載の不揮発性半導体記憶装置。
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