KR100540108B1 - 반도체 집적 회로 장치 및 ic 카드 - Google Patents

반도체 집적 회로 장치 및 ic 카드 Download PDF

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Abstract

칩 면적의 증대를 억제하면서, 기입 스피드를 고속화하는 것이 가능한 불휘발성 반도체 기억 장치를 구비한 반도체 집적 회로 장치를 제공한다. 글로벌 비트선(GBL)과, 제1, 제2 섹션 비트선(SBL[A], SBL[b])과, GBL을 SBL[A]에 접속하는 제1 섹션 선택 트랜지스터(SST[A])와, GBL을 SBL[B]에 접속하는 제2 섹션 선택 트랜지스터(SST단)와, SST[A] 및 SST[B] 중 어느 하나를 선택하는 섹션 선택 회로(111)와, GBL의 전위를 공급받음과 함께, GBL에 전위를 공급하는 데이터 래치 회로(DL)를 구비한다. 데이터 래치 회로(DL)는, SBL[A] 및 SBL[B]로부터의 판독 데이터를 증폭하는 데이터 증폭 회로(SLC)와, SBL[A]로의 기입 데이터 및 판독 데이터를 보유하는 제1 데이터 보유 회로(LC[A])와, SBL[B]로의 기입 데이터 및 판독 데이터를 보유하는 제2 데이터 보유 회로(LC[B])를 구비한다.
글로벌 비트선, 섹션 비트선, 섹션 선택 트랜지스터, 메모리 셀, 데이터 래치 회로

Description

반도체 집적 회로 장치 및 IC 카드{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND IC CARD}

도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 일 구성예를 도시하는 블록도.

도 2는 메모리 셀 어레이의 일 등가 회로예를 도시하는 등가 회로도.

도 3은 메모리 셀 어레이의 일 평면 패턴예를 도시하는 평면도.

도 4의 (a)는 도 3에서의 4A-4A선을 따라 취한 단면도, 도 4의 (b)는 도 3에서의 4B-4B선을 따라 취한 단면도.

도 5의 (a)는 섹션 선택 회로의 일 회로예를 도시하는 회로도, 도 5의 (b)는 NAND 다발의 일 등가 회로예를 도시하는 회로도.

도 6은 데이터 래치 회로의 일 회로예를 도시하는 회로도.

도 7은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 일 기입 동작예를 도시하는 동작 파형도.

도 8의 (a)는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제1 변형예를 도시하는 구성도, 도 8의 (b)는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제2 변형예를 도시하는 구성도.

도 9의 (a)는 제1 실시예의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 일 평면 패턴예를 도시하는 평면도, 도 9의 (b)는 도 9의 (a)에서의 9A-9A선을 따라 취한 단면도.

도 10의 (a)는 제1 실시예의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 일 평면 패턴예를 도시하는 평면도, 도 10의 (b)는 도 10의 (a)에서의 10A-10A선을 따라 취한 단면도.

도 11은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 일 구성예를 도시하는 블록도.

도 12는 본 발명의 제2 실시예에 따른 장치의 메모리 셀 어레이의 일 평면 패턴예를 도시하는 평면도.

도 13의 (a)는 도 12에서의 13A-13A선을 따라 취한 단면도, 도 13의 (b)는 도 12에서의 13B-13B선을 따라 취한 단면도, 도 13의 (c)는 도 12에서의 13C-13C선을 따라 취한 단면도, 도 13의 (d)는 도 12에서의 13D-13D선을 따라 취한 단면도, 도 13의 (e)는 도 12에서의 13E-13E선을 따라 취한 단면도.

도 14의 (a)는 섹션 선택 회로의 일 회로예를 도시하는 회로도, 도 14의 (b)는 NAND 다발의 일 등가 회로예를 도시하는 회로도.

도 15는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 일 기입 동작예를 도시하는 동작 파형도.

도 16은 섹션 비트선에 기생하는 기생 용량을 도시하는 도면.

도 17은 제2 실시예의 변형예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 일 평면 패턴예를 도시하는 평면도.

도 18의 (a)는 도 17에서의 18A-18A선을 따라 취한 단면도, 도 18의 (b)는 도 17에서의 18B-18B선을 따라 취한 단면도, 도 18의 (c)는 도 17에서의 18C-18C선을 따라 취한 단면도, 도 18의 (d)는 도 17에서의 18D-18D선을 따라 취한 단면도, 도 18의 (e)는 도 17에서의 18E-18E선을 따라 취한 단면도.

도 19는 제2 실시예의 변형예에 따른 불휘발성 반도체 기억 장치에 의해 얻어지는 이점의 일례를 도시하는 평면도.

도 20은 전형적인 시스템의 기입 동작 시에서의 외부 데이터 버스의 동작을 도시하는 동작 파형도.

도 21은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 기입 동작 시에서의 외부 데이터 버스의 동작을 도시하는 동작 파형도.

도 22는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 기입 동작 중에 판독 동작이 인터럽트한 경우의 내부 동작 시퀀스를 도시하는 동작 파형도.

도 23은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 검증 판독 동작 중에 판독 동작이 인터럽트한 경우의 내부 동작 시퀀스를 도시하는 동작 파형도.

도 24는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 일 동작예를 도시하는 동작 파형도.

도 25는 메모리 카드의 일 구성예를 도시하는 블록도.

도 26은 메모리 컨트롤러의 일 구성예를 도시하는 블록도.

도 27은 시스템의 일 제어예를 도시하는 흐름도.

도 28은 본 발명의 제6 실시예에 따른 IC 카드를 이용하는 전자 기기의 일례를 도시하는 사시도.

도 29는 디지털 스틸 카메라의 기본 시스템을 도시하는 블록도.

도 30의 (a)∼도 30의 (l)은 본 발명의 제6 실시예에 따른 IC 카드를 이용하는 전자 기기의 다른 예를 도시하는 도면.

도 31은 불휘발성 반도체 기억 장치의 전형적인 예를 도시하는 평면도.

<도면의 주요 부분에 대한 부호의 설명>

100 : P형 반도체 기판

101 : 셀 N형 웰 영역

102 : 셀 P형 웰 영역

103 : 메모리 셀 어레이

104 : 터널 절연막

105 : 층간막

106 : 소스/드레인 확산층

107 : 도전성 플러그

108 : 셀 소스선 바이어스 회로

109, 110 : 도전성 플러그

111 : 섹션 선택 회로

112, 114 : 고내압계 N채널형 트랜지스터

113 : 인버터 회로

115, 116, 117, 118, 119 : VCC계 N채널형 트랜지스터

120 : VCC계 P채널형 트랜지스터

130 : 국소 배선

131 : 확산층

본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치에 관한 것이다.

최근, 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치는 휴대 전자 기기의 기록 미디어로서 급속하게 보급되고 있다.

이러한 불휘발성 반도체 기억 장치에서, 고속 기입 스피드에 대한 요구가, 예를 들면 디지털 스틸 카메라 등의 시장에서 커지고 있다. 이것은 기록 미디어에 기억시키는 사진 등의 미디어 용량이 최근 급속하게 커지고 있기 때문이다.

이 요구에 대응하기 위해, 불휘발성 반도체 기억 장치에서는, 기입 페이지 길이를 길게 하고, 동시에 기입하는 메모리 셀의 개수를 증가시킴으로써 기입 스피드를 고속화하도록 하고 있다. 예를 들면 NAND형 불휘발성 반도체 기억 장치의 페이지 길이는, 통상 512바이트이다. 이 페이지 길이를, 예를 들면 4배의 2k바이트로 확대한다. 이에 의해, 페이지 길이 512바이트의 장치에 비해, 기입 스피드를 약 4배 빠르게 할 수 있다.

이런 종류의 NAND형 불휘발성 반도체 기억 장치의 전형적인 예를 도 31에 도시한다.

도 31에 도시한 바와 같이, 메모리 셀 어레이 및 512바이트분의 데이터 래치 회로를 하나의 블록으로 하고, 이 블록을 1개의 칩 내에 4세트 배치한다. 기억 용량을 변경하지 않는 경우에는, 하나의 메모리 셀 어레이에 포함되는 메모리 셀의 개수는 1/4로 할 수 있다. 그러나, 512바이트(=4k비트)의 데이터 래치 회로가 칩 전체에 차지하는 면적의 비율은 크다. 이러한 데이터 래치 회로를 4세트 배치(2k바이트(=16k비트))하거나, 또는 기입 스피드를 고속화하기 위해 8세트 배치(4k바이트(=32k비트))하면, 칩 면적이 증대된다.

따라서, 데이터 래치 회로의 증가를 억제하면서 기입 스피드를 고속화할 수 있는 기입 방법이 비특허 문헌1에 기재되어 있다.

전형적인 NAND형 불휘발성 반도체 기억 장치에서는, 1개의 비트선에 약 1000개의 NAND 다발(NAND string)이 접속되어 있다. 기입 시에는, 약 1000개의 NAND 다발 중, 기입이 행해지는 셀 트랜지스터를 포함한 1개의 NAND 다발이 선택된다. 이 이유는, 데이터 래치 회로로부터 항상 0V를 셀 트랜지스터의 채널에 계속해서 공급하여, 셀 트랜지스터의, 예를 들면 부유 게이트에 충분하게 전하(예를 들면 전자)를 공급하기 위해서이다. 그러나, 셀 트랜지스터의 미세화와 함께 부유 게이트에 주입되는 전하의 양이 감소해 왔다. 따라서, 비특허 문헌1에 기재되어 있는 바와 같이, 비트선 내에 축적된 전하를 셀 트랜지스터의 부유 게이트에 주입하는 NAND형 불휘발성 반도체 기억 장치가 제안되기에 이르렀다.

비특허 문헌1에서는, 데이터 래치 회로(Page Buffer)를 칩의 센터에 배치하고, 데이터 래치 회로의 상하에 메모리 셀 어레이를 배치한다. 데이터의 기입은, 상측(Upper bank) 메모리 셀 어레이의 비트선 및 하측(Lower bank) 메모리 셀 어레이의 비트선 각각에 축적된 전하를 사용하며, 상측 메모리 셀 어레이와 하측 메모리 셀 어레이에서 동시에 행한다. 이에 의해, 데이터 래치 회로의 증가를 억제하면서, 기입 스피드가 고속화된다.

[비특허 문헌1]

Ken Takeuchi et al., 「A Dual Page Programming Scheme for High-Speed Multi-Gb-Scale NAND Flash Memories」, 2000 Symposium on VLSI Circuits Digest of Technical Papers, pp.156-pp.157

기록 미디어에 기억시키는 미디어 용량이 최근 급속하게 커지고 있어, 불휘발성 반도체 기억 장치에서의 기입 스피드 고속화의 요구가 높아지고 있다. 그러나, 기입 스피드를 고속화하기 위해, 기입 페이지 길이를 길게 하고, 동시에 기입하는 메모리 셀의 개수를 증가시키는 전형적인 방법에서는, 데이터 래치 회로가 증가하여, 칩 면적이 커진다고 하는 문제가 있다.

이에 대하여, 비특허 문헌1에 기재된 기입 방법에서는, 데이터 래치 회로의 증가를 억제할 수 있다. 그러나, 칩 면적을 크게 하는 요인은 데이터 래치 회로만은 아니다.

본 발명은, 상기 문제를 감안하여 이루어진 것으로, 그 목적은, 칩 면적의 증대를 억제하면서, 기입 스피드를 고속화하는 것이 가능한 불휘발성 반도체 기억 장치를 구비한 반도체 집적 회로 장치, 및 이 반도체 집적 회로 장치를 내장한 IC 카드를 제공하는 것에 있다.

상기 목적을 달성하기 위해, 본 발명의 제1 양태에 따른 반도체 집적 회로 장치는 글로벌 비트선과, 제1 섹션 비트선과, 상기 글로벌 비트선을 상기 제1 섹션 비트선에 접속하는 제1 섹션 선택 트랜지스터와, 상기 제1 섹션 비트선에 접속된, 데이터 재기입이 가능한 제1 메모리 셀과, 제2 섹션 비트선과, 상기 글로벌 비트선을 상기 제2 섹션 비트선에 접속하는 제2 섹션 선택 트랜지스터와, 상기 제2 섹션 비트선에 접속된, 데이터 재기입이 가능한 제2 메모리 셀과, 상기 제1 섹션 선택 트랜지스터 및 상기 제2 섹션 선택 트랜지스터 중 어느 하나를 선택하는 섹션 선택 회로와, 상기 글로벌 비트선의 전위를 공급받음과 함께, 상기 글로벌 비트선에 전위를 공급하는 데이터 래치 회로를 구비한다. 그리고, 상기 데이터 래치 회로는, 상기 제1 메모리 셀로부터 판독된 제1 판독 데이터 및 상기 제2 메모리 셀로부터 판독된 제2 판독 데이터를 증폭하는 데이터 증폭 회로와, 상기 제1 메모리 셀에 기입하는 제1 기입 데이터 및 상기 제1 판독 데이터를 보유하는 제1 데이터 보유 회로와, 상기 제2 메모리 셀에 기입하는 제2 기입 데이터 및 상기 제2 판독 데이터를 보유하는 제2 데이터 보유 회로를 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위해, 본 발명의 제2 양태에 따른 IC 카드는, 상기 제1 양태에 따른 반도체 집적 회로 장치를 내장하는 것을 특징으로 한다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 이 설명에 있어서, 모든 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.

(제1 실시예)

본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치는, 비트선을 글로벌 비트선과 섹션 비트선으로 분리하고, 섹션 비트선에 축적되는 전하를 데이터 기입에 사용한다. 이에 의해, 데이터를, 동일한 글로벌 비트선에 접속된 복수의 섹션에 동시에 기입하는 것이 가능해지고, 또한 데이터 래치 회로를 복수의 섹션에서 공유하는 것이 가능해진다. 이에 따라, 데이터 래치 회로의 회로 규모의 증대를 억제하면서, 기입 스피드의 고속화가 달성된다.

도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 일 구성예를 도시하는 블록도, 도 2는 메모리 셀 어레이의 일 등가 회로예를 도시하는 등가 회로도이다. 또한, 제1 실시예에서는, 8개의 섹션 [A]∼섹션 [H] 중의 임의의 메모리 셀에 데이터를 동시에 기입하는 경우를 예로 들어 설명하지만, 데이터를 동시에 기입하는 섹션수는 8개에 한정되는 것은 아니며, 섹션 분할수는 임의이다.

도 1 및 도 2에 도시한 바와 같이, 예를 들면 P형 반도체 기판(100) 내에는 셀 N형 웰 영역(101)이 형성되고, 셀 N형 웰 영역(101) 내에는 셀 P형 웰 영역(102)이 형성되어 있다. 메모리 셀 어레이(103)는 셀 P형 웰 영역(102) 내에 형성된다. 본 예의 메모리 셀 어레이(103)는 8개의 섹션 [A]∼섹션 [H]로 나누어진다. 섹션 [A]∼섹션 [H]는, 비트선이 연장되는 방향(본 명세서에서는 컬럼 방향 으로 정의함)을 따라 배열된다. 메모리 셀 어레이(103)의 상방에는, m개의 글로벌 비트선 GBL1∼GBLm이 배치된다. GBL1∼GBLm은 컬럼 방향과 교차하고 워드선이 연장되는 방향(본 명세서에서는 로우 방향으로 정의함)을 따라 배열된다. 섹션 [A]∼ 섹션 [H] 내에는 각각 m개의 섹션 비트선 SBL1∼SBLm이 배치된다. SBL1∼SBLm은 로우 방향을 따라 배열된다. SBL1∼SBLm에는 각각, 데이터 재기입이 가능한 메모리 셀이 복수개 접속된다. 메모리 셀의 일례는 NAND형 메모리 셀이다. NAND형 메모리 셀은, 도 2에 도시한 바와 같이, 드레인측 블록 선택 트랜지스터 STD와, 소스측 블록 선택 트랜지스터 STS와, STD와 STS 사이에 접속된 적어도 1개의 셀 트랜지스터 CT를 포함한다. 본 명세서에서는, STD, CT, STS를 포함하는 트랜지스터 유닛을 NAND 다발이라고 한다. 도 3, 도 4의 (a) 및 도 4의 (b)에 NAND 다발의 일 구조예를 도시한다.

도 3은 제1 실시예에 따른 장치의 메모리 셀 어레이(103)의 일 평면 패턴예를 도시하는 평면도, 도 4의 (a)는 도 3에서의 4A-4A선을 따라 취한 단면도, 도 4의 (b)는 도 3에서의 4B-4B선을 따라 취한 단면도이다.

도 3, 도 4의 (a) 및 도 4의 (b)에 도시한 바와 같이, 예를 들면 P형 실리콘으로 이루어지는 P형 반도체 기판(100) 내에는 셀 N형 웰(101)이 형성되고, 셀 N형 웰(101) 내에는 셀 P형 웰(102)이 형성되어 있다. 셀 P형 웰(102)의 표면에는, 예를 들면 실리콘 산화막으로 이루어지는 터널 절연막(104)이 형성되어 있다. 터널 절연막(104) 상에는 부유 게이트 FG가 형성되고, 부유 게이트 FG 상에는 층간막(105)으로서, 예를 들면 실리콘 산화막-실리콘 질화막-실리콘 산화막의 3층 구조 절연막이 형성되어 있다. 층간막(105) 상에는 제어 게이트 CG가 형성되어 있다. 제어 게이트 CG는 워드선 WL이다. 셀 트랜지스터 CT는, 예를 들면 터널 절연막(104), 부유 게이트 FG, 층간막(105), 및 제어 게이트 CG로 이루어지는 스택 게이트 구조를 갖는 임계값 가변형 트랜지스터로 구성된다. 셀 트랜지스터 CT는, 예를 들면 스택 게이트 구조를 갖는 임계값 가변형 트랜지스터로 구성되지만, 셀 트랜지스터의 구조로서는 이것에 한정되는 것은 아니다.

셀 트랜지스터 CT의 소스/드레인 확산층(106)은, 인접하는 셀 트랜지스터 CT에서 공유됨으로써 직렬로 접속된다. 직렬로 접속된 셀 트랜지스터 CT는 드레인측 블록 선택 트랜지스터 STD와 소스측 블록 선택 트랜지스터 STS에 의해 협지된다.

STS의 소스/드레인 확산층(106)의 한쪽은 셀 트랜지스터 CT의 소스/드레인 확산층(106)과 공유된다. STS의 소스/드레인 확산층(106)의 다른쪽(106S)은 인접하는 NAND 다발 중의 STS의 소스/드레인 확산층(106(106S))과 공유된다. 소스/드레인 확산층(106S)은 셀 소스선 SL에, 예를 들면 도전성 플러그(107)를 통해 접속된다. 본 예의 SL은 제1층 금속층에 의해 형성된다. SL은 로우 방향으로 연장되고, 예를 들면 셀 웰 영역(101, 102) 이외의 영역에 배치된 셀 소스선 바이어스 회로(108)에 접속된다.

STD의 소스/드레인 확산층(106)의 한쪽은, 셀 트랜지스터 CT의 소스/드레인 확산층(106)과 공유된다. 소스/드레인 확산층(106D)은, 섹션 비트선 SBL에, 예를 들면 도전성 플러그(109)를 통해 접속된다. SBL은, 예를 들면 제1층 금속층의 상층에 있는 제2층 금속층에 의해 형성된다. SBL은 컬럼 방향으로 연장되고, 섹션 [A]∼섹션 [H] 내 각각에 배치된, 1열분의 NAND 다발 각각에 드레인측 블록 선택 트랜지스터 STD를 통해 접속된다.

본 예에서는, STS와 STD 사이에 협지되는 셀 트랜지스터 CT의 직렬 접속 수를 8개로 하고 있지만, 직렬 접속 수는 8개에 한정되는 것은 아니다. 8개 이상이어도 되고, 또한, 8개 미만이어도 된다. 물론, STS와 STD 사이에 1개의 셀 트랜지스터 CT를 협지한, 소위 3트랜지스터형 메모리 셀로 하는 것도 가능하고, STS와 STD 사이에 복수의 셀 트랜지스터 CT를 병렬 접속하는 것도 가능하다.

섹션 비트선 SBL1∼SBLm 중, 섹션 [A] 내에 배치된 SBL1[A]∼SBLm[A]는 섹션 선택 트랜지스터 SST1[A]∼SSTm[A]를 통해 GBL1∼GBLm에 접속된다. 마찬가지로, 섹션 [B] 내에 배치된 SBL1[B]∼SBLm[B]는 SST1[B]∼SSTm[B]를 통해 GBL1∼GBLm에 접속되고, …, 섹션 [H] 내에 배치된 SBL1[H]∼SBLm[H]는 SST1[H]∼SSTm[H]를 통해 GBL1∼GBLm에 접속된다.

SST1[A]∼SSTm[A]는 섹션 [A]가 선택되었을 때 GBL1∼GBLm을 SBL1[A]∼SBLm[A]에 접속한다. 마찬가지로, SST1[B]∼SSTm[B]는 섹션 [B]가 선택되었을 때 GBL1∼GBLm을 SBL1[B]∼SBLm[B]에 접속하고, …, SST1[H]∼SSTm[H]는 섹션 [H]가 선택되었을 때 GBL1∼GBLm을 SBL1[H]∼SBLm[H]에 접속한다. 본 예의 SST1[A]∼SSTm[A] 및 SST1[B]∼SSTm[B]는 섹션 [A]와 섹션 [B] 사이에 배치되며 GBL1∼GBLm과의 컨택트를 공유한다. 마찬가지로, SST1[C]∼SSTm[C] 및 SST1[D]∼SSTm[D]는 섹션 [C]와 섹션 [D] 사이에 배치되며 GBL1∼GBLm과의 컨택트를 공유하고, …, SST1[G]∼SSTm[G] 및 SST1[H]∼SSTm[H]는 섹션 [G]와 섹션 [H] 사이에 배치되며 GBL1∼GBLm과의 컨택트를 공유한다. 이들 섹션 선택 트랜지스터 SST는 셀 트랜지스터 CT와 마찬가지로 셀 P형 웰 영역(102) 상에 형성된다. 이들 SST의 게이트 절연막에는, 예를 들면 셀 트랜지스터 CT의 터널 절연막(104)과 동일한 막이 이용되며, SST의 게이트 절연막의 두께는 셀 트랜지스터 CT의 터널 절연막(104)의 두께와 동일하게 된다.

섹션끼리의 경계 부분에서는, 드레인측 블록 선택 트랜지스터 STD의 소스/드레인 확산층(106D)은 섹션 선택 트랜지스터 SST[A]의 소스/드레인 확산층(106)의 한쪽과 공유된다. SST[A]의 소스/드레인 확산층(106)의 다른쪽(106DD)은 인접하는 섹션 중의 섹션 선택 트랜지스터 SST[B]의 소스/드레인 확산층(106(106DD))과 공유된다. 소스/드레인 확산층(106DD)은 글로벌 비트선 GBL에, 예를 들면 도전성 플러그(110)를 통해 접속된다. GBL은, 예를 들면 제2층 금속층의 상층에 있는 제3층 금속층에 의해 형성된다. GBL은, 컬럼 방향으로 연장되며, 섹션 [A]∼섹션 [H] 내 각각에 배치된, 1열분의 섹션 비트선 SBL 각각에 섹션 선택 트랜지스터 SST를 통해 접속된다. 섹션 [A]∼섹션 [H]는 섹션 선택 회로(111)에 의해 선택된다.

섹션 선택 회로(111)는, 예를 들면 셀 웰 영역(101, 102) 이외의 영역에 배치되며, 예를 들면 메모리 셀 어레이의 "로우"를 선택하는 로우 디코더 R. DEC. 내에 배치된다. 본 예의 섹션 선택 회로(111)는, 섹션 선택 회로(111[A/B], 111[C/D], 111[E/F], 및 111[G/H])의 4개로 나누어진다. 섹션 선택 회로(111[A/B])는, 섹션 [A]를 선택하는 신호를 섹션 선택선 SS[A]를 통해 SST1[A]∼SSTm[A]의 게이트에 공급함과 함께, 섹션 [B]를 선택하는 신호를 섹션 선택선 SS[B]를 통해 SST1[B]∼SSTm[B]의 게이트에 공급한다. 이하 마찬가지로, 섹션 선택 회로(111[C/D])는, 섹션 [C]를 선택하는 신호를, 섹션 선택선 SS[C]를 통해 SST1[C]∼SSTm[C]의 게이트에 공급함과 함께, 섹션 [D]를 선택하는 신호를 섹션 선택선 SS[D]를 통해 SST1[D]∼SSTm[D]의 게이트에 공급하고, …, 섹션 선택 회로(111[G/H])는, 섹션 [G]를 선택하는 신호를 섹션 선택선 SS[G]를 통해 SST1[G]∼SSTm[G]의 게이트에 공급함과 함께, 섹션 [H]를 선택하는 신호를 섹션 선택선 SS[H]를 통해 SST1[H]∼SSTm[H]의 게이트에 공급한다. 본 예에서는, 섹션 선택 회로(111[A/B])는, 섹션 [A]에 대응하는 R. DEC. [A]와 섹션 [B]에 대응하는 R. DEC. [B] 사이에 배치된다. 이하 마찬가지로, 섹션 선택 회로(111[C/D])는 R. DEC. [C]와 R. DEC. [D] 사이에 배치되고, …, 섹션 선택 회로(111[G/H])는 R. DEC. [G]와 R. DEC. [H] 사이에 배치된다.

도 5의 (a)는 섹션 선택 회로의 일 회로예를 도시하는 회로도이다. 도 5의 (a)에서는, 섹션 선택 회로(111[A/B])를 도시하지만, 다른 섹션 선택 회로(111[C/D]∼111[G/H])에 대해서도 마찬가지의 회로이다. 또한, NAND 다발을 하나의 사각 박스로 표기한다. 이 박스 내의 등가 회로는 도 5의 (b)에 도시한 바와 같다.

도 5의 (a)에 도시한 바와 같이, 섹션 [A]와 섹션 [B] 사이에는, 드레인 단자를 공유하고, 이 드레인 단자에 GBL을 공통으로 접속한 섹션 선택 트랜지스터 SST[A] 및 SST[B]가 접속된다. SST[A] 및 SST[B]의 게이트 전극은 섹션 선택 회로(111[A/B])로부터 연장되는 2개의 섹션 선택선 SS[A] 및 SS[B]에 접속된다. 섹션 선택 회로(111) 내에는, 소거 동작 시에, 섹션 선택선 SS[A] 및 SS[B]를 전기적으로 부유 상태로 하는 고전압계 N채널형 트랜지스터(112[A], 112[B])가 배치되어 있다. 고내압계 트랜지스터(112[A], 112[B])의 게이트 전극에는 신호 ERASE-OFF가 공급된다. 신호 ERASE-OFF는, 기입 동작 시 및 판독 동작 시에 "HIGH" 레벨로 되어 고내압계 트랜지스터(112[A], 112[B])를 도통시키고, 소거 동작 시에 "LOW" 레벨, 예를 들면 0V로 되어 고내압계 트랜지스터(112[A], 112[B])를 비도통시킨다. 신호 ERASE-OFF의 전위는, 예를 들면 승압 회로로부터 공급되며, 그 "HIGH" 레벨의 전위의 일례는 전원 전압 VCC보다 N채널형 트랜지스터의 임계값만큼 높은 전위이다.

고내압계 트랜지스터(112[A], 112[B])의 전류 통로의 일단은 섹션 선택선 SS[A] 및 SS[B]에 접속되고, 타단은 버퍼용 인버터 회로(113[A], 113[B])를 통해 글로벌 섹션 선택 신호선 GS[A] 및 GS[B]에 접속된다. 본 예의 신호선 GS[A]의 전위는 섹션 [A]가 선택되었을 때에 "LOW" 레벨로 되어, 인버터 회로(113[A]), 고내압계 트랜지스터(112[A])를 통해 SST[A]를 도통시킨다. 신호선 GS[B]의 전위는 섹션 [B]가 선택되었을 때에 "LOW" 레벨로 되어, 인버터 회로(113[B]), 고내압 트랜지스터(112[B])를 통해 SST[B]를 도통시킨다.

글로벌 비트선 GBL1∼GBLm은 데이터 래치 회로 DL1∼DLm에 접속된다. 데이터 래치 회로 DL1∼DLm은, 예를 들면 셀 웰 영역(101, 102) 이외의 영역에 배치된다.

도 6은 데이터 래치 회로의 일 회로예를 도시하는 회로도이다. 도 6에는 데 이터 래치 회로 DL1∼DLm 중의 한 개가 도시되어 있다.

도 6에 도시한 바와 같이, 데이터 래치 회로 DL에는, 고내압계 N채널형 트랜지스터(114), 감지 회로 SLC, 및 섹션 [A]∼섹션 [H] 각각에 대응하는 데이터 래치 LC[A]∼데이터 래치 LC[H]가 배치되어 있다.

글로벌 비트선 GBL은 고내압계 트랜지스터(114)의 전류 통로의 일단에 접속된다. 고내압계 트랜지스터(114)의 전류 통로의 타단은 VCC계 N채널형 트랜지스터(115)의 전류 통로의 일단에 접속된다. 고내압계 트랜지스터(115)는 셀 웰 영역(101, 102) 이외의 영역에 배치되며, 예를 들면 P형 반도체 기판(100) 내에 배치된다. 트랜지스터(115)는 고내압계 트랜지스터(114)를 사이에 두고 메모리 셀 어레이(103)와 서로 마주보고 배치된다.

고내압계 트랜지스터(114)의 게이트 전극의 전위는 판독 동작 시 및 기입 동작 시에 고내압계 트랜지스터(114)를 도통시키기 위해 고레벨로 되며, 소거 동작 시에 고내압계 트랜지스터(114)를 비도통시키기 위해, 예를 들면 0V로 제어된다. 고내압계 트랜지스터(114)는, 소거 동작 시에 셀 P형 웰 영역(102) 및 셀 N형 웰 영역(101)을 통해 글로벌 비트선 GBL에 공급되는, 예를 들면 20V 정도의 고전압이 데이터 래치 회로 DL의 내부에 전달되지 않도록 하기 위한, 소위 분리 트랜지스터이다. 이 때문에, 고내압계 트랜지스터(114)의 사이즈는, 예를 들면 데이터 래치 회로 DL 내의 다른 트랜지스터, 예를 들면 VCC계 트랜지스터의 사이즈보다 크다. 고내압계 트랜지스터(114)의 크기의 일례, 예를 들면 고내압계 트랜지스터(114)의 채널 길이의 일례는 VCC계 트랜지스터의 채널 길이의 6배 이상이다.

트랜지스터(115)의 게이트 전극에는, 판독 동작 시에 글로벌 비트선 GBL의 충전 전압을 제어하기 위해 전원 전압 VCC과 0V 사이의 소정 전압이 공급되며, 기입 동작 시에는 전원 전압 VCC가 소정 기간 공급된다.

트랜지스터(115)의 전류 통로의 타단은 VCC계 N채널형 트랜지스터(116[A]∼116[H])를 통해 기입 데이터 래치 LC[A]∼LC[H]에 접속된다. LC[A]∼LC[H]는 클럭 인버터 CLK11과 CLK12에 의해 구성된다. LC[A]∼LC[H]에는, 기입 데이터의 입력 동작 시에, 예를 들면 칩 외부로부터 입력되는 기입 데이터가 I/O 데이터 버스(I/O 버스)와 N채널형 트랜지스터(117[A]∼117[H])를 통해 입력된다. LC[A]∼LC[H]는 입력된 기입 데이터를 보유한다.

또한, 트랜지스터(115)의 전류 통로의 타단은 VCC계 N채널형 트랜지스터(118)를 통해 판독 감지 회로 SLC에 접속된다. SLC는 클럭드 인버터 CLK21과 CLK22에 의해 구성된다. SLC는, 판독 동작 시, 기입 동작 시에서의 검증 판독 동작 시, 및 소거 동작 시에서의 검증 판독 동작 시에, 글로벌 비트선 GBL의 전위를 감지하고, 감지한 판독 데이터를 보유한다. 보유한 데이터는, 트랜지스터(118, 116[A]∼116[H]), LC[A]∼LC[H] 내의 클럭드 인버터 CLK11, 트랜지스터(117[A]∼117[H])를 통해 I/O 버스에 전달되어, 메모리 칩 외부로 출력된다.

또한, 트랜지스터(115)의 전류 통로의 타단은, VCC계 N채널형 트랜지스터(119), VCC계 P채널형 트랜지스터(120)를 통해, 예를 들면 전위 VCC가 공급되는 단자(121)에 접속된다.

다음으로, 제1 실시예에 따른 불휘발성 반도체 기억 장치의 일 동작예에 대 하여 설명한다.

[판독 동작]

판독 동작 시에는, P채널형 트랜지스터(120)가 도통 상태로 되어, N채널형 트랜지스터(119, 115, 114)를 통해 글로벌 비트선 GBL을 소정의 전압으로 프리차지한다. 또한, 섹션 선택 회로(111)에 의해 섹션 [A]∼섹션 [H] 중 어느 하나를 선택하고, 선택한 섹션 내의 섹션 비트선 SBL을 프리차지한다. 그 후, 선택한 섹션 내에서, 로우 디코더에 의해 선택된 메모리 셀이 온될지 오프될지에 따라, SBL, GBL의 전위가 변화된다. 구체적인 일례는, 트랜지스터(115)의 게이트 전위가, 예를 들면 1.6V로 제어되어 있고, GBL, SBL이, 예를 들면 1V로 충전되는 것으로 한다. 그 후, 메모리 셀이 온되어, 소정 전류(예를 들면 100㎷) 흘리게 되면, GBL, SBL의 전위가, 예를 들면 0.9V로 저하된다. 트랜지스터(115)와 트랜지스터(119)의 노드(122)의 전위는, GBL/SBL 프리차지 동작 후에는, 트랜지스터(119)의 게이트 전위(예를 들면 VCC)보다 트랜지스터(119)의 임계값만큼 낮은 값이다(예를 들면 2.4V). GBL의 전위가 0.9V로 저하되면, 노드(122)의 전위는 GBL의 전위와 동일 전위인 0.9V까지 저하된다. 또한, 메모리 셀이 오프되어, 소정의 전류를 흘리지 않는 경우, GBL, SBL의 전위는 1V의 프리차지 전위를 유지한다. 그 때문에, 트랜지스터(115)는 오프 상태를 유지하고, 노드(122)의 전위도 2.4V를 유지한 상태 그대로 된다.

감지 회로 SLC 내의 클럭드 인버터 CLK22는, 트랜지스터(118)가 도통함으로써, GBL의 전위 상태를 감지하고, 그 후 클럭드 인버터 CLK21이 도통함으로써, 판 독 데이터를 SLC 내에 "1" 또는 "0" 데이터로서 보유한다. 이 후, 데이터 래치 LC[A]∼LC[H] 중에서 선택한 섹션에 대응하는 데이터 래치에 트랜지스터(116[A]∼116[H]) 중 어느 하나를 통해 전송한다.

[기입 동작]

NAND형 불휘발성 반도체 기억 장치의 기입 방식은, 잘 알려져 있는 바와 같이 터널 절연막을 개재하여 채널 중의 전자를 부유 게이트 FG에 주입함으로써 행해진다.

본 예에서는, "0" 데이터를 기입하는 경우, 예를 들면 0V를 글로벌 비트선 GBL로부터 섹션 비트선 SBL로 전송하고, 또한 전송된 0V를 SBL로부터 선택된 셀 트랜지스터 CT의 채널까지 전송한다. 예를 들면 선택된 NAND 다발 내의 블록 선택 트랜지스터 STD, STS의 게이트에는 VCC의 전압을 인가하고, 선택된 NAND 다발 내의 비선택 셀 트랜지스터 CT의 제어 게이트 CG에는 10V 정도의 전압을 인가하며, 선택된 NAND 다발 내의 선택 셀 트랜지스터 CT의 제어 게이트 CG에는 20V 정도의 전압을 인가하여 선택 셀 트랜지스터 CT의 채널에 0V를 전송한다. 이에 의해, 선택 셀 트랜지스터 CT의 부유 게이트 FG에 전자가 주입되어, "0" 데이터가 기입된다.

또한, "1" 데이터를 기입하는 경우에는, 예를 들면 VCC를 글로벌 비트선 GBL로부터 섹션 비트선 SBL로 전송한다. 선택된 NAND 다발 내의 블록 선택 트랜지스터 STD, STS의 게이트에는 VCC의 전압이 인가되어 있다. 이 때문에, 블록 선택 트랜지스터 STD의 게이트와 STD의 소스(섹션 비트선 SBL)와의 전위차가 임계값 Vth 미만, 혹은 이하로 되어, 블록 선택 트랜지스터 STD가 비도통으로 된다. 이 결과, 선택된 NAND 다발 내의 셀 트랜지스터 CT의 채널이 전기적으로 부유 상태로 되어, 선택된 NAND 다발 내의 채널의 전위가 이 NAND 다발 내의 제어 게이트 CG의 전위와 용량 결합함으로써 상승한다. 채널의 전위가 상승한 결과, 선택 셀 트랜지스터 CT의 채널과 제어 게이트 CG의 전위차는 "0" 데이터 기입 시에 비해 완화되며, 선택 셀 트랜지스터 CT의 부유 게이트 FG에는 전자가 주입되지 않는다. 따라서, 선택 셀 트랜지스터의 데이터로서는 소거 상태인 "1" 데이터가 보유된다.

기입 동작 시에는, 우선, 기입 데이터가, 예를 들면 칩 외부로부터 I/O 버스선, 트랜지스터(117)를 경유하여 데이터 래치 LC에 기억된다. 8섹션 중의 8페이지에 데이터를 동시에 기입하는 경우에는, 기입 데이터 입력을 8회 행한다. 각각의 입력 동작으로 트랜지스터(117[A]∼117[H])를 순차 도통시켜, 대응하는 데이터 래치 LC[A]∼LC[H]에 기입 데이터를 기억시킨다. "0" 데이터 기입 시에는, 노드(123)가 "HIGH" 레벨로, 노드(124)가 "LOW" 레벨로 세트된다. 기입 동작이 시작되면, 트랜지스터(116[A]∼116[H] 중 1개, 115, 및 114)가 도통 상태로 되어, 노드(124)에 보유되는 기입 데이터가 GBL, SBL을 통해 선택 셀 트랜지스터의 채널까지 전송된다.

이러한 기입 데이터를, 트랜지스터(116[A]∼116[H])를 순차적으로 펄스 형태로 도통시킴으로써, 글로벌 비트선 GBL에 펄스 형태로 전송시킨다. 각각의 펄스가 출력되는 동안에, 섹션 선택 트랜지스터 SST[A]∼SST[H]를 도통시켜, 기입 데이터를 글로벌 비트선 GBL로부터 섹션 비트선 SBL[A]∼SBL[H]로 전송시킨다.

기입 종료 후에는, 셀 트랜지스터의 임계값이 소정의 값까지 상승하였는지를 체크하기 위해 검증 판독이 행해진다.

검증 판독 동작 시에는, 트랜지스터(116[A]∼116[H])가 비도통으로 되며 트랜지스터(118)가 도통하고, 감지 회로 SLC에 의해 상기 판독 동작과 동일한 동작이 행해진다. 이 결과, 선택 셀 트랜지스터의 임계값이 소정의 전압까지 상승하지 않아, SBL, GBL에 전류가 흐르는 경우, 노드(125)에 "LOW" 레벨이 기억된다. 다음으로, 이 검증 결과에 기초하여, 다음의 추가 기입 동작을 행할지의 여부의 판정 동작이 칩 내에서 자동적으로 행해진다. 이 때, 클럭드 인버터 CLK21은 비도통 상태, 클럭드 인버터 CLK22는 도통 상태로 된다. 여기서, 예를 들면 섹션 [A]에 대한 검증 판독이 행해지고 있는 것으로 가정한다. 이 경우에는, 트랜지스터(127[A]∼127[H]) 중, 트랜지스터(127[A])가 도통하고 있다. 그러나, 노드(125)가 "LOW" 레벨이기 때문에, 트랜지스터(126[A]∼[H])는 도통하지 않고, 데이터 래치 LC[A]의 노드(123)는 용량 C에 기억된 전하에 의해 이전의 전위를 유지한다. 즉, "HIGH" 레벨 그대로 되며, 노드(124)가 "LOW" 레벨로 된다. 그 후, 클럭드 인버터 CLK11이 도통 상태로 되어, 노드(124)의 "LOW" 레벨이 데이터 래치 LC[A]에 기억된다. 이 상태에서, 추가 기입이 행해진다. 또한, 추가 기입에서는, 워드선 WL의 전위를 전회의 기입보다 소정 전위만큼 높게 하는, 소위 스텝 업 기입을 이용하는 것이 가능하다.

또한, 선택 셀 트랜지스터의 임계값이 소정의 전압까지 상승하여, 선택 셀 트랜지스터에 전류가 흐르지 않는 경우, 노드(125)에 "HIGH" 레벨이 기억된다. 다음으로, 상기 검증 판독 동작과 마찬가지로, CLK21이 비도통 상태, CLK22가 도통 상태로 된다. 이 때, 노드(125)가 "HIGH" 레벨로 된다. 예를 들면 섹션 [A]에 대한 검증 판독이 행해지고 있는 경우에는, 트랜지스터(127[A], 126[A]∼126[H])가 도통하여, 데이터 래치 LC[A]의 노드(123)는 "LOW" 레벨로 반전되고, 노드(124)는 "HIGH" 레벨로 반전된다. 그 후, 클럭드 인버터 CLK11이 도통 상태로 되어, 노드(124)의 "HIGH" 레벨이 데이터 래치 LC[A]에 기억된다. 이 상태에서, 추가 기입 동작이 행해져도, GBL, SBL에는 VCC가 공급되기 때문에, 기입이 행해지지 않는다.

섹션 비트선 SBL에 기입 데이터를 전송하는 일 동작예를 도 7에 도시한다. 여기서는 설명을 간략화하기 위해, 2섹션 중의 2페이지에 데이터를 동시에 기입하는 경우를 설명한다. 일 동작예에서는, 컬럼 n번지의 섹션 [A] 중의 NAND 다발의, 임의의 워드선에 의해 선택되는 셀 트랜지스터 CT에 "0" 데이터를 기입하고, 또한, 동일한 컬럼 n번지의 섹션 [B] 중의 NAND 다발의, 임의의 워드선에 의해 선택되는 셀 트랜지스터 CT에 "1" 데이터를 기입한다.

도 7에 도시한 바와 같이, 글로벌 비트선 GBL을 "LOW" 레벨(예를 들면 0V), 섹션 선택선 SS[A], SS[B]를 "HIGH" 레벨(예를 들면 VCC)로 하고, 모든 섹션 비트선 SBL[A], SBL[B]를 방전하여, 예를 들면 0V로 초기화한다(SBL 방전 기간).

다음으로, SS[A]를 "HIGH" 레벨, SS[B]를 "LOW" 레벨로 한다. 이것과 동시에, 혹은 그 전후에, SBL[A]에 기입하는 기입 데이터를, 데이터 래치 LC[A]로부터 GBL로 전송한다. 이에 의해, SBL[A]에는 "0" 데이터를 기입하기 위한 기입 전위, 예를 들면 0V가 설정된다(SBL[A] 데이터 설정 기간).

다음으로, SS[A]를 "LOW" 레벨, SS[B]를 "HIGH" 레벨로 하고, SBL[A]를 GBL로부터 분리함과 함께, SBL[B]를 GBL에 접속한다. 이것과 동시에, 혹은 그 후, SBL[B]에 기입하는 기입 데이터를 데이터 래치 LC[B]로부터 GBL로 전송한다. 이에 의해, SBL[B]에는 "1" 데이터를 기입하기 위한 기입 전위, 예를 들면 VCC-VthV가 설정된다(SBL[B] 데이터 설정 기간). 그 동안, 섹션 [A]에서는, NAND 다발의, 임의의 워드선에 의해 선택되는 셀 트랜지스터 CT에 "0" 데이터가 기입된다.

기입 동작 후의 검증 판독 동작에서는, 기입이 성공하였는지의 여부의 판정이 감지 회로 SLC에 의해 이루어진다.

기입 동작이 행해진 페이지가 순차적으로 선택되며, 매회, 감지 회로 SLC에 래치된 검증 결과에 기초하여, 기입 데이터가 기억되어 있는 데이터 래치 LC[A], LC[B]의 데이터가 재평가된다. 기입이 충분한 경우(기입 성공), 그 페이지에 대응하는 데이터 래치 LC에 기억된 기입 데이터가 "1" 데이터로 변경된다. 반대로, 기입이 불충분한 경우에는, 최초의 기입 데이터가 대응하는 데이터 래치 회로 LC에 보존되며, 다음회에도 최초의 기입 데이터에 따른 기입이 행해진다.

[소거 동작]

소거 동작 시에는, 셀 P형 웰 영역(102)을, 예를 들면 20V로 하고, 선택한 블록의 모든 워드선 WL을 0V로 한다. 이에 의해, 셀 트랜지스터 CT의 부유 게이트 FG로부터 전자가 방출되어 임계값이 마이너스로 되어, "1" 데이터 상태로 된다. 여기서, 비선택 블록의 워드선 WL, 글로벌 비트선 GBL, 섹션 선택선 SS는 전기적으로 부유 상태로 된다. 이에 의해, 비선택 블록의 워드선 WL, 글로벌 비트선 GBL, 섹션 선택선 SS는, 소거 동작 시에는, 셀 P형 웰(102)과의 용량 결합에 의해 20V 가깝게 된다. 상술한 바와 같이, 본 예의 글로벌 비트선 GBL은 고내압계 트랜지스터(114)를 비도통으로 함으로써, 또한 섹션 선택선 SS는 고내압계 트랜지스터(112)를 비도통으로 함으로써, 전기적으로 부유 상태로 된다.

제1 실시예에 따른 불휘발성 반도체 기억 장치에 따르면, 비트선을 글로벌 비트선 GBL과 섹션 비트선 SBL로 분리하고, 섹션 비트선 SBL에 축적되는 전하를 데이터 기입에 사용한다. 이에 의해, 데이터를 동일한 글로벌 비트선에 접속된 복수의 섹션에 동시에 기입하는 것이 가능하게 된다. 또한, 데이터 래치 회로 DL을 복수의 섹션마다 분할하지 않고, 복수의 섹션에서 공유할 수 있다. 이 때문에, 데이터 래치 회로 DL의 규모를 작게 할 수 있다. 이에 의해, 데이터 래치 회로 DL의 회로 규모의 증대를 억제하면서, 기입 스피드의 고속화를 달성하는 것이 가능하게 된다.

예를 들면 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 래치 회로 DL에서는, 기입 데이터를 래치하는 데이터 래치 LC는 복수의 섹션마다 설치되지만, 감지 회로 SLC, 고내압계 트랜지스터(114)는 복수의 섹션에서 공유할 수 있다. 또한, 예를 들면 제1 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 수는 1개이면 된다.

도 31에 도시한 불휘발성 반도체 기억 장치에 대한 데이터 래치 회로 DL의 삭감수, 회로 DL 내의 감지 회로 SLC의 삭감수, 회로 DL 내의 고내압계 트랜지스터의 삭감수, 및 메모리 셀 어레이의 삭감수의 구체적 일례는 다음과 같다.

· 페이지 길이 512바이트×8(4k바이트=(32k비트))인 경우

[도 31에 도시하는 불휘발성 반도체 기억 장치]

데이터 래치 회로 DL의 수: 8개

감지 회로의 수: 512바이트×8개

고내압계 트랜지스터의 수: 512바이트×8개

메모리 셀 어레이의 수: 8개

[제1 실시예에 따른 불휘발성 반도체 기억 장치(섹션의 수 8)]

데이터 래치 회로 DL의 수: 1개

감지 회로의 수: 512바이트×1개

고내압계 트랜지스터의 수: 512 바이트×1개

메모리 셀 어레이의 수: 1개

이상과 같이, 데이터 래치 회로 DL의 수, 감지 회로의 수, 고내압계 트랜지스터의 수, 및 메모리 셀 어레이의 수가 각각 삭감된다.

또한, 비특허 문헌1에 대한 데이터 래치 회로 DL의 삭감수, 회로 DL 내의 감지 회로 SLC의 삭감수, 회로 DL 내의 고내압계 트랜지스터의 삭감수, 및 메모리 셀 어레이의 삭감수의 구체적 일례는 다음과 같다.

·페이지 길이 512바이트×8(4k바이트=(32k비트))인 경우

[비특허 문헌1에 나타내는 불휘발성 반도체 기억 장치]

데이터 래치 회로 DL의 수: 4개

감지 회로의 수: 512바이트×4개

(단, 감지 회로를 상측 뱅크와 하측 뱅크에서 공유한 경우)

고내압계 트랜지스터의 수: 512바이트×8개

메모리 셀 어레이의 수: 8개

[제1 실시예에 따른 불휘발성 반도체 기억 장치(섹션의 수 8)]

데이터 래치 회로 DL의 수: 1개

감지 회로의 수: 512바이트×1개

고내압계 트랜지스터의 수: 512 바이트×1개

메모리 셀 어레이의 수: 1개

어느 경우에도, 제1 실시예에 따른 불휘발성 반도체 기억 장치에 따르면, 데이터 래치 회로 DL의 수, 감지 회로의 수, 고내압계 트랜지스터의 수, 및 메모리 셀 어레이의 수가 각각 삭감된다.

또한, 비특허 문헌1과 같이, 데이터 래치 회로를 상측 뱅크와 하측 뱅크 사이에 배치하는 구성에서는, 소거 동작 시에, 데이터 래치 회로와 비트선을 분리하는 고내압계 트랜지스터를, 데이터 래치 회로와 상측 뱅크 사이, 및 데이터 래치 회로와 하측 뱅크 사이에 배치할 필요가 있다. 고내압계 트랜지스터는 사이즈가 크다. 이것은, 고전압이 인가되어도 펀치 스루가 발생하지 않도록 하기 위해서이며, 예를 들면 그 채널 길이는 VCC계 트랜지스터의 채널 길이에 비해, 예를 들면 6배이다. 이와 같이, 사이즈가 큰 고내압계 트랜지스터의 삭감이 곤란한 문제가 있다.

이에 대하여, 제1 실시예에 따른 불휘발성 반도체 기억 장치에 따르면, 고내 압계 트랜지스터를 복수의 섹션에서 공유할 수 있기 때문에, 고내압계 트랜지스터의 삭감이 가능하다.

또한, 고전압계 트랜지스터는, 셀 N형 웰 밖의, 예를 들면 P형 반도체 기판 내에 형성할 필요가 있다. 셀 N형 웰은, 셀 P형 웰을 P형 반도체 기판으로부터 분리하는 영역이기 때문에, 넓고 또한 깊다. 이 때문에, 가로 방향 확산이 커지기 쉬워, 칩 평면에 데드 스페이스를 증가시키기 쉽다.

이에 대하여, 제1 실시예에 따른 불휘발성 반도체 기억 장치에 따르면, 메모리 셀 어레이를 1개로 하는 것이 가능하다. 메모리 셀 어레이를 1개로 하는 경우에는, 메모리 셀 어레이를 데이터 래치 회로의 상측 및 하측에 1개씩 배치하는 구성에 비해, 셀 N형 웰의 가로 방향 확산에 의해 발생하는 데드 스페이스를 삭감하는 것도 가능하다.

다음으로, 제1 실시예에 따른 불휘발성 반도체 기억 장치에 실시된 하나의 고안에 대하여, 제1 실시예의 변형예로서 설명한다. 이 고안은, 메모리 셀 어레이의 면적 증가를 억제하는 하나의 방법에 관한 것이다.

제1 실시예에서는, 섹션 선택 회로(111)를 공유하는 섹션끼리, 예를 들면 섹션 [A]와 섹션 [B]에서는, 섹션 선택 트랜지스터 SST[A]의 소스/드레인 확산층(106DD)을 SST[B]의 소스/드레인 확산층(106DD)과 공유하고, 공유한 확산층(106DD)에 GBL을 컨택트시킨다. 이에 의해, GBL의 컨택트수를 삭감할 수 있어, 섹션간의 거리를 좁힐 수 있어, 메모리 셀 어레이의 면적 증가를 억제할 수 있다.

또한, 제1 실시예에서는, 섹션 선택 회로(111)를 공유하지 않는 섹션끼리, 예를 들면 섹션 [B]와 섹션 [C] 사이에서도, 하나의 고안이 실시되어 있다. 그것은, 섹션 [B]와 섹션 [C]와의 경계에서 소스선 SL을 공유하는 것이다.

도 8의 (a)에, 섹션 [B]와 섹션 [C]의 분리 상태의 일례를, 도 8의 (b)에, 섹션 [B]와 섹션 [C]의 분리 상태의 다른 예를 도시한다.

도 8의 (a)에 도시한 바와 같이, 일례에서는, 섹션 [B]와 섹션 [C]는 소자 분리 영역 ISO.를 이용하여 분리된다. 이 경우의 구조의 일례를 도 9의 (a), 도 9의 (b)에 도시한다.

도 9의 (a)는 평면도, 도 9의 (b)는 도 9의 (a)에서의 9B-9B선을 따라 취한 단면도이다.

도 9의 (a) 및 도 9의 (b)에 도시한 바와 같이, 섹션 [B]와 섹션 [C]를 소자 분리 영역 ISO.를 이용하여 분리하는 경우에는, 예를 들면 드레인측 블록 선택 트랜지스터 STD[B]의 소스/드레인 확산층(106D)과 STD[C]의 소스/드레인 확산층(106D) 사이에, 절연물로 이루어지는 소자 분리 영역 ISO.가 형성되게 된다.

도 8의 (b)에 도시한 다른 예에서는, 섹션 [B]와 섹션 [C]에서 소스선 SL을 공유한다. 이 경우의 구조의 일례를 도 10의 (a), 도 10의 (b)에 도시한다.

도 10의 (a)는 평면도, 도 10의 (b)는 도 10의 (a)에서의 10B-10B선을 따라 취한 단면도이다.

도 10의 (a) 및 도 10의 (b)에 도시한 바와 같이, 섹션 [B]와 섹션 [C]에서 소스선 SL을 공유하는 경우에는, 예를 들면 소스측 블록 선택 트랜지스터 STS[B]의 소스/드레인 확산층(106S)과 STS[C]의 소스/드레인 확산층(106S)을 공유할 수 있다. 이 때문에, 소스/드레인 확산층(106S) 사이에는 소자 분리 영역이 불필요하게 되어, 도 8의 (a), 도 9의 (a) 및 도 9의 (b)에 도시한 일례와 비교하여, 섹션 [B]와 섹션 [C] 사이의 거리를 좁힐 수 있다.

이와 같이, 섹션 선택 회로(111)를 공유하지 않는 섹션간의 거리를 좁혀, 메모리 셀 어레이의 면적 증가를 억제하고자 하거나, 혹은 메모리 셀 어레이의 집적 밀도를 향상시키고자 하는 경우에는, 도 8의 (b), 도 10의 (a) 및 도 10의 (b)에 도시한 다른 예를 채용하면 된다.

물론, 상기 일례, 및 다른 예의 어느 쪽을 채용할지는 임의이며, 적절하게 선택하면 된다. 예를 들면 상기 일례에서는 말단의 NAND 다발이 STD에서 종단하는 데 대하여, 상기 다른 예에서는 말단의 NAND 다발이 STS에서 종단한다. 이 때문에, 예를 들면 1개의 섹션에서 1컬럼당의 NAND 다발의 수가 변화하게 된다. 예를 들면 NAND 다발이 짝수개로 되거나 홀수개로 된다. 예를 들면 이러한 집적 회로의 설계에 관한 상위점이 있기 때문에, 상기 일례, 및 다른 예의 어느 쪽을 채용할지는 상황을 감안하여 적절하게 선택되면 된다.

또한, 도 8, 도 9, 도 10에 도시한 변형예는, 후술하는 다른 실시예에서도 적용 가능하다.

(제2 실시예)

도 11은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 일 구성예를 도시하는 블록도이다.

도 11에 도시한 바와 같이, 제2 실시예에 따른 불휘발성 반도체 기억 장치가 제1 실시예와 다른 부분은, 섹션 사이, 예를 들면 섹션 [A]와 섹션 [B] 사이에, 4개의 섹션 선택 트랜지스터 SST[A1], SST[A2], SST[B1], SST[B2]가 배치되어 있는 점이다. 그리고, 1개의 GBL이 섹션 [A]의, 예를 들면 홀수 번지 SBL1[A1], SBL3[A1], …에 SST1[A1], SST3[A1], …를 통해 접속되며, 짝수 번지 SBL2[A2], SBL4[A2], …에 SST2[A2], SST4[A2], …를 통해 접속된다. 또한, 동일한 GBL이 섹션 [B]의, 예를 들면 홀수 번지 SBL1[B1], SBL3[B1], …에 SST1[B1], SST3[B1], …를 통해 접속되고, 짝수 번지 SBL2[B2], SBL4[B2], …에 SST2[B2], SST4[B2]를 통해 접속된다.

섹션 선택 회로(111)는, 제1 실시예와 마찬가지로, 섹션 선택 회로(111[A/B], 111[C/D], 111[E/F], 및 111[G/H])의 4개로 분리된다. 단, 본 예의 섹션 선택 회로(111[A/B])는, 섹션 [A]의 홀수 번지 SBL을 선택하는 신호를 섹션 선택선 SS[A1]을 통해 SST1[A1], SST3[A1], …의 게이트에 공급하고, 짝수 번지 SBL을 선택하는 신호를 섹션 선택선 SS[A2]를 통해 SST2[A2], SST4[A2], …의 게이트에 공급한다. 또한, 섹션 [B]의 홀수 번지 SBL을 선택하는 신호를 섹션 선택선 SS[B1]을 통해 SST1[B1], SST3[B1], …의 게이트에 공급하고, 짝수 번지 SBL을 선택하는 신호를 섹션 선택선 SS[B2]를 통해 SST2[B2], SST4[B2], …의 게이트에 공급한다. 섹션 선택 회로(111[C/D], 111[E/F], 111[G/H])도 마찬가지이다.

도 12는 제2 실시예 따른 장치의 메모리 셀 어레이의 일 평면 패턴예를 도시하는 평면도, 도 13의 (a)는 도 12에서의 13A-13A선을 따라 취한 단면도, 도 13의 (b)는 도 12에서의 13B-13B선을 따라 취한 단면도, 도 13의 (c)는 도 12에서의 13C-13C선을 따라 취한 단면도, 도 13의 (d)는 도 12에서의 13D-13D선을 따라 취한 단면도, 도 13의 (e)는 도 12에서의 13E-13E선을 따라 취한 단면도이다.

도 12, 도 13의 (a)∼도 13의 (e)에 도시한 바와 같이, NAND 다발의 구조는 제1 실시예와 기본적으로 동일하다. 다른 부분은, 2컬럼의 SBL에 대하여 1컬럼의 GBL이 대응하는 구조로 되는 점이다. 본 예에서는, 제3층 금속층을 사용하여 형성되는 GBL 아래에 제2층 금속층을 사용하여 형성되는 SBL이 형성되며, 2컬럼의 SBL 사이의 상방에 1컬럼의 GBL이 배치된다.

2컬럼의 SBL에 대하여 1컬럼의 GBL이 대응하는 구조에 의한 이점은, GBL의 피치를, SBL의 피치나, 셀 트랜지스터 CT의, 예를 들면 워드선의 피치보다 완화할 수 있어, 제3층 금속층의 가공 공정, 예를 들면 리소그래피 공정 및 에칭 공정에 프로세스적인 여유가 생기는 것이다.

섹션끼리의 경계 부분 중, 홀수 번지의 하방에서는, 섹션 [A]의 드레인측 블록 선택 트랜지스터 STD의 소스/드레인 확산층(106D)이 섹션 선택선 SS[A2]를 게이트로 하는 트랜지스터 PSST[A1]의 소스/드레인 확산층의 한쪽과 공유된다. PSST[A1]의 소스/드레인 확산층의 다른쪽(106)은 섹션 선택선 SS[A1]을 게이트로 하는 섹션 선택 트랜지스터 SST[A1]의 소스/드레인 확산층의 한쪽(106)과 공유된다. SST[A1]의 소스/드레인 확산층의 다른쪽(106DD)은 섹션 선택선 SS[B1]을 게이트로 하는 섹션 선택 트랜지스터 SST[B1]의 소스/드레인 확산층의 한쪽과 공유된다. SST[B1]의 소스/드레인 확산층의 다른쪽(106)은 섹션 선택선 SS[B2]를 게이트 로 하는 트랜지스터 PSST[B1]의 소스/드레인 확산층의 한쪽과 공유된다. PSST[B1]의 소스/드레인 확산층의 다른쪽(106D)은 섹션 [B]의 드레인측 블록 선택 트랜지스터 STD의 소스/드레인 확산층과 공유된다.

또한, 짝수 번지의 하방에서는, 섹션 [A]의 드레인측 블록 선택 트랜지스터 STD의 소스/드레인 확산층(106D)이 섹션 선택선 SS[A2]를 게이트로 하는 섹션 선택 트랜지스터 SST[A2]의 소스/드레인 확산층의 한쪽과 공유된다. SST[A2]의 소스/드레인 확산층의 다른쪽(106DD)은 섹션 선택선 SS[A1]을 게이트로 하는 트랜지스터 PSST[A2]의 소스/드레인 확산층의 한쪽과 공유된다. PSST[A2]의 소스/드레인 확산층의 다른쪽(106)은 섹션 선택선 SS[B1]을 게이트로 하는 트랜지스터 PSST[B2]의 소스/드레인 확산층의 한쪽과 공유된다. PSST[B2]의 소스/드레인 확산층의 다른쪽(106DD)은, 섹션 선택선 SS[B2]를 게이트로 하는 섹션 선택 트랜지스터 SST[B2]의 소스/드레인 확산층의 한쪽과 공유된다. SST[B2]의 소스/드레인 확산층의 다른쪽(106D)은 섹션 [B]의 드레인측 블록 선택 트랜지스터 STD의 소스/드레인 확산층과 공유된다.

또한, 홀수 번지에 형성되는 트랜지스터 PSST[A1], PSST[B1], 짝수 번지에 형성되는 트랜지스터 PSST[A2], PSST[B2]는 모두 섹션 선택선 SS를 게이트로 하는 트랜지스터이지만 섹션 선택에는 사용되지 않는다. 따라서, PSST[A1], PSST[B1], PSST[A2], PSST[B2]는, 각각 소스/드레인간을 단락하고, 노멀 온으로 된다. 이 때문에, 도 11에 도시한 블록도에서는, PSST[A1], PSST[B1], PSST[A2], PSST[B2]의 도시를 생략하였다.

본 예에서는, PSST[A1]은, 섹션 [A] 내의 홀수 번지 SBL1[A1]을 이용하여 PSST[A1]의 확산층(106D, 106)을 단락한다. 마찬가지로, PSST[B1]의 확산층(106D, 106)은 섹션 [B] 내의 홀수 번지 SBL1[B1]을 이용하여 단락한다.

또한, PSST[A2]는, SBL에 사용되는, 예를 들면 제2층 금속층을 이용하여, SBL[A2]와 SBL[B2] 사이에 국소 배선(130)을 형성하고, 국소 배선(130)을 이용하여 PSST[A2]의 확산층(106, 106DD)을 단락한다. 마찬가지로, PSST[B2]의 확산층(106, 106DD)은 국소 배선(130)을 이용하여 단락한다. 본 예에서는, PSST[A2]의 확산층(106)과 PSST[B2]에서 확산층(106)은 공유되어 있기 때문에, 국소 배선(130)의 확산층(106)에 대한 컨택트는 공유된다.

또한, 국소 배선(130)은, SST[A2]의 확산층(106DD) 및 SST[B2]의 확산층(106DD)에 접속되어 있다. 이것을 고려하여, 국소 배선(130)을 SST[A1]의 확산층(106DD), 및 SST[B1]의 확산층(106DD)에 접속함으로써, 국소 배선(130)은 GBL을 SBL[A1], SBL[A2], SBL[B1], 및 SBL[B2]에 접속하기 위한 배선으로서도 기능시키는 것이 가능하게 된다. 본 예에서는, 국소 배선(130)을 SST[A1], SST[A2], SST[B1] 및 SST[B2]의 확산층(106DD)에 접속하고, GBL을 국소 배선(130)에 접속함으로써, 1개의 GBL이 4개의 SBL에 접속된다.

도 14의 (a)는 제2 실시예에 따른 장치의 섹션 선택 회로(111)의 일 회로예를 도시하는 회로도이다. 도 14의 (a)에서는 섹션 선택 회로(111[A/B])를 도시하지만, 다른 섹션 선택 회로(111[C/D]∼111[G/H])에 대해서도 마찬가지의 회로이다. 또한, NAND 다발을 하나의 사각 박스로 표기한다. 이 박스 내의 등가 회로는 도 14의 (b)에 도시한 바와 같다.

도 14의 (a)에 도시한 바와 같이, 제2 실시예에 따른 장치의 섹션 선택 회로(111)에는, 소거 동작 시에, 섹션 선택선 SS[A1], SS[A2], SS[B1] 및 SS[B2]를 전기적으로 부유 상태로 하는 고전압계 N채널형 트랜지스터(112[A1], 112[A2], 112[B1], 및 112[B2])가 배치되어 있다. 이들 고내압계 트랜지스터(112[A1], 112[A2], 112[B1] 및 112[B2])의 게이트 전극에는, 제1 실시예와 마찬가지로, 신호 ERASE-OFF가 공급된다. 고내압계 트랜지스터(112[A1], 112[A2], 112[B1] 및 112[B2])는, 기입 동작 시 및 판독 동작 시에는 도통하고, 소거 동작 시에는 비도통으로 된다.

고내압계 트랜지스터(112[A1], 112[A2], 112[B1] 및 112[B2])의 전류 통로의 일단은 섹션 선택선 SS[A1], SS[A2], SS[B1], SS[B2]에 접속되며, 타단은 버퍼용 인버터 회로(113[A1], 113[A2], 113[B1] 및 113[B2])를 통해 글로벌 섹션 선택 신호선 GS[A1], GS[A2], GS[B1] 및 GS[B2]에 접속된다. 본 예의 신호선 GS[A1]의 전위는, 섹션 [A] 중 홀수 번지가 선택되었을 때에 "LOW" 레벨로 되며, 인버터 회로(113[A1]), 고내압계 트랜지스터(112[A1])를 통해 SST[A1]을 도통시킨다. 마찬가지로, 신호선 GS[A2]의 전위는, 섹션 [A] 중 짝수 번지가 선택되었을 때에 "LOW" 레벨로 되며, 인버터 회로(113[A2]), 고내압계 트랜지스터(112[A2])를 통해 SST[A2]를 도통시키고, 신호선 GS[B1]의 전위는 섹션 [B]의 홀수 번지가 선택되었을 때에 "LOW" 레벨로 되며, 인버터 회로(113[B1]), 고내압 트랜지스터(112[B1])를 통해 SST[B1]을 도통시키고, 신호선 GS[B2]의 전위는 섹션 [B]의 짝수 번지가 선택 되었을 때에 "LOW" 레벨로 되며, 인버터 회로(113[B2]), 고내압 트랜지스터(112[B2])를 통해 SST[B2]를 도통시킨다.

다음으로, 제2 실시예에 따른 불휘발성 반도체 기억 장치의 일 동작예에 대하여 설명한다.

[판독 동작]

제1 실시예에서는, SBL의 번지에 상관없이, 짝수/홀수의 모든 데이터가 한번에 판독된다. 이에 대하여, 제2 실시예에서는, 예를 들면 1개의 워드선 WL에 2페이지분의 메모리 셀이 접속되어 있으며, SBL의 번지가 짝수(1페이지), 혹은 홀수(나머지 1페이지)가 판독될지가 상이할 뿐이며, 제1 실시예와 기본적으로 동일하다.

또한, 데이터의 판독을 짝수, 홀수로 행하는 것에 의한 이점은, 데이터 판독 시에 양 옆의 섹션 비트선 SBL을, 예를 들면 0V로 할 수 있는 것이다. 이 때문에, 섹션 비트선 SBL에의 데이터의 판독 정밀도를 높일 수 있다.

[기입 동작]

제2 실시예에서는, 예를 들면 1개의 워드선 WL에 2페이지분의 메모리 셀이 접속되어 있다. 이 때문에, 1페이지분의 데이터를 기입하기 위해서는, 양 옆의 섹션 비트선 SBL(다음 페이지 어드레스)의 메모리 셀은 기입 비선택 상태로 된다. 이 때문에, 예를 들면 컬럼 번지 n의 양 옆의 컬럼 번지 n-1, n+1의 메모리 셀에는, GBL, SBL을 통해 "1" 데이터를 기입한다. 예를 들면 도 14의 (a)에 도시한 컬럼 번지 n+1의 NAND 다발 [A2], [B2]에 있으며, 기입 선택된 워드선 WL에 접속되는 셀 트랜지스터 CT의 채널에는, 기입 비선택으로 되는 전위, 예를 들면 전위 VCC 가 GBL, SBL을 통해 공급된다. 전위 VCC는 데이터 래치 회로 DL로부터 공급된다. 컬럼 번지 n+1의 SBL에 전위 VCC를 공급하기 위해서는 GBL에 전위 VCC를 공급한다. GBL에 전위 VCC를 공급하기 위해서는, 도 6에 도시한 데이터 래치 회로 DL의 VCC계 P채널형 트랜지스터(120)의 게이트 전극에 0V의 전위를 공급하고, VCC계 N채널형 트랜지스터(119)의 게이트 전극에 전위 VCC보다 트랜지스터(119)의 임계값 전압 Vth만큼 높은 전위(VCC+Vth)를 공급한다. 그리고, 노드(122)를 전위 VCC로 하고, 트랜지스터(115, 114)를 통해 GBL에 전송하면 된다. 일 동작예를 도 15에 도시한다. 여기서는 설명을 간략화하기 위해, 2섹션 중의 2페이지에 데이터를 동시에 기입하는 경우를 설명한다.

도 15에 도시한 바와 같이, 섹션 선택선 SS[A1], SS[A2], SS[B]를 "HIGH" 레벨(예를 들면 VCC), 글로벌 비트선 GBL을 "LOW" 레벨(예를 들면 0V)로 하고, 모든 섹션 비트선 SBL[A1], SBL[B1], SBL[A2], SBL[B2]를 방전하여, 예를 들면 0V로 초기화한다(SBL 방전 기간).

다음으로, 기입하는 페이지에 대응하는 SBL[A1], SBL[B1]에 인접한 SBL[A2], SBL[B2]의 섹션 선택 트랜지스터 SST[A2], SST[B2]를 도통 상태로 하기 위해, 섹션 선택선 SS[A2], SS[B2]에 "HIGH" 레벨을 공급한다(SBL[A2, B2] 데이터 설정 기간).

이 때, GBL에 트랜지스터(120, 119)를 통해 "1" 데이터에 대응하는 전위 VCC를 공급한다. 이 결과, SBL[A2] 및 SBL[B2]에는 VCC-Vth의 전위가 공급된다. 또한, SBL[A1], SBL[B1]은 부유 상태이기 때문에, 도 16에 도시한 기생 용량 C32-1, C22-1, C22-2의 영향에 의해, SBL[A1], SBL[B1]의 전위가 수100㎷ 상승한다(도 15 에서의 커플링 노이즈[1]).

다음으로, 섹션 [A]의 SBL[A1]에 "0" 데이터를 GBL로부터 공급하기 위해, SS[A1]에 "HIGH" 레벨을 공급한다(SBL[A1] 데이터 설정 기간). 이 때, 데이터 래치 회로 DL로부터 GBL에 "0" 데이터에 대응하는 전위 0V를 공급한다. 이 결과, SBL[A1]에는 0V가 공급된다.

또한, SBL[A2], SBL[B1], SBL[B2]는 부유 상태이기 때문에, 용량 결합의 영향을 받는다. SBL[B1] 및 SBL[B2]는, SBL[A1]과의 용량 결합의 영향은 받기 어렵지만, 주로 GBL과의 사이의 기생 용량 C32-1과 C32-2의 영향에 의해, SBL[B1] 및 SBL[B2]의 전위가 수100㎷ 저하된다(도 15에서의 커플링 노이즈[2]). 또한, SBL[A2]는, GBL과의 용량 결합 외에, 양 옆의 SBL과의 용량 결합의 영향을 받는다. 양 옆의 SBL이 "0" 데이터 기입인 경우, 도 16에 도시한 기생 용량 C32-2, C22-2, C22-3의 영향을 받아, SBL[A2]의 전위가 수100㎷ 이상 저하된다(도 15에서의 커플링 노이즈[3]).

다음으로, 섹션 [B]의 SBL[B1]에 "0" 데이터를 GBL로부터 공급하기 위해, SS[B1]에 "HIGH" 레벨을 공급한다(SBL[B1] 데이터 설정 기간). 이 때, 데이터 래치 회로 DL로부터 GBL에 "1" 데이터에 대응하는 전위 VCC를 공급한다. 이 결과, SBL[B1]에는 전위 VCC-Vth가 공급된다.

또한, SBL[A1], SBL[A2], SBL[B2]는 부유 상태이기 때문에, 용량 결합의 영향을 받는다. SBL[A1] 및 SBL[A2]는, 주로 GBL과의 사이의 기생 용량 C32-1과 C32-2의 영향에 의해, SBL[A1] 및 SBL[A2]의 전위가 수100㎷ 상승한다(도 15에서의 커플링 노이즈[4]). 또한, SBL[B2]는, GBL과의 용량 결합 외에, 양 옆의 SBL과의 용량 결합의 영향을 받아, 양 옆의 SBL이 "1" 데이터 기입인 경우, 도 16에 도시한 기생 용량 C32-1과 C22-2, C22-3의 영향을 받아, SBL[A2]의 전위가 수100㎷ 이상 상승한다(도 15에서의 커플링 노이즈[5]).

이러한 일 동작예에 따르면, 처음에, 비선택 페이지의 SBL[A2], SBL[B2]에 기입 비선택으로 되는 전위를 전송하고, 그 후, 기입 데이터를 선택 페이지의 SBL[A1], SBL[B1]에 전송함으로써, 커플링 노이즈에 의한 SBL의 기입 데이터의 변동을 억제할 수 있다.

또한, 커플링 노이즈에 의해, 기입 비선택 전위 VCC-Vth가 수100㎷ 이상 저하함으로써, 메모리 셀의 오기입이 발생하는 경우에는, 섹션 선택선 SS 및 블록 선택선 SGD, SGS의 "HIGH" 레벨의 전위를 VCC보다 높은 전압으로 함으로써, 개선하는 것이 가능하다.

기입 동작 후의 검증 판독 동작에서는, 기입이 성공하였는지의 여부의 판정이 감지 회로 SLC에 의해 이루어진다.

기입 동작이 행해진 페이지가 순차적으로 선택되며, 매회, 감지 회로 SLC에 래치된 검증 결과에 기초하여, 기입 데이터가 기억되어 있는 데이터 래치 LC[A], LC[B]의 데이터가 재평가된다. 기입이 충분한 경우(기입 성공), 그 페이지에 대응하는 데이터 래치 LC에 기억된 기입 데이터가 "1" 데이터로 변경된다. 반대로, 기입이 불충분한 경우에는, 최초의 기입 데이터가 대응하는 데이터 래치 회로 LC에 보존되며, 다음 회에도 최초의 기입 데이터에 따른 기입이 행해진다.

[소거 동작]

제2 실시예에 따른 장치의 소거 동작은 제1 실시예의 소거 동작과 기본적으로 동일하다

제2 실시예에 따른 불휘발성 반도체 기억 장치에 따르면, 제1 실시예와 마찬가지로, 비트선을 GBL과 SBL로 분리하고, SBL에 축적되는 전하를 데이터 기입에 사용한다. 이 때문에, 제2 실시예에서도, 제1 실시예와 마찬가지의 이점을 얻을 수 있다.

또한, 제2 실시예에서는, 2컬럼의 SBL에 대하여 1컬럼의 GBL이 대응하는 구조로 되기 때문에, 제1 실시예에 비해, GBL의 피치를 완화할 수 있는 이점이 있다. GBL의 피치를 완화할 수 있음으로써, 예를 들면 제3층 금속층을 사용하여 GBL을 형성한 경우에, 제3층 금속층의 가공 공정, 예를 들면 리소그래피 공정 및 에칭 공정에 프로세스적인 여유가 생긴다.

또한, 제2 실시예에서는, 판독 동작 시, 예를 들면 SBL 1개 걸러 판독 동작이 행해진다. 이 판독 동작 시, 데이터의 판독을 행하는 SBL의 양 옆의 SBL을, 예를 들면 0V로 해 둔다. 이와 같이 하면, SBL에 판독된 데이터가, 양 옆의 SBL로부터의 전위의 영향을 받기 어렵게 되어, 제1 실시예에 비해 SBL에의 데이터 판독 정밀도를 향상시킬 수 있다.

또한, 기입 동작 시, 예를 들면 섹션 SBL 1개 걸러 기입 동작이 행해진다. 이 기입 동작 시, 처음에, 데이터의 기입을 행하는 SBL의 양 옆의 SBL을, 예를 들면 기입 비선택으로 되는 전위, 예를 들면 전위 VCC-Vth, 혹은 전위 VCC 이상으로 해 둔다. 이와 같이 하면, 제2 실시예에 따른 장치에 대하여 데이터를 기입하는 것이 가능하게 된다. 또한, 양 옆의 SBL에 대해서는, 데이터 기입이 행해지지 않고, 커플링 노이즈에 의한 변동을 제외하고, 기본적으로 전위가 변동되지 않는다. 이 때문에, SBL에 전송된 "0" 데이터에 대응하는 전위 0V, "1" 데이터에 대응하는 전위 VCC-Vth가 변동되기 어렵게 되어, 제1 실시예에 비해 SBL로의 기입 데이터의 전송 정밀도를 향상할 수 있다.

다음으로, 제2 실시예의 변형예에 따른 불휘발성 반도체 기억 장치를 설명한다.

도 17은 제2 실시예의 변형예에 따른 장치의 메모리 셀 어레이의 일 평면 패턴예를 도시하는 평면도, 도 18의 (a)는 도 17에서의 18A-18A선을 따라 취한 단면도, 도 18의 (b)는 도 17에서의 18B-18B선을 따라 취한 단면도, 도 18의 (c)는 도 17에서의 18C-18C선을 따라 취한 단면도, 도 18의 (d)는 도 17에서의 18D-18D선을 따라 취한 단면도, 도 18의 (e)는 도 17에서의 18E-18E선을 따라 취한 단면도이다. 또한, 이 변형예는, 트랜지스터 PSST[A1], PSST[B1], PSST[A2], PSST[B2]의 다른 구조예에 관한 것이다.

도 17, 도 18의 (a)∼도 18의 (e)에 도시한 바와 같이, 변형예에 따른 장치에서는, 트랜지스터 PSST[A1], PSST[B1], PSST[A2], PSST[B2]를 공핍형 트랜지스터로 하고, 예를 들면 PSST[A1], PSST[B1], PSST[A2], PSST[B2]가 N채널형인 경우에는, 섹션 선택선 SS[A1], SS[A2], SS[B1], SS[B2]의 전위가, 예를 들면 0V이어도 도통하도록 하고 있다.

본 변형예에서는, 공핍화의 일례로서 PSST[A1], PSST[B1], PSST[A2], PSST[B2]의 게이트 전극 아래의 채널에 소스/드레인 확산층과 동일한 도전형의 불순물, 예를 들면 N형 불순물인 비소를 도입하여 확산층(131)을 형성하다. 이 확산층(131)을 이용하여 PSST[A1], PSST[B1], PSST[A2], PSST[B2]의 소스/드레인 확산층을 단락한다.

이와 같이 해도, PSST[A1], PSST[B1], PSST[A2], PSST[B2]를 섹션 선택 트랜지스터로서 기능시키지 않도록 할 수 있다.

또한, 변형예의 이점은, 섹션 선택선 SS[A1]과 SS[A2] 사이, 및 SS[B1]과 SS[B2] 사이에, 컨택트를 형성하지 않아도 되는 것이다.

이 때문에, 예를 들면 도 19에 도시한 바와 같이, 섹션 선택선 SS[A1]과 SS[A2] 사이의 거리, 및 SS[B1]과 SS[B2] 사이의 거리(이들 거리를 P1SST-SST로 함)를 좁히는 것이 가능해져, 메모리 셀 어레이(103)의 집적도를 향상시킬 수 있다.

(제3 실시예)

불휘발성 반도체 기억 장치는, 최근, 파일 메모리로서 사용될 뿐만 아니라, 그 일부에 프로그램 데이터를 저장하도록 사용되고 있다. 예를 들면 휴대 전화의 통신 프로그램을 불휘발성 반도체 기억 장치의 수10M바이트의 어드레스 공간에 기억시키도록 사용된다.

예를 들면 통신 프로그램을 불휘발성 반도체 기억 장치에 기억하는 경우, 통신에 관계하는 워크는, 파일 메모리의 기입 동작 중에도 비동기적으로 발생한다. 통신 프로그램을 외부로 판독하는 동작은 기입 동작보다 우선할 필요가 있다. 이 때문에, 종래에는, 액세스가 고속인 DRAM 등의 휘발성 메모리를 구비하여, 불휘발성 반도체 기억 장치 내에 기억된 프로그램 데이터를 전원 투입 시에 휘발성 메모리로 전송하는 구성이 취해졌다. 그러나, 수10M바이트의 용량을 갖는 휘발성 메모리를 외부에 구비하기 때문에, 시스템의 비용이 비싸지게 되는 문제가 있다.

따라서, 기입 동작 중에 판독 동작을 행하는 예를, 본 발명의 제3 실시예로서 설명한다.

도 20은 전형적인 시스템의 기입 동작 시에 외부 데이터 버스의 동작을 도시하는 동작 파형도이다.

전형적인 불휘발성 반도체 기억 장치에서는, 기입 커맨드 80H를 입력한 후, 어드레스를 수회로 나누어 I/O로 입력하고, 그 후, 512바이트의 연속된 기입 데이터를 데이터 래치에 입력한다. 그 후, 커맨드 10H를 입력함으로써, 내부의 시퀀서가 기입 동작을 개시하여, 장치는 레디(Ready) 상태로부터 비지(Busy) 상태로 천이한다. 기입 동작은, 상술한 바와 같이, 기입 동작과 검증 판독 동작과의 반복에 의해 실행된다.

도 21은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 기입 동작 시에 외부 데이터 버스의 동작을 도시하는 동작 파형도이다.

도 21에 도시한 바와 같이, 제3 실시예에서는, 기입 동작 중이며, 불휘발성 반도체 기억 장치가 비지 상태이어도, 외부로부터 판독 커맨드 00H를 입력함으로써, 바로 커맨드 00H에 연속하는 어드레스로 지정된 페이지의 메모리 셀 데이터를 판독한다.

도 22에 제3 실시예에 따른 불휘발성 반도체 기억 장치의 기입 동작 중에, 판독 동작이 인터럽트한 경우의 내부 동작 시퀀스를 도시한다.

예를 들면 섹션 [A] 중에서 선택된 페이지에 기입이 개시되면 상술한 바와 같이 기입 동작(Program)과 검증 판독 동작(Verify)이 반복하여 행해진다. 도 22에 도시한 바와 같이, 2회째의 기입 동작(Program) 중에, 판독 커맨드 00H가 입력되어, 섹션 [C] 중의 페이지에 판독 요구가 발생한 것으로 가정한다. 이 경우, 섹션 [C] 중의 SBL[C]를 선택하는 섹션 선택 트랜지스터 SST[C]가 도통 상태로 되어, GBL이 SBL[C]에 접속된다. 그리고, 소정의 판독 시간 동안, SBL[A], SBL[B], SBL[D], …가 부유 상태로 된다. 이 상태에서, 섹션 [C]의 선택된 페이지로부터 데이터가 SBL[C], GBL을 통해 데이터 래치 회로 DL에 판독되며, GBL의 전위가 소정 전위까지 저하되었는지의 여부로 판독 데이터의 논리값이 판단된다. 이 판독 동작 동안, 섹션 [A] 중의 SBL[A]에는 기입 데이터가 기억되어 있다. 또한, SST[A]가 비도통 상태로 되어 있기 때문에, 섹션 [C]로부터 데이터를 판독한다고 해도, SBL[A]에 기억된 기입 데이터는 파괴되는 것은 아니며, 섹션 [A]의 선택된 메모리 셀에 정상적으로 데이터를 기입하는 것이 가능하다.

섹션 [C]의 판독 동작의 완료를 대기하며, 섹션 [A]의 기입 동작 중의 페이지 검증 판독 동작이 재개된다.

도 23에 제3 실시예에 따른 불휘발성 반도체 기억 장치의 검증 판독 동작 중에, 판독 동작이 인터럽트한 경우의 내부 동작 시퀀스를 도시한다.

도 23에 도시한 바와 같이, 검증 판독 동작(Verify1) 중에, 판독 커맨드 00H가 입력되어, 섹션 [C] 중의 페이지에 판독 요구가 발생한 것으로 가정한다. 이 경우, 판독 커맨드 00H가 입력되면, 검증 판독 동작(Verify1)은 서스펜드 상태에 들어간다. 예를 들면 시퀀서는 검증 판독 동작(Verify1)을 중단하고, GBL를 검증 판독 동작(Verify1)으로부터 개방한다. 그 후, 선택된 섹션 [C]의 선택된 페이지로부터 데이터가 SBL[C], GBL을 통해 데이터 래치 회로 DL에 판독된다.

섹션 [C]의 판독 동작의 완료를 대기하며, 시퀀서는 기억하고 있던 섹션 [A]의 기입 중이었던 메모리 셀에 대하여, 검증 판독 동작(Verify1)을 재개한다. 본 예에서는, 제1회째의 검증 판독 동작 중에, 외부로부터 판독 커맨드 00H가 입력된 예를 나타내고 있으며, 검증 판독 동작이 재개되는 경우에는, 제1회째의 검증이 재개되게 된다.

제3 실시예에 따른 불휘발성 반도체 기억 장치에 따르면, 기입 동작 중이어도 판독을 바로 개시할 수 있다. 이 때문에, 예를 들면 시스템이 갖는 캐쉬 메모리의 용량을 작게 하는 것이 가능해져, 시스템의 비용을 낮게 억제하는 것이 가능해진다.

(제4 실시예)

제4 실시예는 판독 동작을 고속화하는 일례에 관한 것이다. 제4 실시예에서는, 예를 들면 판독 동작을 동일한 메모리 셀 어레이 내의 복수의 섹션에 대하여 동시에 행하여, 판독 동작을 고속화한다.

도 24는 제4 실시예에 따른 불휘발성 반도체 기억 장치의 일 동작예를 도시 하는 동작 파형도이다.

우선, 판독 동작의 처음에, 복수의 판독을 행하는 섹션의 섹션 선택선 SS를 1.2V보다 섹션 선택 트랜지스터 SST의 임계값 전압만큼 높은 전압으로 설정한다. 이에 의해 복수의 SST를 동시에 선택 상태로 한다. 또한, 도 6에 도시한 트랜지스터(119)의 게이트 전극을 전위 VCC로, 트랜지스터(115)의 게이트 전극을 1.3V보다 트랜지스터(115)의 임계값 전압만큼 높은 전압으로 설정한다. 이 결과, GBL은 1.3V로 프리차지되고, SST에 의해 선택된 SBL은 1.2V로 프리차지된다. 이 때, 데이터 래치 회로 DL의 노드(122)의 전위는, 전위 VCC보다 트랜지스터(119)의 임계값 전압만큼 낮은 전압으로 프리차지된다(선택 SBL 프리차지 기간).

선택 SBL 프리차지 기간의 마지막에, 섹션 선택선 SS의 전위는 VSS로 접지되며, SST는 비도통 상태로 된다. SBL 프리차지 기간에 연속하여, 복수의 섹션의, 선택된 블록 내의 2개의 블록 선택선 SGS, SGD가 전위 VCC로 되며, 동시에, 선택된 블록 내의 비선택 제어 게이트가 4V 정도의 소정 전위로 승압된다.

이 때, 선택 제어 게이트의 전위는 VSS로 유지된다. 이 결과, 선택된 셀 트랜지스터가 "1" 데이터를 기억하고 있으면, 그 SBL은 방전되어, 전위가 1.2V로부터 저하된다. 또한, 선택된 셀 트랜지스터가 "0" 데이터를 기억하고 있으면, 그 SBL은 방전되지 않아 1.2V를 유지한다(SBL 프리 러닝 기간).

SBL 프리 러닝 기간이 종료되면, 다음으로, 데이터 래치 LC 내에 이들 SBL의 전위에 대응한 판독 데이터를 래치하는 동작을 행한다.

도 24의 데이터 래치 기간에서는, 도 6에 도시한 데이터 래치 LC 내에 판독 데이터를 순차적으로 래치하는 동작을 나타낸다.

우선, 트랜지스터(119)의 게이트 전극을 전위 VCC로 하고, 노드(122) 및 GBL의 프리차지를 행하며, 그 후, 섹션 선택선 SS[A]를 1.2V보다 SST[A]의 임계값 전압만큼 높은 전압으로 설정한다. 그 결과, SBL[A]의 전위가 1.2V보다 저하되어 있으면, SST[A]가 도통 상태로 되며, GBL의 전위가 저하된다. GBL의 반응 속도를 고속으로 하기 위해서는 GBL의 기생 용량을 작게 하면 된다. 그를 위해서는, 예를 들면 GBL의 로우 방향을 따른 폭을 가능한 한 작게 하여 GBL의 기생 용량을 작게 하면 된다.

도 24에서는, SBL[A]는 방전하는 경우에 대해 기재하고 있으며, 그 결과 GBL의 전위가 저하되고, 데이터 래치 회로 LC 내의 트랜지스터(115)가 도통 상태로 되기 때문에, 데이터 래치 회로 LC 내의 노드(122)도 GBL과 동일 전위까지 저하된다. 계속해서, 도 24에 도시한 타이밍에서, 트랜지스터(116[A])를 도통 상태로 함으로써, 노드(122)가 "LOW" 레벨 상태인 것을 데이터 래치 LC[A]에 래치시킨다. 이에 의해, 섹션 [A]의 선택된 셀 트랜지스터의 데이터가 데이터 래치 LC[A]에 기억된다.

계속해서, 트랜지스터(119)의 게이트 전극을 재차 전위 VCC로 하고, 노드(122) 및 GBL을 프리차지한다. 그 후, 섹션 선택선 SS[B]를 SS[A]와 동일한 소정의 전위가 되도록 설정한다. 섹션 [B] 내의 SBL[B]가 1.2V를 유지하고 있으면, SST[B]는 비도통 상태로 되기 때문에, GBL은 1.3V를 유지한다. 또한, 데이터 래치 회로 DL 내의 트랜지스터(115)는 비도통 상태로 되며, 노드(122)는 "HIGH" 레 벨을 유지한다. 계속해서, 도 24에 도시한 타이밍에서, 트랜지스터(116[B])를 도통 상태로 함으로써, 노드(122)가 "HIGH" 레벨의 상태인 것을 데이터 래치 LC[B]에 래치시킨다. 이에 의해, 섹션 [B]의 선택된 셀 트랜지스터의 데이터가 데이터 래치 LC[B]에 기억된다.

이하 마찬가지로, 복수의 섹션분의, SBL의 전위에 대응한 데이터를 데이터 래치 회로 DL 내의 복수의 데이터 래치 LC에 기억시켜 간다.

제4 실시예에서는, 복수의 섹션의 복수의 페이지를 동시에 판독하는 방법을 설명하였지만, 검증 판독 동작 시에 적용할 수 있다.

예를 들면 기입 동작 시의 검증 판독 동작에서는, 선택 SBL 프리차지 기간 및 SBL 프리 러닝 기간의 동작은 상기 판독 동작과 동일하다. 데이터 래치 기간 중에 데이터 래치 LC에서 직접 래치하는 대신에, 감지 회로 SLC에서 한번 래치하고, 그 래치한 결과를 데이터 래치 LC에 노드(125)를 통해 피드백하면 된다.

또한, 불휘발성 반도체 기억 장치가 NAND형인 경우, 셀 트랜지스터가 직렬로 접속되기 때문에, 셀 전류가 1㎂ 정도만 흐르고, SBL 프리 러닝 기간에는 10μsec 정도의 시간이 필요하게 된다. 이 때문에, 8페이지를 연속하여 판독하면, 프리 러닝 기간에 10μsec 정도의 시간이 필요하게 된다.

이에 대하여, 제4 실시예를 적용하면, 프리 러닝 기간을 10μsec 정도로 할 수 있기 때문에, 1페이지당의 판독 퍼포먼스를 향상시킬 수 있다.

(제5 실시예)

다음으로, 상기 실시예에 따른 불휘발성 반도체 기억 장치를 사용한 카드 시 스템을 본 발명의 제5 실시예로서 설명한다.

도 25는 메모리 카드의 일 구성예를 도시하는 블록도, 도 26은 메모리 컨트롤러의 일 구성예를 도시하는 블록도, 도 27은 시스템의 일 제어예를 도시하는 흐름도이다. 제5 실시예에서는, 호스트 시스템의 버스에 메모리 카드가 접속되는 경우에 대해 설명한다.

도 25에 도시한 바와 같이, 메모리 카드는, 메모리 컨트롤러 칩과, 예로서 2개의 NAND형 불휘발성 반도체 기억 장치에 의해 구성된다. 물론, 2개 이상의 NAND형 불휘발성 반도체 기억 장치에 의해 구성되어 있어도 되고, 1개이어도 된다.

메모리 컨트롤러와 메모리 칩 사이의 내부 버스는, I/O 버스와 CE, ALE, CLC, RE, WE, WP의 컨트롤 신호선과, R/B 신호선에 의해 구성된다. 메모리 컨트롤러는, 메모리 칩에 대하여, 어드레스, 커맨드, 기입 데이터, 판독 데이터를 I/O 버스를 통해 교환한다. 메모리 칩 내부에는, 메모리 셀 어레이가 4Plane로 분할되어 있으며, 각 Plane의 페이지 길이에 대응한 데이터 래치 회로가 각 Plane 단부에 비트선을 통해 배치된다. 또한, 각 메모리 칩 내에는, 로우 디코더 회로가 메모리 셀 어레이에 접하여 배치되며, 또한 섹션수에 대응한 복수의 어드레스 래치 회로가 각 칩의 주변 회로 내에 배치된다. 또한 이 어드레스 래치 회로의 출력 신호를 입력받아, 각각의, 섹션 내의 소정의 블록을 다중 선택할 수 있도록, 로우 디코더 회로 내에 래치 회로가 배치된다. 이 로우 디코더 내에 래치를 설치하여 복수 블록을 동시에 선택하는 회로 기술은 복수 블록 소거 기술로서 이용되고 있는 공지의 회로이기 때문에 상세한 기술은 생략한다.

도 25의 2개의 칩의 어드레스 공간은 직렬로 연결되어 있고, 제1 칩의 상위에 제2 칩의 메모리 어드레스가 할당된다. 각각의 칩은 복수 칩만큼의 확장된 어드레스 래치 회로를 갖고 있으며, 외부로부터 입력된 어드레스를 각각의 칩이 디코드하여, 자신이 갖는 어드레스 공간 영역과 일치한 칩만이 동작을 행하도록 구성된다.

메모리 컨트롤러 내에는, 도 26에 도시한 바와 같이, 논리 어드레스(호스트 어드레스)와 물리 어드레스(불휘발성 반도체 기억 장치 관리 어드레스)를 변환하기 위한 처리 회로(논리/물리 변환 처리), 이 논리/물리 변환 처리에 필요한 논리/물리 변환 테이블 기억 RAM 회로, 페이지 단위 데이터에 ECC 처리를 행하기 위한 ECC 처리 회로, 불휘발성 반도체 기억 장치에 기입·소거·판독 명령을 실행하기 위한 불휘발성 반도체 기억 장치 프로토콜 변환 처리 회로(NAND 프로토콜 변환 회로), 이들 회로를 제어하기 위한 시퀀스 제어 프로세서로 구성된다.

메모리 컨트롤러는, 호스트로부터 기입 명령을 수취하면, 도 27에 도시하는 시퀀스에 의해, 불휘발성 반도체 기억 장치 칩에 대하여 기입 처리를 행한다. 우선, 호스트로부터의 기입 명령이 복수 페이지분인지의 여부를 판단하고, 복수 페이지인 경우에는, 복수 섹터를 동시에 기입할 수 있을 수 있는 만큼의 기입 가능한 블록이 복수 섹션에 걸쳐 존재하는 Plane 어드레스를 검색한다. 이 Plane 어드레스가 발견되면, 메모리 컨트롤러는, 이 Plane의 복수 섹션 내의 각 블록 어드레스 및 그 블록 내의 페이지 어드레스를 호스트의 복수 섹터 어드레스에 할당한다. 그리고 이 Plane의 복수의 페이지 버퍼 내에, 할당된 복수의 페이지 데이터를 로드한 다. 그리고, 도 7 또는 도 15에 도시한 시퀀스로 기입을 실행하기 위한 커맨드를 발행한다.

또한, 호스트로부터의 기입 명령이 1페이지분인 경우에는, 통상의 방법으로 빈 블록을 검색하여 발견된 블록 내의 페이지 어드레스를 호스트의 섹터 어드레스에 할당하고, 이 빈 블록의 Plane 어드레스에 대응하는 어드레스에 페이지만큼의 데이터를 로드한다. 그 후, 종래의 기입 커맨드를 발행하여 1페이지분의 데이터를 기입한다.

또한, 복수 섹터 기입의 경우에, 복수 섹터를 동시에 기입할 수 있을 만큼의 기입 가능한 블록이 복수 섹션에 걸쳐 존재하지 않는 경우에는, 각 섹터를 칩 내의 다른 Plane의 빈 블록에 할당할 필요가 있다. 이 때문에, 종래와 같이 1페이지씩의 기입 처리를 전부의 기입 요구 섹터에 대하여 행한다.

이상의 기입 처리가 종료되면, 기입된 각 페이지의 스테이터스를 확인하고, 이상이 없으면 기입을 종료한다. 이상이 발생한 경우에는, 이상이 있었던 페이지 어드레스를 재차 다른 어드레스에 할당하여, 기입을 행한다.

이와 같이, 제5 실시예에 따른 메모리 카드에서는, 호스트로부터의 복수 페이지의 기입 처리가 있었는지의 여부를 판단하여, 불휘발성 반도체 기억 장치 칩에 대하여 다른 기입 처리를 행함으로써, 복수 페이지 기입의 경우의 기입 퍼포먼스를 향상할 수 있다.

(제6 실시예)

제6 실시예에서는, 상기 실시예에 따른 불휘발성 반도체 기억 장치를 이용한 IC 카드 및 이것을 이용하는 전자 기기의 예를 설명한다.

도 28은 본 발명의 제6 실시예에 따른 IC 카드를 이용하는 전자 기기의 일례를 도시하는 사시도이다. 도 28에는 전자 기기의 일례로서 휴대 전자 기기, 예를 들면 디지털 스틸 카메라가 도시되어 있다. 제6 실시예에 따른 IC 카드는, 예를 들면 메모리 카드로서, 예를 들면 디지털 스틸 카메라의 기록 미디어로서 이용된다.

도 28에 도시한 바와 같이, 디지털 스틸 카메라(71)의 케이스에는 카드 슬롯(72) 및 이 카드 슬롯(72)에 접속되는 회로 기판이 수용되어 있다. 또한, 회로 기판에 대해서는 도 28에서는 그 도시를 생략하고 있다. 메모리 카드(70)는 디지털 스틸 카메라(71)의 카드 슬롯(72)에 탈부착 가능한 상태로 장착된다. 메모리 카드(70)는 카드 슬롯(72)에 장착됨으로써 회로 기판 상의 전자 회로에 전기적으로 접속된다.

도 29는 디지털 스틸 카메라의 기본 시스템을 도시하는 블록도이다.

피사체로부터의 광은 렌즈(73)에 의해 집광되어 촬상 장치(74)에 입력된다. 촬상 장치(74)는 입력된 광을 광전 변환하여, 예를 들면 아날로그 신호로 한다. 촬상 장치(74)의 일례는 CMOS 이미지 센서이다. 아날로그 신호는, 아날로그 증폭기(AMP.)에서 증폭된 후, A/D 컨버터(A/D)에서 디지털 신호로 변환된다. 디지털화된 신호는, 카메라 신호 처리 회로(75)에 입력되어, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(75)로부터 출력된 신호가 비디오 신호 처리 회로(76)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 들 수 있다. 비디오 신호는 표시 신호 처리 회로(77)를 통해 디지털 스틸 카메라(71)에 부착된 표시부(78)로 출력된다. 표시부(78)의 일례는 액정 모니터이다. 또한, 비디오 신호는 비디오 드라이버(79)를 통해 비디오 출력 단자(80)로 출력된다. 디지털 스틸 카메라(71)에 의해 촬상된 화상은, 비디오 출력 단자(80)를 통해, 화상 기기, 예를 들면 퍼스널 컴퓨터의 디스플레이나 텔레비전으로 출력할 수 있으며, 촬상한 화상을 표시부(78) 이외에서도 즐길 수 있다. 촬상 장치(74), 아날로그 증폭기(AMP.), A/D 컨버터(A/D), 카메라 신호 처리 회로(75)는 마이크로 컴퓨터(81)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼, 예를 들면 셔터 버튼(82)을 누른다. 이에 의해, 마이크로 컴퓨터(81)는, 메모리 컨트롤러(83)를 제어하여, 카메라 신호 처리 회로(75)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(84)에 기입된다. 비디오 메모리(84)에 기입된 프레임 화상은, 압축/신장 처리 회로(85)에 의해 소정의 압축 포맷에 기초하여 압축되며, 카드 인터페이스(86)를 통해 카드 슬롯(72)에 장착되어 있는 메모리 카드(70)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(70)에 기록되어 있는 화상을 카드 인터페이스(86)를 통해 판독하고, 압축/신장 처리 회로(85)에 의해 신장한 후, 비디오 메모리(84)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(76)에 입력 되어, 화상을 모니터하는 경우와 마찬가지로, 표시부(78)나 화상 기기에 투영된다.

또한, 본 기본 시스템 예에서는, 회로 기판(100) 상에 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP.), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 표시 장치(107), 비디오 드라이버(109), 마이크로 컴퓨터(111), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장되는 예를 나타내고 있다. 또한, 카드 슬롯(72)은, 회로 기판(89) 상에 실장될 필요는 없으며, 커넥터 케이블 등에 의해 회로 기판(89)에 접속되어도 된다. 또한, 본 예에서는, 회로 기판(89) 상에는, 또한 전원 회로(87)가 실장된다. 전원 회로(87)는, 외부 전원 혹은 전지로부터 전원을 공급받아, 디지털 스틸 카메라(71)의 내부에서 사용하는 내부 전원을 발생한다. 전원 회로(87)의 일례는 DC-DC 컨버터이다. 내부 전원은, 상기 각 회로에 동작 전원으로서 공급되는 것 외에, 스트로브(88)의 전원 및 표시부(78)의 전원으로서 공급된다.

이와 같이, 상기 실시예에 따른 불휘발성 반도체 기억 장치를 사용한 메모리 카드는, 휴대 전자 기기, 예를 들면 디지털 스틸 카메라에 이용할 수 있다.

또한, 상기 실시예에 따른 불휘발성 반도체 기억 장치를 사용한 메모리 카드는, 디지털 스틸 카메라에 이용될 뿐만 아니라, 도 30의 (a)∼도 30의 (l)에 도시한 바와 같이, 예를 들면 비디오 카메라(도 30의 (a)), 텔레비전(도 30의 (b)), 오디오/비주얼 기기(도 30의 (c)), 오디오 기기(도 30의 (d)), 게임 기기(도 30의 (e)), 전자 악기(도 30의 (f)), 휴대 전화(도 30의 (g)), 퍼스널 컴퓨터(도 30의 (h)), 개인 휴대 정보 단말기(PDA, 도 30의 (i)), 보이스 레코더(도 30의 (j)), PC 카드(도 30의 (k)), 전자 서적 단말기(도 30의 (l)) 등에도 이용할 수 있다.

또한, 상기 실시예에 따른 불휘발성 반도체 기억 장치를 사용한 메모리 카드는, 이들 이외의 전자 기기에도 이용할 수 있다.

이상, 본 발명을 제1∼제6 실시예에 따라 설명하였지만, 본 발명은 이들 실시예 각각에 한정되는 것이 아니라, 그 실시에 있어서, 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다.

또한, 상기 실시예는 각각 단독으로 실시하는 것이 가능하지만, 적절하게 조합하여 실시하는 것도 물론 가능하다.

또한, 상기 각 실시예에는, 다양한 단계의 발명이 포함되어 있어, 각 실시예에서 개시한 복수의 구성 요건의 적절한 조합에 의해 다양한 단계의 발명을 추출하는 것도 가능하다.

또한, 상기 각 실시예에서는, 본 발명을 불휘발성 반도체 기억 장치에 적용한 예에 기초하여 설명하였지만, 상술한 바와 같은 불휘발성 반도체 기억 장치를 내장한 반도체 집적 회로 장치, 예를 들면 프로세서, 시스템 LSI 등도 또한 본 발명의 범주이다.

이상 설명한 바와 같이, 본 발명에 따르면, 칩 면적의 증대를 억제하면서, 기입 스피드를 고속화하는 것이 가능한 불휘발성 반도체 기억 장치를 구비한 반도체 집적 회로 장치, 및 이 반도체 집적 회로 장치를 내장한 IC 카드를 제공할 수 있다.

Claims (16)

  1. 글로벌 비트선과,
    제1 섹션 비트선과,
    상기 글로벌 비트선을 상기 제1 섹션 비트선에 접속하는 제1 섹션 선택 트랜지스터와,
    상기 제1 섹션 비트선에 접속된, 데이터 재기입이 가능한 제1 메모리 셀과,
    제2 섹션 비트선과,
    상기 글로벌 비트선을 상기 제2 섹션 비트선에 접속하는 제2 섹션 선택 트랜지스터와,
    상기 제2 섹션 비트선에 접속된, 데이터 재기입이 가능한 제2 메모리 셀과,
    상기 제1 섹션 선택 트랜지스터 및 상기 제2 섹션 선택 트랜지스터 중 어느 하나를 선택하는 섹션 선택 회로와,
    상기 글로벌 비트선의 전위를 공급받음과 함께, 상기 글로벌 비트선에 전위를 공급하는 데이터 래치 회로를 포함하고,
    상기 데이터 래치 회로는,
    상기 제1 메모리 셀로부터 판독된 제1 판독 데이터 및 상기 제2 메모리 셀로부터 판독된 제2 판독 데이터를 증폭하는 데이터 증폭 회로와,
    상기 제1 메모리 셀에 기입하는 제1 기입 데이터 및 상기 제1 판독 데이터를 보유하는 제1 데이터 보유 회로와,
    상기 제2 메모리 셀에 기입하는 제2 기입 데이터 및 상기 제2 판독 데이터를 보유하는 제2 데이터 보유 회로를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제1 섹션 비트선, 상기 제1 섹션 선택 트랜지스터, 및 상기 제1 메모리 셀은 제1 섹션을 구성하고,
    상기 제2 섹션 비트선, 상기 제2 섹션 선택 트랜지스터, 및 상기 제2 메모리 셀은 제2 섹션을 구성하며,
    상기 제1 섹션은 상기 데이터 래치 회로를 따라 배치되고,
    상기 제2 섹션은 상기 데이터 래치 회로와 상기 제1 섹션 사이에 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제1 메모리 셀, 상기 제2 메모리 셀, 상기 제1 섹션 선택 트랜지스터, 및 상기 제2 섹션 선택 트랜지스터는 각각 동일한 셀 웰 영역에 배치되며,
    상기 데이터 래치 회로는 상기 셀 웰 영역 이외에 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서,
    상기 데이터 래치 회로는, 데이터 소거 시에, 상기 데이터 증폭 회로, 상기 제1 데이터 보유 회로, 및 상기 제2 데이터 보유 회로를, 상기 글로벌 비트선으로부터 전기적으로 분리하는 분리 트랜지스터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제4항에 있어서,
    상기 분리 트랜지스터는, 상기 셀 웰 영역과 상기 데이터 래치 회로 사이의 반도체 기판에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제4항에 있어서,
    상기 분리 트랜지스터의 채널 길이는, 상기 데이터 보유 회로, 상기 제1 데이터 보유 회로, 및 상기 제2 데이터 보유 회로에 포함되는 트랜지스터의 채널 길이보다 긴 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제1항에 있어서,
    상기 섹션 선택 회로는, 데이터 소거 시에, 상기 제1 섹션 선택 트랜지스터의 게이트 전극 및 상기 제2 섹션 선택 트랜지스터의 게이트 전극을 전기적으로 부유 상태로 제어하는 제어 회로를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제1항에 있어서,
    상기 제1 메모리 셀은, 제1 드레인측 블록 선택 트랜지스터와, 제1 소스측 블록 선택 트랜지스터와, 상기 제1 드레인측 블록 선택 트랜지스터와 상기 제1 소스측 블록 선택 트랜지스터 사이에 접속된 적어도 1개의 제1 셀 트랜지스터를 갖고,
    상기 제2 메모리 셀은, 제2 드레인측 블록 선택 트랜지스터와, 제2 소스측 블록 선택 트랜지스터와, 상기 제2 드레인측 블록 선택 트랜지스터와 상기 제2 소스측 블록 선택 트랜지스터 사이에 접속된 적어도 하나의 제2 셀 트랜지스터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제8항에 있어서,
    상기 제1, 제2 드레인측 선택 트랜지스터, 상기 제1, 제2 소스측 트랜지스터, 상기 제1, 제2 셀 트랜지스터, 및 상기 제1, 제2 섹션 선택 트랜지스터는 각각 동일한 활성 영역에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제9항에 있어서,
    상기 제1 섹션 트랜지스터의 소스/드레인 확산층의 한쪽은, 상기 제1 셀 트랜지스터의 소스/드레인 확산층의 한쪽과 공유되며, 이 공유된 소스/드레인 확산층에 상기 제1 섹션 비트선이 접속되고,
    상기 제2 섹션 선택 트랜지스터의 소스/드레인 확산층의 한쪽은, 상기 제2 셀 트랜지스터의 소스/드레인 확산층의 한쪽과 공유되며, 이 공유된 소스/드레인 확산층에 상기 제2 섹션 비트선이 접속되고,
    상기 제1 섹션 선택 트랜지스터의 소스/드레인 확산층의 다른쪽은, 상기 제2 섹션 선택 트랜지스터의 소스/드레인 확산층의 다른쪽과 공유되며, 이 공유된 소스/드레인 확산층에 상기 글로벌 비트선이 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제10항에 있어서,
    상기 제1, 제2 섹션 비트선은 동일한 도전체층으로 구성되며, 상기 글로벌 비트선은 상기 제1, 제2 섹션 비트선과 상이한 도전체층으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제1항에 있어서,
    상기 제1 데이터 보유 회로에 보유된 제1 기입 데이터를 상기 글로벌 비트선 및 상기 제1 섹션 선택 트랜지스터를 통해 상기 제1 섹션 비트선에 전송하고, 상기 제1 기입 데이터를 상기 제1 섹션 비트선의 전위로서 상기 제1 섹션 비트선에 기억시키며, 기억시킨 제1 기입 데이터에 기초하여 상기 제1 메모리 셀에 상기 제1 기입 데이터를 기입하고,
    상기 제1 기입 데이터를 상기 제1 섹션 비트선에 기억시킨 후, 상기 제2 데이터 보유 회로에 보유된 제2 기입 데이터를 상기 글로벌 비트선 및 상기 제2 섹션 선택 트랜지스터를 통해 상기 제2 섹션 비트선에 전송하고, 상기 제2 기입 데이터 를 상기 제2 섹션 비트선의 전위로서 상기 제2 섹션 비트선에 기억시키며, 기억시킨 제2 기입 데이터에 기초하여 상기 제2 메모리 셀에 상기 제2 기입 데이터를 기입하는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제12항에 있어서,
    상기 제1 기입 데이터는, 상기 제1 섹션 선택 트랜지스터를 도통하고, 상기 제2 섹션 선택 트랜지스터를 차단하여 상기 글로벌 비트선 중의 전하를 상기 제1 섹션 비트선에 전송한 후, 상기 제1 섹션 선택 트랜지스터를 차단함으로써 상기 제1 섹션 비트선에 기억되고,
    상기 제2 기입 데이터는, 상기 제1 섹션 선택 트랜지스터를 차단하고, 상기 제2 섹션 선택 트랜지스터를 도통하여 상기 글로벌 비트선 중의 전하를 상기 제2 섹션 비트선에 전송한 후, 상기 제2 섹션 선택 트랜지스터를 차단함으로써 상기 제2 섹션 비트선에 기억되는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제1항에 있어서,
    상기 제1 데이터 보유 회로에 보유된 제1 기입 데이터를 상기 글로벌 비트선 및 상기 제1 섹션 선택 트랜지스터를 통해 상기 제1 섹션 비트선에 전송하고, 상기 제1 기입 데이터를 상기 제1 섹션 비트선의 전위로서 상기 제1 섹션 비트선에 기억시키며, 기억시킨 제1 기입 데이터에 기초하여, 상기 제1 메모리 셀에 상기 제1 기입 데이터를 기입하고,
    상기 제1 기입 데이터의 기입 중에, 상기 제2 메모리 셀로부터 상기 제2 섹션 선택 트랜지스터 및 상기 글로벌 비트선을 통해 데이터를 판독하는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제14항에 있어서,
    상기 제1 기입 데이터는, 상기 제1 섹션 선택 트랜지스터를 도통하고, 상기 제2 섹션 선택 트랜지스터를 차단하여 상기 글로벌 비트선 중의 전하를 상기 제1 섹션 비트선에 전송한 후, 상기 제1 섹션 선택 트랜지스터를 차단함으로써 상기 제1 섹션 비트선에 기억되며,
    상기 제1 기입 데이터가 상기 제1 섹션 비트선에 기억된 후, 상기 제1, 제2 섹션 선택 트랜지스터 각각이 차단된 상태에서 상기 글로벌 비트선을 프리차지하고, 상기 제1 섹션 선택 트랜지스터를 차단하며, 상기 제2 섹션 선택 트랜지스터를 도통하여 상기 제2 메모리 셀로부터 데이터를 판독하는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제1항 내지 제15항 중 어느 한 항의 반도체 집적 회로 장치를 내장한 IC 카드.
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