JP2009266366A - ナンドフラッシュメモリ装置及びその動作方法 - Google Patents

Abstract

【課題】プログラムエラーを減らすために非選択メモリセルトランジスタのバイアス方法を提供する。
【解決手段】選択ワードラインにプログラム電圧Ｖｐｇｍが印加される間、第１ローカルチャンネルＣｈ１を第２ローカルチャンネルＣｈ２と分離するために接地選択トランジスタにより近く隣接した非選択ワードラインに遮断電圧Ｖｓｓを印加する。選択ワードラインＷＬ＜ｉ＞がストリング選択トランジスタにより近く位置するようにｉが増加するほど、第２ローカルチャンネルＣｈ２の電位は過度に増加し、これはエラーを誘発する。選択ワードラインＷＬ＜ｉ＞の位置ｉが予め決定、又は記憶された位置ナンバｘより大きい、或いは同一である場合に、第２ローカルチャンネルＣｈ２電位の過度な上昇は、ストリング選択ライン、ビットラインＢＬ、又は非選択ワードラインＷＬ＜ｉ＋１〜ＷＬ＜ｎ−＞に印加されるパス電圧Ｖｐａｓｓを調整することによって防止される。
【選択図】図１

Description

本発明は、フラッシュメモリ装置に係り、より詳細には、熱電子効果によるプログラムエラーを減らすことができるフラッシュメモリ装置の非選択メモリセルトランジスタのバイアス方法に関する。

フラッシュメモリ装置のような不揮発性メモリ装置は、ノア型又はナンド型に構成され、電気的に再記入が可能であり、高集積化が可能である。ナンド型不揮発性半導体メモリ装置は、複数のナンドセルユニットを含む。各々のナンドセルユニットは、ソースとドレインとの間に複数のメモリトランジスタが列方向に直列接続されるように構成される。選択ゲートＳＧトランジスタが直列に接続されたメモリトランジスタ回路の両端に接続される。

不揮発性メモリトランジスタには、フローティングゲート型メモリトランジスタとフローティングタラップ（チャージタラップ型）メモリトランジスタの２種類形態がある。フローティングゲート型メモリトランジスタは、制御ゲートと基板に形成されるＦＥＴチャンネルを分離する絶縁層によって絶縁される導電性のフローティングゲートを含む。フローティングゲート型メモリトランジスタは、導電性のフローティングゲートに電荷を格納することによってプログラムされる。

フローティングゲート型メモリトランジスタは、二つのゲートを有していることを除いては、通常のＭＯＳＦＥＴトランジスタと類似である。一つのゲートは、ＭＯＳＦＥＴと同一の制御ゲートＣＧであり、他の一つは、酸化膜絶縁体に囲まれたフローティングゲートＦＧである。フローティングゲートは、絶縁能力がある酸化膜によって電気的に孤立され、従ってフローティングゲート内部にある電子は捕獲されてこのような方式に情報が格納される。

フローティングゲートＦＧに電子が捕獲されると、捕獲された電子は、制御ゲートＣＧとの電界を調整（部分的に減少）して、このような結果にセルのスレッショルドＶｔを可変させる。従って、制御ゲートＣＧに特定電圧を提供してメモリセルを読み出す際、セルのスレッショルドＶｔによってセルのソースとドレイン間に電流が流れる、或いは流れないようになる。ゲート−ソース間の電流の有無がセンシングされ、センシング結果を論理‘１’又は論理‘０’に転換することによって記憶されたデータが再生される。

チャージタラップ型メモリトランジスタは、ゲート電極と基板に形成されるＦＴＥチャンネル間に非導電性の電荷格納層を含む。チャージタラップ型メモリトランジスタは、非導電性の電荷格納層に電荷を格納して捕獲させることによってプログラムされる。

ゲート電極に正の電圧が提供されると、電子がチャンネルからトンネリング酸化膜を経由して電荷格納層に注入される。電荷格納層に電子が累積されると、メモリトランジスタのスレッショルドは上昇するようになり、メモリトランジスタはプログラムされる。ゲート電極に負の電圧が提供されると、電荷格納層に捕獲された電子がトンネリング酸化膜を経由して半導体基板に離脱するようになる。同時に、正孔がトンネリング酸化膜によって捕獲されて、メモリトランジスタのスレッショルドは低くなり、メモリトランジスタは消去される。

ナンドフラッシュメモリストリングは、隣接した半導体デバイス構成要素との電流漏洩を遮断するためにＳＴＩ（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）によって異なるストリングと分離される。ナンドメモリストリングは、三つの形態のトランジスタを含む。即ち、ナンドメモリストリングは、メモリセルトランジスタ（不揮発性データ格納用）と、ストリング選択トランジスタＳＳＴと、接地選択トランジスタＧＳＴと、を含む。典型的なナンドフラッシュメモリにおいて、ストリング選択トランジスタと接地選択トランジスタＳＳＴ、ＧＳＴとは、ナンドストリングの両端に位置し、プログラム動作、消去動作、及び読み出し動作の間ナンドストリングの選択に使われる。

行方向に配列されたナンドセルユニット（ナンドストリング）の集合はナンドセルブロック（又はメモリブロック、ＭＢ）と呼ばれる。同一の行に配列された選択トランジスタＳＳＴ及びＧＳＴのゲートは、対応する何れか一つの選択ゲートラインに共通に接続され、同一の行に配列されたメモリトランジスタの制御ゲートは、対応する何れか一つの制御ゲートラインに共通に接続される。万一、ナンドセルユニットにｎ個のメモリトランジスタが直列に接続されると、一つのナンドセルユニットに含まれたメモリトランジスタの制御ゲートライン（又は、ワードラインＷＬ＜＞）の数は、やはりｎ個になるはずである。

データをプログラムする際、先ずメモリブロックＭＢのメモリ格納用セルトランジスタに格納された全てのデータ項目は削除される。消去手続は、選択されたメモリブロックに含まれるメモリトランジスタの制御ゲートライン（又は、ワードライン）を低電圧Ｖｓｓ（例えば、０Ｖ）に設定して、メモリセルアレイが形成されたｐ−型のウエル領域に正の高電圧Ｖｅｒａ（消去電圧、約２０Ｖ）を提供してフローティングゲートの電子をチャンネル領域に放電する。その結果、メモリブロックの全てのセルトランジスタに格納されたデータ項目は論理“１”に設定される。複数のメモリブロックや全てのメモリブロックが同時に消去されうる。

上述のように同時に実施されるデータ消去ステップの以後に、選択された制御ゲートラインに接続される複数のメモリトランジスタに対するプログラム手続が同時に実行される。選択された制御ゲートラインに接続されるメモリトランジスタにプログラムされる２進データの単位を一般的に一つの“ページ”データと称する。メモリブロックで“ページ”データがメモリトランジスタにプログラムされる順序は、データがランダム順序（ランダムプログラム手続）によってプログラムされるシステムであるか、又はデータが一方向に順次にプログラムされるシステムであるかによって決定される。順次的プログラム手続では、一般的にメモリトランジスタのソース側からページが順次にプログラムされる。

同時プログラム手続で、正の高電圧（プログラム電圧Ｖｐｇｍ、約２０Ｖ）が選択されたゲートラインに印加されると、“０”データがプログラムされる場合には、チャンネルからメモリトランジスタのフローティングゲートに電子が注入される。このような動作を“０”プログラミング又は“０”書き込みという。この際、“１”データの場合、電子の注入は禁止（プログラム禁止又は“１”プログラム、“１”書き込み）になる。ランダムデータを一つのページに対応するメモリトランジスタに書き込む間、二つの形態のデータプログラム動作が同時に行われる。従って、各々のメモリトランジスタに格納されるプログラムデータによってチャンネル電圧の制御が必要である。

例えば、“０”データの場合、プログラム電圧Ｖｐｇｍが制御ゲートに印加される間、フローティングゲートの下部に位置するゲート絶縁膜に強い電界を印加するためにチャンネル電圧は低く維持される。“１”データの場合、フローティングゲートの下部に位置するゲート絶縁膜に印加される電界強度を弱化させるためにチャンネル電圧はブースティングされる。そうすると、フローティングゲートへの電子注入は遮断される。万一、チャンネル電圧が十分にブースティングされないと、一部電子がフローティングゲートに注入されて、メモリトランジスタのスレッショルドが、“１”データのプログラム状態に変わることがある。このような現状を“プログラムエラー”又は“書き込みエラー”という。従って、ナンド型ＥＥＰＲＯＭのプログラム動作を実現するためには、エラープログラムによるスレッショルドの変動幅を特定レンジ以内に抑圧して動作誤謬を未然に防止することが必要である。

多様な形態のナンドチャンネル電圧制御方法が広く知られている。セルフ−ブースティングプログラム方法は、共通的に“１”データがプログラムされる全てのナンドセルユニットのチャンネル領域を電気的にフローティングさせる。チャンネル電圧のブースティングは、制御ゲートとの容量性カップリングによって行われる。セルフ−ブースティングプログラム方法は、非特許文献１に記載されている。他のセルフ−ブースティングシステムとローカルセルフ−ブースティングＬＳＢシステムが特許文献１及び特許文献２に記述されている。ローカル−セルフブースティングシステムは、共通ソースラインＣＳＬ側の制御ゲートライン（ワードライン、ＷＬ＜ｘｘ＞から始めてデータを順次に記入する順次プログラム方法である。ローカルセルフブースティングシステムは、選択されたメモリトランジスタＷＬ＜ｉ＞に隣接した両側のメモリトランジスタを遮断状態に設定する。従って、ローカルセルフ−ブースティングＬＳＢシステムは、選択されたメモリトランジスタＷＬ＜ｉ＞のチャンネルと拡散層（ブースティング領域）を残りのメモリトランジスタと電気的に分離させて、分離された領域を電気的にフローティング状態にしてブースティングさせる。

また他のセルフ−ブースティングシステムとして消去領域セルフ−ブースティングＥＡＳＢシステムがある。特許文献３に消去領域セルフ−ブースティングＥＡＳＢシステムが開示されている。消去領域セルフ−ブースティングＥＡＳＢシステムは、共通ソースラインＣＳＬ側の制御ゲートラインから始めてデータを順次に記入する順次プログラム方式に基づいている。プログラム電圧が選択されたメモリセルトランジスタの制御ゲートラインＷＬ＜ｉ＞に提供され、残りの非選択ゲートラインには、パス電圧が印加される。

プログラムされたメモリセルのスレッショルド分布をより精密に制御するために増加型ステップパルスプログラム（以下、“ＩＳＰＰ”と称する）モードがたびたび使われる。ＩＳＰＰモードを使用するために、プログラムサイクルのループが反復される間にワードラインに提供されるプログラム電圧はステップ形態に増加する。予め決定された“上昇率”というステップ増加幅（ΔＶ）に従ってプログラム電圧は増加する。プログラム動作の間、プログラムされるセルのスレッショルドは、各プログラムループの間予め決定された割合で増加する。

ＩＳＰＰモードによる不揮発性メモリ装置のプログラム技術は“Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ ａｎｄ Ｐｒｏｇｒａｍｍｉｎｇ Ｍｅｔｈｏｄ ｏｆ ｔｈｅ Ｓａｍｅ”という題目の特許文献４に開示されている。各々のプログラムループは、一般的にプログラミングとプログラム−検証周期に分けられる。プログラミング周期で、メモリセルは、与えられたバイアス条件下でプログラムされる。プログラム−検証周期でプログラムされたメモリセルがターゲットスレッショルドにプログラムされたかが検証される。プログラムループは、全てのメモリセルがターゲットスレッショルドにプログラムされるまで予め決定された数だけ反復される。プログラム−検証動作は、読み出されたデータが装置外部に提供されないという点を除いては読み出し動作と類似である。

米国特許第５、７１５、１９４号公報 米国特許第６、９３０、９２１号公報 特開平１０−２８３７８８号公報 米国特許第６、２６６、２７０号公報 米国特許第６、８５８、９０６号公報 米国特許第７、２５３，４６７号公報 米国公開特許２００６／０１８０８５１号公報

IEEE. Journal of Solid-State Circuits vol.30, No.11(1995) pp.1149-1156

本発明は、上述の問題点に鑑みてなされたもので、その目的は、上述した問題点を解決するために提案されたもので、ローカルセルフ−ブースティングスキームを使用する フラッシュメモリ装置でローカルチャンネル間の電位差によって発生するプログラムディスターブ問題を解決するための装置及び方法を提供することである。

上述の目的を達成するため、本発明による、ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと接続され、ｎ個のワードラインＷＬ＜０＞〜ＷＬ＜ｎ−１＞に各々接続されるｎ個のメモリセルトランジスタＭＣ＜０＞〜ＭＣ＜ｎ−１＞を含むフラッシュメモリセルユニットのプログラム方法は、前記ストリング選択ラインＳＳＬに予め決定された第１電圧Ｖｃｃを印加する段階と、選択されたワードラインＷＬ＜ｉ’＞にプログラム電圧Ｖｐｇｍを印加する間、前記メモリセルトランジスタのうち、少なくとも一つ以上のチャンネル電位を下げるために予め決定された第２電圧Ｖｃｃ−α又はＶｃｃ＋αを印加する。

本発明の一実施形態によると、プログラム電圧を第１選択ワードラインＷＬ＜ｉ＞、０≦ｉ＜ｘに印加する間に予め決定された第１電圧Ｖｃｃをストリング選択ラインＳＳＬに印加し、異なる時点（例えば、その後に）にプログラム電圧Ｖｐｇｍを第２選択ワードラインＷＬ＜ｉ’＞、ｉ’≧ｘに印加する間に予め決定された第２電圧Ｖｃｃ−α又はＶｃｃ＋αをストリング選択ラインＳＳＬに印加して、メモリセルトランジスタＭＣ＜ｉ’＞〜ＭＣ＜ｎ−１＞のローカルチャンネル電位を減少させ、上記選択された第２ワードラインＷＬ＜ｉ’＞は、第１ワードラインＷＬ＜ｉ＞よりストリング選択ラインＳＳＬにより近い。

多様である実施形態において、ストリング選択ラインに供給される予め決定された第２電圧はＶｃｃ−αであり、上記αは０．１Ｖ乃至３．０Ｖの間、電圧Ｖｃｃは２．５Ｖ乃至３．５Ｖの間、パス電圧Ｖｐａｓｓは８Ｖ乃至１０Ｖの間、そして前記プログラム電圧Ｖｐｇｍは１５Ｖ乃至２５Ｖの間の大きさである。

本発明の他の特徴によると、ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと前記ストリング選択トランジスタＳＳＴと接続されるビットラインに接続され、ｎ個のワードラインＷＬ＜０＞〜ＷＬ＜ｎ−１＞に各々接続されるｎ個のメモリセルトランジスタＭＣ＜０＞〜ＭＣ＜ｎ−１＞を含むフラッシュセルユニットのプログラム方法が提供される。本発明のプログラム方法は、第１選択ワードラインＷＬ＜ｉ＞、０≦ｉ＜ｘに接続される第１選択メモリセルトランジスタＭＣ＜ｉ＞をプログラムする間、時点ｔに前記ビットラインＢＬに予め決定された第１電圧Ｖｃｃを印加する段階と、メモリセルトランジスタＭＣ＜ｉ’＞〜ＭＣ＜ｎ−１＞のチャンネル電位を下げるために、第２選択ワードラインＷＬ＜ｉ’＞、ｉ’≧ｘに接続される第２選択メモリセルトランジスタＭＣ＜ｉ’＞をプログラムする間、前記時点ｔと異なる時点ｔ’に予め決定された第２電圧Ｖｃｃ−αを前記ビットラインＢＬに印加する段階と、を含む。

他の実施形態によると、第１選択ワードラインＷＬ＜ｉ＞、０≦ｉ＜ｘに接続される第１選択メモリセルトランジスタＭＣ＜ｉ＞に増加型ステップパルスプログラムＩＳＰＰ電圧が印加される間、前記ビットラインＢＬに予め決定された第１電圧Ｖｃｃを印加する段階と、異なる時点に第２選択ワードラインＷＬ＜ｉ’＞、ｉ’≧ｘに接続される第２選択メモリセルトランジスタＭＣ＜ｉ’＞をＩＳＰＰ方式でプログラムする間、ＩＳＰＰループをカウントする段階と、前記ＩＳＰＰループのカウント値ｊがｙと同一であるか、或いは大きい場合、そして前記第２選択ワードラインＷＬ＜ｉ’＞、ｉ’≧ｘに接続される前記第２選択メモリセルトランジスタＭＣ＜ｉ’＞をＩＳＰＰ方式でプログラムする間、前記ビットラインＢＬに前記予め決定された第２電圧Ｖｃｃ−αを印加してメモリセルトランジスタＭＣ＜ｉ’＞〜ＭＣ＜ｎ−１＞のローカルチャンネル電位を下げる段階と、を含む。

本発明の他の実施形態によると、二つ以上の隣接したローカルチャンネル（ｃｈ１、ｃｈ２、ｃｈ３・・・）の電位は概略的に均等化される。

本発明の他の特徴によると、ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと前記ストリング選択トランジスタＳＳＴとｎ個のワードラインＷＬ＜０＞〜ＷＬ＜ｎ−１＞に各々接続されるｎ個のメモリセルトランジスタＭＣ＜０＞〜ＭＣ＜ｎ−１＞を含むフラッシュセルユニットのプログラム方法が提供される。プログラム方法は、第１選択ワードラインＷＬ＜ｉ＞、０≦ｉ＜ｘにプログラム電圧Ｖｐｇｍ、Ｖｐｇｍ＞Ｖｐａｓｓ＞０を印加する間に、非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞にはパス電圧Ｖｐａｓｓを印加する段階と、以後に、複数のメモリセルトランジスタＭＣ＜ｉ’＞〜ＭＣ＜ｎ−１＞のチャンネル電位を下げるために、第２選択ワードラインＷＬ＜ｉ’＞、ｉ’≧ｘにプログラム電圧Ｖｐｇｍを印加する間に、非選択ワードラインＷＬ＜ｉ’＋１＞〜ＷＬ＜ｎ−１＞のうち、少なくとも三つのワードラインの各々に互いに異なるレベルの第１パス電圧Ｖｐａｓｓ１、第２パス電圧Ｖｐａｓｓ２、第３パス電圧Ｖｐａｓｓ３を各々提供する段階と、を含む。

何れの実施形態でも、前記第１パス電圧Ｖｐａｓｓ１はパス電圧Ｖｐａｓｓより低く、第３パス電圧Ｖｐａｓｓ３はパス電圧Ｖｐａｓｓより高い。何れの実施形態でも、前記第３パス電圧Ｖｐａｓｓ３はワードラインＷＬ＜ｉ’＋１＞に、上記第１パス電圧Ｖｐａｓｓ１はワードラインＷＬ＜ｎ−１＞に印加される。何れの実施形態でも、パス電圧ＶｐａｓｓはワードラインＷＬ＜ｉ’＋１＞、ＷＬ＜ｉ＋２＞、そしてＷＬ＜ｉ＋l＞に印加され、前記第１パス電圧Ｖｐａｓｓ１はワードラインＷＬ＜ｉ’＋l＋１＞に印加され、前記第３パス電圧Ｖｐａｓｓ３はワードラインＷＬ＜ｎ−１＞に印加される。

本発明の他の特徴によるフラッシュメモリ装置は、ｎ個のワードラインＷＬ＜＞とストリング選択ラインＳＳＬを共有し、前記ストリング選択ラインによって制御されるストリング選択トランジスタＳＳＴと、前記ｎ個のワードラインＷＬ＜＞の各々によって制御されるｎ個のメモリトランジスタを各々含むｍ個のセルユニットを含むメモリブロックと、第１選択ワードラインＷＬ＜ｉ＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、前記ストリング選択ラインＳＳＬに予め決定された第１電圧Ｖｃｃを印加するように、そしてその以後に、第２選択ワードラインＷＬ＜ｉ’＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、予め決定された第２電圧Ｖｃｃ±αを前記ストリング選択ラインＳＳＬに印加する周辺回路と、を含み、前記第２選択ワードラインＷＬ＜ｉ’＞は、前記第１選択ワードラインＷＬ＜ｉ＞より前記ストリング選択ラインＳＳＬにより近く位置する。

前記メモリトランジスタの各々は、制御ゲートと、フローティングゲートと、を含む。又は、前記メモリトランジスタは、チャージタラップ型メモリトランジスタとして形成される。

本発明は、他の特徴によるコンピュータシステムのソリッドステートメモリモジュールを提供する。メモリモジュールは、ハウジングと、前記ハウジングとの接続のためのインタフェースコネクタと、前記ハウジングの内部に位置するフラッシュメモリコントローラと、前記ハウジングの内部に位置し、前記インタフェースコネクタと電気的に接続され、データストレージとしてアレイに構成される集積回路形態の複数のメモリセルトランジスタを含み、前記フラッシュメモリコントローラによって制御されるフラッシュメモリ装置と、を含む。インタフェースコネクタには、電源端子と、ＩＤＥピンインタフェースとを含むＩＤＥインタフェースコネクタであり、又は前記ハウジングは、ＳＤカード形態に具現され、前記インタフェースコネクタは、複数の電気的接触パッドを含む。又、前記ハウジングは、ＭＳ（ｍｅｍｏｒｙ ｓｔｉｃｋ）、ＣＦ（ｃｏｍｐａｃｔ ｆｌａｓｈ）、ＳＭＣ（ｓｍａｒｔ ｍｅｄｉａ）、ＭＭＣ（ｍｕｌｔｉ ｍｅｄｉａ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、又はＸＤ（ＸＤ−Ｐｉｃｔｕｒｅ Ｃａｒｄ）のうち、少なくとも一つ以上のフォームファクタに具現されうる。

他の特徴による本発明は、ソリッドステートモジュールを含むコンピュータシステムを提供する。前記コンピュータシステムは、個人用コンピュータＰＣ、個人用デジタル情報端末機ＰＤＡ、ＭＰ３プレーヤ、デジタルオーディオレコーダ、Ｐｅｎ型コンピュータ、デジタルカメラ、ビデオレコーダのうち、何れか一つに対応されうる。

他の特徴による本発明は、フラッシュメモリ装置を提供する。フラッシュメモリ装置は、ｎ個のワードラインＷＬ＜＞とストリング選択ラインＳＳＬを共有し、ビットラインＢＬに接続され、上記ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと、前記ｎ個のワードラインＷＬ＜＞の各々によって制御されるｎ個のメモリトランジスタを各々含むｍ個のセルユニットを含むメモリブロックと、第１選択ワードラインＷＬ＜ｉ＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、前記ビットラインＢＬに予め決定された第１電圧Ｖｃｃを印加するように、そしてその以後に、第２選択ワードラインＷＬ＜ｉ’＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、予め決定された第２電圧Ｖｃｃ−αを前記ビットラインＢＬに印加するページバッファ回路と、を含み、前記第２選択ワードラインＷＬ＜ｉ’＞は、前記第１選択ワードラインＷＬ＜ｉ＞より前記ストリング選択ラインＳＳＬにより近く位置する。

前記ページバッファ回路を含み、第１選択ワードラインＷＬ＜ｉ＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、前記ストリング選択ラインＳＳＬに予め決定された第１電圧Ｖｃｃを印加するように、そしてその以後に、第２選択ワードラインＷＬ＜ｉ’＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、予め決定された減少された第２電圧Ｖｃｃ−αを前記ストリング選択ラインＳＳＬに印加する周辺回路をさらに含む。前記周辺回路は、ＩＳＰＰ適用回数をカウントするためのＩＳＰＰループカウントをさらに含み、前記周辺回路は、前記ＩＳＰＰループカウントの値ｊが予め決定された値ｙより小さくない場合にのみ、第２選択ワードラインＷＬ＜＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、前記ビットラインＢＬ＜＞に予め決定された減少電圧Ｖｃｃ−αを印加する。

本発明の他の特徴によるフラッシュメモリ装置は、各々ｎ個のワードラインＷＬ＜＞とストリング選択ラインＳＳＬを共有するｍ個のセルユニットを含み、各々のセルユニットは、上記ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと前記ｎ個のワードラインＷＬ＜＞によって各々制御されるｎ個のメモリトランジスタを含むメモリブロックと、選択ワードラインＷＬ＜ｉ＞にプログラム電圧Ｖｐｇｍ、Ｖｐｇｍ＞Ｖｐａｓｓ１を印加する間、複数の第１非選択ワードラインＷＬ＜０＞〜ＷＬ＜ｉ−３＞の各々には予め決定された第１パス電圧Ｖｐａｓｓ１を印加して、同時に複数の第２非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞には予め決定された第２乃至第３パス電圧Ｖｐａｓｓ２、Ｖｐａｓｓ３を提供する周辺回路と、を含み、前記複数の第２非選択ワードラインは、前記複数の第１非選択ワードラインより前記ストリング選択ラインにより近く位置し、予め決定された前記第２パス電圧Ｖｐａｓｓ２は、予め決定された前記第１パス電圧Ｖｐａｓｓ１より低く、前記第１パス電圧Ｖｐａｓｓ１は、予め決定された前記第３パス電圧Ｖｐａｓｓ３より低い。

本発明による装置及び方法によると、ブースティングされた各々のローカルチャンネル間の電位差を減らすことができ、ソフトプログラムによるプログラムディスターブ現状を遮断することができる。

メモリ装置（図２、６、１０、１３、１７各々の１００、２００、３００、４００、５００）の内部に集積回路形態で形成されるフローティングゲート型ナンドセルユニット１３１の断面を示す断面図である。メモリ装置各々のチャンネル電位Ｖｃｈ１、Ｖｃｈ２は本発明の実施形態によって概略同一に近似化される。 本発明の実施形態によってナンドセルユニット１３１の隣接したチャンネル電位Ｖｃｈ１、Ｖｃｈ２が概略同一に近似化されるように制御する周辺回路１１０、１２０、１３０、１４０、１５０、１６０を含むメモリ装置１００のブロック図である。 図２のフラッシュメモリ装置１００のナンドセルユニット１３１の回路図とそのバイアス電圧を示すテーブルの組合せである。 図３のＶｃｃ＋αバイアス電圧とその結果によって図２のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１及びＶｃｈ２間の近似化を示すタイミング図である。 図３のＶｃｃ−αバイアス電圧とその結果によって図２のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１及びＶｃｈ２間の近似化を示すタイミング図である。 ナンドセルユニット１３１の隣接したチャンネル電位Ｖｃｈ１、Ｖｃｈ２が概略同一に近似化されるように制御する周辺回路１１０、１２０、１３０、１４０、１５０、１６０を含むメモリ装置２００のブロック図である。 図６のフラッシュメモリ装置に含まれるページバッファの回路を示するブロック図である。 図６のフラッシュメモリ装置に含まれるページバッファの回路を示するブロック図である。 図６のフラッシュメモリ装置１００のナンドセルユニット１３１の回路図とそのバイアス電圧を示すテーブルの組合である。 図８のビットライン、そして/又はストリング選択ラインに印加されるＶｃｃ−αバイアス電圧と、その結果によって図６のフラッシュメモリ装置２００のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１及びＶｃｈ２間の近似化を示すタイミング図である。 図１のナンドセルユニット１３１の隣接したチャンネル電位Ｖｃｈ１、Ｖｃｈ２が概略同一に近似化されるように制御する周辺回路１１０、１２０、３４０、３５０、３６０を含むメモリ装置３００のブロック図である。 図１０のフラッシュメモリ装置３００に含まれるナンドセルユニット１３１の選択されたページＷＬ＜ｉ＞のＩＳＰＰの間ビットライン電圧を選択的に減らすことができる方法を示す順序図である。 図１０のビットラインに印加されるＶｃｃ−αバイアス電圧と、その結果による図１０のフラッシュメモリ装置３００のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１及びＶｃｈ２間の近似化を示すタイミング図である。 図１のナンドセルユニット１３１の隣接したチャンネル電位Ｖｃｈ１、Ｖｃｈ２が概略同一に近似化されるように制御する周辺回路１１０、４２０、１４０、４５０、１６０を含むメモリ装置４００のブロック図である。 図１３のフラッシュメモリ装置４００のプログラムモード動作の間非選択ワードラインに提供されるｋ個のパス電圧Ｖｐａｓｓ（ｋ）を示すテーブルと図１３のナンドセルユニット１３１を示す回路図の組合せである。 図１３のフラッシュメモリ装置４００のナンドセルユニット１３１で非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に提供される複数のパス電圧Ｖｐａｓｓ（ｋ）の上昇順序を示すタイミング図である。 図１３のフラッシュメモリ装置４００のナンドセルユニット１３１で非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に提供される複数のパス電圧Ｖｐａｓｓ（ｋ）の下降順序を示すタイミング図である。 図１３のフラッシュメモリ装置４００のナンドセルユニット１３１で非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に提供される一般的なパス電圧Ｖｐａｓｓと複数の異なるレベルのパス電圧Ｖｐａｓｓ（ｋ）を示すタイミング図である。 ナンドセルユニット１３１の全てのページＷＬ＜１＞〜ＷＬ＜３１＞に１−ビットデータをプログラムする場合に、図２、６、１０、１３、１７に示した本発明によるナンドフラッシュメモリ装置１００、２００、３００、４００、５００のローカルチャンネル電位Ｖｃｈ２（Ｎｅｗ）と従来技術によるナンドフラッシュメモリ装置のローカルチャンネル電位Ｖｃｈ２（従来）を比較して示すグラフである。 ナンドセルユニット１３１の全てのページＷＬ＜１＞〜ＷＬ＜３１＞に１−ビットデータをプログラムする場合に、図２、６、１０、１３、１７に示した本発明によるナンドフラッシュメモリ装置１００、２００、３００、４００、５００のローカルチャンネル電位Ｖｃｈ２（Ｎｅｗ）と従来技術によるナンドフラッシュメモリ装置のローカルチャンネル電位Ｖｃｈ２（従来）を比較して示すグラフである。 本発明の実施形態による図１のナンドセルユニット１３１の隣接したチャンネル電位Ｖｃｈ１、Ｖｃｈ２が概略同一に近似化されるように制御する周辺回路１１０、４２０、１４０、４５０、１６０を含むメモリ装置５００を示すブロック図である。 図２、６、１０、１３、１７の各々に示したメモリ装置１００、２００、３００、４００、５００のうち、何れか一つの実施形態として集積回路に形成されるチャージタラップ型ナンドセルユニット１３１−２の断面を示す断面図である。 本発明の実施形態によるメモリ装置７２０（例えば、１００、７００、３００、４００、５００）を含むメモリカードを示すブロック図である。 本発明の実施形態によるフラッシュメモリ装置８１２（例えば、１００、２００、３００、４００、５００）を含むフラッシュメモリシステム８１０を含むコンピュータシステム８００を示すブロック図である。

図１は、本発明の実施形態によって隣接したチャンネル電位Ｖｃｈ１、Ｖｃｈ２が概略同一に近似化されるメモリ装置の集積回路に形成されるフローティングゲート型ナンドセルユニット１３１の断面図である。図２は、本発明の実施形態による周辺回路を含むフラッシュメモリ装置を示すブロック図である。図１及び図２を参照すると、多様であるバイアス電圧Ｖｐｇｍ、Ｖｐａｓｓ、Ｖｓｓが順次にプログラムされるナンドセルユニット１３１のメモリセルトランジスタの制御ゲート（又は、ワードラインＷＬ＜＞）に提供される。ナンドセルユニット１３１は、図２のフラッシュメモリ装置１００のセルアレイ１３０に含まれるメモリブロックＭＢに集積回路形態で形成される。ナンドセルユニット１３１は、半導体基板１００−１上に形成される。ナンドセルユニット１３１のチャンネルは、選択トランジスタＳＳＴとＧＳＴの間の半導体基板１００−１に形成される。本発明の実施形態で、各々のメモリセルトランジスタＭＣ０〜ＭＣｎ−１は、半導体基板１００−１上に形成されるナンドセルユニット１３１のチャンネル上に形成されるフローティングゲート１０、２０、３０、４０、５０と制御ゲート１１、２１、３１、４１、５１を有する。ナンドセルユニット１１１のチャンネルは、隣接した異なるナンドセルユニットとＳＴＩによって分離されることによって、隣接した半導体装置要素への電流漏洩を遮断することができる。

第１ローカルチャンネルＣｈ１のチャンネル電位Ｖｃｈ１と第２ローカルチャンネルＣｈ２のチャンネル電位Ｖｃｈ２は、制御ゲートに低電圧Ｖｃｕｔ ｏｆｆ（Ｖｓｓ又は０Ｖ）が印加されるメモリセルトランジスタによって分離される。低電圧Ｖｃｕｔ ｏｆｆは、メモリセルトランジスタ（例えば、ＷＬ＜ｉ−２＞）を遮断させるために選択メモリセルＷＬ＜ｉ＞の共通ソースラインＣＳＬ側に位置するメモリセルトランジスタＷＬ＜ｉ−２＞の制御ゲートラインに印加される。又、プログラム電圧Ｖｐｇｍは、選択されたセルトランジスタＷＬ＜ｉ＞の制御ゲート４０に印加され、パス電圧Ｖｐａｓｓは、非選択メモリセルトランジスタＷＬ＜１＞、・・・ＷＬ＜ｉ−３＞、ＷＬ＜ｉ−１＞、ＷＬ＜ｉ＋１＞、ＷＬ＜I＋２＞・・・ＷＬ＜３１＞の制御ゲート（例えば、１０、３０、５０）に印加される。

プログラム電圧Ｖｐｇｍ（約２０Ｖ）は、選択されたメモリセルトランジスタのゲートラインＷＬ＜ｉ＞に、そして低電圧Ｖｃｕｔ ｏｆｆ、（例えば、Ｖｓｓ、０Ｖ）は、メモリセルトランジスタのゲートラインＷＬ＜ｉ−２＞に印加されることによって第１ローカルチャンネルＣｈ１と第２ローカルチャンネルＣｈ２が分離される。パス電圧Ｖｐａｓｓ（約５乃至１０Ｖ）は、非選択制御ゲートラインＷＬ＜ｉ−３＞、ＷＬ＜ｉ−１＞、ＷＬ＜I＋１＞に印加される。各々のチャンネル電位Ｖｃｈ１、Ｖｃｈ２は、各々の領域に対応する制御ゲートラインに印加されるプログラム電圧Ｖｐｇｍとパス電圧Ｖｐａｓｓによる容量性カップリングによって発生する。特に、第２チャンネル電位Ｖｃｈ２の特性は、数式（１）によって特性化される。

ｑは、第２チャンネルＣｈ２領域に含まれ、その制御ゲートにパス電圧Ｖｐａｓｓが印加されるセルトランジスタの数であり、Ｎは、第２チャンネルＣｈ２領域に含まれる全体メモリセルトランジスタの数を示す。

数式（１）によると、プログラム電圧によってプログラムされる選択メモリセルがストリング選択ラインＳＳＬに近づくほど、第２チャンネルＣｈ２に含まれるメモリセルの全体数Ｎは小さくなり、従って、第２チャンネルの電位Ｖｃｈ２は高くなる。

第１チャンネルＣｈ１と第２チャンネルＣｈ２との電位差Ｖｃｈ２−Ｖｃｈ１によって電界が形成され、電界によって熱電子効果ＨＣＥが増加し、熱電子効果によってソフトプログラム（又は、プログラムディスターブ）が発生することがある。従って、プログラムされる選択メモリセルトランジスタがストリング選択ラインＳＳＬに近づくほど熱電子効果ＨＣＥによるソフトプログラムエラーは増加する。熱電子によるソフトプログラム現状は、チャンネル電位差Ｖｃｈ２−Ｖｃｈ１が熱電子効果ＨＣＥを誘発する臨界電圧であるＶＣＨＥより高い際に発生する。チャンネル電位差Ｖｃｈ２−Ｖｃｈ１を望ましく制御するための条件に下の数式（２）が記述される。

ここで、ＶＣＨＥは、熱電子効果ＨＣＥを誘発する臨界電圧である。

本発明の実施形態によると、所定の電圧α、Ｖｃｃ−α、Ｖｃｃ＋αが数式２を満足させるためにチャンネル電位Ｖｃｈ２をチャンネル電位Ｖｃｈ１と類似のレベルに調整する充分な因子になるはずである。

図２を参照すると、本発明の実施形態によるフラッシュメモリ装置１００は、ナンドセルユニット１３１（ナンドストリング）を含むセルアレイ１３０と、電圧供給器１１０と、行デコーダ１２０と、ページバッファ１４０と、制御ロジック１５０と、セットアップデータ格納ユニット１６０を含む周辺回路と、を含む。

セルアレイ１３０は、ナンドセルユニットと、ワードラインＷＬ＜＞と、ｍ個のビットラインＢＬ＜０＞〜ＢＬ＜ｍ−１＞と、を含む。セルアレイ１３０は、ナンドセルユニットのストリング選択トランジスタＳＳＴに接続されるｍ個のビットラインＢＬ＜＞ＢＬ＜０＞、ＢＬ＜１＞、・・・ＢＭ＜ｍ−１＞をさらに含む。セルアレイ１３０は、複数（ｃｘｎｘｍ、ｃは列の各々に含まれるナンドセルユニットの数、ｎは各々のナンドセルユニットに含まれるワードライン又はメモリセルトランジスタの数）のメモリセルトランジスタＭＣ＜＞を含む。

周辺回路１１０、１２０、１４０、１５０、１６０は、セルアレイ１３０でプログラムされるナンドセルユニット１３１にバイアス電圧を供給し、ナンドセルユニット１３１のローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２を概略的に等化させて熱電子効果ＨＣＥによるソフトプログラム（プログラムディスターブ）エラーを最小化又は遮断するために相互協力する。本発明の実施形態によるフラッシュメモリ装置１００の指定されたワードラインＷＬ＜＞に対するプログラム動作の間、ナンドセルユニット１３１の隣接したローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２間のレベル差は、ソフトプログラム（プログラムディスターブ）エラーを誘発する熱電子効果ＨＣＥを遮断するのに充分である程度に減少させることができる。

電圧供給器１１０は、ストリング選択電圧Ｖｓｓｌ発生器１１１と、プログラム電圧Ｖｐｇｍ発生器１１２と、パス電圧Ｖｐａｓｓ発生器１１３と、を含む。ストリング選択電圧Ｖｓｓｌ発生器１１１は、ナンドセルユニット１３１のストリング選択トランジスタＳＳＴの制御ゲート、即ちストリング選択ラインＳＳＬｓに供給される互いに異なる複数レベルのストリング選択電圧Ｖｓｓｌを順次に生成するように設定される。

プログラム電圧発生器１１２とパス電圧発生器１１３は、行デコーダ１２０を経由して、そしてセルアレイ１３０のナンドセルユニット１３１で制御ライン（ワードラインＷＬ＜＞）を経由して各々選択されたメモリセルトランジスタＷＬ＜ｉ＞と非選択されたセルトランジスタ各々の制御ゲートに供給されるバイアス電圧を生成する。

行デコーダ１２０は、電圧供給器１１０から生成される制御電圧Ｖｐｇｍ、Ｖｐａｓｓ、Ｖｓｓ、Ｖｓｓｌを行アドレスによってワードラインＷＬ＜０＞〜ＷＬ＜ｎ−１＞と選択ラインＳＳＬ、ＧＳＬに供給する。本発明の実施形態によると、行デコーダ１２０は、プログラム動作の間消去領域セルフ−ブースティングＥＡＳＢシステムに基づいてナンドセルユニット１３１の共通ソースラインＣＳＬ側のワードラインＷＬ＜０＞を始めにして選択されるワードラインＷＬ＜ｉ＞に順次にデータをプログラムするために制御電圧Ｖｐｇｍ、Ｖｐａｓｓ、Ｖｓｓ、Ｖｓｓｌを制御ラインに供給することができる。低電圧Ｖｃｕｔ ｏｆｆ、Ｖｓｓが選択されたメモリセルトランジスタＷＬ＜ｉ＞の共通ソースライン側に位置するメモリセルトランジスタＷＬ＜ｉ−２＞に供給される間に、プログラム電圧Ｖｐｇｍは、選択されたメモリセルトランジスタＷＬ＜ｉ＞の制御ゲートに供給される。

パス電圧Ｖｐａｓｓは、残り（ＷＬ＜ｉ−２＞除外）の非選択メモリセルトランジスタに供給される。このようにして、図１に示したようにセルアレイ１３０のメモリブロックに含まれるナンドセルユニット１３１で、メモリセルトランジスタＷＬ＜ｉ−２＞の一側には第１ローカルチャンネルＣｈ１が、メモリセルトランジスタＷＬ＜ｉ−２＞の他側には第２ローカルチャンネルＣｈ２が形成される。

ページバッファ１４０は、ｍ個のビットラインＢＬ＜０＞〜ＢＬ＜ｍ−１＞を通じてセルアレイ１３０のナンドセルユニット１３１と接続される。ページバッファ１４０は、ｍ個のビットラインＢＬ＜０＞〜ＢＬ＜ｍ−１＞を通じてナンドセルユニット１３１にランダムデータを記入する、或いは記入されたランダムデータを読み出す。即ち、ページバッファ１４０は、書き込みモードの際には記入ドライバとして、読み出しモードの際には感知増幅器として作用する。

書き込みモードの際、ページバッファ１４０は、選択されたワードライン（例えば、ＷＬ＜０＞≦ＷＬ＜ｉ＞≦ＷＬ＜２１＞;ｘ＝２２）に対応するプログラム禁止される（又は“１”データが記入される）メモリセルトランジスタと接続されるビットラインＢＬ＜＞には電源電圧Ｖｃｃを提供する。この場合、“１”データの記入（プログラム禁止又は“１”プログラム、又は“１”書き込み）に対応するメモリセルへの電子注入は禁止される。書き込みプログラム動作モードの間、ページバッファ１４０は、“０”データがプログラムされるメモリセルトランジスタに接続されるビットラインＢＬ＜＞には接地電圧ＧＮＤ、０Ｖを供給する。これによって、メモリセルトランジスタにランダムデータが記入される間に、ページバッファ１４０は、ランダムデータの各々によってプログラムされるナンドセルユニット１３１に含まれるメモリセルトランジスタの各々のフローティングゲートに印加される電圧を制御する。

図３は、図２のフラッシュメモリ装置１００のナンドセルユニット１３１の回路図とプログラム動作モードの間それのストリング選択トランジスタＳＳＴに印加されるバイアス電圧Ｖｃｃ±αを示すテーブルである。

図４は、セルアレイ１３０のナンドセルユニット１３１に含まれるストリング選択ラインＳＳＬに印加される図３のＶｃｃ＋αバイアス電圧とその結果によって図２のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１及びＶｃｈ２間の近似化を示すタイミング図である。

図５は、本発明の実施形態による図３のＶｃｃ−αバイアス電圧の印加とその結果によって図２のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１及びＶｃｈ２間の近似化を示すタイミング図である。

本発明の実施形態による図３、図４、図５を参照すると、プログラムモード動作の際、ストリング選択電圧発生器１１１は、予め決定されたストリング選択電圧Ｖｓｓｌをストリング選択ラインＳＳＬに順次に供給してセルアレイ１３０のナンドセルユニット１３１のストリング選択トランジスタＳＳＴの制御ゲートに提供されるようにする。ストリング選択ラインＳＳＬにストリング選択電圧Ｖｓｓｌが供給される間に、図２のナンドセルユニット１３１のチャンネル電位Ｖｃｈ２は減少する。

第１実施形態による方法を示す図４を参照すると、セルアレイ１３０のナンドセルユニット１３１のストリング選択ラインＳＳＬにはバイアス電圧Ｖｃｃが印加された以後にバイアス電圧Ｖｃｃ＋αが印加される。

プリチャージ区間ｔ１−ｔ２の間、ストリング選択ラインＳＳＬ及びストリング選択トランジスタＳＳＴの制御ゲートの電圧は、電圧Ｖｃｃまで上昇する。そうすると、チャンネルは、ストリング選択トランジスタＳＳＴが遮断される電圧Ｖｃｃ−Ｖｔhまでプリチャージされる。全てのワードラインＷＬ＜＞に接続されたメモリセルトランジスタが接地された時点に共通ソースラインＣＳＬは電圧ＶＣＳＬまで上昇する。結果的に第１チャンネル電位Ｖｃｈ１と第２チャンネル電位Ｖｃｈ２は、多少上昇するようになる。

プリ−プログラム区間ｔ２−ｔ３の間、ワードラインＷＬ＜ｉ−２＞を除外したワードラインＷＬ＜＞に接続されたメモリセルトランジスタの制御ゲートの電圧は、パス電圧Ｖｐａｓｓまで上昇する。その結果、第１チャンネル電位Ｖｃｈ１と第２チャンネル電位Ｖｃｈ２の全てはパス電圧Ｖｐａｓｓによる容量性カップリングの影響によって、より上昇するようになる。

プログラム区間ｔ３−ｔ４の間、ストリング選択ラインＳＳＬ及びストリング選択トランジスタＳＳＴの制御ゲートは、電圧Ｖｃｃ＋αまで、そしてワードラインＷＬ＜ｉ＞に接続されたメモリセルトランジスタの制御ゲートはプログラム電圧Ｖｐｇｍまで上昇する。ストリング選択トランジスタＳＳＴは、増加された電圧によってターン−オンされ、電位Ｖｃｈ２を有する第２チャンネルは、電気的にビットラインＶｃｃに接続される。プログラム区間ｔ３−ｔ４の間、ブースティングされた電圧Ｖｃｃ＋αパルスがストリング選択ラインＳＳＬ及びストリング選択トランジスタＳＳＴの制御ゲートに印加されるので、第２チャンネル電位Ｖｃｈ２は、区間ｔ３−ｔ５の間ワードラインＷＬ＜ｉ＞に印加される高電圧Ｖｐｇｍに印加される容量性カップリング効果にもかかわらずもう上昇せず、従って図２のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１及びＶｃｈ２は近似的に等化される。

他の方法による図５を参照すると、バイアス電圧Ｖｃｃ−αのみがセルアレイ１３０のナンドセルユニット１３１に含まれるストリング選択ラインＳＳＬ及びストリング選択トランジスタＳＳＴの制御ゲートに印加される。

プリチャージ区間ｔ１−ｔ２の間、ストリング選択ラインＳＳＬ及びストリング選択トランジスタＳＳＴの制御ゲートの電圧は、電圧Ｖｃｃ−αまで上昇し（ｔ５時点まで維持される）、全てのワードラインＷＬ＜＞に接続されたメモリセルトランジスタが接地された時点に共通ソースラインＣＳＬは電圧ＶＣＳＬまで上昇する。結果的に第１チャンネル電位Ｖｃｈ１と第２チャンネル電位Ｖｃｈ２は、多少上昇するようになる。

プリ−プログラム区間ｔ２−ｔ３の間、ワードラインＷＬ＜ｉ−２＞を除外したワードラインＷＬ＜＞に接続されたメモリセルトランジスタの制御ゲートの電圧は、パス電圧Ｖｐａｓｓまで上昇する。そうすると、チャンネルは、ストリング選択トランジスタＳＳＴが電圧Ｖｃｃ−Ｖｔh−aによって遮断される際までプリチャージされる。ストリング選択トランジスタＳＳＴのチャンネル電位は、電圧Ｖｃｃ−Ｖｔhである際より相対的に低い。その結果、第１チャンネル電位Ｖｃｈ１と第２チャンネル電位Ｖｃｈ２の全てはパス電圧Ｖｐａｓｓによる容量性カップリングの影響によって、より上昇するようになる。

プログラム区間ｔ３−ｔ４の間、ストリング選択ラインＳＳＬ及びストリング選択トランジスタＳＳＴの制御ゲートは電圧Ｖｃｃ−αまで、そしてワードラインＷＬ＜ｉ＞に接続されたメモリセルトランジスタの制御ゲートはプログラム電圧Ｖｐｇｍまで上昇する。プリチャージ区間ｔ２−ｔ３の間、相対的に低いプリチャージ電圧Ｖｃｃ−αによって第２チャンネルＣｈ２の電位上昇は相対的に少ない。時間区間ｔ２−ｔ５の間、ストリング選択ラインＳＳＬ及びストリング選択トランジスタＳＳＴの制御ゲートには電圧Ｖｃｃ−αが提供されるので、第２チャンネル電位Ｖｃｈ２は、区間ｔ３−ｔ５の間、ワードラインＷＬ＜ｉ＞に印加される高電圧Ｖｐｇｍに印加される容量性カップリング効果にもかかわらずこれ以上上昇せず、従って図２のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１及びＶｃｈ２は近似的に等化される。このように、ローカルチャンネルの電位差Ｖｃｈ２−Ｖｃｈ１は、数式２の条件を満足させる。

図２を再び参照すると、制御ロジック１５０は、セットアップデータ格納ユニット２６０に格納されたワードライン情報ＷＬ＜ｘ＞に基づいて、図４の第１方法によって互いに異なるレベルのストリング選択電圧Ｖｓｓｌを順次に出力するように（例えば、Ｖｃｃ以後にＶｃｃ＋α）又は図５の他の実施形態の方法（例えば、Ｖｃｃ以後にＶｃｃ−α）によってストリング選択電圧Ｖｓｓｌを出力するようにストリング選択電圧発生器１１１を制御する。

書き込みプログラム動作モード区間の間、ビットライン/ナンドセルユニットのＳＳＴ側端に近いワードライン、例えば、ＷＬ＜２２＞≦ＷＬ＜ｉ＞≦ＷＬ＜３１＞;ｘ＝２２がプログラムされる際に、制御ロジック１５０は、互いに異なるレベルのストリング選択電圧Ｖｓｓｌを順次に出力して、ナンドセルユニット１３１の互いに隣接したローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２が概略的に近似化されるように、プログラムされるナンドセルユニット１３１のストリング選択トランジスタＳＳＴに接続されるストリング選択ラインＳＳＬに提供されるようにストリング選択電圧発生器１１１を制御する。

セットアップデータ格納ユニット１６０は、熱電子効果ＨＣＥによるソフトプログラム（プログラムディスターブ）エラーが発生されうるワードラインＷＬ＜ｘ＞、例えば、ｘ＝２２の位置情報ｘを格納して、パワー−オン動作やシステム初期化動作際に制御ロジック１５０に情報ｘを提供する。ワードラインＷＬ＜ｘ＞の位置を示す情報ｘは、デバイステスト段階で推定される、或いは実験的に測されてセットアップデータ格納ユニット１６０に格納されうる。又は、情報ｘは、セルアレイ１３０（図１７のセットアップデータ領域５３５）の特定領域に格納されて初期化動作際にセットアップデータ格納部１６０に複写されうる。

図６は、本発明の他の実施形態によって図１のナンドセルユニット１３１の互いに隣接したローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２が概略的に近似化されるように設定される周辺回路１１０、１２０、２４０、２５０、１６０を含むフラッシュメモリ装置２００のブロック図である。

図６を参照すると、本発明の第２実施形態によるフラッシュメモリ装置２００は、ナンドセルユニット１３１（ナンドストリング）を含むアレイ１３０と、電圧供給器１１０と、行デコーダ１２０と、ページバッファ２４０と、制御ロジック２５０と、セットアップデータ格納ユニット１６０を含む周辺回路と、を含む。

周辺回路１１０、１２０、２４０、２５０及び１６０は、セルアレイ１３０でプログラムされるナンドセルユニット１３１へバイアス電圧又はビットライン電圧を供給して、ナンドセルユニット１３１のローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２を概略的に等化させて熱電子効果ＨＣＥによるソフトプログラム（プログラムディスターブ）エラーを最小化又は遮断するために相互協力する。本発明の実施形態によるフラッシュメモリ装置２００のプログラム動作の間、ナンドセルユニット１３１の隣接したローカルチャンネル等の電位Ｖｃｈ１、Ｖｃｈ２間のレベル差は、ソフトプログラム（プログラムディスターブ）エラーを誘発する熱電子効果ＨＣＥを遮断するのに充分である程度に減少されうる。

電圧供給器１１０は、図２で説明されたストリング選択電圧Ｖｓｓｌ発生器１１１と同一の方式によって、ストリング選択電圧ＶｓｓｌにＶｃｃ及びＶｃｃ−αを生成するように設定されるストリング選択電圧Ｖｓｓｌ発生器１１１を含む。

ページバッファ回路２４０は、ｍ個のビットラインＢＬ＜０＞〜ＢＬ＜ｍ−１＞を通じてセルアレイ１３０のナンドセルユニット１３１と接続される。ページバッファ回路２４０は、図２に示したページバッファ回路１４０と同一の読み出し/書き込み機能を有するが、制御ロジック２５０からのスイッチ信号ＳＷによってビットライン電圧Ｖｃｃ又は減少されたビットライン電圧Ｖｃｃ−αを出力するように設定される。予め決定されたワードライン、例えば、ＷＬ＜０＞≦ＷＬ＜ｉ＞≦ＷＬ＜２１＞に対する書き込みモード際、一般的なページバッファ回路２４０は、電源電圧Ｖｃｃをプログラム禁止（“１”データが記入される）に設定されたメモリセルトランジスタと接続されるビットラインに供給される。

予め決定された第２ワードラインセット、例えば、ＷＬ＜２２＞≦ＷＬ＜ｉ＞≦ＷＬ＜３１＞に対するプログラム動作モードの際、ページバッファ回路２４０は、プログラム禁止（“１”データが記入される）に設定されたメモリセルトランジスタと接続されるビットラインＢＬ＜＞に減少された電源電圧Ｖｃｃ−αを提供する。このように、メモリセルトランジスタにランダムデータが記入される間、ページバッファ回路２４０は、ランダムデータ各々によってプログラムされるナンドセルユニット１３１に含まれるメモリセルトランジスタの各々のフローティングゲートに印加される電圧を制御する。

図７Ａ及び図７Ｂは、図６のフラッシュメモリ装置２００に含まれるページバッファ回路２４０の例示的な構成を簡略に示すブロック図である。万一、プログラムのために選択されたワードラインがセットアップデータ格納ユニット１６０に格納された内容に対応するワードラインＷＬ＜ｘ＞より大きい場合、制御ロジック２５０によってスイッチ信号ＳＷが活性化され、セットアップ電圧ドライバ２４４は、ページバッファ回路２４０のｍ個のラッチ２４１、２４２、２４３などに供給電圧として減少された電圧Ｖｃｃ−αを提供する。ｍ個のラッチ２４１、２４２、２４３などの各々は、内部に格納されたランダム２進データによって対応するｍ個のビットラインにロジックに電圧又はロジックハイ電圧を出力するようになるはずである。図７Ｂに示したようにｍ個のビットラインＢＬ＜０＞〜ＢＬ＜ｍ−１＞は、ｍ個のラッチ２４１、２４２、２４３などの出力ロードに直接接続されうる。

減少された電圧Ｖｃｃ−αが提供されると、“１”データをラッチしているラッチ２４１、２４２、２４３などは、接続されたビットラインに電源電圧Ｖｃｃ−αを出力する。反対に、フル電源電圧Ｖｃｃが提供されると、“１”データをラッチしているラッチ２４１、２４２、２４３などは、接続されたビットラインにフル電源電圧Ｖｃｃを出力するはずである。図７Ｂのような一部実施形態で、ラッチ２４１、２４２、２４３などによってフル電源電圧Ｖｃｃが出力されても、制御ロジック２５０からのスイッチ信号ＳＷによって制御されるトランジスタＭ０、Ｍ１、．．．Ｍ２の抵抗値によってｍ個のビットラインに提供される電圧は、Ｖｃｃ−αに減少された値が提供されうる。

図８は、図６のフラッシュメモリ装置１００のナンドセルユニット１３１の回路図と書き込みプログラム動作モードの間、印加されるバイアス電圧を示すテーブルを示す。図６のフラッシュメモリ装置１００の書き込み動作モードの間、プログラムされるワードラインの番号がワードラインＷＬ＜ｘ＞と同一である、或いは大きい場合、プログラムされるナンドセルユニット１３１に接続されるビットラインそして/又はストリング選択ラインＳＳＬには電圧Ｖｃｃ−αが提供されるはずである。

図９は、本発明の実施形態による図８に示したセルアレイ１３０のナンドセルユニット１３１と接続されるビットラインそして/又はストリング選択ラインに提供されるバイアス電圧Ｖｃｃ−αを示すタイミング図である。図９は、図６のナンドセルユニット１３１の電圧の印加とその結果によってナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１、Ｖｃｈ２間の近似化を示す。

本発明の他の実施形態による図８、図９を参照すると、書き込みプログラム動作モード区間の間、プログラムされるワードラインの番号がワードラインＷＬ＜ｘ＞と同一、或いはより大きい場合、例えば、ＷＬ＜２２＞≦ＷＬ＜ｉ＞≦ＷＬ＜３１＞;ｘ＝２２、ストリング選択電圧発生器１１１は、予め決定された減少されたストリング選択電圧Ｖｓｓｌをセルアレイ１３０のナンドセルユニット１３１のストリング選択ラインＳＳＬ、そしてストリング選択トランジスタＳＳＴの制御ゲートに提供する。同時に、ページバッファ回路２４０は、プログラム禁止（“１”データが記入される）に設定されるメモリセルトランジスタと接続されるビットラインＢＬ＜＞に減少された電源電圧Ｖｃｃ−αを供給する。

第２チャンネルの電位Ｖｃｈ２は、減少されたストリング選択電圧Ｖｓｓｌ（Ｖｃｃ−α）がストリング選択ラインＳＳＬそして/又はビットラインＢＬ＜＞に提供されることによって低くなる。

プリチャージ区間ｔ１−ｔ２の間、ストリング選択ラインＳＳＬとプログラム禁止されるメモリセルトランジスタと接続されるビットラインＢＬ＜＞に接続される電圧Ｖｃｃ−αまで上昇（以後、時点ｔ５まで維持）し、全てのワードラインＷＬ＜＞に接続されたメモリセルトランジスタが接地された時点に共通ソースラインＣＳＬは、電圧ＶＣＳＬに上昇する。結果的に、第１チャンネル電位Ｖｃｈ１と第２チャンネル電位Ｖｃｈ２は、多少上昇するようになる。

プログラム区間ｔ３−ｔ４の間、ワードラインＷＬ＜ｉ＞に接続されたメモリセルトランジスタの制御ゲートは、プログラム電圧Ｖｐｇｍまで上昇する。プログラム区間ｔ３−ｔ４の間、電圧Ｖｃｃ−αパルスがストリング選択ラインＳＳＬ及びストリング選択トランジスタＳＳＴの制御ゲートに印加されるので、そしてプログラム禁止されるメモリセルトランジスタと接続されるビットラインＢＬ＜＞の電圧がＶｃｃ−αまで上昇するので、第２チャンネル電位Ｖｃｈ２は、区間ｔ３−ｔ５の間、ワードラインＷＬ＜ｉ＞に印加される高電圧Ｖｐｇｍに印加される容量性カップリング効果にもかかわらずもう上昇せず、従って図６のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１、Ｖｃｈ２は、近似的に等化される。このように、図６のナンドセルユニット１３１のローカルチャンネルの電位差Ｖｃｈ２−Ｖｃｈ１は、数式２の条件を満足させる。

図１０は、本発明の他の実施形態によるナンドセルユニットの互いに隣接したローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２が概略的に近似化されるように設定される周辺回路１１０、１２０、３４０、３５０、３６０を含むフラッシュメモリ装置３００のブロック図である。

図１０を参照すると、フラッシュメモリ装置３００は、ナンドセルユニット１３１（ナンドストリング）を含むアレイ１３０と、電圧供給器１１０と、行デコーダ１２０と、ページバッファ３４０と、制御ロジック３５０と、セットアップデータ格納ユニット３６０を含む周辺回路と、を含む。

周辺回路１１０、１２０、３４０、３５０、３６０は、セルアレイ１３０でプログラムされるナンドセルユニット１３１に減少されたビットライン電圧を供給して、ナンドセルユニット１３１のローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２を概略的に等化させて熱電子効果ＨＣＥによるソフトプログラム（プログラムディスターブ）エラーを最小化又は遮断するために相互協力する。本発明の実施形態によるフラッシュメモリ装置３００のプログラム動作の間、ナンドセルユニット１３１の隣接したローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２間のレベル差は、ソフトプログラム（プログラムディスターブ）エラーを誘発する熱電子効果ＨＣＥを遮断するのに充分である程度に減少されうる。

制御ロジック３５０は、ＩＳＰＰループカウンタ３５５を含み、ＩＳＰＰプログラムモードを支援するように設定される。ＩＳＰＰプログラムモード動作の間、ワードラインＷＬ＜＞に供給されるプログラム電圧Ｖｐｇｍは、プログラムサイクルのループ＜ｊ＞が反復される間、段階的に増加する。プログラム電圧Ｖｐｇｍの特定スタッフ増加分ΔＶを“上昇率”と称する。ＩＳＰＰループカウンタ３５５は、各々のワードラインＷＬ＜ｉ＞に対してプログラムループ数をカウントする。特定ワードラインＷＬ＜ｉ＞に対する予め決定された数ｙだけのプログラムループが完了すると（即ち、ループカウントｊ＝ｙ）、数式１によってプログラム電圧Ｖｐｇｍは、ナンドセルユニット１３１のチャンネルの間の電位差Ｖｃｈ２−Ｖｃｈ１が数式２を満足しない条件に過度に上昇する。

プログラム電圧Ｖｐｇｍによるチャンネル電位Ｖｃｈ２のブースティング効果は、ワードラインとストリング選択トランジスタ/ビットラインからの相対的である位置に依存するので、ループカウント数ｙは、現在のワードラインＷＬ＜ｉ＞の臨界ループ数を意味する。従って、ｉがより高いほど対応するｙはより小さいことになる。各々のワードラインＷＬ＜ｘ＞と番号が同一である、或いはより大きいワードラインＷＬ＜ｉ＞に対する臨界数ｙは、セットアップデータ格納ユニット３６０に格納されうる。

ページバッファ回路３４０は、ｍ個のビットラインＢＬ＜０＞〜ＢＬ＜ｍ−１＞を通じてセルアレイ１３０のナンドセルユニット１３１と接続される。ページバッファ回路３４０は、図２に示したページバッファ回路１４０と同一の読み出し／書き込み機能を有する、或いは制御ロジック２５０からのスイッチ信号ＳＷによってビットライン電圧Ｖｃｃ又は減少されたビットライン電圧Ｖｃｃ−αを出力するように設定される。予め決定されたワードライン、例えば、ＷＬ＜０＞≦ＷＬ＜ｉ＞≦ＷＬ＜２１＞、ｘ＝２２に対する書き込みモード際、ページバッファ回路３４０は、フル電源電圧Ｖｃｃをプログラム禁止（“１”データが記入される）に設定されたメモリセルトランジスタと接続されるビットラインＢＬ＜＞に供給する。

予に決定された第２ワードラインセット、例えば、ＷＬ＜２２＞≦ＷＬ＜ｉ＞≦ＷＬ＜３１＞；ｘ＝２２に対するプログラム動作モードの際、ページバッファ回路３４０は、プログラム禁止（“１”データが記入される）に設定されたメモリセルトランジスタと接続されるビットラインＢＬ＜＞に減少された電源電圧Ｖｃｃ−αを提供する。このように、メモリセルトランジスタにランダムデータが記入される間、ページバッファ回路３４０は、ランダムデータの各々によってプログラムされるナンドセルユニット１３１に含まれるメモリセルトランジスタの各々のフローティングゲートに印加される電圧を制御する。図１０のフラッシュメモリ装置３００でページバッファ回路３４０は、図７Ａ、７Ｂに示したブロック図の回路に構成されうる。

図１１は、図１０に示したフラッシュメモリ装置３００のナンドセルユニット１３１のページＷＬ＜ｉ＞をＩＳＰＰによってプログラムする間、ビットライン電圧を選択的に減少させる方法を示す。図１１は、図１０に示したフラッシュメモリ装置３００でプログラムされるワードラインＷＬ＜ｉ＞の番号ｉがワードラインＷＬ＜ｘ＞の番号より大きい場合、即ちｉ≧ｘ、そしてＩＳＰＰプログラムループカウントｊが臨界数ｙと同一、或いは大きい場合ｊ≧ｙ＜ｉ＞にプログラムされるナンドセルユニット１３１に接続されるビットラインＢＬ＜＞にプログラム禁止のためのビットライン電圧ＶＢＬに減少された電源電圧Ｖｃｃ−αが使われる場合を示す。尚、図１１は、図１０に示したフラッシュメモリ装置３００でプログラムされるワードラインＷＬ＜ｉ＞の番号ｉがワードラインＷＬ＜ｘ＞の番号より小さい場合、即ちｉ＜ｘ、又はＩＳＰＰプログラムループカウントｊが臨界数ｙより小さい場合ｊ＜ｙにプログラム禁止されるナンドセルユニット１３１に接続されるビットラインＢＬ＜＞に減少されたフル電源電圧Ｖｃｃが印加される例を示す。

決定分岐段階Ｓ１０、Ｓ２０でプログラムされるワードラインＷＬ＜ｉ＞の番号ｉが予め決定されたワードラインＷＬ＜ｘ＞の番号ｘより小さいか否かが決定される。万一、プログラムされるワードラインＷＬ＜ｉ＞の番号ｉが予め決定されたワードラインＷＬ＜ｘ＞の番号ｘより小さいと（Ｓ２０でＹｅｓに分岐）、フルビットライン電圧ＶＢＬ＝Ｖｃｃによる一般的なＩＳＰＰプログラム動作が段階Ｓ８０で実行される。万一、プログラムされるワードラインＷＬ＜ｉ＞の番号ｉが予め決定されたワードラインＷＬ＜ｘ＞の番号ｘと同一、或いは大きいと（Ｓ２０でＮｏに分岐）、ＩＳＰＰループカウントｊを初期化するための段階Ｓ３０が実行され、その以後、ＩＳＰＰループカウントｊが増加ｊ＝ｊ＋１し、その以後、決定/分岐段階Ｓ５０、６０が順次に実行される。

決定/分岐段階Ｓ５０、Ｓ６０で、ワードラインＷＬ＜ｉ＞、ｉ＜ｘに対する現在のＩＳＰＰプログラムループでループカウントｊが臨界ループ数ｙより小さいか否かが決定される。万一、プログラムされているワードラインＷＬ＜ｉ＞に対するＩＳＰＰループカウントｊが臨界ループ数ｙより小さいと（Ｓ６０のＹｅｓに分岐）、フルビットライン電圧ＶＢＬ＝Ｖｃｃによる一般的なＩＳＰＰプログラムが段階Ｓ８０で実行される。

段階Ｓ８０でフルビットライン電圧ＶＢＬ＝Ｖｃｃによる一般的なＩＳＰＰプログラムが完了されると、以後には検定/決定/分岐段階Ｓ９０、Ｓ１００が一般的なＩＳＰＰプログラム手続に従って進行される。万一、段階Ｓ９０の検定によってプログラムされたメモリセルトランジスタのスレッショルドがパス（Ｓ１００のＹｅｓに分岐）されると、ワードラインＷＬ＜ｉ＞に対するＩＳＰＰプログラムは完了する。

万一、プログラムされるワードラインＷＬ＜ｉ＞の番号ｉが予め決定されたワードラインＷＬ＜ｘ＞の番号ｘより大きい、或いは同一であり（Ｓ２０のＮｏに分岐）、プログラムされるワードラインＷＬ＜ｉ≧ｘ＞に対するループカウントｊが予め決定された臨界ループ数ｙと同一、或いは大きいと（Ｓ６０のＮｏに分岐）、本発明の実施形態による減少されたビットライン電圧ＶＢＬ＝Ｖｃｃ−αによるＩＳＰＰプログラム動作が段階Ｓ７０で実行される。

図１２は、本発明の実施形態による図１０に示したフラッシュメモリ装置３００のナンドセルユニット１３１でバイアス電圧Ｖｃｃ−αの提供とそれによる隣接したチャンネルの電位Ｖｃｈ１、Ｖｃｈ２間の近似化を示すタイミング図である。書き込みプログラム動作モード区間の間、予め決定された第１ワードライン、例えば、ＷＬ＜２２＞≦ＷＬ＜ｉ＞≦ＷＬ＜３１＞;ｘ＝２２がプログラムされる際に、制御ロジック３５０は、制御信号ＳＷを非活性化、即ち論理Ｌに出力し、ページバッファ回路３４０は、フル電源電圧Ｖｃｃをプログラム禁止（“１”データがプログラムされる）に設定されるメモリセルトランジスタと接続されるビットラインＢＬ＜＞に供給する。

予め決定されたワードライン、例えば、ＷＬ＜２２＞≦ＷＬ＜ｉ＞≦ＷＬ＜３１＞;ｘ＝２２に対する書き込みモード際、そして現在のＩＳＰＰプログラムループカウントｊが臨界数ｙより小さい場合ｊ＜ｙ、制御ロジック３５０は、制御信号ＳＷを非活性化、即ち論理Ｌに出力し、ページバッファ回路３４０は、フル電源電圧Ｖｃｃをプログラム禁止（“１”データがプログラムされる）に設定されるメモリセルトランジスタと接続されるビットラインＢＬ＜＞に供給する。

予め決定されたワードライン、例えば、ＷＬ＜２２＞≦ＷＬ＜ｉ＞≦ＷＬ＜３１＞;ｘ＝２２に対する書き込みモードの際、そして現在のＩＳＰＰプログラムループカウントｊが臨界数ｙと同一、或いは大きい場合、制御ロジック３５０は、制御信号ＳＷを活性化、即ち論理Ｈに出力し、ページバッファ回路３４０は、減少された電源電圧Ｖｃｃ−αをプログラム禁止（“１”データがプログラムされる）に設定されるメモリセルトランジスタと接続されるビットラインＢＬ＜＞に供給する。

減少された電源電圧Ｖｃｃ−αをプログラム禁止（“１”データがプログラムされる）に設定されるメモリセルトランジスタと接続されるビットラインＢＬ＜＞に供給することによって第２チャンネル電位Ｖｃｈ２は減少される。

プリチャージ区間ｔ１−ｔ２の間、ストリング選択ラインＳＳＬ及びプログラム禁止されるメモリセルトランジスタと接続されるビットラインＢＬ＜＞の電圧は、電圧Ｖｃｃ−αまで上昇し（ｔ５時点まで維持される）、全てのワードラインＷＬ＜＞に接続されたメモリセルトランジスタが接地された時点で共通ソースラインＣＳＬは電圧ＶＣＳＬに上昇する。結果的に第１チャンネル電位Ｖｃｈ１と第２チャンネル電位Ｖｃｈ２は多少上昇するようになる。

プログラム区間ｔ３−ｔ４の間、ワードラインＷＬ＜ｉ＞に接続されたメモリセルトランジスタの制御ゲートは、ＩＳＰＰループ数によって段階的に増加するプログラム電圧Ｖｐｇｍまで上昇する。プログラム区間ｔ３−ｔ４の間、プログラム禁止されるメモリセルトランジスタと接続されるビットラインＢＬ＜＞の電圧がＶｃｃ−αまで上昇するので、第２チャンネル電位Ｖｃｈ２は、区間ｔ３−ｔ５の間、ワードラインＷＬ＜ｉ＞に印加される高電圧Ｖｐｇｍに印加される容量性カップリング効果にもかかわらずもう上昇せず、従って図１０のナンドセルユニット１３１の隣接したチャンネルの電位Ｖｃｈ１、Ｖｃｈ２は近似的に等化される。

ループ数＜ｙ＞、又はそれ以上のループでプログラム電圧が増加しても、第２チャンネルＣｈ２のブースティング電圧は抑圧される。万一、フル電源電圧ＶｃｃがビットラインＢＬ＜＞に提供されると、従来技術のようにチャンネル電位Ｖｃｈ２’にブースティングされる第２チャンネルの電位は、ビットラインＢＬ＜＞に減少された電源電圧Ｖｃｃ−αが提供されることによって減少されたチャンネル電位Ｖｃｈ２に減少する。このように、図１０のナンドセルユニット１３１のローカルチャンネルの電位差Ｖｃｈ２−Ｖｃｈ１は、数式２の条件を満足させる。そして、プログラム禁止されるナンドストリングで、第２チャンネル電位の過度な上昇が防止されるので、熱電子効果によるソフトプログラム（プログラムディスターブ）が防止されうる。

図１３は、ナンドセルユニット１３１の隣接したチャンネル電位Ｖｃｈ１、Ｖｃｈ２が概略同一に近似化されるように制御する周辺回路１１０、４２０、１４０、４５０、１６０を含む本発明の他の実施形態によるメモリ装置４００のブロック図である。

図１３を参照すると、フラッシュメモリ装置４００は、ナンドセルユニッ１３１（ナンドストリング）を含むアレイ１３０と、電圧供給器１１０と、行デコーダ１２０と、ページバッファ１４０と、制御ロジック１５０と、セットアップデータ格納ユニット１６０を含む周辺回路と、を含む。

セルアレイ１３０は、ナンドセルユニットと、ワードラインＷＬ＜＞と、ｍ個のビットラインＢＬ＜０＞〜ＢＬ＜ｍ−１＞と、を含む。周辺回路４１０、４２０、１４０、４５０、１６０は、セルアレイ１３０でプログラムされるナンドセルユニット１３１にバイアス電圧を供給して、ナンドセルユニット１３１のローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２を概略的に等化させて熱電子効果ＨＣＥによるソフトプログラム（プログラムディスターブ）エラーを最小化又は遮断するために相互協力する。本発明の実施形態によるフラッシュメモリ装置４００の指定されたワードラインＷＬ＜＞に対するプログラム動作の間、ナンドセルユニット１３１の隣接したローカルチャンネルの電位Ｖｃｈ１、Ｖｃｈ２間のレベル差は、ソフトプログラム（プログラムディスターブ）エラーを誘発する熱電子効果ＨＣＥを遮断することに充分である程度に減少されうる。

電圧供給器４１０は、ストリング選択電圧Ｖｓｓｌ発生器１１１と、プログラム電圧Ｖｐｇｍ発生器１１２と、マルチパス電圧Ｖｐａｓｓ（ｋ）発生器４１３と、を含む。マルチパス電圧Ｖｐａｓｓ（ｋ）発生器４１３は、複数のｋ（ｋは２以上の正数）レベルのバイアス電圧Ｖｐａｓｓ（ｋ）、行デコーダ４２０とセルアレイ１３０のナンドセルユニット１３１に含まれる非選択メモリセルトランジスタ（ＭＣ＜ｉ＋１＞〜ＭＣ＜ｎ−１＞の制御ラインを通じて同時に提供される）を生成する。

行デコーダ４２０は、電圧供給器１１０から生成される制御電圧Ｖｐｇｍ、Ｖｐａｓｓ（ｋ）、Ｖｓｓ、Ｖｓｓｌを行アドレスによってセルアレイ１３０のワードラインＷＬ＜０＞〜ＷＬ＜ｎ−１＞と選択ラインＳＳＬ、ＧＳＬに供給する。マルチパス電圧Ｖｐａｓｓ（ｋ）は、メモリセルトランジスタＭＣ＜ｉ＞のプログラム動作の際に第２チャンネルに対応する非選択メモリセルのワードラインに同時に供給される。従って、図１３に示したセルアレイ１３０の同一メモリブロックのナンドセルユニット１３１で、非選択メモリセルトランジスタＭＣ＜ｉ＋１＞〜ＭＣ＜ｎ−１＞の制御ラインとｋ個のワードラインＷＬ＜I＋１＞〜ＷＬ＜ｎ−１＞を通じて同時に提供されるｋ個のマルチパス電圧によって第２チャンネルの電位は影響を受ける。

数式１によると、非選択ワードラインに印加されるｋ個のマルチパス電圧Ｖｐａｓｓ（ｋ）の平均電圧が一般的に提供されるパス電圧Ｖｐａｓｓより低いと、第２チャンネルの電位Ｖｃｈ２は、シングルパス電圧Ｖｐａｓｓがｋ個の非選択ワードラインに印加される場合にブースティングされるチャンネル電圧に上昇する。そして、ナンドセルユニット１３１の選択ワードラインＷＬ＜ｉ＞がビットラインの終端に位置するストリング選択ラインＳＳＬにより近いほど高いレベルのプログラム電圧Ｖｐｇｍによる影響が大きくなる（図１６Ａ、１６Ｂに示す）。従って、行デコーダ４２０は、ｋ個のマルチパス電圧Ｖｐａｓｓ（ｋ）のうち、低い電圧を選択して非選択ワードラインに提供することができる。

制御ロジック４５０は、現在プログラムされるワードラインＷＬ＜ｉ＞の数ｉがセットアップデータ格納ユニット１６０に格納された臨界ワードライン数ｘと同一、或いは超過するかによってシングルパス電圧Ｖｐａｓｓ又はｋ個のマルチパス電圧Ｖｐａｓｓ（ｋ）を生成するように電圧供給器４１０を制御する。万一、現在プログラムされるワードラインＷＬ＜ｉ＞が臨界ワードラインＷＬ＜ｘ＞とストリング選択ラインＳＳＬの間に位置する場合、制御ロジック４５０は、二つ又はそれ以上のｋ個のマルチパス電圧Ｖｐａｓｓ（ｋ）を出力して行デコーダ４２０を経由して非選択ワードラインに提供され、第２チャンネルの電位Ｖｃｈ２が過度に上昇することを防止するように電圧供給器４１０を制御する。このように、ナンドセルユニット１３１のローカルチャンネルの電位差Ｖｃｈ２−Ｖｃｈ１が数式２の条件を満足させる。

図１４は、図１３のフラッシュメモリ装置４００のプログラムモード動作の間に非選択ワードラインに提供されるｋ個のマルチパス電圧Ｖｐａｓｓ（ｋ）を示すテーブルと、図１３のナンドセルユニット１３１を示す回路図である。

図１４を参照すると、ＷＬ＜ｉ＞は、現在プログラムされるワードラインを指示する。ワードラインＷＬ＜ｉ−２＞は、第１チャンネルＣｈ１と第２チャンネルＣｈ２を分離するための遮断電圧Ｖｓｓによってターン−オフされるメモリセルトランジスタを指示する。ワードラインＷＬ＜０＞〜ＷＬ＜ｉ−３＞は、第１チャンネルＣｈ１で非選択され、単一パス電圧Ｖｐａｓｓが印加されるワードラインを指示する。ワードラインＷＬ＜ｉ−１＞、ＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞は、第２チャンネルＣｈ２（ＳＳＬにより近い）で非選択されたワードラインを指示する。ｋ個のマルチパス電圧Ｖｐａｓｓ（ｋ）は、非選択されたワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に印加される。非選択されたワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に印加されるマルチパス電圧Ｖｐａｓｓ（ｉ＋１）〜Ｖｐａｓｓ（ｎ−１）は、少なくとも二つの異なるレベルを有する。

非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に印加される複数のマルチパス電圧Ｖｐａｓｓ（ｋ）Ｖｐａｓｓ（ｉ＋１）〜Ｖｐａｓｓ（ｎ−１）の多様な方式に配列が可能である。即ち、（１）単純に電圧が増加する順序、（２）単純に電圧が減少する順序、（３）選択されたワードラインＷＬ＜ｉ＞に隣接した一つ又はそれ以上の非選択ワードライン、例えば、ＷＬ＜ｉ＋１＞に提供される単一パス電圧Ｖｐａｓｓと複数のマルチパス電圧とを混合して、使用する順序に複数のマルチパス電圧を配列することができる。複数のマルチパス電圧Ｖｐａｓｓ（ｋ）の配列と関係なく、マルチパス電圧Ｖｐａｓｓ（ｉ＋１）〜Ｖｐａｓｓ（ｎ−１）が印加されると、第２チャンネルＣｈ２のブースティング電圧Ｖｃｈ２は、全ての非選択ワードラインに単一パス電圧Ｖｐａｓｓが印加される時点より、より低くなる。マルチパス電圧Ｖｐａｓｓ（ｋ）の印加によって第２チャンネル電位の過度な上昇が防止されるので、熱電子効果によるソフトプログラム（プログラムディスターブ）が防止されることができる。

図１５Ａは、図１３のフラッシュメモリ装置４００のナンドセルユニット１３１で非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に提供される複数のパス電圧Ｖｐａｓｓ（ｋ）の配列順序（上昇電圧順）と、その結果による隣接したチャンネルの電位Ｖｃｈ１、Ｖｃｈ２間の近似化を示すタイミング図である。

図１３、１４、１５Ａ、１５Ｂ、１５Ｃを参照すると、ワードラインＷＬ＜ｘ＞と同一位置又はそれ以上の位置に対応するワードライン、例えば、ＷＬ＜２２＞≦ＷＬ＜ｉ＞≦ＷＬ＜３１＞;ｘ＝２２がプログラムされる際に、マルチパス電圧Ｖｐａｓｓ（ｋ）発生器４１３は、複数のｋ（ｋは、２以上の正数）レベルのパス電圧を図１３のフラッシュメモリ装置４００のナンドセルユニット１３１の第２チャンネルＣｈ２に対応するワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に供給する。

図１５Ａで、ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に提供されるマルチパス電圧Ｖｐａｓｓ（ｋ）は、単純に増加する順序に配列される。即ち、マルチパス電圧は、ｐａｓｓ（ｉ＋１）＜Ｖｐａｓｓ（ｉ＋２）＜Ｖｐａｓｓ（ｉ＋３）・・・＜Ｖｐａｓｓ（ｎ−１）の大きさ順序を有する。結果的に、時間区間ｔ３−ｔ５でワードラインＷＬ＜ｉ＞に高いレベルのプログラム電圧Ｖｐｇｍが印加されても、第２チャンネルのセルフ−ブースティング電圧の過度な上昇は抑制される。ローカルチャンネルの電位差Ｖｃｈ２−Ｖｃｈ１は、数式２の条件を満足させる。そして、プログラム禁止されるナンドストリングで、第２チャンネル電位の過度な上昇が防止されるので、熱電子効果によるソフトプログラム（プログラムディスターブ）を防止することができる。

図１５Ａは、図１３のフラッシュメモリ装置４００のナンドセルユニット１３１で非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に提供される複数のパス電圧Ｖｐａｓｓ（ｋ）の配列順序（下降電圧順）と、その結果による隣接したチャンネルの電位Ｖｃｈ１、Ｖｃｈ２間の近似化を示すタイミング図である。

図１５Ｂで、ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に提供されるマルチパス電圧Ｖｐａｓｓ（ｋ）は、単純に減少する順序に配列される。即ち、マルチパス電圧は、Ｖｐａｓｓ（ｉ＋１）＞Ｖｐａｓｓ（ｉ＋２）＞Ｖｐａｓｓ（ｉ＋３）・・・＞Ｖｐａｓｓ（ｎ−１）の大きさ順序を有する。結果的に、時間区間ｔ３−ｔ５でワードラインＷＬ＜ｉ＞に高いレベルのプログラム電圧Ｖｐｇｍが印加されても第２チャンネルのセルフ−ブースティング電圧の過度な上昇は抑制される。ローカルチャンネルの電位差Ｖｃｈ２−Ｖｃｈ１は、数式２の条件を満足させる。そして、プログラム禁止されるナンドストリングで、第２チャンネル電位の過度な上昇が防止されるので、熱電子効果によるソフトプログラム（プログラムディスターブ）を防止することができる。

図１５Ｃは、図１３のフラッシュメモリ装置４００のナンドセルユニット１３１で非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞に提供される一般的なパス電圧Ｖｐａｓｓと複数のマルチパス電圧Ｖｐａｓｓ（ｋ）の配列順序（下降電圧順）と、その結果による隣接したチャンネルの電位Ｖｃｈ１、Ｖｃｈ２間の近似化を示すタイミング図である。

図１５Ｃで、ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞には、マルチパス電圧Ｖｐａｓｓ（ｋ）とパス電圧Ｖｐａｓｓが提供される。即ち、マルチパス電圧は、Ｖｐａｓｓ（ｉ＋１）＝Ｖｐａｓｓ（ｉ＋２）＝・・・Ｖｐａｓｓ（Ｉ＋l ）（但し、Ｖｐａｓｓ（I＋l ）＜Ｖｐａｓｓ（ｎ−３）＜Ｖｐａｓｓ（ｎ−２）＜Ｖｐａｓｓ（ｎ−１）の大きさ関係を有する。

これは、選択されたワードラインＷＬ＜ｉ＞が相対的に低いパス電圧と隣接する場合を防止する。結果的に、時間区間ｔ３−ｔ５でワードラインＷＬ＜ｉ＞に高いレベルのプログラム電圧Ｖｐｇｍが印加されても第２チャンネルのセルフ−ブースティング電圧の過度な上昇は抑制される。ローカルチャンネルの電位差Ｖｃｈ２−Ｖｃｈ１は、数式２の条件を満足させる。そして、プログラム禁止されるナンドストリングで、第２チャンネル電位の過度な上昇が防止されるので、熱電子効果によるソフトプログラムプログラムディスターブ）を防止することができる。

図１６Ａ、１６Ｂは、チャンネル電位Ｖｃｈ１、Ｖｃｈ２に関するデータを示したグラフである。図１６Ａは、ナンドセルユニット１３１の全てのページＷＬ＜１＞〜ＷＬ＜３１＞に１−ビットデータをプログラムする場合に従来技術によるナンドフラッシュメモリ装置のナンドセルユニット１３１のローカルチャンネル電位Ｖｃｈ１▲、Ｖｃｈ２（従来）■を示す。図１６Ｂは、ナンドセルユニット１３１の全てのページＷＬ＜１＞〜ＷＬ＜３１＞に１−ビットデータをプログラムする場合に従来技術によるナンドフラッシュメモリ装置のナンドセルユニット１３１のローカルチャンネル電位Ｖｃｈ１▲、Ｖｃｈ２（従来）■間の電位差■Ｖｃｈ１−Ｖｃｈ２（従来）を示す。

図１６Ａ、１６Ｂに示したように、ナンドセルユニット１３１のストリング選択ラインＳＳＬがビットラインにより近接するほどページＷＬ＜１＞〜ＷＬ＜３１＞に１−ビットデータをプログラムする場合、従来技術によるナンドフラッシュメモリ装置のナンドセルユニット１３１のローカルチャンネル電位Ｖｃｈ１▲、Ｖｃｈ２（従来）■間の電位差■Ｖｃｈ１−Ｖｃｈ２（従来）は、急激に増加する。このように、熱電子効果ＨＣＥに起因するソフトプログラム（プログラムディスターブ）エラーは、フラッシュメモリ装置のストリング選択ラインＳＳＬがビットラインにより近接するほどページ例えば、ＷＬ＜２３＞〜ＷＬ＜３１＞のプログラム動作の際により顕著に発生する。

図１６Ａは、ナンドセルユニット１３１の全てのページＷＬ＜１＞〜ＷＬ＜３１＞に１−ビットデータをプログラムする場合に本発明の実施形態によるナンドフラッシュメモリ装置のナンドセルユニット１３１のローカルチャンネル電位Ｖｃｈ１▲、Ｖｃｈ２（Ｎｅｗ）●を示す。図１６Ｂは、ナンドセルユニット１３１の全てのページＷＬ＜１＞〜ＷＬ＜３１＞に１−ビットデータをプログラムする場合に本発明の実施形態によるナンドフラッシュメモリ装置のナンドセルユニット１３１のローカルチャンネル電位Ｖｃｈ１▲、Ｖｃｈ２（Ｎｅｗ）●間の電位差●Ｖｃｈ１−Ｖｃｈ２（Ｎｅｗ）を示す。

図１６Ｂに示したように、ナンドセルユニット１３１のストリング選択ラインＳＳＬがビットラインにより近接するほどページＷＬ＜１＞〜ＷＬ＜３１＞に１−ビットデータをプログラムする場合、本発明の実施形態によるナンドフラッシュメモリ装置のナンドセルユニット１３１のローカルチャンネル電位Ｖｃｈ１▲、Ｖｃｈ２（Ｎｅｗ）●間の電位差●Ｖｃｈ１−Ｖｃｈ２（Ｎｅｗ）は、急激には増加しない。このように、本発明の実施形態による場合、熱電子効果ＨＣＥに起因するソフトプログラム（プログラムディスターブ）エラーは、フラッシュメモリ装置のストリング選択ラインＳＳＬとビットラインにより近接したページ、例えば、ＷＬ＜２３＞〜ＷＬ＜３１＞のプログラム動作の際にもより顕著には発生しない。

図１７は、本発明の実施形態による図１のナンドセルユニット１３１の隣接したチャンネル電位Ｖｃｈ１、Ｖｃｈ２が概略同一に近似化されるように制御する周辺回路１１０、１２０、２４０、２５０を含むメモリ装置５００を示すブロック図である。

メモリ装置５００は、図２のメモリ装置２００と同一、或いは、メモリ装置５００が明確に区別されるセットアップデータ格納ユニット１６０を有しないことを特徴とする異なる実施形態として構成することができる。図１７の実施形態では、図２のセットアップデータ格納ユニット１６０のセットアップデータ、例えば、ＷＬ＜ｘ＞又はＬｏｐｅ＜ｙ＞を格納する機能がフラッシュメモリアレイ１３０に含まれるセットアップデータ領域５２５によって実行される。

図１８は、図２、６、１０、１３、１７の各々に示したメモリ装置１００、２００、３００、４００、５００のうち、何れか一つの実施形態として集積回路に形成されるチャージタラップ型ナンドセルユニット１３１−２の断面を示す。

本発明の例示的なメモリ装置は、シリコン酸化膜６２０、６４０の間に形成されるシリコン窒化膜６３０に構成されるＳＯＮＯＳ（ｓｉｌｉｃｏｎ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれるポリシリコンゲート１０、２０、３０、４０、５０を含む。電荷格納媒体は、ブロッキング絶縁層６２０と、電荷格納層６３０と、トンネリング絶縁層６４０と、を含む。電荷格納媒体に関する詳細な技術は、特許文献５〜７に詳細に記述されており、本発明のレファレンスに含まれる。

フローティングタラップ型の不揮発性メモリ装置は、メモリ動作のためにシリコン窒化膜層６３０のようなタラップ層を使用する。ゲート電極１０に陽の電圧が印加されると、電子は、トンネリング絶縁層６４０をトンネリング効果によって通過して電荷格納層６３０に捕獲される。電荷格納層６３０に電子が累積されると、メモリセルトランジスタのスレッショルドは上昇するようになり、メモリ装置はプログラムされる。結果的に、メモリ装置のユニットのスレッショルドが低くなると、メモリ装置は消去される。

図１９は、上述の実施形態のうち、何れか一つに対応するフラッシュメモリ装置７２０、例えば、１００、２００、３００、４００、５００を含むメモリカードを示すブロック図である。メモリカード７００は、ホストと接続され、ホストから小ブロック基盤の論理アドレス及びユーザーデータが提供される。メモリカード７００は、ホストインタフェース７１３と、メモリコントローラ/インタフェース７１５と、フラッシュメモリ装置７２０と、マイクロプロセッサＣＰＵ７１２と、ランダムアクセスメモリ７１１と、エラー訂正ブロックユニット７１４と、を含む。ホストインタフェース７１３は、バスを通じてホストからの信号を受信する、或いは受信された信号をメモリカード７００の決定された要素に伝達する。フラッシュメモリ装置７２０は、複数のメモリブロックを含み、各々のメモリブロックは、制御ラインＷＬ＜＞、ＳＳＬ、ＧＳＬなどを共有する複数のナンドセルユニット１３１を含む。メモリコントローラ/インタフェース７１５は、ホストからの制御命令に応答してメモリ装置７２０のナンドメモリセルとホスト間のデータ移動を制御する。ＲＡＭ７１１は、メモリカード７００が駆動される際に一時的にデータを格納する。

ホストの例には、個人用コンピュータＰＣ、ファイルサーバ、補助装置、無線装置、デジタルカメラ、個人用デジタル情報端末機ＰＤＡ、ＭＰ３オーディオプレーヤ、ＭＰＥＧビデオプレーヤ、オーディオレコーダなどを含む。脱着可能であるメモリカードに予め決定されたフォームファクタとインタフェースを有するハウジングを採択するＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、ＭＳ（ｍｅｍｏｒｙ ｓｔｉｃｋ）、ＣＦ（ｃｏｍｐａｃｔ ｆｌａｓｈ）、ＳＭＣ（ｓｍａｒｔ ｍｅｄｉａ）、ＭＭＣ（ｍｕｌｔｉ ｍｅｄｉａ）、ＸＤ（ＸＤ−Ｐｉｃｔｕｒｅ Ｃａｒｄ）、ＰＣＭＣＩＡ、ＣａｒｄＢｕｓ、ＩＤＥ、ＥＩＤＥ、ＳＡＴＡ、ＳＣＳＩ、ＵＳＢのうち、何れか一つである。

図２０は、上述の実施形態のうち、何れか一つに対応するフラッシュメモリ装置８１２、例えば、１００、２００、３００、４００、５００を含むフラッシュメモリシステム８１０を含むコンピュータシステム８００を示すブロック図である。フラッシュメモリ装置８１２は、フラッシュメモリ装置８１２のフラッシュメモリトランジスタアレイ１３０（図２に示す）にアクセスするためにメモリコントローラ８１１に接続される。フラッシュメモリコントローラ８１１に接続されるフラッシュメモリ装置８１２は、コンピュータシステム８００の一部を構成する。

コンピュータシステム８００の例には、個人用コンピュータＰＣ、補助装置、無線装置、デジタルカメラ、個人用デジタル情報端末機ＰＤＡ、ＭＰ３オーディオプレーヤ、ＭＰＥＧビデオプレーヤ、デジタルオーディオレコーダ、デジタルビデオレコーダなどを含む。フラッシュメモリシステム８１０は、メモリカード基盤のハードドライバと、ソリッドステートドライバＳＳＤと、ハイブリッドＳＳＤ/磁気ディスクと、カメライメージプロセッサＣＩＳと、応用チップセットと、ＣＰＵ８２０に集積されるメモリコアと、を含む。ソリッドステートドライバＳＳＤは、一般的なハードディスクドライバＨＤＤの方式にエミュルレーティングされ、従って、全ての応用でハードディスクドライバＨＤＤを容易に代えることができるデータ格納装置である。ハードディスクの回転式磁気ディスク方式の格納媒体に比べて、ＳＳＤは、ナンドフラッシュメモリをデータの格納媒体に使用する。ＳＳＤは、従来のＨＤＤで発生する検索時間、遅延、そしてその他の電気-機械的な遅延と誤謬を大部分除去した。

図２０のフラッシュメモリシステム８００のメモリ装置８１２は、システムバス８６０からメモリコントローラ８１１を経由してセルトランジスタアレイ１３０にアクセスするための制御信号を受信する。メモリ装置８１２の内部に含まれるメモリセルトランジスタアレイ１３０へのアクセスは、内部に集積される周辺回路を使用したワードラインＷＬ＜＞及びビットラインＢＬ＜＞を経由する方式に一つ、又はそれ以上のターゲットメモリセルトランジスタＭＣ＜＞にアクセスする方式に行われる。制御信号やアドレス信号に応答してメモリセルトランジスタアレイがアクセスされると、集積された周辺回路によってデータがメモリセルトランジスタに記入、或いはメモリセルトランジスタから読み出される。

図２０のコンピュータシステム８００のメモリ装置８１２と図１９のメモリカード７００のメモリ装置７２０は、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、などのような多様なパッケージに実装することができる。

以上の例示的な実施形態と以下に記述される請求項で、ｎとｍは、フラッシュメモリ装置の生産工程の設計段階で決定される固定された正数であり、ｉ、ｘ、ｊ、ｙは、正の整数値を有する変数である。さらに、上述のタイミング図で、電圧レベルのようなパラメータ値の目盛りは示さなかった。

以上のように、図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは、本発明を説明するための目的で使われたものであり、意味限定や特許請求範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他実施形態が可能であるということを理解するはずである。従って、本発明の真の技術的保護範囲は、添付された特許請求範囲の技術的思想によって決まるべきである。

１０、２０、３０、４０、５０ フローティングゲート
１１、２１、３１、４１、５１ 制御ゲート
１１１、１３１ ナンドセルユニット
１００ フラッシュメモリ装置
１３０ メモリセルアレイ

Claims (35)

1. ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと接続され、ｎ個のワードラインＷＬ＜０＞〜ＷＬ＜ｎ−１＞に各々接続されるｎ個のメモリセルトランジスタＭＣ＜０＞〜ＭＣ＜ｎ−１＞を含むフラッシュメモリセルユニットのプログラム方法において、
   前記ストリング選択ラインＳＳＬに予め決定された第１電圧Ｖｃｃを印加する段階と、
   選択されたワードラインＷＬ＜ｉ’＞にプログラム電圧Ｖｐｇｍを印加する間、前記メモリセルトランジスタのうち、少なくとも一つ以上のチャンネル電位を減少させるために予め決定された第２電圧Ｖｃｃ−α又はＶｃｃ＋αを印加することを特徴とするプログラム方法。
2. メモリセルトランジスタＭＣ＜ｉ’＞〜ＭＣ＜ｎ−１＞のローカルチャンネル電位を減少させるためにワードラインＷＬ＜ｉ＞、０≦ｉ＜Ｘ、そしてｉ’≧ｘにプログラム電圧を供給する際、前記ストリング選択ラインＳＳＬに予め決定された前記第２電圧Ｖｃｃ−α又はＶｃｃ＋αを印加することを特徴とする請求項１に記載のプログラム方法。
3. 前記選択されたワードラインＷＬ＜ｉ’＞は、ワードラインＷＬ＜ｉ＞よりストリング選択ラインＳＳＬにより近いことを特徴とする請求項２に記載のプログラム方法。
4. 前記αは０．１Ｖ乃至３．０Ｖの間、前記第１電圧Ｖｃｃは２．５Ｖ乃至３．５Ｖの間、前記プログラム電圧Ｖｐｇｍは１５Ｖ乃至２５Ｖの間の大きさであることを特徴とする請求項１に記載のプログラム方法。
5. 予め決定された前記第２電圧は、Ｖｃｃ−α又はＶｃｃ＋αであることを特徴とする請求項１に記載のプログラム方法。
6. 前記選択されたワードラインＷＬ＜ｉ’＞に提供される前記プログラム電圧の供給を中断する前に、前記ストリング選択ラインＳＳＬに提供される前記第２電圧Ｖｃｃ−αの供給を中断する段階をさらに含むことを特徴とする請求項１に記載のプログラム方法。
7. ワードラインＷＬ＜ｉ＞にプログラム電圧Ｖｐｇｍを印加する間、メモリセルトランジスタＭＣ＜ｉ＋１＞乃至ＭＣ＜ｎ−１＞には、パス電圧ＶｐａｓｓＶｐｇｍ＞Ｖｐａｓｓ＞０を印加する段階と、
   異なる時間選択されたワードラインＷＬ＜ｉ’＞にプログラム電圧Ｖｐｇｍを印加する間、メモリセルトランジスタＭＣ＜ｉ’＋１＞乃至ＭＣ＜ｎ−１＞には、パス電圧Ｖｐａｓｓを印加する段階と、を含むことを特徴とする請求項２に記載のプログラム方法。
8. 前記ｘの値は、前記フラッシュセルユニットを含むフラッシュメモリ装置のセットアップデータに格納されることを特徴とする請求項２に記載のプログラム方法。
9. 前記選択されたワードラインＷＬ＜ｉ’＞、ｉ’≧ｘにプログラム電圧Ｖｐｇｍを印加する間、前記メモリセルトランジスタＭＣ＜ｉ’＞〜ＭＣ＜ｎ−１＞のチャンネル電位を減少させるために予め決定された第２電圧Ｖｃｃ−αを前記ストリング選択ラインＳＳＬと前記ストリング選択ラインＳＳＬに接続されるビットラインＢＬとに印加することを特徴とする請求項１に記載のプログラム方法。
10. ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと前記ストリング選択トランジスタＳＳＴに接続されるビットラインに接続され、ｎ個のワードラインＷＬ＜０＞〜ＷＬ＜ｎ−１＞に各々に接続されるｎ個のメモリセルトランジスタＭＣ＜０＞〜ＭＣ＜ｎ−１＞とを含むフラッシュセルユニットのプログラム方法において、
    第１選択ワードラインＷＬ＜ｉ＞、０≦ｉ＜ｘに接続される第１選択メモリセルトランジスタＭＣ＜ｉ＞をプログラムする間、時点ｔに前記ビットラインＢＬに予め決定された第１電圧Ｖｃｃを印加する段階と、
    メモリセルトランジスタＭＣ＜ｉ’＞〜ＭＣ＜ｎ−１＞のチャンネル電位を減少させるために、第２選択ワードラインＷＬ＜ｉ’＞、ｉ’≧ｘに接続される第２選択メモリセルトランジスタＭＣ＜ｉ’＞をプログラムする間、前記時点ｔと異なる時点ｔ’に予め決定された第２電圧Ｖｃｃ−αを前記ビットラインＢＬに印加する段階と、を含むことを特徴とするプログラム方法。
11. 第１選択ワードラインＷＬ＜ｉ＞に接続される第１選択メモリセルトランジスタＭＣ＜ｉ＞に増加型ステップパルスプログラムＩＳＰＰ電圧が印加される間、前記ビットラインＢＬに予め決定された第１電圧Ｖｃｃを印加する段階と、
    異なる時点に第２選択ワードラインＷＬ＜ｉ’＞に接続される第２選択メモリセルトランジスタＭＣ＜ｉ’＞をＩＳＰＰ方式でプログラムする間、ＩＳＰＰループをカウントする段階と、
    前記ＩＳＰＰループのカウント値ｊがｙと同一であるか、或いは大きい場合、前記ビットラインＢＬに前記予め決定された第２電圧Ｖｃｃ−αを印加する段階と、をさらに含むことを特徴とする請求項１０に記載のプログラム方法。
12. 前記ｙの値は、前記フラッシュセルユニットを含むフラッシュメモリ装置のセットアップデータとして格納されることを特徴とする請求項１１に記載のプログラム方法。
13. ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと接続され、ｎ個のワードラインＷＬ＜０＞〜ＷＬ＜ｎ−１＞によって各々制御されるｎ個のメモリセルトランジスタＭＣ＜０＞〜ＭＣ＜ｎ−１＞を含むフラッシュセルユニットのプログラム方法において、
    第１選択ワードラインＷＬ＜ｉ＞、０≦ｉ＜ｘにプログラム電圧Ｖｐｇｍ、Ｖｐｇｍ＞Ｖｐａｓｓ＞０を印加する間、非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞にはパス電圧Ｖｐａｓｓを印加する段階と、そしてその後、
    複数のメモリセルトランジスタＭＣ＜ｉ’＞〜ＭＣ＜ｎ−１＞のチャンネル電位を減少させるために、第２選択ワードラインＷＬ＜ｉ’＞、ｉ’≧ｘにプログラム電圧Ｖｐｇｍを印加する間、非選択ワードラインＷＬ＜ｉ’＋１＞〜ＷＬ＜ｎ−１＞のうち、少なくとも３個のワードラインの各々に、互いに異なるレベルの第１パス電圧Ｖｐａｓｓ１、第２パス電圧Ｖｐａｓｓ２及び第３パス電圧Ｖｐａｓｓ３を各々提供する段階と、を含むことを特徴とするプログラム方法。
14. 前記第２選択ワードラインＷＬ＜ｉ’＞は、前記第１選択ワードラインＷＬ＜ｉ＞より前記ストリング選択ラインＳＳＬにより近く位置することを特徴とする請求項１３に記載のプログラム方法。
15. 前記第１パス電圧Ｖｐａｓｓ１は、パス電圧Ｖｐａｓｓと第３パス電圧Ｖｐａｓｓ３より低く、前記第１パス電圧Ｖｐａｓｓ１はワードラインＷＬ＜ｉ’＋１＞に、前記第３パス電圧Ｖｐａｓｓ３はワードラインＷＬ＜ｎ−１＞に印加されることを特徴とする請求項１３に記載のプログラム方法。
16. 前記第１パス電圧Ｖｐａｓｓ１はワードラインＷＬ＜ｎ−１＞に、前記第３パス電圧Ｖｐａｓｓ３はワードラインＷＬ＜ｉ’＋１＞に印加されることを特徴とする請求項１３に記載のプログラム方法。
17. 前記パス電圧Ｖｐａｓｓは、ワードラインＷＬ＜ｉ’＋１＞、ＷＬ＜ｉ＋２＞、そしてＷＬ＜ｉ＋l＞に印加され、前記第１パス電圧Ｖｐａｓｓ１は、ワードラインＷＬ＜ｉ’＋l＋１＞に印加され、前記第３パス電圧Ｖｐａｓｓ３は、ワードラインＷＬ＜ｎ−１＞に印加されることを特徴とする請求項１３に記載のプログラム方法。
18. ｎ個のワードラインＷＬ＜＞とストリング選択ラインＳＳＬを共有し、前記ストリング選択ラインによって制御されるストリング選択トランジスタＳＳＴと、前記ｎ個のワードラインＷＬ＜＞の各々によって制御されるｎ個のメモリトランジスタを各々含むｍ個のセルユニットを含むメモリブロックと、
    第１選択ワードラインＷＬ＜ｉ＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、前記ストリング選択ラインＳＳＬに予め決定された第１電圧Ｖｃｃを印加するように、そしてその以後に第２選択ワードラインＷＬ＜ｉ’＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、予め決定された第２電圧Ｖｃｃ±αを前記ストリング選択ラインＳＳＬに印加する周辺回路を含み、
    前記第２選択ワードラインＷＬ＜ｉ’＞は、前記第１選択ワードラインＷＬ＜ｉ＞より前記ストリング選択ラインＳＳＬにより近く位置することを特徴とするフラッシュメモリ装置。
19. 前記メモリセルトランジスタの各々は、制御ゲートと、フローティングゲートと、を含むことを特徴とする請求項１８に記載のフラッシュメモリ装置。
20. 前記ｍ個のセルユニットは、ナンドＮａｎｄフラッシュメモリ装置形態に接続されることを特徴とする請求項１８に記載のフラッシュメモリ装置。
21. ハウジングと、
    前記ハウジングとの接続のためのインタフェースコネクタと、
    前記ハウジングの内部に位置するフラッシュメモリコントローラと、
    前記ハウジングの内部に位置し、前記インタフェースコネクタと電気的に接続され、データストレージとしてアレイに構成される集積回路形態の複数のメモリセルトランジスタを含み、前記フラッシュメモリコントローラによって制御される請求項１８の前記フラッシュメモリ装置と、を含むことを特徴とするソリッドステートメモリモジュール。
22. 前記インタフェースコネクタは、電源端子とＩＤＥピンインタフェースとを含むＩＤＥインタフェースコネクタであることを特徴とする請求項２１に記載のソリッドステートメモリモジュール。
23. 前記ハウジングは、ＳＤカード形態に具現され、前記インタフェースコネクタは、複数の電気的接触パッドを含むことを特徴とする請求項２１に記載のソリッドステートモジュール。
24. 前記ハウジングは、ＭＳｍｅｍｏｒｙ ｓｔｉｃｋ、ＣＦｃｏｍｐａｃｔ ｆｌａｓｈ、ＳＭＣｓｍａｒｔ ｍｅｄｉａ、ＭＭＣｍｕｌｔｉ ｍｅｄｉａ、ＳＤｓｅｃｕｒｅ ｄｉｇｉｔａｌ、又はＸＤＸＤ−Ｐｉｃｔｕｒｅ Ｃａｒｄのうち、少なくとも一つ以上のフォームファクタに具現されることを特徴とする請求項２１に記載のソリッドステートモジュール。
25. 請求項２１記載の前記ソリッドステートメモリモジュールを含むことを特徴とするコンピュータシステム。
26. 前記コンピュータシステムは、個人用コンピュータＰＣ、個人用デジタル情報端末機ＰＤＡ、ＭＰ３プレーヤ、デジタルオーディオレコーダ、ペン型コンピュータ、デジタルカメラ、ビデオレコーダのうち、何れか一つに対応することを特徴とする請求項２５に記載のコンピュータシステム。
27. ｎ個のワードラインＷＬ＜＞とストリング選択ラインＳＳＬを共有し、ビットラインＢＬに接続され、前記ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと、前記ｎ個のワードラインＷＬ＜＞の各々によって制御されるｎ個のメモリトランジスタを各々含むｍ個のセルユニットを含むメモリブロックと、
    第１選択ワードラインＷＬ＜ｉ＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、前記ビットラインＢＬに予め決定された第１電圧Ｖｃｃを印加するように、そしてその以後に第２選択ワードラインＷＬ＜ｉ’＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、予め決定された第２電圧Ｖｃｃ−αを前記ビットラインＢＬに印加するページバッファ回路と、を含み、
    前記第２選択ワードラインＷＬ＜ｉ’＞は、前記第１選択ワードラインＷＬ＜ｉ＞より前記ストリング選択ラインＳＳＬにより近く位置することを特徴とするフラッシュメモリ装置。
28. 前記ページバッファ回路を含み、第１選択ワードラインＷＬ＜ｉ＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、前記ストリング選択ラインＳＳＬに予め決定された第１電圧Ｖｃｃを印加するように、そしてその以後に第２選択ワードラインＷＬ＜ｉ’＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、予め決定された減少された第２電圧Ｖｃｃ−αを前記ストリング選択ラインＳＳＬに印加する周辺回路をさらに含むことを特徴とする請求項２７に記載のフラッシュメモリ装置。
29. 前記周辺回路は、ＩＳＰＰ適用回数をカウントするためのＩＳＰＰループカウントをさらに含み、前記周辺回路は、前記ＩＳＰＰループカウントの値ｊが予め決定された値ｙより小さくない場合にのみ、第２選択ワードラインＷＬ＜＞によって制御される前記ｍ個のメモリトランジスタをプログラムする間、前記ビットラインＢＬ＜＞に予め決定された減少電圧Ｖｃｃ−αを印加することを特徴とする請求項２７に記載のフラッシュメモリ装置。
30. 各々ｎ個のワードラインＷＬ＜＞とストリング選択ラインＳＳＬを共有するｍ個のセルユニットを含み、各々のセルユニットは、前記ストリング選択ラインＳＳＬによって制御されるストリング選択トランジスタＳＳＴと前記ｎ個のワードラインＷＬ＜＞によって各々制御されるｎ個のメモリトランジスタを含むメモリブロックと、
    選択ワードラインＷＬ＜ｉ＞にプログラム電圧Ｖｐｇｍ、Ｖｐｇｍ＞Ｖｐａｓｓ１を印加する間、複数の第１非選択ワードラインＷＬ＜０＞〜ＷＬ＜ｉ−３＞の各々には予め決定された第１パス電圧Ｖｐａｓｓ１を印加し、同時に複数の第２非選択ワードラインＷＬ＜ｉ＋１＞〜ＷＬ＜ｎ−１＞には予め決定された第２乃至第３パス電圧Ｖｐａｓｓ２、Ｖｐａｓｓ３を提供する周辺回路と、を含み、
    前記複数の第２非選択ワードラインは、前記複数の第１非選択ワードラインより前記ストリング選択ラインにより近く位置し、予め決定された前記第２パス電圧Ｖｐａｓｓ２は、予め決定された前記第１パス電圧Ｖｐａｓｓ１より低く、前記第１パス電圧Ｖｐａｓｓ１は、予め決定された前記第３パス電圧Ｖｐａｓｓ３より低いことを特徴とするフラッシュメモリ装置。
31. 前記第２パス電圧Ｖｐａｓｓ２はワードラインＷＬｎ−２に、前記第３パス電圧Ｖｐａｓｓ３はワードラインＷＬ＜ｎ−１＞に印加され、
    前記第２パス電圧Ｖｐａｓｓ２は前記第３パス電圧Ｖｐａｓｓ３より低く、前記第３パス電圧Ｖｐａｓｓ３はプログラム電圧Ｖｐｇｍより低いことを特徴とする請求項３０に記載のフラッシュメモリ装置。
32. 前記第３パス電圧Ｖｐａｓｓ３はワードラインＷＬ＜ｎ−２＞に、前記第２パス電圧Ｖｐａｓｓ２はワードラインＷＬ＜ｎ−１＞に印加され、
    前記第２パス電圧Ｖｐａｓｓ２は前記第３パス電圧Ｖｐａｓｓ３より低く、前記第３パス電圧Ｖｐａｓｓ３はプログラム電圧Ｖｐｇｍより低いことを特徴とする請求項３０に記載のフラッシュメモリ装置。
33. 前記メモリセルトランジスタの各々は、制御ゲート及びフローティングゲートを含むことを特徴とする請求項３０に記載のフラッシュメモリ装置。
34. 前記ｍ個のセルユニットは、ナンドフラッシュ形態に接続されることを特徴とする請求項３０に記載のフラッシュメモリ装置。
35. 各々の前記ナンドセルユニットは、前記ｎ個のメモリセルと直列接続される接地選択トランジスタＧＳＴを含むことを特徴とする請求項３４に記載のフラッシュメモリ装置。

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