KR20090108953A

KR20090108953A - 불휘발성 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR20090108953A
Application number: KR1020080034316A
Authority: KR
Inventors: 오동연; 이운경; 송재혁; 이창섭
Original assignee: 삼성전자주식회사
Priority date: 2008-04-14
Filing date: 2008-04-14
Publication date: 2009-10-19
Also published as: JP2009266366A; KR101407361B1; US8456918B2; US20090257280A1; CN101567213A

Abstract

본 발명에 따른 로컬 셀프-부스팅 방식으로 프로그램 금지 동작을 수행하는 플래시 메모리 장치의 프로그램 방법은, (a) 프로그램 금지된 셀 스트링의 채널을 플로팅(Floating)하는 단계; 및 (b) 워드 라인 전압 및 스트링 선택 라인 전압을 공급하여 상기 플로팅된 채널을 복수의 로컬 채널들로 부스팅(Boosting)하는 단계를 포함하되, 상기 복수의 로컬 채널들 간의 전위차가 소정 레벨보다 낮게 유지되도록 상기 플로팅된 채널 전위 또는 상기 워드 라인 전압이 제공된다.

상술한 프로그램 방법에 따라 부스팅되는 로컬 채널들 간의 전위차로부터 유발되는 핫 케리어 효과에 의한 프로그램 디스터브를 차단할 수 있다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND PROGRAM METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.

불휘발성 메모리 장치는 전원이 인가되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다. 플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(Channel Hot Electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 그리고 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 반면, 낸드형 플래시 메모리는 노어형 플래시메모리에 비해 적은 셀 전류를 사용하기 때문에 고집적화에 유리한 장점이 있다.

메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 멀티 비트 메모리 장치들이 보편화되고 있다. 또한, 회로 선폭의 축소를 통해서 동일 면적 내에 더 많은 수의 메모리 셀들을 집적하기 위한 디자인 룰(Design Rule)의 발전 속도도 빨라지고 있다. 특히, 멀티미디어 환경의 급격한 변화에 따른 고용량 메모리에 대한 수요 증가는 낸드 플래시 메모리의 급격한 수요를 창출하고 있다. 더불어, 낸드 플래시 메모리에 있어서 집적도의 증가에 동반되는 수많은 기술적인 한계들을 극복하기 위한 다양한 시도들이 이루어지고 있 다.

낸드 플래시 메모리의 메모리 셀에 데이터를 프로그램하기 위해서는, 선택된 메모리 셀의 워드 라인으로 고전압(예를 들면, 20V)을 인가한다. 낸드 플래시 메모리 장치에 있어서, 선택된 메모리 셀이 정확하게 프로그램되기 위해 선택된 메모리 셀의 문턱 전압은 더 높은 레벨로 변화되어야 한다. 반면, 비선택된 메모리 셀들의 문턱 전압들은 변화되지 않아야 한다. 프로그램되는 메모리 셀과 동일 워드 라인에 연결되는 비선택된 메모리 셀들이 프로그램되지 않도록 바이어스 조건을 제공하는 동작을 프로그램 금지(Program Inhibit)이라 한다. 비선택된 메모리 셀들은 일반적으로 채널 전위(Channel Potential)를 상승시켜 전하 저장층에 인가되는 전계의 세기를 감소시킴으로써 F-N 터널링 현상을 차단한다. 선택된 워드 라인에 연결된 비선택 메모리 셀에 대한 의도하지 않은 프로그램을 '프로그램 디스터브(Program disturb)'라 한다. 프로그램 디스터브를 방지하기 위한 기술로, 셀프-부스팅 스킴(Self-boosting Scheme)을 이용한 프로그램 금지 방법과, 로컬 셀프-부스팅 스킴(Local self-boosting scheme)을 이용한 프로그램 금지 방법이 있다. 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF - BOOSTING IN A NAND FLASH MEMORY"라는 제목으로 기술되어 있다. 그리고, 로컬 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,715,194에 "BIAS SCHEME OF PROGRAM INHIBIT FOR RANDOM PROGRAMMING IN A NAND FLASH MEMORY"라는 제목으로, U.S.Patent No. 6,061,270에 "METHOD FOR PROGRAMMING A NON - VOLATILE MEMORY DEVICE WITH PROGRAM DISTURB CONTROL"라는 제목으로, 그리고 U.S.Patent No. 6,930,921에 "NAND TYPE FLASH EEPROM IN WHICH SEQUENTIAL PROGRAMMING PROCESS IS PERFORMED BY USING DIFFERENT INTERMEDIATE VOLTAGES"라는 제목으로 게재되어 있으며, 본 발명의 레퍼런스에 포함된다.

로컬 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은, 프로그램 금지된 셀 트랜지스터의 채널 부스팅 전압을 셀프-부스팅 스킴을 이용한 프로그램 금지 방법보다 높게 향상시켜준다. 그러나, 플래시 메모리 장치의 집적도가 지속적으로 증가함에 따라 프로그램 디스터브의 문제는 점점 프로그램 특성을 좌우하는 중요한 이슈로 등장하고 있다. 특히, 집적도의 증가에 따라 로컬 채널들의 부스팅 효율의 편차에 기인하는 프로그램 디스터브 현상을 차단할 수 있는 기술이 절실히 요구되고 있는 실정이다.

본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 로컬 셀프-부스팅 스킴을 사용하는 플래시 메모리 장치에서 로컬 채널들 간의 전위차에 의해서 발생하는 프로그램 디스터브 문제를 해결하기 위한 장치 및 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 로컬 셀프-부스팅 방식으로 프로그램 금지 동작을 수행하는 플래시 메모리 장치의 프로그램 방법은, (a) 프로그램 금지된 셀 스트링의 채널을 플로팅하는 단계; 및 (b) 워드 라인 전압 및 스트링 선택 라인 전압을 공급하여 상기 플로팅된 채널을 복수의 로컬 채널들로 부스팅(Boosting)하는 단계를 포함하되, 상기 복수의 로컬 채널들 간의 전위차가 기준 레벨보다 낮게 유지되도록 상기 플로팅된 채널 전위 또는 상기 워드 라인 전압이 제공된다.

상술한 프로그램 방법에 따라 프로그램 금지되는 스트링에서, 부스팅되는 로컬 채널들 간의 전위차에 기인하는 핫 케리어 효과(Hot carrier effect)를 차단할 수 있다.

상기 목적을 달성하기 위한 불휘발성 메모리 장치는: 복수의 셀 스트링들을 포함하는 셀 어레이; 상기 복수의 셀 스트링들 각각의 비트 라인들과 연결되는 페이지 버퍼 회로; 상기 셀 스트링들의 워드 라인 및 스트링 선택 라인 전압을 제공하는 전압 공급부; 및 프로그램 동작시, 상기 복수의 셀 스트링들 중 프로그램 금지된 셀 스트링의 채널을 플로팅하고, 상기 플로팅된 채널을 복수의 로컬 채널들로 부스팅되도록 상기 페이지 버퍼 회로 및 상기 전압 공급부를 제어하는 제어부를 포함하되, 상기 복수의 로컬 채널들 각각은 인접 채널들과 기준 레벨보다 낮은 전위차를 갖도록 셀프-부스팅(Self-boosting)된다.

이상과 같은 본 발명에 따른 장치 및 방법에 따르면, 부스팅된 각각의 로컬 채널들 간의 전위차를 줄일 수 있어, 소프트 프로그램에 의한 프로그램 디스터브 현상을 차단할 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 또한, 본 발명에서 특정 전압에서 부가되는 전압의 크기를 나타내기 위하여 'α'를 더하거나 빼는 것으로 기술되었다. 여기서, 'α'에 대응하는 전압 크기는 본 발명의 목적을 달성하기 위한 최적의 레벨로 다양하게 변경될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 로컬 셀프-부스팅 스킴에 따라 프로그램 금지로 설정되는 셀 스트링의 단면을 간략히 보여주는 도면이다. 도 1을 참조하면, 로컬 셀프-부스팅 스킴에 따라 부스팅된 채널은 이미 프로그램된 메모리 셀들이 포함되는 하부 채널(Ch1)과 프로그램 전압(Vpgm)이 인가되는 메모리 셀이 포함되는 상부 채널(Ch2)로 로컬화된다. 하부 채널(Ch1)과 상부 채널(Ch2) 각각의 평균 전위(Potential)가 간략하게 표현되어 있다.

본 발명의 프로그램 금지 방법에 따르면, 부스팅 효율이 높은 상부 채널 전위(Vch2)를 제어하여 하부 채널 전위(Vch1)와 동일하거나 적어도 핫 케리어 효과(Hot carrier effect)의 발생을 차단할 수 있는 수준으로 조정할 수 있다. 로컬 셀프-부스팅 스킴에 있어서, 상부 채널 전위(Vch2)는 아래의 수학식 1로 표현될 수 있다.

(단, n은 상부 채널을 부스팅하는 워드 라인 전압들 중 Vpass가 인가되는 메모리 셀의 수, N은 상부 채널을 부스팅하는 메모리 셀의 수)

수학식 1에서 나타난 바와 같이, 상부 채널 전위(Vch2)는 패스 전압(Vpass)과 프로그램 전압(Vpgm)의 크기에 의존한다. 그러나, 프로그램 전압(Vpgm)이 인가되는 메모리 셀의 위치가 스트링 선택 트랜지스터(String Selection Transistor: SST)에 가까울수록 젯수(Divider) N이 작아지게 된다. 따라서, 프로그램 동작시 스트링 선택 라인(SSL)에 가까운 워드 라인이 선택되는 경우, 프로그램 금지된 스트링의 상부 채널 전위(Vch2)는 높아진다. 결과적으로, 집적도의 증가에 따라 시퀀 셜(Sequential) 또는 스크램블(Scramble) 방식(Scheme)으로 프로그램되는 플래시 메모리에서 프로그램 금지를 위해서 부스팅되는 로컬 채널들 간의 전위차가 발생한다. 이러한 현상에 따라 발생하는 문제로, 프로그램 금지된 셀 스트링에서 로컬 셀프-부스팅에 의하여 유도되는 로컬 채널들 간의 전위차에 의해서 발생하는 드레인 유발 장벽 저하(Drain Induced Barrier Lowering: 이하, DIBL)이다.

상술한 현상을 좀더 일반화시켜 살펴 보면, 로컬 셀프-부스팅 스킴을 이용하는 프로그램 금지 방법에서, 프로그램 전압(Vpgm)이 인가되는 선택 워드 라인의 주변 워드 라인들 중 어느 하나에는 0V의 커플링 방지 전압(Decoupling voltage)이 인가된다. 커플링 방지 전압에 의해서 프로그램 금지된 스트링의 채널은 적어도 2개의 로컬 채널로 부스팅(Boosting)된다. 그러나, 시퀀셜 프로그램 방식(Sequential Programming Scheme)으로 프로그램되는 메모리 셀에서, 로컬 채널들은 선택 워드 라인의 위치에 따라 서로 다른 부스팅 효율을 갖는다. 프로그램 금지를 위해 부스팅되는 채널이 2개인 경우를 예로 들어 설명하기로 한다. 즉, 로컬 셀프-부스팅 스킴에 따라 프로그램 금지된 스트링의 채널은 선택 워드 라인에 대응하는 상부 채널과, 이전에 프로그램된 메모리 셀들에 대응하는 하부 채널로 분리된다. 그러나, 선택 워드 라인이 스트링 선택 라인(SSL)에 근접할수록, 상부 채널의 부스팅 효율은 하부 채널의 부스팅 효율보다 현저하게 높아진다. 하부 채널에 대응하는 메모리 셀들은 이미 프로그램 상태로 문턱 전압이 높아진 셀들이 포함되며, 상부 채널의 메모리 셀들의 워드 라인에는 패스 전압(Vpass)보다 높은 프로그램 전압(Vpgm)이 워드 라인으로 제공된다. 그 밖에도 다양한 요인들로 인하여 상부 채널 의 전위는 하부 채널의 전위보다 높아지게 된다. 따라서, 채널간 전위차가 발생하게 되고, 전위차는 로컬화된 채널의 차단 특성(Cut-off)을 저하시킨다. 또한, 상부 채널의 전위가 점차 상승하면, 채널간의 퍼텐셜 차이는 핫 케리어 효과(Hot Carrier effect)의 구동력을 증가시키게 된다. 따라서, 상부 채널과 하부 채널 사이에 위치하는 메모리 셀들은 로컬 셀프-부스팅 스킴에 따라 프로그램 금지로 설정되지만, 핫 케리어 효과에 의하여 소프트 프로그램(Soft program)되는 현상이 발생한다. 따라서, 프로그램 디스터브 현상이 발생할 수 있다.

다시 도 1을 참조하면, 본 발명에 따른 프로그램 금지 방법 및 이를 이용한 플래시 메모리 장치는 상부 채널(Ch2)의 전위 상승을 억제할 수 있다. 따라서, 상부 채널(Ch2)과 하부 채널(Ch1) 간의 전위차(Vch2 - Vch1)를 핫 케리어 효과를 유발할 수 없을 정도로 제한할 수 있다. 즉, 상부 채널(Ch2)의 로컬 부스팅 효과를 제어하여 상부 채널(Ch2)의 과도한 전위 상승을 억제할 수 있다. 바람직한 상부 채널 전위(Vch2)는 아래 수학식 2로 설명될 수 있다.

(단, Vch2는 상부 채널 전위, Vch1은 하부 채널 전위, V_CHE는 열전자 주입 임계 전압)

본 발명의 프로그램 금지 방법이 적용되기 이전에는 상부 채널의 전위는 (Vch2′)으로 부스팅(Boosting)되었다. 그러나, 본 발명의 플래시 메모리 장치는 상부 채널의 전위를 핫 케리어 효과를 차단할 수 있는 채널 전위 (Vch2)로 강하시킬 수 있다. 따라서, 각 로컬 채널들의 경계 위치 또는 그 주변에 위치하는 메모리 셀들의 핫 케리어 효과에 의한 프로그램 디스터브(Program disturb) 문제가 해결될 수 있다.

도 2는 본 발명의 제 1 실시예에 따른 플래시 메모리 장치(100)의 구성을 간략히 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 플래시 메모리 장치(100)는 프로그램 동작중 스트링 선택 라인(SSL)의 공급 전압을 제어하여 상부 채널(Ch2)의 전위를 감소시킬 수 있다. 본 발명의 제 1 실시예에 따른 스트링 선택 라인(SSL)의 전압 공급 방법은 다양하게 실시될 수 있으나, 여기서는 2가지를 예시적으로 기술하기로 한다. 한가지 방법은 선택 워드 라인(WL)으로 프로그램 전압이 인가되는 시점에 전원 전압(Vcc)보다 높은 부스팅 제어 전압(Vcc+α)을 스트링 선택 라인(SSL)으로 제공하는 것이다. 나머지 하나는, 비트 라인 셋업(Bit line set-up) 시점으로부터 프로그램 전압(Vpgm)이 인가되어 리커버리(Recovery)가 이루어지는 시점까지 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)을 스트링 선택 라인(SSL)으로 제공하는 것이다. 좀더 자세히 설명하면 다음과 같다.

전압 공급부(110)는 프로그램 동작에 요구되는 제반 워드 라인 전압들(Vpgm, Vpass) 및 선택 라인 전압(Vssl)을 생성한다. 일반적으로, 워드 라인으로는 외부로부터 제공되는 전원 전압(Vcc)보다 높은 고전압이 인가된다. 전압 공급부(110)는 외부로부터 제공되는 전원 전압(Vcc)으로부터 다양한 레벨의 고전압들을 생성하기 위한 복수의 전압 발생기(Voltage generator)들을 포함한다. 예를 들면, 전압 공급 부(110)는 스트링 선택 라인(SSL)으로 공급되는 선택 전압 발생기(111), 프로그램 전압 발생기(112) 및 패스 전압 발생기(113)를 포함한다. 또한, 도시되지는 않았지만, 로컬 셀프 부스팅 동작을 지원하기 위한 차단 전압(Vss)을 제공하기 위한 구성을 더 포함할 수 있다. 물론, 전압 공급부(110)는 프로그램 동작 모드 이외에 사용되는 다양한 고전압들을 생성하기 위한 전압 발생기들을 더 포함하고 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 그러나, 본 발명의 프로그램 동작시에 사용되는 워드 라인(WL<0>~WL<n-1>) 및 스트링 선택 라인(SSL)에 제공되는 전압들에 대해서만 설명하기로 한다. 본 발명의 전압 공급부(110)는 제어부(150)의 제어에 응답하여 선택 워드 라인으로 프로그램 전압(Vpgm)이 인가되는 타이밍 구간에서 스트링 선택 라인(SSL)의 전압을 전원 전압(Vcc)보다 높은 부스팅 제어 전압(Vcc+α)을 제공한다. 또는, 전압 공급부(110)는 제어부(150)의 제어에 따라 비트 라인 셋업(Bit line set-up)이 시작되는 시점부터 프로그램 전압(Vpgm)이 인가되고 디스차지되는 시점까지 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)을 스트링 선택 라인(SSL)으로 제공한다.

행 디코더(120)는 행 어드레스에 응답하여 전압 공급부(110)로부터의 고전압을 워드 라인 및 선택 라인(SSL, GSL)들로 전달한다. 행 디코더(120)는, 프로그램될 메모리 셀의 행 어드레스(Row address)를 디코딩하는 디코딩 기능과, 디코딩된 어드레스에 대응하는 워드 라인을 선택하는 워드 라인 선택 기능을 수행한다. 그리고 선택된 워드 라인과, 선택된 워드 라인에 인접해 있는 워드 라인들에게 대응되는 전압을 인가하는 기능을 수행한다. 이와 같은 행 디코더(120)의 기능은 제어 회 로(150)의 제어에 의해 수행된다. 행 디코더(120)는 프로그램 동작시 선택된 워드 라인으로부터 접지 선택 라인(Ground Selection Line: GSL) 측으로 위치하는 워드 라인들에게 프로그램 전압(Vpgm)의 영향을 차단하기 위해 그리고 로컬 셀프-부스팅을 위해 패스 전압(Vpass)과 차단 전압(Vss)을 각각 인가한다. 나머지 비선택된 워드 라인들에게 패스 전압(Vpass)을 인가한다, 그리고 나서, 선택된 워드 라인으로 프로그램 전압(Vpgm)을 스트링 선택 라인(SSL)으로는 부스팅 제어 전압(Vcc±α)을 인가한다.

메모리 셀 어레이(130)는, 복수의 비트 라인들(BL<0>~BL<m-1>) 및 워드 라인들(WL<0>~WL<n-1>)과, 비트 라인들 및 워드 라인들이 교차하는 영역에 배치된 복수의 메모리 셀들을 포함한다. 도 2에 도시된 메모리 셀 어레이(130)는 복수의 스트링을 포함한다. 예시적으로, 스트링(131)은 비트 라인에 연결되는 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결된 복수의 셀 트랜지스터들(MC0~MCn-1)로 구성된다. 프로그램 금지로 설정되는 스트링의 비트 라인에는 일반적으로 전원 전압(Vcc)이, 프로그램되도록 설정되는 스트링의 비트 라인에는 접지 전압(0V)이 제공될 것이다. 본 발명의 프로그램 동작시, 선택된 워드 라인으로 프로그램 전압(Vpgm)이 제공되는 시점에 스트링 선택 트랜지스터(SST)의 게이트로는 부스팅 제어 전압(Vcc+α)이 공급될 수 있다. 또는, 비트 라인 셋업 시점으로부터 프로그램 전압이 디스차지되는 시점까지 스트링 선택 트랜지스터(SST)의 게이트로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)이 제공될 수 있다. 이러한 프로그램 방법에 따르면, 프로그램 금지된 스트링의 채널에서 형성되는 복수의 로컬화된 채널들 간의 전위차는 적정 수준 이하로 제어될 수 있다.

페이지 버퍼 회로(140)는, 메모리 셀 어레이(130)에 데이터를 저장하거나, 그것으로부터 데이터를 읽어들이는 기능을 수행한다. 페이지 버퍼 회로(140)는 복수의 비트 라인들(BL<0>~BL<m-1>)을 통해 메모리 셀 어레이(130)와 연결된다. 페이지 버퍼 회로(140) 내에는 각각의 비트 라인과 대응되는 복수의 페이지 버퍼들(미 도시됨)이 구비된다. 각각의 페이지 버퍼에는 프로그램될 데이터 또는 읽혀진 데이터가 저장된다. 페이지 버퍼 회로(140)는, 프로그램 시 각각의 페이지 버퍼에 저장되어 있는 데이터 값에 따라서, 비트 라인으로 접지 전압(0V) 또는 전원 전압(Vcc)을 인가한다. 예를 들어, 프로그램 동작시 논리 '0'의 데이터가 저장되어 있는 페이지 버퍼는 연결된 비트 라인으로 접지 전압(0V)을 인가한다. 그리고, 논리 '1'의 데이터가 저장되어 있는 페이지 버퍼는 연결된 비트 라인으로 전원 전압(Vcc)을 인가한다. 더불어, 페이지 버퍼 회로(140)는 프로그램 동작의 패스(Pass) 또는 페일(Fail) 여부를 나타내는 패스/페일 신호(P/F)를 제어부(150)로 제공한다.

제어부(150)는 설정 데이터 저장부(160)로부터의 설정 데이터(WL<x>)를 참조하여 워드 라인들(WL<0>~WL<n-1>) 및 선택 라인들(SSL, GSL)로의 인가 전압을 선택한다. 제어부(150)는 특정 워드 라인(WL<x>) 미만(즉, 특정 워드 라인 WL<x>보다 GSL에 더 가까운)에 위치하는 메모리 셀들의 프로그램 시에는 스트링 선택 라인(SSL)의 공급 전압(Vssl)을 전원 전압(Vcc) 레벨로 제공한다. 반면, 특정 워드 라인(WL<x>)과 스트링 선택 라인(SSL) 사이에 위치하는 메모리 셀들의 프로그램 동 작시, 본 발명에 따른 프로그램 방법에 따라 스트링 선택 라인(SSL)의 공급 전압(Vssl)의 레벨을 부스팅 제어 전압(Vcc+α또는 Vcc-α)으로 출력하도록 전압 공급부(110)를 제어한다. 즉, 제어부(150)는 과도한 상부 채널의 부스팅 효과에 따라 프로그램 디스터브 현상이 현저한 워드 라인(WL<x>)부터 본 발명의 프로그램 금지 동작을 활성화하게 될 것이다.

설정 데이터 저장부(160)는 과도한 상부 채널의 부스팅 효과에 따라 프로그램 디스터브 현상이 현저히 발생하는 특정 워드 라인(WL<x>)의 위치 정보를 저장하여 제어부(150)에 공급한다. 파워-워 온 시, 또는 초기화 동작시에 설정 데이터 저장부(160)는 특정 워드 라인(WL<x>)의 위치 정보를 제어부(110)에 제공할 수 있다. 과도한 상부 채널의 부스팅 효과에 따라 프로그램 디스터브 현상이 현저히 발생하는 워드 라인(WL<x>)의 위치 정보는 테스트 공정에서 측정되어 설정 데이터 저장부(160)에 저장될 수 있다. 또는 메모리 셀 어레이(130)의 특정 영역에 저장되어 초기화 동작시에 설정 데이터 저장부(160)에 제공될 수 있다.

이상에서 설명된 본 발명의 낸드 플래시 메모리 장치(100)는 선택 워드 라인에 프로그램 전압(Vpgm)이 인가되어 상부 채널 전위(Vch2)가 현저히 높아지는 시점에 스트링 선택 라인(SSL)에 부스팅 제어 전압(Vcc+α)을 제공한다. 따라서, 채널이 부스팅된 상태(여기서, 소스는 비트 라인 측)에서 스트링 선택 트랜지스터(SST)의 게이트-소스 전압(Vgs)은 증가하고, 스트링 선택 트랜지스터는 일시적으로 턴-온된다. 따라서, 일시적으로 상부 채널(Ch2)을 비트 라인과 전기적으로 연결되며, 과도하게 부스팅된 채널 전위는 비트 라인과의 분배 작용에 의해서 낮아질 수 있다. 나머지 한 가지 방법에 따르면, 스트링 선택 트랜지스터(SST)의 게이트 전압을 비트 라인 셋업 시점부터 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)으로 제공하였다. 즉, 스트링 선택 트랜지스터(SST)의 게이트 전압을 전원 전압보다 낮은 전압으로 제공하여, 스트링 선택 트랜지스터(SST)의 소스(여기서, 소스는 메모리 셀 측)에 충전(Precharge)되고 셧-오프(Shut-off)되는 전압을 낮게 설정하는 것이다. 따라서, 비트 라인 셋업시 형성된 채널 전위를 이전보다 낮게 설정하여 상부 채널의 과도한 전위 상승을 제한할 수 있다.

도 3은 도 2의 낸드 플래시 메모리 장치(100)의 프로그램 금지된 스트링에 대응하는 비트 라인(BL), 선택 라인들(SSL, GSL), 워드 라인들(WL<0>~WL<n-1>) 전압들을 간략히 보여주는 표이다. 도 3을 참조하면, 프로그램 동작시 스트링 선택 라인(SSL)의 공급 전압이 부스팅 제어 전압들((Vcc+α 또는 Vcc-α)로 공급된다는 점을 제외하면, 나머지 조건들은 일반적인 로컬 셀프-부스팅을 위한 바이어스 조건과 동일하다. 여기서, 본 발명의 프로그램 금지 방법을 설명하기 위해서 2개의 채널(Ch1, Ch2)로 로컬화되는 로컬 셀프-부스팅 방식(Scheme)을 예로 들어 설명하게 될 것이다. 그러나, 본 발명의 로컬 셀프-부스팅 방식은 상술한 예에 국한되지 않으며, 다양한 방식의 로컬 셀프-부스팅 방식들에 대해서도 적용 가능하다. 다시 도 3을 참조하면, 상부 채널(Ch2)에 대응하는 메모리 셀들의 게이트에는 프로그램 전압(Vpgm)이 인가되는 워드 라인(WL)과 패스 전압(Vpass)이 인가되는 하위 워드 라인(WL<i-1>)이 포함된다. 그리고 하부 채널(Ch1)과 상부 채널(Ch2)을 차단하기 위한 차단 전압(Vss)이 워드 라인(WL<i-2>)에 인가되며, 상부 채널(Ch2)의 워드 라 인들(WL<i+1>~WL<n-1>)에는 패스 전압(Vpass)이 인가된다. 물론, 하부 채널(Ch1)에 대응하는 워드 라인들 (WL<0>~WL<i-3>)에는 패스 전압(Vpass)이, 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)에는 각각 접지 전압(Vss) 및 공통 소스 라인 전압(Vcsl, 예를 들면, 약 1.5V)이 제공된다. 상술한 전압 공급 조건들과 더불어, 스트링 선택 라인(SSL)은 부스팅 제어 전압들(Vcc+α 또는 Vcc-α) 중 어느 하나를 제공받는다. 전원 전압(Vcc)보다 높은 부스팅 제어 전압(Vcc+α)은 프로그램 전압(Vpgm)이 인가되는 시점에 스트링 선택 라인(SSL)에 인가되어야 본 발명의 목적을 달성할 수 있다. 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)은 비트 라인 셋업 시점에서부터 프로그램 전압(Vpgm)이 디스차지되는 리커버리 시점까지 지속적으로 스트링 선택 라인(SSL)에 인가되어야 한다. 결국, 부스팅 제어 전압들(Vcc+α 또는 Vcc-α)에 의해서 상부 채널(Ch2)의 부스팅 전압을 비트 라인과 전기적 연결의 활성화를 통해서 낮추거나, 또는, 부스팅을 위한 채널의 프리차지 전압을 낮게 하여 프로그램 전압(Vpgm)이 공급되더라도 부스팅되는 상부 채널의 전압(Vch2)의 상한을 억제할 수 있다.

도 4는 스트링 선택 라인(SSL)의 인가 전압을 제어하여 로컬 채널들의 전위 편차를 감소시키는 제 1 실시예를 간략히 보여주는 타이밍도이다. 도 4는 특히, 전원 전압(Vcc)보다 높은 부스팅 제어 전압(Vcc+α)을 스트링 선택 라인(SSL)에 인가하는 방법 및 그 효과를 간략히 보여준다. 도 4를 참조하면, 프로그램 전압(Vpgm)이 선택 워드 라인(WL)으로 인가되는 시점에 스트링 선택 라인(SSL)으로는 전원 전압(Vcc)보다 높은 부스팅 제어 전압(Vcc+α)이 인가된다. 좀더 자세히 설명하면 다음과 같다.

프로그램 동작을 위해, t1 시점에서 스트링 선택 라인(SSL)과 비트 라인(BL)으로는 전원 전압(Vcc)이, 공통 소스 라인(CSL)으로는 소스 라인 전압(V_CSL)이, 그리고 접지 선택 라인(GSL)으로는 접지 전압(Vss)이 제공된다. 이런 조건에서, 스트링 선택 트랜지스터(SST)는 소스(Source) 또는 채널이 Vcc-Vth(여기서, Vth는 SST의 문턱 전압)까지 충전(Precharge) 된 후 셧-오프(Shut-off)되고, 스트링 선택 트랜지스터(SST)의 소스는 플로팅(Floating) 상태가 된다. 채널 전위를 나타내는 곡선에서 구간 (t1-t2) 사이의 채널 전위의 상승이 이러한 셧-오프 이전까지의 채널의 충전 양상을 보여준다.

이어서, t2 시점에서는 모든 워드 라인들(WL<0>~WL<n-1>)로는 패스 전압(Vpass)이 제공된다. 그러나, 워드 라인(WL<i-2>)로는 로컬 셀프-부스팅 동작을 위해, 패스 전압(Vpass)의 인가 없이 차단 전압(Vss)이 제공될 수 있다. 패스 전압(Vpass)의 제공에 따라, 스트링 선택 트랜지스터(SST)는 Vcc-Vth로 충전된 후 셧-오프(Shut-off)되고 플로팅된 상부 및 하부 채널 각각의 전위(Vch2, Vch1)는 상승하게 된다. 여기서, 패스 전압(Vpass)의 인가에 따라서, 상부 채널 전위(Vch2)와 하부 채널 전위(Vch1)가 부스팅 효율에 따라서 다른 레벨을 가질 수 있으나, 설명의 간략화를 위해서 동일한 레벨로 도시하기로 한다.

t3 시점에서는, 프로그램을 위해 선택된 워드 라인(WL)으로 프로그램 전압(Vpgm)이 제공된다. 패스 전압(Vpass)보다 상대적으로 높은 프로그램 전압(Vpgm) 의 인가에 따라, 상부 채널 전위(Vch2)는 하부 채널 전위(Vch1)보다 상대적으로 높아지게 될 것이다. 그러나, 본 발명의 프로그램 금지 방법에 따라, 프로그램 전압(Vpgm)이 선택 워드 라인(WL)으로 인가되는 시점에, 스트링 선택 라인(SSL)으로는 전원 전압보다 높은 부스팅 제어 전압(Vcc+α)이 제공된다. 따라서, 스트링 선택 트랜지스터(SST)의 게이트 전압의 상승에 따라, 채널의 부스팅에 의해서 뒤바뀐 게이트-소스 전압(Vgs)이 증가하게 된다. 증가된 게이트 소스 전압(Vgs)에 의해서 스트링 선택 트랜지스터(SST)는 순간적으로 턴-온(Turn-on) 되고 상부 채널(Ch2)은 전기적으로 비트 라인과 연결된다. 따라서, 과도하게 부스팅된 상부 채널 전위(Vch2)는 비트 라인(BL)과의 분배 작용을 통해서 전위가 강하된다. 따라서, 부스팅 제어 전압(Vcc+α)의 인가 시간 또는 부스팅 제어 전압(Vcc+α)의 레벨 제어를 통하여 상부 채널 전위(Vch2)는 하부 채널 전위(Vch1) 수준으로 제한될 수 있다. 또한, 상부 채널 전위(Vch2)는 하부 채널 전위(Vch1)와의 레벨 차이에 기인하는 핫 케리어 효과(Hot carrier effect)를 차단할 수 있는 정도로 유지될 수 있다. 스트링 선택 라인(SSL)으로 제공되는 부스팅 제어 전압(Vcc+α)은 상부 채널 전위(Vch2)의 적절한 제한 효과를 제공하기 위하여 t4 시점까지 지속되는 것으로 도시되었으나, 본 발명은 이에 국한되지 않는다. 즉, 부스팅 제어 전압(Vcc+α)의 레벨과 인가되는 시간의 길이는 다양하게 변경될 수 있다. 이어서, t5 시점에서 리커버리(Recovery)가 실시된다.

도 5는 스트링 선택 라인(SSL)으로 공급되는 부스팅 제어 전압(Vcc-α)을 인가하는 방법을 보여주는 타이밍도이다. 도 5를 참조하면, 도 4와는 달리 스트링 선 택 라인(SSL)의 전압을 처음부터 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)으로 인가하는 방법을 보여준다. 즉, 스트링 선택 트랜지스터(SST)가 셧-오프(Shut-off)되는 소스 전위를 처음부터 낮게 제공하여 상부 채널 전위(Vch2)의 최대 부스팅 전압을 제한할 수 있다. 좀더 자세히 설명하면 다음과 같다.

t1 시점에서, 프로그램 및 프로그램 금지(Program inhibit)를 위한 비트 라인 셋업(Bit line set-up)이 시작된다. 비트 라인(BL)으로는 전원 전압(Vcc)이, 공통 소스 라인(CSL)으로는 소스 라인 전압(Vcsl)이, 그리고 접지 선택 라인(GSL)으로는 접지 전압(Vss)이 제공된다. 그러나, 스트링 선택 라인(SSL)으로는 스트링 선택 트랜지스터(SST)를 턴-온(Turn-on)하기 위한 게이트 전압으로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)을 제공한다. 부스팅 제어 전압(Vcc-α)은 비트 라인 셋업이 시작되는 시점 (t1)으로부터 리커버리 시점 (t5)까지 지속적으로 스트링 선택 라인(SSL)으로 제공된다. 따라서, 스트링 선택 트랜지스터(SST)의 소스(Source) 또는 스트링의 채널(로컬화되기 이전 채널)은 일반적인 충전 전압(Vcc-Vth)보다 낮은 전압(약 Vcc-Vth-α)까지 충전된 후 셧-오프될 수밖에 없다. 이러한 충전 전압에서 스트링 선택 트랜지스터(SST)의 소스는 플로팅(Floating) 상태가 된다. 채널 전위를 나타내는 곡선에서 구간 (t1-t2)사이의 채널 전위의 상승이 이러한 셧-오프 이전까지의 충전양상을 보여준다. 이러한 조건하에서, 상부 채널(Ch2)이 형성되는 스트링 선택 트랜지스터(SST)의 셧-오프(Shut-off) 당시의 소스 전압은 상대적으로 낮아지게 된다. 이러한 전위 변화는 채널 전위를 간략히 도시한 파형을 통해서 이해될 수 있다. 즉, 상부 채널(Ch2) 은 셧-오프(Shut-off)된 소스 전압의 크기가 상대적으로 낮아진다.

그리고, 프로그램 전압(Vpgm)이 인가되는 시점 (t3)에서 부스팅된 상부 채널 전위(Vch2)와 하부 채널 전위(Vch1)는 전위차가 존재하지만, 적정 수준의 레벨 차 이내로 제어될 수 있음을 보여준다. 비트 라인 셋업 동작에 의해서 형성되는 채널의 부스팅 시작 전압을 상대적으로 낮게 제공하여 프로그램 전압(Vpgm)의 인가에 의해서 발생하는 상부 채널 전위(Vch2)의 부스팅 상한을 제한할 수 있다. 즉, 부스팅 제어 전압(Vcc-α)의 적용이 없는 경우의 상부 채널 전위(Vch2′)에 비하여 본 발명의 상위 채널 전위(Vch2)는 억제될 수 있다. 따라서, 상부 채널 전위(Vch2)와 하부 채널 전위(Vch1) 간의 전위차에 기인하는 핫 케리어 효과(Hot carrier effect)를 차단하여 프로그램 디스터브 특성을 개선할 수 있다.

이상의 도 2 내지 도 5에서는, 스트링 선택 라인(SSL)의 전압을 제어하여 본 발명에 따른 상부 채널 전위(Vch2)의 부스팅 전압을 낮출 수 있었다. 그러나, 이러한 실시예는 스트링 선택 라인(SSL) 전압을 제어하여 본 발명의 목적을 달성하기 위한 극히 일부의 실시예에 불과하다. 즉, 이러한 방법 이외에도 다양하게 상부 채널 전위를 제어하여 채널 전위의 부스팅 효과를 제어하는 기술들이 본 발명의 변경을 통하여 달성될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.

도 6은 본 발명의 제 2 실시예를 간략히 보여주는 블록도이다. 도 6을 참조하면, 본 발명의 제 2 실시예에 따른 플래시 메모리 장치(200)는 스트링 선택 라인(SSL)의 제어와 동시에 비트 라인 셋업 전압을 제어하여 로컬 셀프-부스팅 동 작시 상부 채널 전위(Vch2)의 과도한 상승을 억제할 수 있다.

전압 공급부(210)는 프로그램 동작시 행 디코더(220)에 공급되는 고전압 들(Vpgm, Vpass) 및 선택 라인 전압(Vssl)을 생성한다. 전압 공급부(210)는 상술한 전압을 외부로부터 제공되는 전원 전압(Vcc)을 승압하여 제공하기 위한 전압 발생기들을 포함한다. 즉, 전압 공급부(210)는 스트링 선택 라인(SSL)으로 공급되는 선택 전압 발생기(211), 프로그램 전압 발생기(212) 및 패스 전압 발생기(213)를 포함한다. 여기서, 선택 전압 발생기(211)는 프로그램 동작시, 스트링 선택 라인(SSL)으로 공급되는 부스팅 제어 전압(Vcc-α)을 생성한다. 전압 공급부(210)에서 생성된 각각의 전압들은 제어부(250)의 제어에 따라 행 디코더(220)를 거쳐 워드 라인과 선택 라인들로 공급될 것이다.

행 디코더(220)는 행 어드레스(Row address)에 응답하여 전압 공급부(210)로부터의 고전압을 워드 라인들(WL<0>~WL<n-1>) 및 선택 라인(SSL, GSL)들로 전달한다. 행 디코더(220)의 기능은 앞서 설명된 도 2의 행 디코더(120)와 동일하다.

메모리 셀 어레이(230)는, 복수의 비트 라인들(BL<0>~BL<m-1>) 및 워드 라인들(WL<0>~WL<n-1>)과, 비트 라인들 및 워드 라인들이 교차하는 영역에 배치된 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(230)는 복수의 셀 스트링을 포함한다. 각각의 셀 스트링은 동일한 구조로 형성되며, 설명의 간략화를 위해서 셀 스트링(231)에 대해서 기술되지만, 이러한 기술은 나머지 셀 스트링에 동일하게 적용될 것이다. 셀 스트링(231)은 비트 라인과의 전기적 연결을 스위칭하는 스트링 선택 트랜지스터(SST)를 포함한다. 셀 스트링(231)은 접지 선택 트랜지스터(GST) 및 스 트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결된 복수의 메모리 셀들(MC0~MCn-1)로 구성된다. 프로그램 동작시, 프로그램 금지(Program inhibit)되는 스트링의 비트 라인에는 일반적으로 전원 전압(Vcc)이, 프로그램되는 스트링의 비트 라인에는 접지 전압(0V)이 제공된다. 본 발명의 프로그램 동작시, 프로그램 금지되는 스트링은 바이어스 조건에 따라 상부 채널(Ch2)과 하부 채널(Ch1)로 로컬 셀프-부스팅(Local self-boosting) 된다. 그리고 로컬화에 의해서 형성된 스트링의 상부 채널(Ch2)과 하부 채널(Ch1)의 전위차는 핫 케리어 효과를 차단할 수 있을 정도로 제어될 수 있다.

페이지 버퍼 회로(240)는 동작 모드에 따라서 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 그러나, 본 발명의 페이지 버퍼 회로(240)는 제어부(250)의 제어에 따라 프로그램 금지된 비트 라인(BL)으로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)을 제공할 수 있다. 본 발명의 페이지 버퍼 회로(240)는 특정 워드 라인(WL<x>)보다 스트링 선택 라인(SSL)으로부터 멀리 위치하는 워드 라인이 선택되는 경우에는 프로그램 금지되는 비트 라인의 셋업 전압을 전원 전압(Vcc)으로 제공한다. 반면에, 본 발명의 페이지 버퍼 회로(240)는 특정 워드 라인(WL<x>)을 포함하여 특정 워드 라인(WL<x>)보다 스트링 선택 트랜지스터(SSL)에 가까이 위치하는 워드 라인이 선택되는 프로그램 동작에서, 프로그램 금지된 비트 라인의 셋업 전압으로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)을 제공한다.

제어부(250)는 설정 데이터 저장부(260)로부터의 데이터를 참조하여 프로그램 동작시 본 발명에 따른 스트링 선택 라인(SSL) 및 비트 라인 전압을 제공하도록 전압 공급부(210) 및 페이지 버퍼 회로(240)를 제어한다. 제어부(250)는 특정 워드 라인(WL<x>)부터의 프로그램 동작시, 스트링 선택 라인(SSL) 및 프로그램 금지로 설정되는 비트 라인으로 전원 전압(Vcc)보다 낮은 전압(Vcc-α)을 제공하도록 전압 공급부(210) 및 페이지 버퍼 회로(240)를 제어한다.

설정 데이터 저장부(260)는 과도한 상부 채널의 부스팅 효과에 따라 프로그램 디스터브 현상이 현저히 발생하는 워드 라인(WL<x>)의 위치 정보를 저장하여 파워-온(Power-on) 시, 또는 시스템 초기화 시에 제어부(250)에 제공한다. 과도한 상부 채널의 부스팅 효과에 따라 프로그램 디스터브 현상이 현저히 발생하는 워드 라인(WL<x>)의 위치 정보는 테스트 공정에서 측정되어 설정 데이터 저장부(260)에 저장될 수 있다. 또는 메모리 셀 어레이(230)의 특정 영역에 저장되어 초기화 설정 동작시에 설정 데이터 저장부(260)에 제공될 수 있다.

이상에서 설명된 본 발명의 플래시 메모리 장치(200)는 스트링 선택 라인(SSL) 및 프로그램 금지되는 비트 라인으로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)을 공급한다. 따라서, 상부 채널에서 발생하는 과도한 부스팅 효과를 제한하여 프로그램 디스터브 현상을 차단할 수 있다.

도 7a 및 도 7b는 도 6의 페이지 버퍼 회로(240)의 예시적인 구성을 간략히 보여주는 블록도들이다.

도 7a를 참조하면, 본 발명의 페이지 버퍼 회로(240)는 부스팅 제어 전압(Vcc-α)을 비트 라인 셋업 전압으로 제공할 수 있는 셋업 전압 드라이버(244)를 포함한다. 셋업 전압 드라이버(244)는 제어 신호(SW Signal)가 비활성화된 상태 에서는 전원 전압(Vcc)에 대응하는 비트 라인 셋업 전압을 제공한다. 그러나, 셋업 전압 드라이버(244)는 제어 신호(SW Signal)가 활성화되면, 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)을 비트 라인 셋업 전압으로 제공한다. 따라서, 프로그램 금지 동작을 수행해야 하는 래치(논리 '1'로 데이터를 프로그램하도록 설정된 래치, 예를 들면 래치 242)는 제어 신호(SW Signal)가 활성화되면, 비트 라인(BL<1>)에 셋업 전압으로 부스팅 제어 전압(Vcc-α)을 공급하게 될 것이다.

셋업 전압 드라이버(244)는 전원 전압(Vcc)을 분배하여 부스팅 제어 전압(Vcc-α)을 생성하는 전압 분배기를 포함할 수 있다. 그리고 제어 신호(SW Signal)에 응답하여 전원 전압(Vcc) 또는 부스팅 제어 전압(Vcc-α) 중 어느 하나를 선택하는 스위치를 포함하도록 구성될 수 있다.

도 7b를 참조하면, 도 7b의 페이지 버퍼 회로(240)는 제어 신호(SW Signal)의 레벨을 제어하여 실질적으로 프로그램 금지되는 비트 라인(예를 들면, BL<1>)으로 제공되는 셋업 전압을 부스팅 제어 전압(Vcc-α)으로 제공할 수 있다. 제어 신호(SW Signal)의 레벨에 의해서 트랜지스터들(M0, M1, M2)의 턴-온에 의해서 비트 라인들로 제공되는 셋업 전압의 레벨이 제어될 수 있다. 도 7b의 페이지 버퍼 회로(240)를 통해서 비트 라인 셋업 전압의 레벨을 제어하기 위해서, 제어부(250, 도 6 참조)는 선택 워드 라인이 특정 워드 라인(WL<x>)보다 하부에 위치하는 경우에는 제어 신호(SW Signal)와 특정 워들 라인(WL<x>) 이상에 위치하는 경우의 제어 신호(SW Signal)의 레벨을 달리 제공해야 할 것이다.

더불어, 비트 라인 셋업 전압을 전원 전압(Vcc) 또는 부스팅 제어 전압(Vcc- α) 중 어느 하나로 공급할 수 있는 페이지 버퍼 회로(240)의 구성은 도 7의 구성으로만 국한되지는 않는다. 도 7에서 설명된 방식의 비트 라인 셋업 전압의 공급 방법 및 장치는 예시적인 실시예에 불과하며, 다양한 구성 및 방법들에 의해서 비트 라인의 셋업 전압의 생성 및 특정 워드 라인에 대해서만 선별적 공급이 가능하다.

도 8은 도 6의 낸드 플래시 메모리 장치(200)의 프로그램 금지된 스트링에 대응하는 비트 라인(BL), 선택 라인들(SSL, GSL) 및 워드 라인 전압들을 간략히 보여주는 표이다. 도 8을 참조하면, 프로그램 동작시 스트링 선택 라인(SSL)과 비트 라인(BL)으로는 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)이 제공된다. 선택된 메모리 블록에서 프로그램 금지되는 비트 라인과 스트링 선택 라인(SSL)의 인가 전압을 제외한 나머지 워드 라인과 선택 라인들의 바이어스 조건은 일반적인 로컬 셀프-부스팅을 위한 바이어스 조건과 동일하다. 상술한 바이어스 조건에 의하여, 상부 채널(Ch2)의 부스팅 전압은 일반적인 부스팅 시작 전압보다 낮은 레벨에서 시작된다. 따라서, 선택된 워드 라인으로 프로그램 전압(Vpgm)이 인가되더라도 상부 채널 전위(Vch2)의 과도한 부스팅은 차단된다.

도 9는 본 발명의 제 2 실시예에 따라 스트링 선택 라인(SSL)과 비트 라인으로 부스팅 제어 전압(Vcc-α)을 인가하는 방법 및 그 효과를 간략히 보여주는 타이밍도이다. 도 9를 참조하면, t1 시점으로부터 t5 시점까지 비트 라인(BL)과 스트링 선택 라인(SSL)은 부스팅 제어 전압(Vcc-α)을 지속적으로 제공한다. 따라서, 비트 라인(BL)의 셋업 전압으로서, 그리고 게이트 전압으로서 제공되는 부스팅 제어 전 압(Vcc-α)에 의해서 스트링 선택 트랜지스터(SST)의 소스(Source)는 일반적인 충전 전압(Vcc-Vth)보다 낮은 전압 레벨로 충전된 후 셧-오프(Shut-off)된다. 결국, 채널의 부스팅 시작 전압이 매우 낮은 레벨로 형성된다. 낮은 부스팅 시작 전압에 따라 프로그램 전압(Vpgm)이 인가되더라도 상부 채널(Ch2)의 최대 부스팅 전위는 제한적이다. 따라서, 상부 채널(Ch2)의 과도한 승압 현상을 차단할 수 있다. 이하에서는, 프로그램 동작의 각 시점별로 상술한 부스팅 제어 전압(Vcc-α)의 인가 방법이 간략히 설명될 것이다.

t1 시점에 비트 라인의 셋업 구간이 시작된다. 따라서, 비트 라인 셋업 전압으로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)이 인가된다. 동시에 비트 라인 셋업 전압을 스위칭하기 위하여 스트링 선택 라인(SSL)으로 부스팅 제어 전압(Vcc-α)과 동일 또는 전원 전압(Vcc)보다 낮은 전압(예를 들면, Vcc-α)이 인가된다. 시간 구간 (t1-t2)에서는 상술한 비트 라인 셋업 동작에 의해서 로컬화되기 이전의 채널은 전원 전압(Vcc)보다 낮은 전위로 충전된 후 셧 오프되며, 스트링 선택 트랜지스터(SST)의 소스는 플로팅(Floating) 상태가 된다.

t2 시점에서, 워드 라인들(WL<0>~WL<n-1>)로는 패스 전압(Vpass)이 제공된다(단, 워드 라인 WL<i-2>는 예외적일 수 있다). 패스 전압(Vpass)의 제공에 따라, 충전된 후 플로팅 상태인 채널은 부스팅된다. 그리고 차단 전압(Vss)에 의해 채널은 상부 채널 및 하부 채널로 분할되며, 상부 채널의 부스팅 시작 전압은 최초 채널의 프리차지된 전압에 대응한다고 볼 수 있다.

프로그램 전압(Vpgm)이 제공되는 t3 시점에서, 상부 채널(Ch2)은 상대적으로 높은 프로그램 전압(Vpgm)이 선택 워드 라인(WL)으로 제공되면, 상부 채널(Ch2)의 전위는 상승이 불가피하다. 본 발명의 바이어스 조건이 아닌 경우라면, 상부 채널의 전위는 점선으로 도시된 상부 채널 전위(Vch2′)로 상승하게 될 것이다. 그러나, 이미 비트 라인을 통해 낮은 전압으로 프리차지되어 있어, 상부 채널 전위(Vch2)의 최고 부스팅 전압은 하부 채널 전위(Vch1)에 비하여 현저히 높아지지는 않는다. 프로그램 전압(Vpgm)의 인가가 종료되면, t5 시점에서 리커버리(Recovery) 동작이 실시된다.

이상의 제 2 실시예에 따른 프로그램 방법에 따르면, 스트링 선택 라인(SSL)과 비트 라인 셋업 전압을 전원 전압보다 낮게 제공하여 로컬화된 채널들 중 상부 채널의 과도한 전위 상승을 억제할 수 있다. 따라서, 채널 전위의 레벨 차이에 기인하는 핫 케리어 효과를 차단하며, 결과적으로 소프트 프로그램(Soft program)에 의한 프로그램 디스터브를 차단할 수 있다.

도 10은 본 발명의 제 3 실시예에 따른 플래시 메모리 장치를 간략히 보여주는 블록도이다. 도 10을 참조하면, 본 발명의 제 3 실시예에 따른 플래시 메모리 장치(300)는 프로그램 전압(Vpgm)이 특정 레벨 이상으로 상승하는 프로그램 루프에서 비트 라인의 셋업 전압을 전원 전압(Vcc)보다 낮게 제공하게 될 것이다. 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming:ISPP) 방식에 의해서 메모리 셀에 데이터를 기입하는 플래시 메모리 장치에서, 선택된 메모리 셀들 모두가 프로그램 완료되기 위해서는 루프 수의 증가에 따라 점차 높은 프로그램 전압이 제공된다. 프로그램 금지된 스트링에서 형성되는 로컬화된 채널 중 상부 채널의 부스 팅 전압은 프로그램 전압의 크기에 영향을 받는다. 따라서, 본 발명의 플래시 메모리 장치(300)는 소정의 루프 이상에서만 상부 채널의 과도한 부스팅 현상을 제어하도록 구성된다.

전압 공급부(310)는 프로그램 동작시 행 디코더(320)에 공급되는 고전압 들(Vpgm, Vpass) 및 선택 라인 전압(Vssl)을 생성한다. 전압 공급부(310)는 상술한 전압을 외부로부터 제공되는 전원 전압(Vcc)을 승압하여 제공하기 위한 전압 발생기들을 포함한다. 즉, 전압 공급부(310)는 스트링 선택 라인(SSL)으로 공급되는 선택 전압 발생기(311), 프로그램 전압 발생기(312) 및 패스 전압 발생기(313)를 포함한다.

행 디코더(320)는 행 어드레스(Row address)에 응답하여 전압 공급부(310)로부터의 고전압을 워드 라인들(WL<0>~WL<n-1>) 및 선택 라인(SSL, GSL)들로 전달한다. 행 디코더(320)의 기능은 앞서 설명된 도 2의 행 디코더(120)와 동일하다.

메모리 셀 어레이(330)는, 복수의 비트 라인들(BL<0>~BL<m-1>) 및 워드 라인들(WL<0>~WL<n-1>)과, 비트 라인들 및 워드 라인들이 교차하는 영역에 배치된 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(330)는 복수의 셀 스트링을 포함한다. 각각의 셀 스트링은 비트 라인과의 전기적 연결을 스위칭하는 스트링 선택 트랜지스터(SST)를 포함한다. 각각의 셀 스트링은 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결된 복수의 메모리 셀들로 구성된다. 프로그램 동작시, 프로그램 금지로 설정되는 스트링의 비트 라인에는 일반적으로 전원 전압(Vcc)이, 프로그램되도록 설정되는 스트링 의 비트 라인에는 접지 전압(0V)이 제공될 것이다. 본 발명의 프로그램 동작시, 로컬 셀프-부스팅에 의해서 스트링의 상부 채널(Ch2)과 하부 채널(Vch1)의 전위차는 핫 케리어 효과를 차단할 수 있을 정도로 제어될 수 있다.

페이지 버퍼 회로(340)는 동작 모드에 따라서 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 그러나, 프로그램 동작시 페이지 버퍼 회로(340)는 제어부(350)의 제어에 따라 프로그램 금지된 비트 라인(BL)으로 소정의 루프 수(Loop<y>) 이상에서는 전원 전압(Vcc)보다 낮은 비트 라인 셋업 전압(Vcc-α)을 제공한다. 제어 신호(SW Signal)가 활성화되면, 페이지 버퍼 회로(340)는 프로그램 금지된 비트 라인으로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)을 제공한다.

제어부(350)는 설정 데이터 저장부(360)로부터의 셋업 데이터(WL<x>, Loop<y>)를 참조하여 전압 공급부(310) 및 페이지 버퍼 회로(340)를 제어한다. 프로그램되는 워드 라인(WL)의 위치가 셋업 데이터에 의해서 제공되는 워드 라인 위치(WL<x>)와 접지 선택 라인(GSL) 사이에 위치하는 경우, 제어부(350)는 제어 신호(SW Signal)를 비활성화한다. 그리고, 프로그램되는 워드 라인의 위치가 워드 라인(WL<x>)와 일치하거나 워드 라인(WL<x>)와 스트링 선택 라인(SSL) 사이에 위치하는 경우라 하더라도, 프로그램 루프의 수(Loop<j>)가 셋업 데이터(Loop<y>)보다 작을 때에는 제어부(350)는 제어 신호(SW Signal)를 비활성화한다. 반면에, 제어부(350)는 프로그램되는 워드 라인의 위치가 워드 라인(WL<x>)와 일치하거나 워드 라인(WL<x>)와 스트링 선택 라인(SSL) 사이에 위치하고, 카운트되는 프로그램 루프 의 수가 셋업 데이터(Loop<y>) 이상인 경우, 제어 신호(SW Signal)를 활성화한다. 제어 신호(SW Signal)의 활성화에 응답하여, 페이지 버퍼 회로(340)는 프로그램 금지된 비트 라인의 셋업 전압을 전원 전압(Vcc)과는 다른 부스팅 제어 전압(Vcc-α)으로 제공할 것이다. 상술한 프로그램 루프 수(Loop<j>)는 루프 카운터(355)에 의해서 제공될 것이다.

설정 데이터 저장부(360)는 과도한 상부 채널의 부스팅 효과에 따라 프로그램 디스터브 현상이 현저히 발생하는 워드 라인(WL<x>)의 위치 정보를 저장하여 파워-온(Power-on)시, 또는 시스템 초기화 시에 제어부(250)에 제공한다. 또한, 설정 데이터 저장부(360)는 부스팅 효과에 의해서 상부 채널의 전위가 과도하게 높아지기 시작하는 프로그램 루프 수에 대한 정보인 특정 루프(Loop<y>) 데이터를 저장한다. 워드 라인(WL<x>)와 특정 루프(Loop<y>)에 대한 정보는 테스트 공정에서 측정되어 설정 데이터 저장부(360)에 저장될 수 있다. 또는 메모리 셀 어레이(330)의 특정 영역에 저장되어 초기화 동작시에 설정 데이터 저장부(360)에 제공될 수 있다.

이상에서 설명된 본 발명의 플래시 메모리 장치(300)는 특정 워드 라인 위치 및 특정 루프 수 이상의 프로그램 동작에서 프로그램 금지로 설정된 비트 라인으로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)을 공급한다. 따라서, 상부 채널에서 발생하는 과도한 부스팅 효과를 제한하여 프로그램 디스터브 현상을 차단할 수 있다.

도 11은 도 10의 플래시 메모리 장치의 제어부(350)의 동작을 간략히 보여주 는 순서도이다. 도 11을 참조하면, 제어부(350)는 설정 데이터 저장부(360)로부터 제공되는 워드 라인 위치 정보(WL<x>) 및 프로그램 루프 정보(Loop<y>)를 참조하여 본 발명에 따른 상부 채널의 과도한 부스팅 현상을 차단하기 위한 프로그램 금지동작을 수행한다. 이하, 프로그램을 위해 선택된 하나의 워드 라인(WL)의 프로그램 사이클(Program cycle)에 대해서 본 발명에 따른 프로그램 금지 동작을 수행하기 위한 제어부(350)의 제어 동작이 설명될 것이다.

프로그램 동작시, 제어부(350)는 프로그램을 위해 선택된 워드 라인의 위치를 체크한다(S10). 선택된 워드 라인의 위치(WL)가 셋업 데이터(WL<x>)에 의해서 제공되는 워드 라인 위치보다 스트링 선택 라인(SSL)으로부터 멀리 위치하면, 절차는 비트 라인의 셋업 전압(VBL)을 전원 전압(Vcc)으로 제공하는 일반적인 프로그램 금지를 수행하도록 단계(S80)로 이동하도록 판단한다. 그러나, 선택된 워드 라인의 위치(WL)가 셋업 데이터(WL<x>)에 의해서 제공되는 워드 라인 위치와 동일하거나 스트링 선택 라인(SSL)에 더 가까이 위치하면, 절차는 본 발명의 프로그램 방식을 적용하기 위한 단계(S30)로 이동하도록 판단할 것이다(S20).

워드 라인의 위치에 대한 체크 동작이 종료되고, 선택된 워드 라인의 위치(WL)가 셋업 데이터(WL<x>)에 의해서 제공되는 워드 라인의 위치와 동일하거나 스트링 선택 라인으로부터 더 가까이 위치하면, 제어부(350)는 프로그램 동작을 수행하기 위해 루프 수(loop count j)를 초기화한다(S30). 이어서, 제어부(350)는 초기화된 루프 수(j)를 카운트-업(Count-up)한다(S40). 제어부(350)는 현재의 루프 수와 설정 데이터 저장부(360)로부터 제공되는 셋업 데이터(Loop<y>)를 비교 한다(S50). 비교 결과, 현재 루프 수(j)가 루프 수(y)보다 작으면, 절차는 비트 라인 셋업 전압(VBL)을 전원 전압(Vcc)으로 제공하여 프로그램 금지되도록 설정하는 단계(S80)로 이동하도록 판단한다. 그러나, 현재의 루프 수(j)가 루프 수(y)와 동일하거나 큰 경우, 절차는 본 발명에 따른 상부 채널의 과도한 부스팅 효과를 억제하기 위한 단계(S70)로 이동하도록 판단한다(S60). 프로그램 전압이 인가되는 프로그램 실행 동작에서, 프로그램 금지로 설정되는 비트 라인의 전압(VBL)은 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)으로 제공된다(S70). 이후, 리커버리 단계(미도시됨)를 거쳐, 프로그램 검증(Program verify)을 수행한다(S90). 프로그램 검증 동작의 결과에 따라 패스(Pass) 또는 페일(Fail) 여부를 판단한다. 만일, 프로그램 패스(Pass)로 판정되면, 선택된 워드 라인에 대한 프로그램 동작은 종료된다. 그러나, 프로그램 검증 결과가 페일(Fail)로 판정되면, 절차는 루프 수를 증가하여 본 발명에 따른 프로그램 동작을 재실시할 것이다(S100).

이상의 제어부(350)에 의해서 수행되는 프로그램 동작에 따라, 특정 루프 수 이상에서는 프로그램 금지되는 비트 라인의 셋업 전압이 본 발명의 부스팅 제어 전압(Vcc-α)으로 제공된다. 따라서, 로컬화된 채널들 중 상부 채널(Ch2)의 과도한 부스팅이 제한되며, 프로그램 디스터브 현상이 개선될 수 있다.

도 12는 상술한 도 10의 플래시 메모리 장치의 프로그램 동작을 간략히 보여주는 타이밍도이다. 도 12를 참조하면, 제어부(350)는 선택된 워드 라인(WL)의 위치가 특정 워드 라인(WL<x>)의 위치와 동일하거나, 특정 워드 라인(WL<x>)과 스트링 선택 라인(SSL)과의 사이에 위치하는 경우, 본 발명에 따른 프로그램 방법을 적용한다. 제어부(350)는 현재 진행되는 프로그램 루프의 수(Loop<j>)가 특정 루프 수(Loop<y>) 미만일 경우에는 제어 신호(SW Signal)를 비활성화한다. 따라서, 페이지 버퍼 회로(340)는 비트 라인 셋업을 위한 비트 라인 전압을 전원 전압(Vcc)으로 제공할 것이다. 반면에, 현재의 프로그램 루프의 수(loop<j>)가 특정 루프 수(loop<y>) 이상인 경우, 제어부(350)는 제어 신호(SW Signal)를 활성화하게 된다. 제어 신호(SW Signal)가 활성화되면, 페이지 버퍼 회로(340)는 프로그램 금지를 위해 인가되는 비트 라인 셋업 전압을 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)으로 제공한다. 특정 루프 수(loop<y>) 이상에서 비트 라인 셋업 전압이 부스팅 제어 전압(Vcc-α)으로 제공됨에 따라, 프로그램 전압(Vpgm)이 특정 레벨 이상으로 높아지는 루프들에서 상부 채널(Ch2)의 부스팅 전압은 억제된다. 즉, 부스팅 제어 전압(Vcc-α)이 인가되지 않는 경우의 상부 채널 전위(Vch2′)는 본 발명의 상부 채널 전위(Vch2)로 강하될 수 있다. 따라서, 상부 채널(Ch2)과 하부 채널(Ch1) 간의 전위차는 핫 케리어 효과를 유도할 정도의 크기에 미치지 못하도록 억제될 수 있다.

이상의 제 3 실시예에 따른 프로그램 방법에 따르면, 프로그램 전압(Vpgm)의 레벨이 과도한 부스팅을 야기할 수 있는 루프 수 이상에서는, 비트 라인의 셋업 전압은 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)으로 제공된다. 따라서, 프로그램 금지되는 스트링에 있어서, 상부 채널(Ch2)의 과도한 전위 상승으로 인한 한 케리어 효과를 차단하여 소프트 프로그램에 의한 프로그램 디스터브 현상을 차단할 수 있다.

도 13은 본 발명의 제 4 실시예를 보여주는 블록도이다. 도 13을 참조하면, 본 발명의 제 4 실시예의 플래시 메모리 장치(400)는 특정 워드 라인(WL<x>) 이상에 위치하는 메모리 셀들의 프로그램 동작시, 비선택된 워드 라인들에 인가되는 패스 전압(Vpass)을 제어하여 상부 채널의 과도한 전위 상승을 억제한다. 좀더 자세히 설명하면 다음과 같다.

전압 공급부(410)는 프로그램 동작시 행 디코더(420)에 공급되는 고전압 들(Vpgm, Vpass(k)) 및 선택 라인 전압(Vssl)을 생성한다. 전압 공급부(410)는 상술한 전압을 외부로부터 제공되는 전원 전압(Vcc)을 승압하여 제공하기 위한 전압 발생기들을 포함한다. 즉, 전압 공급부(410)는 스트링 선택 라인(SSL)으로 공급되는 선택 전압 발생기(411), 프로그램 전압 발생기(412) 및 패스 전압 발생기(413)를 포함한다. 여기서, 패스 전압 발생기(413)는 선택 워드 라인보다 상위에 위치하는 비선택 워드 라인들에 제공되는 적어도 2개의 레벨을 갖는 멀티 패스 전압(Vpass(k), k는 2 이상의 정수)을 생성한다.

행 디코더(420)는 행 어드레스(Row address)에 응답하여 전압 공급부(410)로부터의 고전압을 워드 라인들(WL<0>~WL<n-1>) 및 선택 라인(SSL, GSL)들로 전달한다. 본 발명의 행 디코더(420)는 프로그램 동작시 비선택 워드 라인들로 복수의 서로 다른 레벨을 갖는 멀티 패스 전압(Vpass(k)) 각각을 대응하는 워드 라인들로 제공한다. 프로그램 전압(Vpgm)이 인가되는 선택 워드 라인에 더 가까운 비선택 워드 라인일수록 멀티 패스 전압(Vpass(k)) 중 더 낮은 전압이 제공된다. 따라서, 더 낮은 패스 전압에 의해서 부스팅되는 상부 채널(Ch2)의 전위가 종전의 단일 레벨의 패스 전압(Vpass)에 의해서 부스팅(Boosting)되는 상부 채널 전위보다 낮게 형성될 수 있다. 멀티 패스 전압(Vpass(k))의 제공 이후, 프로그램 전압(Vpgm)이 인가되더라도, 상부 채널의 전위는 단일 패스 전압에 의해서 부스팅된 경우보다 낮게 형성될 수 있다. 선택 워드 라인이 점점 스트링 선택 라인으로 가깝게 위치하는 경우, 행 디코더(420)는 멀티 패스 전압(Vpass(k))들 중 가장 낮은 레벨의 패스 전압을 우선적으로 선택 워드 라인과 인접한 비선택 워드 라인들로 제공할 수 있을 것이다. 이와 반대로 행 디코더(420)는 멀티 패스 전압(Vpass(k))들 중 가장 높은 레벨의 패스 전압을 우선적으로 선택 워드 라인과 인접한 비선택 워드 라인들로 제공할 수 있다. 그러나 디코더(420)에 의해 멀티 패스 전압(Vpass(k))이 비선택 워드 라인에 인가될 때, 선택 워드 라인에 인가되는 프로그램 전압(Vpgm)이 낮은 멀티 패스 전압과의 커플링(Coupling)으로 전압 강하가 발생할 수 있다. 따라서, 선택 워드 라인과 인접한 워드 라인 또는, 선택 워드 라인과 인접한 워드 라인을 포함하여 상술한 커플링의 영향을 상쇄할 수 있는 복수의 워드 라인에 하부 채널에 대응하는 워드 라인에 인가되는 통상의 패스 전압(Vpass)이 인가될 수 있다.

메모리 셀 어레이(430)는, 복수의 비트 라인들(BL<0>~BL<m-1>) 및 워드 라인들(WL<0>~WL<n-1>)과, 비트 라인들 및 워드 라인들이 교차하는 영역에 배치된 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(430)는 복수의 셀 스트링을 포함한다. 각각의 셀 스트링은 비트 라인과의 전기적 연결을 스위칭하는 스트링 선택 트랜지스터(SST)를 포함한다. 각각의 셀 스트링은 스트링(431)에 도시된 구성들을 동일하게 포함한다. 즉, 각각의 셀 스트링은 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결된 복수의 메모리 셀들로 구성된다. 프로그램 동작시, 프로그램 금지로 설정되는 스트링의 비트 라인에는 일반적으로 전원 전압(Vcc)이, 프로그램되도록 설정되는 스트링의 비트 라인에는 접지 전압(0V)이 제공될 것이다. 본 발명의 프로그램 동작시, 로컬 셀프-부스팅에 의해서 형성되는 스트링의 상부 채널(Ch2)과 하부 채널(Ch1)의 전위차는 핫 케리어 효과를 차단할 수 있을 정도로 제어될 수 있다.

페이지 버퍼 회로(440)는 동작 모드에 따라서 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 페이지 버퍼 회로(440)는 복수의 비트 라인들(BL<0>~BL<m-1>)을 통해 메모리 셀 어레이(430)와 연결된다. 프로그램 동작시, 프로그램 금지로 설정되는 비트 라인으로 페이지 버퍼 회로(440)는 전원 전압(Vcc)을 제공한다.

제어부(450)는 설정 데이터 저장부(460)로부터의 설정 데이터에 포함되는 특정 워드 라인(WL<x>)을 참조하여 프로그램 동작시 본 발명에 따른 멀티 패스 전압(Vpass(k)) 또는 단일 패스 전압(Vpass)을 생성한다. 제어부(450)는 특정 워드 라인(WL<x>) 및 특정 워드 라인(WL<x>)과 스트링 선택 라인(SSL) 사이에 위치하는 워드 라인들의 프로그램 동작시, 비선택 워드 라인들로 제공되는 패스 전압을 복수의 레벨을 갖는 멀티 패스 전압(Vpass(k))이 제공되도록 전압 공급부(410)를 제어한다.

설정 데이터 저장부(460)는 과도한 상부 채널의 부스팅 효과에 따라 프로그램 디스터브 현상이 현저히 발생하는 특정 워드 라인(WL<x>)의 위치 정보를 저장하여 워-온(Power-on)시, 또는 시스템 초기화 시에 제어부(450)에 제공한다. 과도한 상부 채널의 부스팅 효과에 따라 프로그램 디스터브 현상이 현저히 발생하는 특정 워드 라인(WL<x>)의 위치 정보는 테스트 공정에서 측정되어 설정 데이터 저장부(460)에 저장될 수 있다. 또는 메모리 셀 어레이(430)의 특정 영역에 저장되어 초기화 동작시에 설정 데이터 저장부(460)에 제공될 수 있다.

이상에서 설명된 본 발명의 플래시 메모리 장치(400)는 멀티 패스 전압(Vpass(k))을 비선택 워드 라인으로 제공하여, 상부 채널 전위(Vch2)가 비정상적으로 상승하는 과도한 부스팅 현상을 차단할 수 있다.

도 14는 도 13의 플래시 메모리 장치(400)의 스트링의 각 요소들에 제공되는 전압들을 간략히 보여주는 표이다. 도 14를 참조하면, 프로그램 동작시 스트링 선택 라인(SSL)과 비트 라인(BL)은 전원 전압(Vcc)이 제공된다. 그리고 선택 워드 라인(WL)보다 스트링 선택 라인(SSL)에 더 가까운 비선택 워드 라인들(WL<i+1>~WL<n-1>)로는 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))일 제공된다. 여기서, 비선택 워드 라인들(WL<i+1>~WL<n-1>) 각각으로 제공되는 패스 전압들의 레벨이 각각 서로 다르게 제공될 수도 있으나, 본 발명은 이에 국한되지 않는다. 즉, 멀티 패스 전압(Vpass(i+1)~Vpass(n-1)) 각각의 레벨은 적어도 2개 이상의 레벨로 발생되어 공급될 수 있다.

멀티 패스 전압(Vpass(i+1)~Vpass(n-1))의 인가 방법이 도면에서 기술된 바와 같이 3가지 케이스(Case ①, ②, ③)로 설명하기로 한다. 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))은 선택 워드 라인(WL)에 가까울수록 더 낮은 레벨이 제공될 수 있다(Case ①). 또는 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))은 선택 워드 라인(WL)에 가까울수록 더 높은 레벨이 제공될 수 있다(Case ②). 또는, 상대적으로 낮은 레벨을 갖는 멀티 패스 전압(Vpass(i+l+1)~Vpass(n-1))에 의한 선택 워드 라인(WL)이 받는 커플링의 영향을 차단하기 위한 방법이 제공될 수 있다. 즉, 선택 워드 라인(WL)에 인접한 하나 또는 그 이상의 비선택 워드 라인에는 통상의 패스 전압(Vpass)을 제공하고, 나머지 비선택 워드 라인에는 서로 다른 레벨의 멀티 패스 전압을 인가할 수 있다(Case ③).

상술한 바이어스 조건에 의하면, 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))이 제공되는 시점의 상부 채널(Ch2)의 부스팅된 전압은 단일 패스 전압(Vpass)에 의한 종전의 경우보다 낮은 레벨을 갖는다. 따라서, 프로그램 전압(Vpgm)에 의한 채널 부스팅시에도 상부 채널(Ch2)에서의 과도한 전위 상승이 억제될 수 있다.

도 15a, 도 15b 및 15c는 상술한 도 14에 기술된 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))의 3가지 케이스들(Case ①, ②, ③) 각각을 간략히 보여주는 타이밍도이다.

도 15a는 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))의 인가 방법들 중 케이스 ①을 보여준다. 제어부(450)는 선택된 워드 라인(WL<x>)의 위치가 특정 워드 라인(WL<x>)의 위치와 동일하거나, 특정 워드 라인(WL<x>)과 스트링 선택 라인(SSL)과의 사이에 위치하는 경우, 본 발명에 따른 프로그램 방법을 적용한다. 먼저, 비트 라인 프리차지 동작이 t1 시점에 시작된다. 프로그램 금지로 설정되는 비트 라인은 전원 전압(Vcc)으로 프리차지된다. 이어, t2 시점에서 전압 공급부(410)는 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))과 패스 전압(Vpass)을 생성 하여 행 디코더(420)로 제공한다. 이때, 멀티 채널 전압에 의하여 상부 채널(Ch2)의 부스팅은 억제된다. 따라서, t3 시점에 프로그램 전압이 선택 워드 라인으로 인가되더라도, 부스팅된 상부 채널의 전위는 하부 채널의 전위와 크게 차이를 갖지 않는다. 따라서, 상부 채널과 하부 채널간의 전위차에 의한 핫 케리어 효과는 차단되며, 프로그램 디스터브 특성이 개선될 수 있다.

도 15b는 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))의 인가 방법들 중 케이스 ②를 보여준다. 도 15b를 참조하면, 도 15a에서 기술된 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))과 반대의 전압 인가 방법을 간략히 보여준다. 즉, 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))은 선택 워드 라인(WL)에 가까울수록 높은 레벨이 제공된다. 이 경우, 선택 워드 라인(WL)에 인가되는 프로그램 전압(Vpgm)과 비선택 워드 라인(예를 들면, WL<i+1>)에 인가되는 멀티 패스 전압(Vpass(i+1))의 레벨 차이에 의한 커플링 영향을 차단할 수 있다.

도 15c는 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))의 인가 방법들 중 케이스 ③을 보여준다. 케이스 ③에 따르면, 도 15a와 같은 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))의 인가시에 발생하는 커플링 문제를 최소화할 수 있다. 즉, 선택 워드 라인(WL)과 인접한 하나 또는 그 이상의 비선택 워드 라인들에는 하부 채널에 대응하는 워드 라인들(WL<0>~WL<i-3>)과 동일한 통상의 패스 전압(Vpass)을 제공한다. 그러나, 선택 워드 라인(WL)과 인접한 하나 또는 그 이상의 비선택 워드 라인들을 제외한 나머지 비선택 워드 라인들에는 케이스 ① 또는 케이스 ②와 같이 복수 레벨을 갖는 멀티 패스 전압(Vpass(i+l+1)~Vpass<n-1>)이 인가된다.

이상의 도 15a, 15b 및 도 15c를 통해서 각각 설명된 멀티 패스 전압(Vpass(i+1)~Vpass(n-1))의 인가 방법들에 따라, 상부 채널(Ch2)의 급격한 전위 상승은 억제될 수 있다.

도 16a 및 도 16b는 본 발명의 효과를 보여주는 도면이다. 도 16a를 참조하면, 선택 워드 라인의 위치가 스트링 선택 라인(SSL)에 근접(또는, 워드 라인의 번호가 증가)해 감에 따라 프로그램 금지된 스트링의 로컬 채널들(Ch1, Ch2)의 부스팅 전압 변화가 도시되어 있다. 상부 채널(Ch2)의 부스팅 전압을 살펴보면, 종래의 상부 채널 전위(Vch2(Prior))는 워드 라인(WL<23>) 이후의 프로그램 동작시에 급격하게 상승한다. 그러나, 본 발명에 따르면, 상부 채널 전위(Vch2(New))는 워드 라인(WL<23>) 이후로도 증가하지 않고 일정하게 유지되고 있다. 따라서, 상부 채널 전위(Vch2(New))와 하부 채널 전위(Vch1)의 전위차는 핫 케리어 효과를 유발할 정도로 증가하지 못한다. 도 16b는 상부 채널(Ch2)와 하부 채널 전위(Ch1)의 전위차를 보여준다. 종래의 상부 채널(Ch2)과 하부 채널(Ch1) 간의 전위차 {Vch2(Prior)-Vch1}는 워드 라인(WL<23>)에서부터 2V 이상으로 증가하며, 워드 라인이 스트링 선택 라인(SSL)에 가까울수록 급격하게 증가하는 추세를 보여준다. 반면에, 본 발명의 상부 채널(Ch2)와 하부 채널 전위(Ch1)의 전위차 {Vch2(New)-Vch1}는 선택된 워드 라인 스트링 선택 라인(SSL)에 가까워지더라도 대략 2V 레벨로 수렴한다. 따라서, 차단 전압에 의해서 로컬화된 채널들의 전위차를 일정 수준으로 억제할 수 있어 로컬 채널들의 전위차로 인하여 유발되는 핫 케리어 효과를 차단할 수 있다.

이상에서, 설명의 간략화를 위해서 하부 채널(Ch1)과 상부 채널(Ch2)로 로컬화되는 예를 셀프 부스팅 스킴으로 본 발명의 특징을 설명하였으나, 본 발명은 이에 국한되지는 않는다. 즉, 64셀 스트링 구조에서 사용될 수 있는 멀티-채널 부스팅 스킴에서도 본 발명의 바이어스 방법이 적용될 수 있음은 당업자에게 자명하다.

도 17은 본 발명의 프로그램 금지 동작을 위해 제공되는 셋업 데이터(WL<x>, Loop<y>)의 제공 방법을 달리하는 플래시 메모리 장치(500)의 실시예를 간략히 보여주는 블록도이다. 도 17을 참조하면, 본 발명의 플래시 메모리 장치(500)는 셀 어레이(530)에는 셋업 데이터(WL<x>, Loop<y>)를 저장하기 위한 저장 영역을 더 포함한다. 즉, 본 발명의 플래시 메모리 장치(500)는 셋업 데이터 영역(535)을 가지며, 셋업 데이터 영역(535)에 저장된 데이터는 플래시 메모리 장치(500)의 파워-온 동작이나 초기화 동작시 읽혀지게 된다. 읽혀진 셋업 데이터(WL<x>, Loop<y>)는 제어부(550)에 전달되어, 본 발명의 프로그램 금지 동작을 적용하는 워드 라인의 위치 정보로, 또는 프로그램 루프 수에 대한 정보로 사용된다. 전압 공급부(510)와 페이지 버퍼 회로(540)는 앞서 설명된 도면들의 구성들과 실질적으로 동일하다.

도 18은 본 발명의 프로그램 금지 방법을 적용할 수 있는 차지 트랩형 플래시 메모리 장치의 스트링 단면(600)을 간략히 보여주는 도면이다. 도 18을 참조하면, 차지 트랩형 플래시 메모리 장치의 차지 트랩층(630)은 비도전성 물질로 형성된다. 차지 트랩층(630)은 산화막들(620, 640) 사이에 형성되며, 프로그램 동작시 F-N 터널링에 의해서 유입되는 전하가 차지 트랩층(630)에 포획됨으로써 데이터의 저장이 이루어진다. 프로그램 동작시, 프로그램 금지로 설정되는 스트링에서, 로컬 셀프-부스팅 스킴을 사용하는 경우, 차단 전압(Vss)이 인가되는 워드 라인을 경계로 로컬 채널들(Ch1, Ch2)이 형성된다. 만일, 로컬 채널들(Ch1, Ch2) 간의 전위차가 발생하면, 핫 케리어 효과에 의해서 프로그램 디스터브가 발생할 수 있다. 차지 트랩형 플래시 메모리 장치에서도 집적도가 증가함에 따라 이러한 문제는 점점 심화될 수밖에 없다. 따라서, 프로그램 금지된 스트링에서 비트 라인(BL) 또는 스트링 선택 라인(SSL)의 전압 제어에 따라 상부 채널(Ch2)의 부스팅 전압의 크기를 제어하여 채널간 전위차를 적정 수준 이하로 낮출 수 있다. 여기서, 차지 트랩층(630)과 산화막들(620, 640)이 각각의 메모리 셀들에 대해서 연속적으로 형성되는 것으로 도시되었으나, 이는 예시적일 뿐이다. 따라서, 어떠한 형태의 차지 트랩형 낸드 플래시 메모리 장치에서도 본 발명의 프로그램 방법 또는 프로그램 금지 방법의 적용이 가능하다.

도 19는 본 발명에 따른 프로그램 동작을 수행하는 플래시 메모리 장치(720)를 포함하는 메모리 시스템(700)을 보여주는 블록도이다. 도 19를 참조하면, 본 발명에 따른 메모리 시스템(700)은 플래시 메모리 장치(720)와 메모리 컨트롤러(710)를 포함할 것이다. 플래시 메모리 장치(720)는 앞서 설명된 도 2, 도 6, 도 10, 도 13에 도시된 것들 중 어느 하나와 실질적으로 동일하며, 따라서 그것에 대한 상세한 설명은 생략될 것이다. 메모리 컨트롤러(710)는 플래시 메모리 장치(720)를 제어하도록 구성될 것이다. 플래시 메모리 장치(720)와 메모리 컨트롤러(710)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다.

SRAM(711)은 프로세싱 유닛(712)의 동작 메모리로써 사용된다. 호스트 인터페이스(713)는 메모리 시스템(700)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(714)은 플래시 메모리 장치(720)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(714)는 본 발명의 플래시 메모리 장치(720)와 인터페이싱 한다. 프로세싱 유닛(712)은 메모리 컨트롤러(710)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(700)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 플래시 메모리 장치(720)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다.

이상의 본 발명의 메모리 시스템(700)에 따르면, 고집적화에 따라서 발생하는 프로그램 디스터브 특성을 획기적으로 개선하여 고용량, 고신뢰성을 갖는 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(710)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그 리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지로서 뿐만 아니라 코드 스토리지로서 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 애플리케이션에 사용될 수 있다.

도 20에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템(800)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 메모리 시스템(810)은 메모리 컨트롤러(811), 그리고 플래시 메모리 장치(812)를 포함한다. 플래시 메모리 장치(812)는 도 2, 도 6, 도 10 그리고 도 13에 도시된 것들 중 어느 하나와 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(812)에는 마이크로프로세서(820)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 컨트롤러(811)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(811)와 플래시 메모리 장치(812)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있 다.

본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 바이어스 방법에 따른 채널 전위를 간략히 보여주는 도면;

도 2는 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 간략하게 보여주는 블록도;

도 3은 본 발명의 제 1 실시예에 따른 셀 스트링의 바이어스 조건을 보여주는 표;

도 4는 본 발명의 제 1 실시예에 따른 스트링 선택 라인의 전압 인가 방법을 보여주는 타이밍도;

도 5는 본 발명의 제 1 실시예에 따른 스트링 선택 라인의 전압 인가 방법을 다른 예를 보여주는 타이밍도;

도 6은 본 발명의 제 2 실시예에 따른 플래시 메모리 장치를 보여주는 블록도;

도 7a는 도 6의 페이지 버퍼 회로의 예시적 구성을 간략히 보여주는 블록도;

도 7b는 도 6의 페이지 버퍼 회로의 다른 예시적 구성을 간략히 보여주는 블록도;

도 8은 본 발명의 제 2 실시예에 따른 셀 스트링의 바이어스 조건을 보여주는 표;

도 9는 본 발명의 제 2 실시예에 따른 바이어스 조건을 보여주는 타이밍도;

도 10은 본 발명의 제 3 실시예에 따른 플래시 메모리 장치를 보여주는 블록도;

도 11은 도 10의 제어부(350)에서 수행되는 제어 동작을 보여주는 흐름도;

도 12는 본 발명의 제 3 실시예에 따른 바이어스 조건을 보여주는 타이밍도;

도 13은 본 발명의 제 4 실시예에 따른 플래시 메모리 장치를 보여주는 블록도;

도 14는 본 발명의 제 4 실시예에 따른 바이어스 조건을 보여주는 표;

도 15a, 도 15b 및 도 15c는 본 발명의 제 4 실시예에 따른 바이어스 조건들 각각을 보여주는 타이밍도;

도 15는 본 발명의 제 4 실시예에 따른 바이어스 조건을 보여주는 타이밍도;

도 16a 및 도 16b는 본 발명의 효과를 보여주는 그래프;

도 17은 본 발명의 셋업 데이터의 제공 방법을 간략히 보여주는 블록도;

도 18은 본 발명의 프로그램 금지 방법이 적용될 수 있는 차지 트랩형 낸드 플래시 메모리 장치의 단면도;

도 19는 본 발명의 플래시 메모리 장치를 구비하는 메모리 시스템; 및

도 20은 본 발명의 플래시 메모리 장치를 구비하는 컴퓨팅 시스템.

*도면의 주요 부분에 대한 부호의 설명*

10, 20, 30, 40, 50 : 워드 라인

11, 21, 31, 41, 51 : 플로팅 게이트

110, 210, 310, 410, 510 : 전압 공급부

120, 220, 320, 420, 520 : 행 디코더

130, 230, 330, 430, 530 : 셀 어레이

131, 231, 331, 431 : 셀 스트링

140, 240, 340, 440, 540 : 페이지 버퍼 회로

150, 250, 350, 450, 550 : 제어 로직

160, 260, 360, 460 : 셋업 데이터 저장부

611, 612, 613, 614, 615 : 워드 라인

620, 640 : 산화막 630 : 전하 트랩층

710 : 메모리 컨트롤러 711 : 에스램

712 : 프로세싱 유닛 713 : 호스트 인터페이스

714 : 에러 정정 블록 715 : 메모리 인터페이스

720 : 플래시 메모리 장치 810 : 메모리 시스템

811 : 메모리 컨트롤러 812 : 플래시 메모리 장치

820 : 마이크로프로세서 830 : 램

840 : 사용자 인터페이스 850 : 모뎀

860 : 시스템 버스

Claims

로컬 셀프-부스팅 방식으로 프로그램 금지 동작을 수행하는 플래시 메모리 장치의 프로그램 방법에 있어서:

(a) 프로그램 금지된 셀 스트링의 채널을 플로팅(Floating)하는 단계; 및

(b) 워드 라인 전압 및 스트링 선택 라인 전압을 공급하여 상기 플로팅된 채널을 복수의 로컬 채널들로 부스팅(Boosting)하는 단계를 포함하되,

상기 복수의 로컬 채널들 간의 전위차가 기준 레벨보다 낮게 유지되도록 상기 플로팅된 채널 전위 또는 상기 워드 라인 전압이 제공되는 프로그램 방법.
제 1 항에 있어서,

상기 기준 레벨은 핫 케리어 효과(Hot carrier effect)를 유발시킬 수 있는 전위차에 대응하는 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 (a) 단계에서, 상기 플로팅된 채널의 전위는 전원 전압(Vcc)으로부터 스트링 선택 트랜지스터의 문턱 전압이 차감된 크기의 전위(Vcc-Vth)보다 낮게 제공되는 프로그램 방법.
제 3 항에 있어서,

상기 (a) 단계에서, 상기 셀 스트링의 비트 라인 또는 상기 스트링 선택 라인 전압을 전원 전압(Vcc)보다 낮은 부스팅 제어 전압(Vcc-α)으로 제공하는 프로그램 방법.
제 1 항에 있어서,

상기 (b) 단계에서, 상기 셀 스트링의 비선택 워드 라인들로는 복수의 레벨을 갖는 멀티 패스 전압들이 제공되는 프로그램 방법.
제 5 항에 있어서,

상기 (b) 단계에서, 상기 멀티 패스 전압들은 상기 셀 스트링의 선택된 워드 라인과 가까울수록 낮은 레벨로 제공되는 프로그램 방법.
제 5 항에 있어서,

상기 (b) 단계에서, 상기 멀티 패스 전압들은 상기 셀 스트링의 선택된 워드 라인과 가까울수록 높은 레벨로 제공되는 프로그램 방법.
제 5 항에 있어서,

상기 (b) 단계에서, 상기 멀티 패스 전압들은 상기 셀 스트링의 선택된 워드 라인과 인접한 하나 또는 그 이상의 워드 라인에 패스 전압으로 제공되는 프로그램 방법.
제 5 항에 있어서,

상기 멀티 패스 전압들은 상기 선택된 워드 라인의 프로그램 전압에 의해서 유도되는 로컬 채널과 동일한 채널을 부스팅하는 것을 특징으로 하는 프로그램 방법.
제 9 항에 있어서,

상기 멀티 패스 전압들은 상기 선택된 워드 라인과 상기 스트링 선택 라인 사이에 위치하는 비선택 워드 라인들로 제공되는 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 (b) 단계는:

워드 라인들로 패스 전압이 제공되는 단계; 및

선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되는 단계를 포함하는 프로그램 방법.
제 11항에 있어서,

상기 프로그램 전압(Vpgm)이 제공되는 동안, 부스팅된 상기 로컬 채널과 상기 비트 라인이 전기적으로 연결되도록 스트링 선택 라인으로는 전원 전압(Vcc)보 다 높은 부스팅 제어 전압이 제공되는 프로그램 방법.
제 12 항에 있어서,

상기 부스팅 제어 전압은 프로그램 금지를 위해 제공되는 상기 비트 라인의 셋업 전압보다 높은 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 프로그램 금지 동작은 상기 스트링에서 특정 워드 라인 및 특정 워드 라인과 스트링 선택 라인 사이에 위치하는 메모리 셀들의 프로그램 동작시에 활성화되는 프로그램 방법.
제 14 항에 있어서,

상기 프로그램 금지 동작은 프로그램 전압의 크기가 특정 레벨 이상으로 증가하는 프로그램 루프들에서 활성화되는 프로그램 방법.
복수의 셀 스트링들을 포함하는 셀 어레이;

상기 복수의 셀 스트링들 각각의 비트 라인들과 연결되는 페이지 버퍼 회로;

상기 셀 스트링들의 워드 라인 및 스트링 선택 라인 전압을 제공하는 전압 공급부; 및

프로그램 동작시, 상기 복수의 셀 스트링들 중 프로그램 금지된 셀 스트링의 채널을 플로팅하고, 상기 플로팅된 채널을 복수의 로컬 채널들로 부스팅되도록 상기 페이지 버퍼 회로 및 상기 전압 공급부를 제어하는 제어부를 포함하되,

상기 복수의 로컬 채널들 각각은 인접 채널들과 기준 레벨보다 낮은 전위차를 갖도록 셀프-부스팅(Self-boosting)되는 것을 특징으로 하는 불휘발성 메모리 장치.
제 16 항에 있어서,

상기 페이지 버퍼 회로는 상기 프로그램 금지된 스트링에 대응하는 비트 라인으로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압을 제공하는 불휘발성 메모리 장치.
제 16 항에 있어서,

상기 전압 공급부는 상기 셀 어레이의 스트링 선택 라인으로 전원 전압(Vcc)보다 낮은 부스팅 제어 전압을 제공하는 불휘발성 메모리 장치.
제 16 항에 있어서,

상기 전압 공급부는, 상기 셀 어레이의 비선택 워드 라인들로는 복수의 레벨을 갖는 멀티 패스 전압들을 제공하는 불휘발성 메모리 장치.
제 19 항에 있어서,

상기 멀티 패스 전압들은 선택 워드 라인에 가까울수록 낮은 레벨로 제공되는 불휘발성 메모리 장치.
제 19 항에 있어서,

상기 멀티 패스 전압들은 선택 워드 라인에 가까울수록 높은 레벨로 제공되는 불휘발성 메모리 장치.
제 19 항에 있어서,

선택 워드 라인에 인접한 하나 또는 그 이상의 비선택 워드 라인들로는 패스 전압으로 상기 멀티 패스 전압들이 제공되는 불휘발성 메모리 장치.
제 19 항에 있어서,

상기 멀티 패스 전압들은 상기 선택 워드 라인과 동일한 로컬 채널을 부스팅(Boosting)하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 23 항에 있어서,

상기 멀티 패스 전압들은 상기 선택 워드 라인과 스트링 선택 라인 사이에 위치하는 비선택 워드 라인들로 제공되는 불휘발성 메모리 장치.
제 16 항에 있어서,

상기 전압 공급부는, 선택 워드 라인으로 프로그램 전압을 공급하는 타이밍 구간에서 상기 프로그램 금지된 스트링의 부스팅된 로컬 채널과 비트 라인이 전기적으로 연결되도록 상기 스트링 선택 라인으로 전원 전압(Vcc)보다 높은 부스팅 제어 전압을 제공하는 불휘발성 메모리 장치.
제 25 항에 있어서,

상기 부스팅 제어 전압은 프로그램 금지를 위해 상기 비트 라인에 제공되는 비트 라인 셋업 전압보다 높은 것을 특징으로 하는 불휘발성 메모리 장치.
제 16 항에 있어서,

상기 프로그램 금지 동작이 활성화되는 워드 라인의 위치 정보를 상기 제어부로 제공하기 위한 셋업 데이터 저장부를 더 포함하는 불휘발성 메모리 장치.
제 27 항에 있어서,

상기 셋업 데이터 저장부는 상기 프로그램 금지 동작이 활성화되는 프로그램 루프 수에 대한 정보를 더 제공하는 불휘발성 메모리 장치.
제 16 항에 있어서,

상기 기준 레벨은 핫 케리어 효과(Hot carrier effect)를 유발시킬 수 있는 전위차에 대응하는 것을 특징으로 하는 불휘발성 메모리 장치.
불휘발성 메모리 장치; 및

상기 불휘발성 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 불휘발성 메모리 장치는 청구항 16에 기재된 불휘발성 메모리 장치인 것을 특징으로 하는 메모리 시스템.