CN111602200B - 通过基于选定字线修改沟道放电的持续时间来减少双层存储器设备中的读取干扰 - Google Patents

Abstract

本发明题为“通过基于选定字线修改沟道放电的持续时间来减少双层存储器设备中的读取干扰”。本发明公开了用于减少具有由接口分开的下层和上层的双层堆叠中的存储器单元的读取干扰的技术。在读取操作中，NAND串的沟道在读取选定存储器单元之前放电。放电周期基于选定字线在存储器单元的堆叠或块中的位置来设置。放电周期在选定字线在下层中时比在上层中时长。另外，放电周期在选定字线在下层的顶部处时比在下层的底部处时长。增加放电的其它选项包括根据选定字线的位置在放电周期期间增大字线电压的斜升速率和峰值电平。

Description

通过基于选定字线修改沟道放电的持续时间来减少双层存储 器设备中的读取干扰

背景技术

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。

存储器设备包括存储器单元，这些存储器单元可被串联布置成NAND串，例如，其中选择栅极晶体管设置在NAND串的末端处以选择性地将NAND串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1是示例存储器设备的框图。

图2是描绘图1的感测块51的一个实施方案的框图。

图3A描绘了图1的功率控制模块116的示例具体实施。

图3B描绘了作为多级电荷泵的图3A的驱动器447、448a、448b和449的示例具体实施。

图3C描绘了使用正常斜升速率的图3B的电荷泵的示例时钟信号488和输出电压491。

图3D描绘了使用快速斜升速率的图3B的电荷泵的示例时钟信号492和输出电压496。

图4是存储器设备500的透视图，该存储器设备500包括图1的存储器结构126的示例3D配置中的一组块。

图5描绘了图4的BLK0的一部分的示例截面视图，其包括NAND串700n和710n。

图6描绘了图5的堆叠的区622的近距离视图。

图7A描绘了在与图5的两层堆叠一致的3D配置中的子块中的NAND串的示例视图。

图7B描绘了表示图7A的任何存储器单元或选择栅极晶体管的示例晶体管650。

图8描绘了与图5至图7A一致的BLK0中的控制栅极层。

图9描绘了处于八个数据状态的一组MLC存储器单元的示例Vth分布，其具有或没有读取干扰。

图10A描绘了图7A的NAND串700n，其中示例下层字线WL20被选择用于读取。

图10B描绘了图10A的NAND串中的沟道电压的两个示例。

图10C描绘了图7A的NAND串700n，其中示例上层字线WL79被选择用于读取。

图10D描绘了图10C的NAND串中的沟道电压的两个示例。

图11A描绘了选定子块的Vth宽度与WL_sel的曲线。

图11B描绘了未选定子块的Vth宽度与WL_sel的曲线。

图11C描绘了与图11A和图11B一致的放电周期与WL_sel的曲线。

图11D描绘了与图11A和图11B一致的接通电压的斜升速率与WL_sel的曲线。

图11E描绘了与图11A和图11B一致的峰值接通电压与WL_sel的曲线。

图11F描绘了与图11A至图11E一致的用于减少读取干扰的示例读取操作的流程图。

图11G描绘了用于实现图11F的步骤1152中的示例过程的流程图。

图12A描绘了在与图11F和图11G一致的读取操作中施加到选择栅极晶体管的示例电压信号。

图12B描绘了在与图11F和图11G一致的读取操作中施加到选定位线的示例电压信号。

图12C描绘了在与图11F和图11G一致的读取操作中施加到源极线的示例电压信号。

图12D描绘了在与图11F和图11G一致的读取操作中施加到选定字线的示例电压信号。

图12E描绘了在与图11F和图11G一致的读取操作中施加到未选定数据字线的示例电压信号。

图12F描绘了在与图11F和图11G一致的读取操作中施加到虚设字线的示例电压信号。

图13A描绘了对放电周期的调整与自上次感测操作以来的时间的示例曲线。

图13B描绘了读取操作的放电周期中字线电压的斜升速率量值与自上次感测操作以来的时间的示例曲线。

图13C描绘了读取操作的放电周期中字线电压的峰值电平与自上次感测操作以来的时间的示例曲线。

图14A描绘了编程操作中的示例波形的曲线，示出了字线电压的耦合上升。

图14B描绘了对应于图14A的沟道电压(Vch)的曲线。

图14C描绘了读取操作中的示例波形的曲线，示出了字线电压的耦合上升。

图14D描绘了对应于图14C的沟道电压(Vch)的曲线。

图15描绘了与图5至图8一致的用于包括两个层的半导体堆叠的示例制造过程。

图16A描绘了与图15的步骤1500和1501一致的配置中的半导体结构。

图16B描绘了与图15的步骤1502和1503一致的配置中的半导体结构。

图16C描绘了与图15的步骤1504一致的配置中的半导体结构。

图16D描绘了与图15的步骤1505一致的配置中的半导体结构。

图16E描绘了与图15的步骤1506一致的配置中的半导体结构。

图16F描绘了与图15的步骤1507和1508一致的配置中的半导体结构。

图16G描绘了与图15的步骤1509和1510一致的配置中的半导体结构。

具体实施方式

本发明描述了用于减少存储器设备中的读取干扰的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括：一个或多个漏极端选择栅极晶体管(称为SGD晶体管)之间串联连接的多个存储器单元，其位于NAND串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为SGS晶体管)，其位于NAND串或其它存储器串或连接存储器单元组连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

在3D存储器结构中，存储器单元可被布置以叠堆的垂直NAND串，其中该叠堆包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个NAND串可具有与字线相交以形成存储器单元的柱的形状。

存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设存储器单元可以具有与数据存储器单元相同的结构，但控制器认为该存储器单元无资格存储包括用户数据的任何类型的数据。虚设字线连接到虚设存储器单元。可以在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。

在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前对每个字线进行编程。例如，第一字线WL0被编程，然后第二字线WL1被编程，以此类推，直至块中的最后一个字线被编程。编程操作可使用一组增加编程电压，在相应的编程循环或编程-验证迭代中将该组增加编程电压施加到字线。

可在每个编程电压之后执行验证测试以确定存储器单元是否已完成编程。验证测试可涉及将分配的数据状态的控制栅极电压施加到选定的字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如同在读取操作期间，未选定的字线的电压被设定到读取通过电压，该读取通过电压足够高以至将未选定的存储器单元置于强导电状态以避免干扰选定的存储器单元的感测。如果存储器单元处于非导电状态，则存储器单元的Vth超过控制栅极电压，并且存储器单元已经达到分配的数据状态。因此完成了对存储器单元的编程，并且可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其它存储器单元进行编程。

还可以根据子块编程顺序对存储器单元进行编程，其中连接到字线的存储器单元在一个子块中编程，然后在下一个子块中编程，以此类推。

每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位的存储器设备(也被称为SLC或单级单元)中，存在两种数据状态，包括擦除状态和编程状态。MLC或多级单元的每个单元存储两个或更多个位作为多位存储器单元。例如，在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，该三种更高的数据状态被称为A、B和C数据状态。在每单元三位的存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，被称为A至G数据状态(参见图9)。在每单元四位的存储器设备中，存在十六种数据状态，包括擦除状态(S0)和十五种更高的数据状态(S0-S15)。

在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如果存储器单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。在读取操作期间，未选定的字线的电压被设定为读取通过电压，该读取通过电压足够高以至将未选定的存储器单元置于强导电状态以避免干扰对选定的存储器单元的感测。在一种方法中，读取操作发生在选定子块中。

在一些3D存储器结构中，存储器单元被布置在堆叠中的垂直NAND串(或所连接存储器单元的其它组)中，其中该堆叠包括交替的导电层和介电层。在该结构中，导电层用作连接到存储器单元的字线。此外，存储器单元可由在堆叠中延伸的阻挡氧化物、电荷俘获材料、隧道氧化物和沟道多晶硅的环形层形成。这些层可同心地布置。每个NAND串可具有与字线相交以形成存储器单元的柱的形状。由于期望增大堆叠体的高度以允许每个NAND串中具有更多的层和更多的存储器单元，因此更难以蚀刻在其中形成NAND串的低纵横比存储器孔。一种方法是在两个(或更多个)层中形成堆叠体和存储器孔。例如，参见图16G，其中堆叠1626包括形成在下层1605上的上层1616。存储器孔在每个层中单独地蚀刻，使得可实现低纵横比。层之间的接口(IF)处的介电层或区比其它介电层厚。

然而，由于不可预测的沟道电压，可能发生读取干扰。例如，在感测操作之后，字线电压可耦合上升，并且这导致沟道电压耦合上升。如果不执行进一步的操作，沟道电压将随时间推移而衰减。参见图14A至图14D。沟道电压可引起读取干扰，如结合图10A至图10D、图11A和图11B所讨论的。解决方案是在读取发生之前通过斜升字线电压来将沟道放电以提供处于导电状态的存储器单元，同时将接地电压或其它低电压连接到NAND串的漏极端和源极端。这允许电子进入沟道，从而通过降低沟道电压来将沟道放电。

然而，在多层堆叠中，由于层之间的接口中导电性降低，电子难以移动穿过接口。接口相对较厚并且依赖于边缘电场来接通相关联的沟道区。因此，NAND串沟道的放电可能受到限制，从而在沟道中形成电压梯度，从而导致读取干扰，如结合图10A至图10D所讨论的。此外，读取干扰是选定字线在堆叠中的位置的函数。

本文提供的技术解决了上述及其他问题。在一个方面，NAND串的沟道在读取选定存储器单元之前在放电周期内放电。放电涉及斜升字线电压和将NAND串的末端接地。为了增加放电，可基于选定字线的位置来调整和优化放电周期。当读取操作可能分别导致相对较小量或较大量的读取干扰时，可将放电周期设置成相对较短或较长。具体地讲，可基于选定字线是在下层还是上层中来设置放电周期。还可基于选定字线所在的下层或上层的一部分来优化放电周期。这样，如果有必要，则增加放电周期，使得读取干扰最小化并且读取操作所花费的时间最短。

这些和其他特征将在下文进一步讨论。

图1是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108，也被称为芯片或集成电路。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。在一个实施方案中，存储器结构包括布置在一个或多个平面中的存储器单元的块。例如，块BLK0-BLKm-1被布置在平面P0和P1中的每一者中。在一种方法中，平面可以是具有扩散层(诸如图3A中的阱区433)的基板的区域，该扩散层对于平面中的每个块是公共的。平面中的块通常共享一组公共位线。

读/写电路128包括多个感测块51至54(感测电路)并且允许并行读取或编程一页存储器单元。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140与控制器122之间传输，并且经由路径118在控制器与一个或多个存储器管芯108之间传输。

存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、存储区113、片上地址解码器114、功率控制模块116(功率控制电路)、放电周期设置电路115、通电检测电路117和定时器119。状态机112提供存储器操作的芯片级控制。可为操作参数和软件/代码提供存储区113。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。放电周期设置电路115可用于诸如通过实现图11C至图11E和图13A至图13C的曲线来在读取操作中设置最佳放电周期。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。还参见图3A。在一种方法中，感测块可包括位线驱动器。通电检测电路117可用于检测存储器设备何时通电。该电路可包括事件处理程序，该事件处理程序可为软件或固件例程或者在硬件中实现的例程。定时器119可用于确定自上次感测操作(诸如在编程或读取操作期间的验证操作)以来已经过去的时间。定时器可基于在存储器设备中使用的时钟信号递增。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、放电周期设置电路115、功率控制模块116、感测块51至54、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。

控制器122或控制电路110可配置有用于实现本文所述的过程(包括图11F和图11G的流程图的过程)的硬件、固件和/或软件。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码诸如一组指令，并且处理器可可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。

位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。

通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图2是描绘图1的感测块51的一个实施方案的框图。单独感测块51被划分为称为感测电路60至63或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线/NAND串的单独感测电路和用于一组多个(例如，四个或八个)感测电路的一个公共管理电路190。组中的每个感测电路经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件(存储器单元)的感测电路通信的一个或多个管理电路。

作为示例，感测电路60包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测可以在读取或验证操作中发生。在编程操作中施加编程电压期间，感测电路还供应位线电压。

感测电路可以包括Vbl选择器173、感测节点171、比较电路175和跳闸锁存器174。在施加编程电压期间，Vbl选择器173可以将Vbl_inh(例如，2V)传输到与被禁止编程的存储器单元连接的位线，或者将0V传输到与当前编程循环中编程的存储器单元连接的位线。通过将晶体管的控制栅极电压设置得足够高(例如，高于从Vbl选择器传输的Vbl)，晶体管55(例如，nMOS)可以被配置为传输来自Vbl选择器173的Vbl的传输栅极。例如，选择器56可以将电源电压Vdd(例如3-4V)传输到晶体管55的控制栅极。

在诸如读取和验证操作的感测操作期间，晶体管55基于选择器56传输的电压来设置位线电压。位线电压大致等于晶体管的控制栅极电压减去其Vth(例如，1V)。例如，如果由选择器56传输Vbl+Vth，则位线电压将为Vbl。这假设源极线为0V。晶体管55根据控制栅极电压钳位位线电压并且作为源极跟随器而不是传输栅极。Vbl选择器173可以传输诸如Vdd的相对较高电压，其高于晶体管55上的控制栅极电压以提供源极跟随器模式。在感测期间，晶体管55因此对位线充电。

在一种方法中，每个感测电路的选择器56可以与其他感测电路的选择器分开控制，以传输Vbl或Vdd。每个感测电路的Vbl选择器173也可以与其他感测电路的Vbl选择器分开控制。

在感测期间，感测节点171被充电直到初始电压，诸如Vsense_init＝3V。然后，感测节点经由晶体管55连接到位线，并且感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。比较电路175用于在感测时将感测节点电压与跳闸电压进行比较。如果感测节点电压衰减到低于跳闸电压Vtrip，则存储器单元处于导电状态并且其Vth等于或低于验证信号的电压。如果感测节点电压未衰减到低于Vtrip，则存储器单元处于非导电状态并且其Vth高于验证信号的电压。感测电路60包括由比较电路175基于存储器单元是处于导电状态还是非导电状态而设置的跳闸锁存器174。跳闸锁存器中的数据可以是由处理器192读取的位。

管理电路190包括处理器192、四组示例性数据锁存器194-197、以及联接在数据锁存器组194与数据总线120之间的I/O接口196。可以为每个感测电路提供一组数据锁存器，例如，包括单独锁存器LDL、MDL和UDL。在一些情况下，可以使用附加的数据锁存器。LDL为下页数据存储一个位，MDL为下页数据存储一个位，并且UDL为上页数据存储一个位。这是在每个存储器单元八级或三位的存储器设备中。

处理器192执行计算，诸如确定存储在已感测的存储器单元中的数据以及将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，该编程操作表示要编程到存储器中的写数据。I/O接口196提供数据锁存器194-197和数据总线120之间的接口。

在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测电路提供给处理器192。此时，处理器192通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。

一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在存储器单元的编程或验证操作期间，待编程的数据(写入数据)从数据总线120存储在该组数据锁存器194-197中，在每个存储器单元三位的具体实施中存储在LDL、MDL和UDL锁存器中。

在状态机的控制下，编程操作将一系列编程电压脉冲施加到所寻址的存储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192将位线设置为编程禁止模式，诸如通过更新其锁存器。即使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器单元进一步编程。

每组数据锁存器194-197可被实现为每个感测电路的数据锁存器的堆叠。在一个实施方案中，每个感测电路60有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器指示相关存储器单元何时达到编程操作的某些里程碑。例如，锁存器可识别存储器单元的Vth低于特定验证电压。数据锁存器指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中时，LDL锁存器被翻转(例如，从0到1)。当中间或上页位分别存储在相关联的存储器单元中时，MDL或UDL锁存器被翻转。这在相关联的存储器单元完成编程时发生。

图3A描绘了图1的功率控制模块116的示例具体实施。在该示例中，存储器结构126包括四个相关块BLK_0至BLK_3的组410，以及四个相关块BLK_4至BLK_7的另一组411。块可以在一个或多个平面中。图1的行解码器124经由传输晶体管422向字线和每个块的选择栅极提供电压。行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码器的电压被提供给相应控制栅极线或字线。如果传输晶体管截止，则行解码器与相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮动。

例如，控制栅极线412连接到传输晶体管组413、414、415和416，其进而分别连接到控制栅极线BLK_4、BLK_5、BLK_6和BLK_7。控制栅极线417连接到传输晶体管组418、419、420和421，其进而分别连接到控制栅极线BLK_0、BLK_1、BLK_2和BLK_3。

通常，一次在一个选定块上以及在块的一个选定子块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线402连接到本地控制线403。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关450提供电压。控制传输晶体管424以将电压从电压驱动器传递到开关450。

电压驱动器可包括选定数据字线(WL)驱动器447，该选定数据字线驱动器447在编程或读取操作期间在选定数据字线上提供电压。电压驱动器还可包括分别用于未选定数据字线的第一驱动器448a和第二驱动器448b。这些字线可以是除选定字线之外的剩余的未选定字线。如在下文例如结合图12A至图12F所描绘，当在读取操作中将NAND串沟道放电时，这些驱动器可用于为字线电压提供不同的斜升速率和/或峰值量值。例如，第一驱动器448a和第二驱动器448b可分别用于提供正常斜升速率和快速(大于正常)斜升速率。第一驱动器448a和第二驱动器448b可分别用于提供正常量值和大于正常的峰值量值。也可以为未选定字线提供其它电压驱动器，以在沟道放电期间提供另外的斜升速率和/或峰值量值。可基于多个不同的电压信号根据需要提供另外的电压驱动器。

电压驱动器还可包括WLDL/WLDU字线驱动器449，其在下部虚设接口字线WLDL和上部虚设接口字线WLDU上提供电压。参见图5。WLDU与多层堆叠的接口相邻并位于该接口上方，并且WLDL与接口相邻并位于该接口下方。在一种方法中，两个接口虚设字线被一起驱动。还可为每个接口虚设字线提供单独的驱动器。

电压驱动器还可包括用于块中的每个子块的单独SGD驱动器。例如，在如图7A所描绘的BLK0中，可分别为SB0至SB3中的SGD(0)至SGD(3)提供SGD驱动器446、446a、446b和446c。在一个选项中，一个SGS驱动器445对于块中的不同子块是公共的。在另一个选项中，为块的每个子块提供单独的SGS驱动器。此外，在一些情况下，在每个NAND串中可存在多个SGD晶体管、多个SGS晶体管、多个漏极侧虚设存储器单元和/或多个源极侧虚设存储器单元。在一种方法中，为了在利用编程电压或其他字线特定参数对这些存储器单元和晶体管进行编程中提供最大灵活性，可存在用于NAND串中的每个选择栅极晶体管和虚设存储器单元的单独驱动器。或者，为简单起见，多个SGD晶体管可被连接并共同驱动，多个SGS晶体管可被连接并共同驱动，多个漏极侧虚设存储器单元可被连接并共同驱动，并且多个源极侧虚设存储器单元可被连接并共同驱动。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

在一种方法中，阱区433对于块是公共的并且可由电压驱动器430驱动。块也共享一组位线。在编程操作期间，BL_sel位线电压驱动器440向选定位线提供电压，并且BL_unsel位线电压驱动器440a向未选定位线提供电压。在感测操作期间，BL_感测位线电压驱动器440b向位线提供电压。

在诸如图4至图8中描绘的堆叠存储器设备中，多组已连接存储器单元可布置在NAND串中，该NAND串从基板垂直向上延伸。在一种方法中，每个NAND串的底部(或源极端)与阱区接触，并且每个NAND串的顶端(或漏极端)连接到相应的位线。垂直延伸的NAND串具有浮动沟道。

图3B描绘了作为多级电荷泵460的图3A的驱动器447、448a、448b和449的示例具体实施。电荷泵是可提供比其输入电压更高的输出电压的电压驱动器的示例。在输入节点462处提供Vin，并且在输出节点486处获得Vout。例如，Vin可为半导体芯片中的固定电源电压，有时被称为Vdd。例如，Vout可为字线电压。

例如，提供三个极468、476和484。每个级468、476和484可分别包括开关以及一个或多个快速电容器Cf1、Cf2和Cf3，诸如MOS(金属氧化物半导体)电容器。在节点462处，来自输入电压的电荷保持在连接到接地节点的输入电容器Cin中。在位于第一级468与第二级476之间的节点470处，电容器Ca连接到接地节点。在位于第二级476与第三级484之间的节点478处，电容器Cb连接到接地节点。最后，在输出节点486处，输出电容器Cout连接到接地节点。与单级电荷泵相比，多级电荷泵在提供高输出电压和更大范围的输出电压方面可提供更大的灵活性。此外，每个级可包括一个或多个电容器以提供甚至更大的灵活性。

多级电荷泵460由控制电路477操作，该控制电路在每个级中控制切换。开关可为例如MOSFET、双极性结型晶体管或继电器开关。

基于切换操作，电荷从第一级的输入节点462转移到Cf1，并且从Cf1转移到节点470。电荷随后从第二级的节点470转移到第二级的Cf2，并且从Cf2转移到节点478。电荷随后从第三级的节点478转移到Cf3，并且从Cf3转移到输出节点486。

一般来讲，电荷泵操作的每个级包括两个主要阶段：从输入节点对快速电容器充电，以及将快速电容器放电到输出节点中。在每个阶段期间，一些开关闭合(导电)，从而将快速电容器连接到输入节点、输出节点或接地节点。控制电路477也可与输出节点486通信，以便检测其电平并且在电荷泵中进行调节。例如，如果Vout高于目标电压，则可降低切换频率，或者如果Vout低于目标电压，则可增大切换频率。如结合图3C和图3D进一步讨论的，Vout与切换频率成比例。

需注意，所示的电路仅为示例，因为可进行各种修改。也可使用其它类型的电压驱动电路。

图3C描绘了使用正常斜升速率的图3B的电荷泵的示例时钟信号488和输出电压491。时钟信号由控制电路477提供以激活电荷泵的级中的开关。输出电压随着每个充电周期而增大，从0V开始并结束于V读取，例如，8V至10V。这可为在读取操作中沟道放电期间的峰值电平，例如与图12D至图12F中的V读取1和V读取2一样。由于电荷泵中的电容器重复充电和放电，输出电压具有波纹形状。时钟信号在输出电压升高的时间段489中具有周期CLK1a。时钟信号随后改变为在输出电压达到V读取的时间段490中具有周期CLK1b>CLK1a，并且输出电压随后保持在V读取。输出电压可在指定时间返回到0V或其它初始电平。

图3D描绘了使用快速斜升速率的图3B的电荷泵的示例时钟信号492和输出电压496。输出电压随着每个充电周期而增大，例如从0V开始并结束于V读取。时钟信号在输出电压升高的时间段493中具有周期CLK2<CLK1a。时钟信号随后改变为在输出电压达到V读取的时间段494中具有周期CLK1b>CLK2，如图3C所示，并且输出电压随后保持在V读取。

图4是存储器设备500的透视图，该存储器设备500包括图1的存储器结构126的示例3D配置中的一组块。在基板501上的是存储器单元(存储元件)的示例块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图5描绘了图4的BLK0的一部分的示例截面视图，其包括NAND串700n和710n。该块包括在两个层中交替的导电层和介电层的堆叠610，这两个层包括下层600(例如，第一层或底部层)和上层601(例如，第二层或顶部层)。由质电材料形成的接口(IF)(或接口区或结)将层隔开。导电层包括SGS、WLDS、WL0至WL47、WLDL、WLDU、WL48至WL95、WLDD和SGD(0)。WLDS、WLDL、WLDU和WLDD是连接到有资格存储用户数据的虚设存储器单元的虚设字线或导电层，WL0至WL47是连接到有资格存储用户数据的数据存储器单元的下层中的数据字线或导电层，并且WL48至WL95是上层中的数据字线。仅作为示例，堆叠包括96个数据字线，并且数据字线在两层之间均匀地划分。DL是接口外部的示例介电层，并且DLIF是接口的介电层。

上层和堆叠的顶部553与上层的底部552、下层的顶部551以及下层和堆叠的底部550一起示出。

WLDL和WLDU是与接口相邻的未选定字线的示例，并且WL0至WL47以及WL48至WL95分别是与下层和上层中的接口不相邻的未选定字线的示例。

NAND串各自包括存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。例如，在图6中更详细地示出了堆叠的区622。

堆叠在基板611上形成。在一种方法中，阱区433(还参见图3A)是基板中的n型源极扩散层或阱。阱区与块中的每串存储器单元的源极端接触。在一个可能的实现方式中，n型阱区433继而在p型阱区611a中形成，该p型阱区继而在n型阱区611b中形成，该n型阱区继而在p型半导体基板611c中形成。在一种方法中，n型源极扩散层可以由平面中的所有块共享，并且形成向每个NAND串的源极端提供电压的源极线SL。

NAND串700n在叠堆610的底部616b处具有源极端613，并且在叠堆的顶部616a处具有漏极端615。金属填充的狭缝(还参见图16G)可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。通孔可以在一端处连接到NAND串的漏极端，而在另一端处连接到位线。

在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压驱动器的水平路径。还参见图16G。

绝缘填充区614将块分离成子块，其中NAND串700n和710n处于不同的子块中。

图6描绘了图5的堆叠的区622的近距离视图。该区域包括位于接口下方的三个字线WL46、WL47和WLDL，以及位于接口上方的三个字线WLDU、WL48和WL49。一般来讲，NAND串包括连接到相应字线的存储器单元。该示例包括分别连接到字线WL49、WL48、WLDU、WLDL、WL47和WL46的存储器单元680a、709、708、707、706和685a。字线或字线层由介电层和DLIF间隔开，介电层各自在接口外部具有厚度或高度d1(第一距离)，DLIF在接口中具有较大的厚度或高度d2(第二距离)。D1和d2也是单元间距离，或相邻存储器单元之间沿z轴或垂直轴的距离。在一种方法中，d2为高度d1的至少1.5至4倍。DLIF可为聚合层，该聚合层由介电材料组成，这些介电材料沉积于彼此顶部的一层或多层单独层中。接口的厚度或高度d2大于数据存储器单元之间的介电层的高度。

存储器单元708连接到WLDU，与接口相邻并位于该接口上方。存储器单元707连接到WLDL，与接口相邻并位于该接口下方。这些是接口存储器单元。第二距离跨越接口。在一些情况下，由于难以沿接口控制沟道区，因此存储器单元708和707可被设置为没有资格存储用户数据的虚设存储器单元。在这种情况下，WLDU和WLDL为虚设字线。

通过叠堆的每个层蚀刻的存储器空穴具有锥形形状，例如，在顶部处较宽并且在底部处较窄。因此，顶部字线层处或下层中的存储器单元的存储器空穴直径dy大于底部字线层处或上层中的存储器单元的存储器空穴直径dx。直径dz表示存储器空穴的最宽区域。该加宽区域用于适应上层的存储器空穴部分相对于下层中的存储器空穴部分的小的未对准。由于处理边界问题，提供了DLIF的增加厚度d2，并且该增加厚度还通过在两个层中的存储器空穴部分之间提供转变区域来适应未对准。

因此，存储器空穴的直径沿着存储器空穴的高度部分地突然改变。

可沿着存储器空穴的侧壁沉积多个层或膜。这些层可适形于接口中变化的直径。例如，这些层可包括阻挡氧化物/阻挡高k材料660a、电荷俘获层663a(例如，氮化硅(Si3N4)或其它氮化物)、隧道层664a(例如，氧化物)和沟道665a层(例如，多晶硅)。电介质核心666(例如，二氧化硅)填充存储器空穴的其余部分。柱618a或列可由存储器空穴内的材料形成，作为NAND串的有源区域。参考WL49作为示例，字线层可包括金属阻挡层661a和导电金属662a作为控制栅极。例如，提供了控制栅极690a、691a、692a、693a、694a和695a。NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

在图5和图6中，NAND串700n、710n在存储器空穴618、619中延伸，并且存储器空穴包括下层中的部分1632(图16C)和上层中的部分1624。另外，在接口(IF)处，下层中的部分的宽度dy大于上层中的部分的宽度dx。

图7A描绘了在与图5的两层堆叠一致的3D配置中的子块中的NAND串的示例视图。每个子块包括彼此连接的多个NAND串或其他多组存储器单元，其中针对每个子块描绘了一个示例NAND串。组中的存储器单元可连续地彼此连接。例如，SB0、SB1、SB2和SB3分别包括示例NAND串700n、710n、720n和730n。在该示例中，每个NAND串具有一个SGD晶体管、一个漏极侧虚设存储器单元、96个数据存储器单元(其中48个位于接口IF上方，即连接到WL48至WL95，并且48个位于接口下方，即连接到WL0至WL47)、一个源极侧虚设存储器单元和一个SGS晶体管。

在块BLK0中，每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线。NAND串700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。块的编程可以按一次一个子块地发生。在每个子块内，可遵循字线编程顺序，例如，从WL0即源极端字线开始，并且以一次一个字线前进至WL95，即漏极端数据字线。

NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。每个沟道可从源极端选择栅极晶体管连续延伸到漏极端选择栅极晶体管。例如，沟道700a在NAND串700n中从SGS晶体管701连续延伸到SGD晶体管716。沟道700a是连续的，因为它是不间断的，并且因此可在NAND串中提供连续的导电路径。

NAND串700n包括SGS晶体管701、连接到WLDS的源极侧虚设存储器单元702、与示例关联字线WL0至WL47相关联的示例下层数据存储器单元703至706、分别连接到WLDL和WLDU的与接口相邻的虚设存储器单元707和708、与WL48至WL95相关联的示例上层数据存储器单元709至714、连接到WLDD的漏极侧虚设存储器单元715，以及连接到SGD(0)的SGD晶体管716。

NAND串710n包括SGS晶体管721、连接到WLDS的源极侧虚设存储器单元722、与WL0至WL47相关联的示例下层数据存储器单元723至726、分别连接到WLDL和WLDU的与接口相邻的虚设存储器单元727和728、与WL48至WL95相关联的示例上层数据存储器单元729至734、连接到WLDD的漏极侧虚设存储器单元735，以及连接到SGD(1)的SGD晶体管736。

NAND串720n包括SGS晶体管741、连接到WLDS的源极侧虚设存储器单元742、与WL0至WL47相关联的示例下层数据存储器单元743至746、分别连接到WLDL和WLDU的与接口相邻的虚设存储器单元747和748、与WL48至WL95相关联的示例上层数据存储器单元749至754、连接到WLDD的漏极侧虚设存储器单元755，以及连接到SGD(1)的SGD晶体管756。

NAND串730n包括SGS晶体管761、连接到WLDS的源极侧虚设存储器单元762、与WL0至WL47相关联的示例下层数据存储器单元763至766、分别连接到WLDL和WLDU的与接口相邻的虚设存储器单元767和768、与WL48至WL95相关联的示例上层数据存储器单元769至774、连接到WLDD的漏极侧虚设存储器单元775，以及连接到SGD(1)的SGD晶体管776。

在该示例中，虚设存储器单元708、728、748和768与接口相邻并位于该接口上方，并且虚设存储器单元707、727、747和767与接口相邻并位于该接口下方。

每个子块中的存储器单元可成组布置。组1180包括示例存储器单元703、704、723、724、743、744、763和764。组1181包括示例存储器单元705、706、725、726、745、746、765和766。组1182包括示例存储器单元709、710、729、730、749、750、769和770。组1183包括示例存储器单元711、712、731、732、751、752、771和772。组1184包括示例存储器单元713、714、733、734、753、754、773和774。每组存储器单元连接到一组字线，包括WL0至WL20(存储器单元组1180)、WL21至WL47(存储器单元组1181)、WL48至WL58(存储器单元组1182)、WL59至WL78(存储器单元组1183)和WL79至WL95(存储器单元组1184)。

图7B描绘了表示图7A的任何存储器单元或选择栅极晶体管的示例晶体管650。晶体管包括控制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选择栅极晶体管。

图8描绘了与图5至图7A一致的BLK0中的控制栅极层。控制栅极层布置在堆叠610中并且包括层SGS、WLDS、WL0至WL47、WLDL、WLDU、WL48至WL95、WLDD以及SGD(0)至SGD(3)。SGS控制栅极层对于块是公共的。可选地，可为每个子块提供单独的SGS控制栅极层。另外，在每个子块中描绘了四个示例性存储器空穴。如所提及的，选择栅极晶体管和存储器单元可沿着NAND串中的每个存储器空穴形成。例如，SGD晶体管716、716a、716b和716c以SGD0(0)示出，并且虚设存储器单元715以WLDD示出。

图9描绘了处于八个数据状态的一组MLC存储器单元的示例Vth分布，其具有或没有读取干扰。存储器单元连接到选定字线。验证电压VvA、VvB、VvC、VvD、VvE、VvF和VvG分别与A、B、C、D、E、F和G数据状态相关联。当所编程的存储器单元的Vth超过所分配的数据状态的相应验证电压时，编程操作完成。

在编程操作开始时，存储器单元最初都处于擦除状态，如Vth分布910所表示。在成功完成编程操作之后，分配给Er状态的存储器单元由Vth分布910a表示。由于编程干扰，Er状态的Vth分布上移。

被编程为A、B、C、D、E、F和G状态的存储器单元分别由Vth分布911、912、913、914、915、916和917表示，紧接在编程完成之后并且在读取干扰之前。验证电压在存储器单元的验证操作或测试中使用。这些验证电压也被称为最终验证电压。

在发生读取干扰之后，Vth分布变宽并且上尾部偏移得更高，如分别针对A、B、C、D、E、F和G状态的Vth分布911a、912a、913a、914a、915a、916a和917a表示。如果存储器单元的Vth增大高于读取电压，则读取干扰可导致读取错误。例如，Vth分布911a的上尾部超过VrB，使得相关联的存储器单元将被读取为处于B状态而不是A状态。还参见图10A至图10D，以了解读取干扰机制的更多细节。所示的读取干扰表示具有由数百个重复读取操作引起的读取压力的情况。例如，对于服务器处的数据，可能发生该读取压力。较低数据状态的读取干扰通常大于较高数据状态。读取电压VrA、VrB、VrC、VrD、VrE、VrF和VrG可用于在读取操作中读取这些存储器单元的状态。

在擦除操作中，数据存储器单元从编程数据状态的Vth分布(例如，状态A-G)转变到擦除状态。擦除操作包括擦除阶段，其中存储器单元被偏置以进行擦除，然后进行擦除-验证测试。擦除-验证测试可以使用施加的擦除验证电压VvEr。

如下面进一步讨论的，特别是在WLn-1和WLn+1上可能发生读取干扰，其中WLn是正在被读取的字线。读取干扰可发生在选定子块和未选定子块两者中。参见图11A和图11B。

图10A描绘了图7A的NAND串700n，其中示例下层字线WL20被选择用于读取。在图10A至图10D中，水平方向是沿NAND串沟道的长度的方向。这也可以是3D存储器结构中的垂直方向或高度(z轴)。图10B描绘了图10A的NAND串中的沟道电压的两个示例。垂直轴示出电压，并且水平轴示出沿图10A的NAND串的位置。

在图10A至图10D中，时间点对应于图12D中的t9，对于图12A的较长放电周期1205b的情况，在读取操作的沟道放电周期结束时。此时，选定字线电压例如从V读取斜降至0V。例如，未选定字线电压处于V读取＝8V。假设选定存储器单元704已被编程至高数据状态并且具有Vth＝5V。当选定字线电压斜降至0V时，与存储器单元704相邻的沟道的一部分将变为非导电的。与连接到WL0至WL19的存储器单元相邻的选定存储器单元704的源极侧上的沟道的一部分将由源极线驱动至0V，同时SGS晶体管处于导电状态。

由于电子通过接口的移动受限，因此与字线WL21至WL95相邻的选定存储器单元704的漏极侧上的沟道的一部分保持在正电压。例如，曲线1010指示在与WL21至WLDU相邻的沟道部分中沟道电压可为约5V。这可为出于结合图14A至图14D提及的原因而经历的耦合上升电压Vwl_coupled_up。沟道电压在与接口相邻处保持在约5V，然后在与存储器单元708相邻的接口的漏极侧降低。在一个示例中，沟道电压可朝向例如是NAND串的漏极端处的位线电压的0V逐渐降低。

由于与存储器单元704和705相邻的沟道部分的电压差，在沟道中形成生成电子-空穴对的电压梯度。电子-空穴对由于多晶硅沟道中的晶界而产生。空穴1012朝向NAND串的源极端处的源极线移动。电子1013朝向NAND串的漏极端处的位线移动。电子具体地讲是被相对较高的8V控制栅极电压吸引并注入到存储器单元705的电荷俘获层中。这导致存储器单元705出现Vth增大和读取干扰。该读取干扰被称为注入类型的读取干扰。一般来讲，当正在读取的选定存储器单元(例如，更一般地，连接到WL20或WLn的存储器单元)在下层中时，选定存储器单元的漏极侧上的相邻存储器单元(例如，更一般地，连接到WL21或WLn+1的存储器单元)最易受读取干扰的影响。

利用本文所述的技术，沟道的放电周期得以改善，使得沟道电压由曲线1011而不是曲线1010表示。这导致沟道梯度减小并且可能出现读取干扰。例如，沟道电压可从5V降至3V。可使用如本文所述的各种技术基于选定字线或选定存储器单元在一组NAND串中的位置来优化放电周期。

图10C描绘了图7A的NAND串700n，其中示例上层字线WL79被选择用于读取。图10D描绘了图10C的NAND串中的沟道电压的两个示例。垂直轴示出电压，并且水平轴示出沿图10C的NAND串的位置。

当选定字线电压斜降至0V时，与存储器单元713相邻的沟道的一部分将变为非导电的。然而，与图10B相比的一个差异在于，与WL80至WL95相邻的选定存储器单元713的漏极侧上的沟道的一部分将由位线驱动至0V，同时SGD晶体管处于选定子块的导电状态。

由于电子通过接口的移动受限，因此与WL0至WL78相邻的选定存储器单元713的源极侧上的沟道的一部分保持在正电压。例如，曲线1020指示在与WLDL至WL78相邻的沟道部分中沟道电压可为约5V。这可为出于结合图14A至图14D提及的原因而经历的耦合上升电压。沟道电压在与接口相邻处保持在约5V，然后在与存储器单元707相邻的接口的源极侧降低。沟道电压可朝向例如是NAND串的源极端处的源极线电压的0V逐渐降低。

由于与存储器单元712和713相邻的沟道部分的电压差，形成生成电子-空穴对的电压梯度。空穴1022朝向NAND串的漏极端处的位线移动。电子1023朝向NAND串的源极端移动。电子1023具体地讲是被相对较高的8V控制栅极电压吸引并注入到存储器单元712的电荷俘获层中。这导致存储器单元712出现Vth增大和读取干扰。一般来讲，当正在读取的选定存储器单元(例如，更一般地，连接到WL79或WLn的存储器单元)在上层中时，选定存储器单元的源极侧上的相邻存储器单元(例如，更一般地，连接到WL78或WLn-1的存储器单元)最易受读取干扰的影响。但是，如图11B所示，这种趋势可能不适用于靠近接口的上层存储器单元。

利用本文所述的技术，沟道的放电得以改善，使得沟道电压由曲线1021而不是曲线1020表示。这导致沟道梯度减小并且可能出现读取干扰。

图11A描绘了选定子块的Vth宽度与WL_sel的曲线。选定子块是包含正被读取的选定存储器单元的子块。如所提及的，读取操作可涉及读取连接到一个子块中的选定字线的存储器单元。未选定子块是不包含正被读取的选定存储器单元的子块。例如，在图7A中，如果SB0是选定子块，则SB1至SB3是未选定子块。如果WL_sel＝WL20，则存储器单元704和连接到SB0中的WL20的其它存储器单元是选定存储器单元。参见图7A。存储器单元724、744和764以及分别连接到SB1、SB2和SB3中的WL20的其它存储器单元是未选定存储器单元的示例。其它未选定存储器单元包括连接到未选定字线WL0至WL19和WL21至WL95的SB0至SB3中的存储器单元。

在图11A和图11B中，垂直轴描绘了Vth宽度，Vth宽度是读取干扰的量度，并且水平轴描绘了选定字线WL_sel的位置，在该示例中，选定字线WL_sel的位置可在下层中的WL0至WL47和上层中的WL48至WL95的范围内。水平轴还表示WL_sel和堆叠中的选定存储器单元的高度。通常，随着Vth分布的上尾部由于读取干扰而增加，Vth宽度增大，如图9所示。在图11A和图11B中，竖直轴线采用相同的比例，并且水平轴线采用相同的比例。

对于WL_sel的每个值，通过对连接到选定块中的WL_sel的存储器单元执行数百次重复读取操作来施加读取压力。然后在选定子块和未选定子块中以高精度读取连接到WLn-1和WLn+1的存储器单元，以获得Vth分布和对应的Vth宽度(+/-2.5σ宽度)。当WL_sel在下层中时，曲线1100描绘了连接到WLn+1的存储器单元的Vth宽度，并且曲线1101描绘了连接到WLn-1的存储器单元的Vth宽度。Vth宽度和读取干扰对于WLn+1显著更大，这与图10A和图10B一致。此外，在曲线1100中，Vth宽度从WL0处的低值增大至约WL17处的峰值，然后再次减小回到WL47处的低值。在曲线1101中，Vth宽度保持在低值。

当WL_sel在上层中时，曲线1102描绘了连接到WLn-1的存储器单元的Vth宽度，并且曲线1103描绘了连接到WLn+1的存储器单元的Vth宽度。Vth宽度和读取干扰对于WLn-1显著更大，这与图10C和图10D一致。在曲线1102中，Vth宽度从WL48处的低值增大至约WL78处的峰值Vth1，然后再次减小回到WL95处的低值。在曲线1103中，Vth宽度保持在低值。

图11B描绘了未选定子块的Vth宽度与WL_sel的曲线。当WL_sel在下层中时，曲线1105描绘了连接到WLn+1的存储器单元的Vth宽度，并且曲线1106描绘了连接到WLn-1的存储器单元的Vth宽度。Vth宽度和读取干扰对于WLn+1显著更大，这与图10A和图10B一致。在曲线1105中，Vth宽度从WL0处的低值增大至约WL20处的峰值，然后再次减小回到WL47处的低值。在曲线1106中，Vth宽度保持在低值。曲线1105类似于曲线1100，但曲线1105的Vth宽度的峰值比曲线1100显著更高。另外，曲线1105出现峰值Vth的WL比曲线1100略高(WL20与WL17)。

当WL_sel在上层中时，曲线1107描绘了WLn+1的Vth宽度，并且曲线1108描绘了WLn-1的Vth宽度。对于靠近上层底部的WL值，Vth宽度和读取干扰对于WLn+1显著更大。对于靠近上层的中间范围和顶部(例如，约WL59至WL82)的WL值，WLn-1的Vth宽度和读取干扰大于WLn+1，这与图10C和图10D一致。

在曲线1107中，Vth宽度从WL48处的Vth2>Vth1的峰值减小至约WL58处的低值，然后保持在该低值。在曲线1108中，Vth宽度从WL48处的低值增大至WL78处的峰值，然后再次减小回到约WL82处的低值，并且保持在该低值直到WL95。

图11A和图11B的曲线提供了在减少读取干扰时有用的信息。首先，当WL_sel在下层或上层中(分别为曲线1105和1107)时，峰值读取干扰可能处于未选定子块中。另外，当WL_sel在下层中时，选定子块发生峰值读取干扰的WL可能性比未选定子块略低(分别为WL17与WL20)。另外，当WL_sel处于上层的底部(例如，WL48至WL58)时，未选定子块(曲线1107)的读取干扰比选定子块(曲线1102)显著更大。来自WL48至WL58的曲线1107的部分与结合图10C和图10D讨论的模型相反，其中假设当WL_sel在上层中时，WLn-1的干扰将大于WLn+1的干扰。据信，这种异常是由于接口的接近所致。来自WL59至WL82的曲线1107的部分与结合图10C和图10D讨论的模型一致，因为WLn-1的读取干扰大于WLn+1的读取干扰。

可基于该信息应用读取干扰对策，诸如增加NAND串沟道的放电周期，这考虑了选定子块和未选定子块两者的最坏情况读取干扰场景，以及堆叠存储器设备的上层和下层中的读取干扰的WL_sel依赖性。例如，当WL_sel在下层或上层中时，可分别基于曲线1105和1107来设置放电周期。这些曲线表示当WL_sel在下层或上层中时的最坏情况读取干扰。例如，参见图11C至图11E的实施细节。

图11C描绘了与图11A和图11B一致的放电周期与WL_sel的曲线。垂直轴描绘了放电周期(DP)，其被设置为作为WL_sel的函数的控制参数，以最小化与图11A和图11B一致的读取干扰。DP是堆叠中WL_sel的高度的函数。DPmin、DPint和DPmax分别是最小、中间和最大放电周期，其中DPmin<DPint<DPmax。DPmax可例如为1.5至3倍DPmin。

在一个示例具体实施中，当WL_sel在下层中时，根据WL_sel的线性递增函数(曲线1120)，DP随着WL_sel从WL0增大至WL20而从DPmin增大至DPmax。函数可为：DP＝[(DPmax-DPmin)/(WL20-WL0)]xWL_sel+DPmin。例如，当WL_sel＝WL0时，函数为DP＝[(DPmax-DPmin)/(WL20-WL0)]xWL0+DPmin＝DPmin。当WL_sel＝WL20时，函数为DP＝[(DPmax-DPmin)/(WL20-WL0)]xWL20+DPmin＝(DPmaxDPmin)+DPmin＝DPmax。根据WL_sel的线性递减函数(曲线1119)，DP也可随着WL_sel从WL21减小至WL47而从DPmax减小至DPmin。

在另选的简化具体实施中，当WL_sel的范围是从WL0到WL20时(曲线1130)而不是曲线1120时，使用DPint的固定放电周期。DPint可例如在DPmin和DPmax之间的中间。作为进一步的简化，随着WL_sel从WL21增大至WL47(曲线1121)，DP也可以固定在DPmax。

当WL_sel在上层中时，根据WL_sel的线性递减函数(曲线1122)，DP随着WL_sel从WL48增大至WL58而从DPmax减小至DPmin。根据WL_sel的线性递增函数(曲线1123)，DP随后随着WL_sel从WL59增大至WL78而从DPmin增大至DP2<DPmax。根据WL_sel的线性递减函数(曲线1124)，DP随后随着WL_sel从WL79增大至WL95而从DP2增大至DPmin。

在另选的简化具体实施中，当WL_sel的范围是从WL48到WL58时(曲线1131)而不是曲线1122时，使用DPint的固定放电周期。作为进一步的简化，当WL_sel的范围是从WL59到WL95(曲线1132)而不是曲线1123和1124，也可使用DP1的固定放电周期(其中DP1<DP2<DPint)。各种其它方法也是可能的。通过适当地增加放电周期，沟道放电量增加，使得读取干扰减少。

在一个具体实施中，放电周期在选定存储器单元在下层的顶部处(例如，在WL47处)时比选定存储器单元(例如，WL_sel)在下层的底部处(例如，在WL0处)时长。放电周期可能在选定存储器单元在下层的顶部处时比选定存储器单元在上层的顶部处(例如，在WL95处)时长。放电周期可能在选定存储器单元在上层的底部处(例如，在WL48处)时比存储器单元在上层的顶部处(例如，在WL95处)时长。

图11C至图11E中的WL_sel值是具体示例。在更一般的示例中，当选定存储器单元在下层中时，当选定存储器单元(WL_sel)高于下层中的存储器单元(或字线)至少20％并且低于下层中的存储器单元(或字线)至少20％时，设置放电周期的最大值(DPmax)。例如，对于下层中的48条字线和相关联的存储器单元，48的20％等于10条字线。因此，可在WL38>＝WL_sel>WL9时设置DPmax。在另一个示例中，由于当WL_sel在下层中时未选定子块的读取干扰的峰值靠近中间点，因此可设置更特定的范围，使得当选定存储器单元在下层中时，当选定存储器单元(WL_sel)高于下层中的存储器单元(或字线)至少30％并且低于下层中的存储器单元至少30％时，设置DPmax。例如，对于下层中的48条字线和相关联的存储器单元，48的30％等于15条字线。因此，可在WL33>＝WL_sel>WL14时设置DPmax。

当选定存储器单元在与下层的底部相邻的一组存储器单元(例如，如图7A所示的范围从WL0到WL20的组1180)中时，DP可作为选定存储器单元(或WL_sel)的增加高度的函数而增大。当选定存储器单元在与下层的顶部相邻的一组存储器单元(例如，图11C、曲线1121或1119和图7A中的范围从WL21到WL47的组1181)中时，DP可随着选定存储器单元(或WL_sel)的高度增加而不增大(固定或增大)。当选定存储器单元在与下层的顶部相邻的一组存储器单元(例如，图11C、曲线1119和图7A中的范围从WL21到WL47的组1181)中时，DP可作为选定存储器单元的增加高度的函数而减小。当选定存储器单元在与下层的顶部相邻的一组存储器单元(例如，图11C、曲线1121和图7A中的范围从WL21到WL47的组1181)中时，DP可与选定存储器单元的高度无关。

当选定存储器单元在与上层底部相邻的第一组存储器单元(例如，图11C和图7A中的范围从WL48到WL58的组1182)中时，DP可作为选定存储器单元(或WL_sel)的增加高度的函数而减小。当选定存储器单元在与第一组存储器单元相邻并位于其上方的第二组存储器单元(例如，图11C和图7A中的范围从WL59到WL78的组1183)中时，DP可作为选定存储器单元(或WL_sel)的增加高度的函数而增大。当选定存储器单元在与第二组存储器单元相邻并位于其上方并且与上层的顶部相邻的第二组存储器单元(例如，图11C和图7A中的范围从WL79到WL95的组1184)中时，DP可作为选定存储器单元(或WL_sel)的增加高度的函数而减小。

使用WL_sel的线性递增和递减函数的另一个选项包括WL_sel的非线性递增和递减函数。

图11D描绘了与图11A和图11B一致的接通电压的斜升速率与WL_sel的曲线。通过使用大于正常斜升速率，放电量在给定放电周期内增加，因为放电比使用正常斜升速率更早开始。该选项可代替调节放电周期的持续时间和/或峰值电压的选项或与其一起实现。该示例示出了具有与图11C中的曲线相同形状的曲线作为一种可能的具体实施。还可以使用采用固定电平而不是WL_sel的递增和递减函数的简化具体实施。

该示例示出，施加到选定存储器单元的接通电压的斜升速率在选定存储器单元在下层的顶部处时比选定存储器单元在下层的底部处时大。

该示例还示出，施加到漏极端选择栅极晶体管的接通电压的斜升速率在选定存储器单元在下层的顶部处时比存储器单元在下层的底部处时大。

该示例还示出，施加到与接口相邻的虚设存储器单元的接通电压的斜升速率在选定存储器单元在下层的顶部处时比存储器单元在下层的底部处时大。

图11E描绘了与图11A和图11B一致的峰值接通电压与WL_sel的曲线。通过针对字线的接通电压使用大于正常峰值电压，放电量在给定放电周期内增加，因为相关联的存储器单元处于比使用正常峰值电压时更强的导电状态。该选项可代替调节放电周期的持续时间和/或斜升速率的选项或与其一起实现。该示例示出了具有与图11C中的曲线相同形状的曲线作为一种可能的具体实施。还可以使用采用固定电平而不是WL_sel的递增和递减函数的简化具体实施。

图11F描绘了与图11A至图11E一致的用于减少读取干扰的示例读取操作的流程图。步骤1150包括接收用于选定子块中的选定字线WL_sel的读取命令，其中选定字线连接到选定存储器单元。步骤1151包括基于WL_sel来确定NAND串的沟道的放电周期(DP)。步骤1152包括在放电周期期间对NAND串的沟道放电。步骤1153包括在读取周期中将控制栅极读取电压施加到选定字线，同时感测选定存储器单元的导电状态。这涉及读取连接到选定字线的选定数据存储器单元。

这些步骤可由例如图1的电路执行。例如，步骤1151可由图1的放电周期设置电路115基于例如图11C的曲线执行。步骤1152和1153可由包括控制器122和控制电路110的电路执行，控制电路包括如图3A所详述的功率控制模块116。

图11G描绘了用于实现图11F的步骤1152中的示例过程的流程图。步骤1154包括在放电周期期间将0V施加到NAND串的漏极端和源极端。步骤1155包括在放电周期期间将接通电压施加到存储器单元和选择栅极晶体管。接通电压可为控制栅极电压，该控制栅极电压足够高以使存储器单元或选择栅极晶体管处于导电状态。图12A和图12D至图12F提供了放电周期期间接通电压的示例。参见图12A至图12F中例如图11G的示例具体实施细节。

在图12A至图12F中，垂直轴表示电压并且水平轴表示公共时间轴。另外，t0至t8处的时间段1205a表示图11C的放电周期DPmax，t0至t6处的时间段1205b表示图11C的放电周期DPmin，并且t9至t15处的时间段1206表示读取操作的读取周期。

图12A描绘了在与图11F和图11G一致的读取操作中施加到选择栅极晶体管的示例电压信号。Vsgd_sel是施加到读取操作的选定子块中的SGD晶体管的控制栅极的电压。这是具有选定存储器单元的子块。Vsgd_unsel是施加到读取操作的未选定子块中的SGD晶体管的控制栅极的电压。Vsgs是施加到块中的SGS晶体管的控制栅极的电压。在t0处，电压例如从初始电平Vss＝0V升高或斜升至峰值电平诸如由曲线1200表示的7V，并且保持在固定电平，直至由曲线1201表示的t6或t8。Vsgd_unsel和Vsgs继续处于固定电平，直至t14(曲线1202)。Vsgd_unsel从t6至t7(曲线1204)或从t8至t9(曲线1203)降低或斜降至0V。电压从t0至t3的斜升意在表示对应于图3C的波形的正常斜升速率。需要有限量的时间(t3至t0)来将电压从初始电平转变为峰值电平。在该示例中，在1205a或1205b的放电周期期间施加接通电压。

当SGD电压处于峰值电平(曲线1201)时，SGD晶体管处于导电状态，使得位线电压(例如，0V)连接到NAND串沟道的漏极端。这在NAND串的漏极端处形成沟道的放电路径。另外，当SGS电压处于峰值电平(曲线1201)时，SGS晶体管处于导电状态，使得源极线电压(例如，0V)连接到NAND串沟道的源极端。这在NAND串的源极端处形成沟道的放电路径。

在读取期间，Vsgd_sel和Vsgs保持在峰值电平，使得可发生选定子块中的NAND串的感测。将Vsgd_unsel设置为0V，使得相关联的SGD晶体管处于非导电状态。这防止了未选定NAND串干扰选定NAND串的感测。

图12B描绘了在与图11F和图11G一致的读取操作中施加到选定位线的示例电压信号。如曲线1210所示，位线电压Vbl可在放电周期期间设置为0V，以帮助从NAND串的漏极端放电NAND串沟道的电压。在t9处，Vbl增大至感测电压Vbl_感测(曲线1213)，如结合图2所讨论的。在针对每个读取电压进行感测期间，感测电路的感测节点电压可保持相对稳定或可衰减。在一个实施方案中，如果感测节点电压衰减到低于指定的跳闸电压，则认为选定存储器串处于导电状态，并且选定存储器单元的Vth低于读取电压。在该示例中，分别在t11和t13处确定感测节点电压是否衰减到低于跳闸电压，以便相对于VrA和VrE进行感测。如果感测节点电压不衰减到低于跳闸电压，则认为选定存储器串处于非导电状态，并且选定存储器单元的Vth等于或高于分界电压。在t14处，位线电压斜降至Vss。

图12C描绘了在与图11F和图11G一致的读取操作中施加到源极线的示例电压信号。在该示例中，源极线电压Vsl固定在Vss＝0V处。在一种方法中，Vsl对于块中的所有NAND串是公共的。在放电周期期间，设置Vsl＝0V有助于从NAND串的源极端放电NAND串沟道的电压。在读取周期期间，由于Vbl_感测>Vsl，设置Vsl＝0V允许电流从漏极端流到源极端。

图12D描绘了在与图11F和图11G一致的读取操作中施加到选定字线WLn的示例电压信号。图12D至图12F示出了用于调整字线电压的斜升速率和/或量值以增加沟道放电的选项。通过使用大于正常斜升速率或字线电压，放电量在给定放电周期内增加。这些选项可代替调节放电周期的持续时间的选项或与其一起实现。

在一个选项中，与未选定字线的斜升速率相比，选定字线以及与接口相邻的虚设存储器单元的斜升速率可以更大。据发现，特别是增大这些字线的斜升速率可有助于增加放电量。更大的斜升速率也可用于选定字线与接口之间的字线。在另一个选项中，更大的斜升速率用于与选定字线处于同一层中的字线。通过为字线中的一些提供更大的斜升速率，可在给定放电周期内增加沟道放电，同时使字线电压驱动器的附加功率消耗最小化。

在另一方面，可在沟道放电期间为一些字线提供更大的字线电压峰值量值。

在另一方面，可基于自上次感测操作以来的时间来设置字线电压的斜升速率和/或峰值量值，其中该时间与自上次感测操作以来沟道电压的衰减量相关联。

在放电周期开始时，在t0处，选定字线电压从Vss斜升至峰值电平V读取1或V读取2>V读取1。另外，示出了两种不同的斜升速率。曲线1220表示正常斜升速率，其中电压从t0至t4从Vss斜升至V读取1(斜升速率为V读取1/(t4-t0))或从t0至t5从Vss斜升至V读取2(斜升速率为V读取2/(t5-t0))。曲线1221表示快速斜升速率，其中电压从t0至t1从Vss斜升至V读取1(斜升速率为V读取1/(t1-t0))或从t0至t2从Vss斜升至V读取2(斜升速率为V读取2/(t2-t0))。在斜升之后，选定字线电压保持在V读取1(曲线1222)或V读取2(曲线1223)，然后根据是否分别使用放电周期1205a或1205b从t6至t7(曲线1227)或从t8至t9(曲线1226)斜降回Vss。通过以足够高的电平(接通电压)提供选定字线电压，相关联的存储器单元以导电状态提供，以允许沟道在放电周期放电。

在读取周期期间，选定字线电压在t10处从Vss增大至VrA，保持在VrA直至t12(曲线1224)，在t12处从VrA增大至VrE，保持在VrE直至t14(曲线1225)，然后在t14处降低回Vss。

当选定字线在下层中时，对选定字线电压使用快速斜升速率经由NAND串的源极端增大NAND串沟道的放电，其中低导电性接口不在选定字线与源极端之间。当选定字线在上层中时，对选定字线电压使用快速斜升速率经由NAND串的漏极端增大NAND串沟道的放电，其中低导电性接口不在选定字线与漏极端之间。

图12E描绘了在与图11F和图11G一致的读取操作中施加到未选定数据字线的示例电压信号。在放电周期开始时，在t0处，未选定字线电压从Vss斜升至峰值电平V读取1或V读取2>V读取1。另外，示出了两种不同的斜升速率。曲线1230表示正常斜升速率，其中电压从t0至t4从Vss斜升至V读取1，或从t0至t5从Vss斜升至V读取2。曲线1231表示快速斜升速率，其中电压从t0至t1从Vss斜升至V读取1，或从t0至t2从Vss斜升至V读取2。在斜升之后，选定字线电压保持在V读取1(曲线1232)或V读取2(曲线1233)。如果在放电周期期间未选定字线电压处于V读取2，则可根据是否分别使用放电周期1205a或1205b，在t6或t8处将其斜降至读取周期的较低峰值电平V读取1，使得未选定字线将处于V读取1的均匀电压。通过以足够高的电平提供未选定字线电压，相关联的存储器单元被提供为处于导电状态，以允许沟道在放电周期放电，并且允许在读取周期进行读取。

在读取周期期间，未选定字线电压保持在V读取1，然后在t14处降低回Vss。

图12F描绘了在与图11F和图11G一致的读取操作中施加到虚设字线的示例电压信号。在放电周期开始时，在t0处，虚设字线电压从Vss斜升至峰值电平V读取1或V读取2。另外，示出了两种不同的斜升速率。曲线1240表示正常斜升速率，其中电压从t0至t4从Vss斜升至V读取1，或从t0至t5从Vss斜升至V读取2。曲线1241表示快速斜升速率，其中电压从t0至t1从Vss斜升至V读取1，或从t0至t2从Vss斜升至V读取2。在斜升之后，选定字线电压保持在V读取1(曲线1242)或V读取2(曲线1243)。如果在放电周期期间虚设字线电压处于V读取2，则可根据是否分别使用放电周期1205a或1205b，在t6或t8处将其斜降至读取周期的较低峰值电平V读取1。通过以足够高的电平提供虚设字线电压，相关联的存储器单元被提供为处于导电状态，以允许沟道在放电周期放电，并且允许在读取周期进行读取。

在读取周期期间，虚设字线电压保持在V读取1，然后在t14处降低回Vss。

快速斜升速率在放电周期期间提供处于导电状态的相关联的存储器单元更长时间段，使得放电量增加而不增加放电周期的持续时间。与正常斜升速率相比，当使用快速斜升速率时，相关联的存储器单元在放电周期更快进入导电状态。例如，在图12F中，WLDL/WLDU的导电状态可从t4至t8增大至t1至t8，延长t4至t1。放电周期的总时间保持在t0至t8。导电状态的较长时间增大了流过接口的放电流量并且减小了选定字线与相邻字线之间的电压梯度，如图10B中的曲线1011和图10D中的曲线1021所示。该方法避免了增加放电周期的总时间，使得读取操作的总时间不增加。然而，在使用快速斜升速率时，在功率消耗方面存在罚分。功率消耗基于存储器设备的电流消耗Icc。通过明智地选择使用快速斜升速率的字线，并且通过为这些字线提供单独的电压驱动器，可优化沟道放电的量，同时使额外的功率消耗最小化。类似地，高于正常峰值电压(例如，V读取2)可用于放电周期中的一些字线电压，而正常峰值电压(例如，V读取1)用于放电周期中的其它字线电压。

对虚设字线电压使用快速斜升速率和/或高于正常峰值电压允许更多电子在放电周期期间移动通过接口。如上所述，由于其高度相对较大，接口是导电性降低的区域。当WL_sel分别在下层或上层中时，WL_sel的较高斜升速率或高于正常峰值电压对于经由NAND串的源极端或漏极端增加放电也是有用的。

需注意，图12D至图12F中使用了两个峰值电平V读取1和V读取2，但也可使用不同的峰值电平。另外，可以使用两个以上的峰值电平。

图13A描绘了对放电周期的调整与自上次感测操作以来的时间的示例曲线。纵轴描绘了根据倍增器(诸如1.5倍或1倍)对放电周期的调节。如所提及的并且如结合图14A至图14D进一步所述的，沟道电压可在感测操作之后耦合上升并且随时间推移逐渐衰减。因此，自上次感测操作以来经过的时间提供对沟道电压的指示，其中当时间较小时，沟道电压较大。可使用图1的定时器119跟踪时间。当自上次感测操作以来的时间相对较短时，放电周期可增加，因为对于对沟道放电的需求较大。

在由实线表示的一种方法中，当时间小于阈值时间T2时使用较大的调节，诸如1.5倍，并且当时间大于T2时不使用调节。在由虚线表示的另一种方法中，使用许多可变调节。当时间小于T1时使用1.5倍，当时间大于T3时使用1倍，并且调节随着时间从T1增至T3而逐渐降低，其中T1<T2<T3。

定时器可被配置为跟踪自该组NAND串的上次操作以来的时间段，其中控制电路被配置为当该时间段相对较长时(例如，放电周期是该时间段的递增函数)，将放电周期设置为相对较长。

图13B描绘了读取操作的放电周期中字线电压的斜升速率量值与自上次感测操作以来的时间的示例曲线。当沟道电压较大时，由于对沟道放电的需求较大，因此可应用快速斜升速率的有益效果。在由实线表示的一种方法中，当时间小于阈值时间T2时，使用较高的斜升速率R2，并且当时间大于T2时，使用较低的斜升速率R1。较高的斜升速率R2可分别对应于图12D、12E和12F中的曲线1221、1231和1241。在这种情况下，为了简单起见，使用两个斜升速率。

在由虚线表示的另一种方法中，使用许多可变的斜升速率。当时间小于T1时使用R2，当时间大于T3时使用R1，并且斜升速率随着时间从T1增至T3而逐渐降低，其中T1<T2<T3。

图13C描绘了读取操作的放电周期中字线电压的峰值电平与自上次感测操作以来的时间的示例曲线。字线电压的增加峰值电平可单独地或与快速斜升速率组合地增加沟道放电。在由实线表示的一种方法中，当时间小于阈值时间T2时使用较高的峰值电平V读取2，并且当时间大于T2时使用较低的峰值电平V读取1。图12D至图12F中提供了V读取1和V读取2的示例。在这种情况下，为了简单起见，使用两个峰值电平。

在由虚线表示的另一种方法中，使用许多可变的峰值电平。当时间小于T1时使用V读取2，当时间大于T3时使用V读取1，并且峰值电平随着时间从T1增至T3而逐渐降低。

图13B和图13C的调整可应用于一个或多个字线电压中的任一个。

图14A描绘了编程操作中的示例波形的曲线，示出了字线电压的耦合上升。在进行感测操作(例如，作为编程或读取操作的一部分)之后，可发生对数据和虚设字线的耦合上升。该耦合上升可最高至例如约4V。当字线电压浮动时发生耦合上升。图14A和图14B描述了在编程操作的验证部分之后发生的耦合上升，并且图14C和图14D描述了在读取操作之后发生的耦合上升。

所示的时间段代表一个程序验证迭代或循环。横轴表示时间，并且纵轴表示字线电压Vwl。在t0至t4期间，编程电压1400被施加到选定字线并达到Vpgm的量值。编程电压可以暂时暂停在中间电平，诸如Vpass，以避免单次大的转换，这可能具有不希望的耦合效应。在t0至t19期间，通过电压1405被施加到未选定字线并达到Vpass的量值，该量值足够高以提供处于导电状态的存储器单元，使得可对选定字线的存储器单元进行感测(例如，验证)操作。通过电压包括增加部分、例如在Vpass处的固定幅度部分和降低部分。任选地，通过电压可以相对于编程电压更快地增加，从而在t0之前达到Vpass。

验证电压1410被施加到选定字线。在该示例中，一个接一个地施加所有七个验证电压。在该示例中使用了八级存储器设备。分别在t8、t9、t10、t11、t12、t13和t14时施加VvA、VvB、VvC、VvD、VvE、VvF和VvG的验证电压。感测电路可以在每个验证电压期间被激活。在t15至t16期间，波形从VvG降低至0V或其他稳态电平。

对于包括虚设字线的未选定字线，Vpass的减小将导致存储器单元从导电状态转换到非导电状态。具体地讲，当Vpass降到低于截止电平Vcutoff(t18处的点线)时，存储器单元的沟道将被截止，例如存储器单元将变为非导电。当单元变为非导电时，它充当电容器，其中控制栅极为一个板，而沟道为另一个板。当Vcg<Vcutoff或Vcg<(Vth+Vsl)时，存储器单元变为非导电，其中Vcg是存储器单元的控制栅极电压(字线电压)，Vth是存储器单元的阈值电压，并且Vsl是源极线电压，该源极线电压又大约是存储器单元的源极端子处的电压。对于处于最高编程状态(例如，G状态)的单元，Vth可低至VvG，并且高至在图9中的Vth分布917中的G状态的上尾部处的Vth。因此，Vcutoff可低至VvG+Vsl，或者高至G状态上尾部+Vsl的Vth。随着通过电压1405从Vcutoff降低至0V，沟道电容性地耦合下降类似的量，如图14B中的曲线1415表示。

当Vsl较大时，沟道截止时的电压摆幅将较大。然而，由于Vch＝Vsl，Vch的最小下耦合电平将基本上独立于Vsl。例如，当Vsl＝1V时，字线电压中的6V摆幅(例如，Vcutoff＝6V)将导致与当Vsl＝0V时字线电压中的5V摆幅(例如，Vcutoff＝5V)大约相同的最小下耦合电平Vch。

曲线1412表示字线电压从t19至t20的耦合上升的一个示例。耦合上升被描绘为相对快速地发生，但这未按比例绘制。实际上，例如从t5至t19的验证操作可能消耗大约100微秒，而字线的耦合上升可能显著更长，在毫秒范围内，诸如10毫秒。该示例假设字线电压已达到其预期的例如Vss＝0V的最小斜降电平。当Vwl随后耦合上升时，其达到Vwl_coupled_up的最大电平并且块处于第二读取状态。Vwl在几分钟内逐渐放电回到0V，以使块返回到第一读取状态。

图14B描绘了对应于图14A的沟道电压(Vch)的曲线。对于未选定NAND串(不具有在当前编程循环中被编程的单元的串)，Vch将在编程电压期间(例如从t0至t4)被升压到一个电平诸如8V(未示出)。这种升压是通过提供处于非导电状态的未选定串的SGD和SGS晶体管以使Vch浮动来实现的。当Vpass和Vpgm被施加到字线时，由于电容耦合，Vch耦合得更高。对于选定NAND串(具有在当前编程循环中被编程的单元的串)，Vch通常接地，如在编程电压期间所示。

在验证电压期间，例如，对于选定NAND串，Vch最初可以是大约1V。对于选定NAND串的沟道，Vch与Vsl大约相同。Vsl基于所使用的感测的类型来设定。示例包括：负感测，其中Vsl为大约1V；以及正感测，其中Vsl为大约0V，并且使用负字线电压。无论Vsl的电平或所使用的感测类型如何，本文描述的技术都适用。

沟道从t18至t19电容性地耦合下降到最小电平，然后从t19至t20开始回到其例如0V的最终电平。如果字线的电压在t19处被允许开始浮动，则电压(曲线1412)通过Vch的增大而电容性地耦合得更高。在一个示例中，字线的电压浮动到Vwl_coupled_up的峰值电平(曲线1412)，例如约4V。例如，Vcutoff可以是6V，使得耦合到沟道的字线电压存在6V的变化(例如，6V至0V)。例如，在Vch的初始值为1V且耦合比为90％的情况下，最小Vch可以是大约1-6×0.9＝-4.4V。因此，当Vch返回到0V时，耦合到存储器单元的字线例如控制栅极的Vch中存在4.4V的增大。通过将90％的耦合比应用于该耦合上升，Vwl_coupled_up可大约为4.4×0.9＝4V。通过断开字线与字线驱动器的连接来浮动字线的电压。

曲线1415的沟道电压对应于曲线1412在t19之后的字线电压。

图14C描绘了读取操作中的示例波形的曲线，示出了字线电压的耦合上升。读取操作类似于验证操作，因为两者都是感测操作，并且都可以提供字线电压的耦合上升。横轴表示时间，并且纵轴表示字线电压Vwl。通过电压的曲线1430、1431和1432分别施加到从t0至t3、t4至t8和t9至t12的未选定字线，并且具有Vpass的量值。通过电压包括增加部分、在Vpass处的部分和降低部分。与图10一致，读取电压包括分别用于下、中和上页中的每一页的单独波形1420(处于VrA和VrE的电平)、1421(处于VrB、VrD和VrF的电平)和1422(处于VrC和VrG的电平)。这些读取电压被施加到选定字线。在该示例中使用了八级存储器设备。

对于未选定字线，Vpass的减小将导致存储器单元从导电状态转换到非导电状态，如所讨论的。t13时的点线指示G状态单元何时变为非导电。随着通过电压的曲线1432从Vcutoff降低至0V，沟道电容性地耦合下降类似的量，如图14D中的曲线1435表示。随着t14之后沟道电压的增加，字线电压浮动并被更高地耦合到Vwl_coupled_up。

图14D描绘了对应于图14C的沟道电压(Vch)的曲线。沟道从t13至t14电容性地耦合下降到Vch_min的最小电平，然后从t14至t15开始回到其例如0V的最终电平。如果允许字线电压在t14处开始浮动，则电压(曲线1432)通过Vch的增大(曲线1435)而电容性地耦合得更高。如结合图14B所讨论的，字线的电压浮动到Vwl_coupled_up的峰值电平。

图15描绘了与图5至图8一致的用于包括两个层的半导体堆叠的示例制造过程。该过程可延伸以形成两个以上的层。步骤1500包括在存储器单元区域中的基板上形成堆叠的下层。步骤1501包括蚀刻下层中的存储器空穴，以及用牺牲材料(诸如SiN)填充存储器空穴。参见例如图16A。

步骤1502包括在下层上形成堆叠的上层。步骤1503包括蚀刻上层中的存储器空穴。参见例如图16B。步骤1504包括从下层中的存储器空穴移除牺牲材料(例如，使用湿蚀刻)。参见例如图16C。

步骤1505包括将氧化物-氮化物-氧化物(ONO)膜沉积于存储器空穴中。参见例如图16D。步骤1506包括蚀刻堆叠中的狭缝。参见例如图16E。步骤1507包括使用狭缝以金属替代堆叠的介电层的牺牲材料。这可涉及经由狭缝提供蚀刻剂，该蚀刻剂移除牺牲材料，产生空隙，然后经由填充空隙的狭缝提供金属。

步骤1508包括从狭缝中清洁金属、在狭缝中沿狭缝的壁沉积介电膜、蚀刻介电膜的底部、将金属沉积于狭缝中，以及执行CMP以移除过量的金属。该步骤可在狭缝中提供从叠堆的顶部到衬底的导电金属路径，以连接到叠堆下方的电路。参见例如图16F。

步骤1509包括蚀刻存储器单元区域中的接触空穴以用于接触控制栅极线。参见例如图16G。步骤1510包括将金属沉积于接触空穴中。参见例如图16G。

需注意，这些步骤中的一些可以与图15中所示的顺序不同的顺序来执行。

图16A描绘了与图15的步骤1500和1501一致的配置中的半导体结构1600。该结构包括基板1601的存储器单元区域。还可同时制造外围区域(未示出)。基板包括例如本征硅区域1602、深n阱1603和p阱1604。堆叠的下层1605包括交替的介电层和控制栅极层。在该制造阶段，控制栅极层可包括牺牲材料。描绘了示例介电层1606和示例控制栅极层1607。该示例包括该层中的九个控制栅极层。介电层1608在堆叠的顶部上延伸，而介电层1609在半导体结构的顶部上延伸。例如，介电层1608可为例如通过LPCVD或PECVD沉积的SiOx。例如，介电层1609可为例如通过低压化学气相沉积(LPCVD)或等离子体增强的化学气相沉积(PECVD)沉积的SiN。

半导体结构包括在层中蚀刻的多个存储器空穴。示例存储器空穴1610(当存储器空穴被填充时也称为列或柱)包括在伸长部分1612上方的加宽的顶部部分1611。源极侧区1613位于存储器孔的下方。还描绘了堆叠的顶部1614和底部1615。坐标系显示x、y和z(垂直)方向。

图16B描绘了与图15的步骤1502和1503一致的配置中的半导体结构1620。堆叠的第二(顶部)层1616在下层上形成，并且还包括交替的介电层和控制栅极层。在下层的顶部处的接口IF将上层和下层分开。描绘了示例介电层1621和示例控制栅极层1622。该示例包括该层中的九个控制栅极层。介电层1623在半导体结构1620的顶部上延伸，该半导体结构包括交替的介电层和控制栅极层的堆叠1626。

包括示例存储器空穴1624的存储器空穴被蚀刻在堆叠的上层中。这些存储器空穴与上层中的存储器空穴中的牺牲材料(例如，示例牺牲材料1625)对准。在一些情况下，上层和下层中的存储器空穴之间存在不对准。加宽的顶部部分1611为上层中的存储器空穴提供用于接触的增大面积，以确保存储器空穴被连接以提供穿过两个层的连续存储器空穴。

图16C描绘了与图15的步骤1504一致的配置中的半导体结构1630。一旦移除下层中的牺牲材料，就形成连续存储器空穴，诸如示例连续存储器空穴1631，该存储器空穴延伸穿过两个层，从堆叠的顶部到堆叠的底部。连续存储器空穴1631包括下层的存储器空穴部分1632和上层的存储器空穴部分1624。

图16D描绘了与图15的步骤1505一致的配置中的半导体结构1640。使用材料(诸如ONO膜、多晶硅沟道和核心电介质)来填充存储器空穴。为了提供多晶硅沟道，可沉积非晶硅，然后进行加热步骤。这导致列1641(例如，柱)包括在下层中的列1643的上方的上层中的列1642。

图16E描绘了与图15的步骤1506一致的配置中的半导体结构1650。在堆叠中的y方向上周期性地形成狭缝(包括示例狭缝1651)。每个狭缝可在y-z平面中具有均匀的横截面并且在x方向上跨叠堆延伸。

图16F描绘了与图15的步骤1507和1508一致的配置中的半导体结构1660。通过在狭缝中提供蚀刻剂，移除控制栅极层的牺牲材料。随后用金属(诸如钨)填充在控制栅极层中产生的空隙。例如，为控制栅极层1622提供金属(例如，导电层)。然后将金属残留物从狭缝中移除，并且将介电膜1663沉积于狭缝中，从而在狭缝中留下空隙。空隙可从叠堆底部处的p阱延伸至叠堆的顶部。可用金属1672填充狭缝，该金属向基板提供金属互连结构。

图16G描绘了与图15的步骤1509和1510一致的配置中的半导体结构1670。在具有存储器空穴的区域外的叠堆中蚀刻接触空穴以提供空隙，这些空隙从控制栅极层的梯形边缘向上延伸至叠堆的顶部。然后用金属填充接触空穴以提供金属通孔，这些金属通孔将控制栅极层连接到叠堆的顶部。后续处理涉及将叠堆上方的金属路径连接到触点。这些金属路径继而可连接到例如电压源，或其他电路。示例通孔1671连接到控制栅极层1662。还描绘了先前讨论的存储器单元之间的距离d1和d2。参见图6的堆叠的区622的近距离视图。

半导体结构是三维结构的示例，其中存储器单元被布置在NAND串中。

该叠堆包括多个交替的导电层和介电层。导电层连接到每个NAND串中的存储器单元和其它晶体管(诸如的SGD和SGS晶体管)的控制栅极。在一种方法中，将上层和下层中的导电层和相关联的存储器单元分开距离d1。与接口相邻的导电层和相关联的存储器单元可以较大的距离d2彼此分开。

在一个具体实施中，一种装置包括：一组NAND串，该组NAND串在堆叠的下层和上层中延伸，下层通过接口与上层分开，每个NAND串包括沟道、一组存储器单元和漏极侧选择栅极晶体管；以及控制电路，该控制电路被配置为响应于读取命令，在读取该组NAND串中的选定存储器单元之前的放电周期期间将沟道放电，其中放电周期在选定存储器单元在下层的顶部处时比选定存储器单元在下层的底部处时长。

在另一个具体实施中，一种方法包括：响应于涉及连接到一组NAND串的选定字线的读取命令，将NAND串的沟道放电，其中该组NAND串在堆叠的下层和上层中延伸，下层通过接口与上层分开；以及在沟道放电之后，读取连接到选定字线的选定存储器单元，其中沟道的放电包括向NAND串的选择栅极晶体管施加接通电压一定持续时间，该持续时间是选定字线在该组NAND串中的位置的函数，并且持续时间在选定字线在上层的底部处时比选定字线在上层的顶部处时长。

在另一个具体实施中，一种装置包括：连接到一组NAND串的选定字线，其中该组NAND串在堆叠的多个层中延伸，多个层包括通过接口与上层分开的下层；以及控制电路，该控制电路被配置为在读取连接到选定字线的选定存储器单元之前将NAND串的沟道放电，并且当选定字线在与下层的底部相邻的一组字线中时，根据选定字线在该组NAND串中的位置的递增函数设置放电周期，并且当选定字线在上层的底部处的一组字线中时，根据选定字线在该组NAND串中的位置的递减函数设置放电周期。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (15)

1.一种存储器装置，包括：

一组NAND串，所述组NAND串在堆叠的下层和上层中延伸，所述下层通过接口与所述上层分开，每个NAND串包括沟道、一组存储器单元、漏极端和源极端；和

控制电路，所述控制电路被配置为响应于读取命令，在读取所述组NAND串中的选定存储器单元之前的放电周期期间将所述沟道放电，其中所述放电周期在所述选定存储器单元在所述下层的顶部处时比所述选定存储器单元在所述下层的底部处时长，并且在所述放电周期期间，施加到所述选定存储器单元的电压从初始电压斜升到峰值电压且被保持在所述峰值电压，同时所述NAND串的漏极端和源极端接地，

其中当所述选定存储器单元在所述下层中时：

所述控制电路被配置为当所述选定存储器单元在与所述下层的底部相邻的一组存储器单元中时，根据所述堆叠中的选定存储器单元的增加高度来增加所述放电周期；和

当所述选定存储器单元在与所述下层的顶部相邻的一组存储器单元中时，所述放电周期不随着所述堆叠中的选定存储器单元的所述增加高度而增加。

2.根据权利要求1所述的装置，其中：

所述控制电路被配置为将所述放电周期设置成在所述选定存储器单元在所述下层的所述顶部处时比所述选定存储器单元在所述上层的顶部处时长。

3.根据权利要求1所述的装置，其中：

所述控制电路被配置为将所述放电周期设置成在所述选定存储器单元在所述上层的底部处时比所述选定存储器单元在所述上层的顶部处时长。

4.根据权利要求1所述的装置，其中：

所述控制电路被配置为当所述选定存储器单元在所述下层中时将所述放电周期设置为最大电平，高于所述下层中的所述存储器单元的至少20％并且低于所述下层中的所述存储器单元的至少20％。

5.根据权利要求1所述的装置，其中：

所述控制电路被配置为当所述选定存储器单元在与所述下层的所述顶部相邻的所述组存储器单元中时，根据所述堆叠中的选定存储器单元的所述增加高度来减小所述放电周期。

6.根据权利要求1所述的装置，其中：

当所述选定存储器单元在与所述下层的所述顶部相邻的所述组存储器单元中时，所述放电周期与所述堆叠中的选定存储器单元的所述高度无关。

7.根据权利要求1所述的装置，其中当所述选定存储器单元在所述上层中时：

所述控制电路被配置为当所述选定存储器单元在与所述上层的底部相邻的第一组存储器单元中时，根据所述堆叠中的选定存储器单元的增加高度来减小所述放电周期；并且

所述控制电路被配置为当所述选定存储器单元在与所述第一组存储器单元相邻并位于其上方的第二组存储器单元中时，根据所述堆叠中的选定存储器单元的所述增加高度来增加所述放电周期。

8.根据权利要求7所述的装置，其中：

所述控制电路被配置为当所述选定存储器单元在与所述第二组存储器单元相邻并位于其上方并且与所述上层的顶部相邻的第三组存储器单元中时，根据所述堆叠中的选定存储器单元的所述增加高度来减小所述放电周期。

9.根据权利要求1所述的装置，其中：

所述峰值电压被配置为将所述选定存储器单元设定为导电状态；和

施加到所述选定存储器单元的电压的斜升速率在所述选定存储器单元在所述下层的所述顶部处时比所述选定存储器单元在所述下层的底部处时大。

10.根据权利要求1所述的装置，其中：

每个NAND串包括在其漏极端处的漏极侧选择栅极晶体管；

用于在所述放电周期期间将所述沟道放电的所述控制电路被配置为在整个所述放电周期期间将接通电压施加到所述漏极侧选择栅极晶体管；和

施加到所述漏极侧选择栅极晶体管的所述接通电压的斜升速率在所述选定存储器单元在所述下层的所述顶部处时比所述选定存储器单元在所述下层的底部处时大。

11.根据权利要求1所述的装置，其中：

每个NAND串包括与所述接口相邻的虚设存储器单元；

用于在所述放电周期期间将所述沟道放电的所述控制电路被配置为在整个所述放电周期期间将接通电压施加到与所述接口相邻的虚设存储器单元；和

施加到所述虚设存储器单元的所述接通电压的斜升速率在所述选定存储器单元在所述下层的所述顶部处时比所述选定存储器单元在所述下层的底部处时大。

12.根据权利要求1所述的装置，还包括：

定时器，所述定时器被配置为跟踪自所述组NAND串的上次操作以来的时间段，其中所述控制电路被配置为将所述放电周期设置为所述时间段的增函数。

13.一种用于操作存储器装置的方法，包括：

响应于涉及连接到一组NAND串的选定字线的读取命令，在放电周期期间将所述NAND串的沟道放电，其中所述组NAND串在堆叠的下层和上层中延伸，所述下层通过接口与所述上层分开；

所述选定字线在所述堆叠中的高度处，当所述选定字线在与所述上层的底部相邻的第一组字线中的上层中时，所述放电周期作为所述选定字线的所述高度的增加的函数而减小，并且当所述选定字线在与所述第一组字线相邻且在所述第一组字线上方的第二组字线中的上层中，所述放电周期作为所述选定字线的所述高度的增加的函数而增大；并且

在所述NAND串的沟道的所述放电之后，读取连接到所述选定字线的选定存储器单元，

其中：

当所述选定字线在与所述下层的底部相邻的一组字线中时，所述放电周期作为所述堆叠中的选定字线增加高度的函数增大，并且当所述选定字线在与所述上层的底部相邻的一组字线中时，根据所述选定字线在所述组NAND串中的位置的递减函数，所述放电周期增大。

14.根据权利要求13所述的方法，其中：

所述放电周期在所述选定字线在所述下层的顶部处时比所述选定字线在所述下层的底部处时更长。

15.根据权利要求13所述的方法，其中：

所述放电周期在所述选定字线在所述下层的顶部处时比所述选定字线在所述下层的底部处和所述上层的顶部处时更长。