CN111527549B - 用于存储器设备的装置和方法 - Google Patents

Abstract

本发明描述了用于在存储器设备中利用窄阈值电压(Vth)分布对存储器单元进行编程的装置和技术。在多遍编程操作的第一编程遍次中，调整与选定字线相邻的字线的通过电压，以增加在选定字线和相邻源极侧未选定字线之间的电荷俘获层的一部分中的电子注入。在多遍编程操作的第二最终编程遍次中，调整通过电压，以减小在选定字线和相邻源极侧未选定字线之间的电荷俘获层的所述部分中的电子注入。

Description

用于存储器设备的装置和方法

背景技术

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。

存储器设备包括存储器单元，这些存储器单元可被串联布置成NAND链(例如，NAND串)，例如，其中选择栅极晶体管设置在NAND串的末端以选择性地将NAND串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1是示例存储器设备的框图。

图2是描绘图1的感测块SB0的一个实施方案的框图。

图3描绘了图1的用于将电压提供给存储器单元的块的功率控制模块116的示例具体实施。

图4是存储器设备500的透视图，该存储器设备500包括图1的存储器结构126的示例3D配置中的一组块。

图5A描绘了图4的块BLK0的一部分的示例剖视图。

图5B描绘了图5A的堆叠的区622的近距离视图。

图6A描绘了与图4和5A一致的BLK0中的NAND串的示例视图，以及用于两遍编程操作的示例字线编程顺序。

图6B描绘了使用图6A的BLK0的三遍编程操作的示例字线编程顺序。

图7A至图7C描绘了两遍编程操作的示例，其中图7A描绘了起始Vth分布，图7B描绘了第一编程遍次之后的Vth分布，并且图7C描绘了第二编程遍次之后的Vth分布。

图8A至图8D描绘了与图6B一致的三遍编程操作的示例，其中图8A描绘了起始Vth分布，图8B描绘了第一编程遍次之后的Vth分布，图8C描绘了第二编程遍次之后的Vth分布，并且图8D描绘了第三编程遍次之后的Vth分布。

图9A描绘了图7B的第一编程遍次中使用的电压信号的示例。

图9B描绘了图7B的第一编程遍次中使用的电压信号的另一个示例。

图9C描绘了图7C的第二编程遍次中使用的电压信号的示例。

图10A描绘了在使用利用高源极侧通过电压和低漏极侧通过电压的不对称升压的第一编程遍次中的图5B的堆叠的部分699。

图10B描绘了在使用利用低源极侧通过电压和高漏极侧通过电压的不对称升压的第二编程遍次中的图10A的堆叠的部分699。

图11A描绘了与图10A和图10B一致的用于执行多遍编程操作的示例过程。

图11B描绘了用于执行图11A的多遍编程操作的编程遍次的示例过程。

图11C描绘了用于取决于堆叠中的选定字线的位置使用不对称或对称升压来执行多遍编程操作的示例过程。

图11D描绘了用于取决于堆叠中的选定字线的位置使用强不对称升压、弱不对称升压或对称升压来执行多遍编程操作的示例过程。

图11E描绘了用于执行读取操作的示例过程。

图12A描绘了与图11A的编程过程的步骤1100一致的第一或其他预最终编程遍次的编程循环中的示例波形。

图12B描绘了与图11A的编程过程的步骤1103一致的第二或其他最终编程遍次的编程循环中的示例波形。

图12C描绘了与图11E的读取过程一致的读取操作中的示例波形。

图13描绘了与图6A的块的步骤2-5和图11A的编程过程一致的两遍编程操作中施加到块的字线的示例电压。

图14A描绘了Vth宽度相对数据状态的曲线图，将图11A的过程与比较例进行比较。

图14B描绘了数据状态或Vth相对最终Vpgm的曲线图，将图11A的过程与比较例进行比较。

图15A描绘了与图11C的过程一致的堆叠中的选定字线的位置相对通过电压的曲线图，其中堆叠被分为两个部分。

图15B描绘了与图11D的过程一致的堆叠中的选定字线的位置相对通过电压的曲线图，其中堆叠被分为三个部分。

图15C描绘了一个曲线图，其示出与图15A和图15B一致的作为编程擦除(P-E)循环的数量的函数的Vpass_high的变化。

图16A是一个表格，其描绘第一编程遍次和第二编程遍次中的通过电压的不同情况。

图16B是一个表格，其指示针对图16A的不同情况，WLn和WLn-1之间注入的电子的数量在第一编程遍次和第二编程遍次中如何变化。

具体实施方式

描述了用于利用窄阈值电压(Vth)分布的存储器单元的多遍编程的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括：一个或多个漏极端选择栅极晶体管(称为SGD晶体管)之间串联连接的多个存储器单元，其位于NAND串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为SGS晶体管)，其位于NAND串或其他存储器串或连接存储器单元组连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

在3D存储器结构中，存储器单元可被布置以堆叠的垂直延伸NAND串，其中该堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个NAND串可具有与字线相交以形成存储器单元的柱的形状。

存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设存储器单元可以具有与数据存储器单元相同的结构，但控制器认为该存储器单元无资格存储包括用户数据的任何类型的数据。虚设字线连接到虚设存储器单元。可以在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。

每个存储器单元可根据程序命令中的写入数据被分配给数据状态。基于写入数据，存储器单元将保持在擦除状态或被编程为分配的编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，该三种更高的数据状态被称为A、B和C数据状态。在每单元三位存储器设备中，存在八种数据状态，这些数据状态包括擦除状态和七种更高的数据状态，称为A、B、C、D、E、F和G数据状态(参见图7C)。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。

在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可以涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态(打开)还是非导电状态(关闭)。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。在读取操作期间，未选定的字线的电压斜坡上升到读取通过电平，该读取通过电平足够高以至将未选定存储器单元置于强导电状态以避免干扰选定存储器单元的感测。

可以在一个或多个编程遍次中对存储器单元进行编程。编程遍次可包括一组编程电压，在相应的编程循环或编程-验证迭代中将该组编程电压施加到字线，诸如图9A至图9C中所描绘的那样。当每个编程电压施加到选定字线时，未选定字线的电压从初始电平(诸如0V)增加到通过电压(诸如8-10V)。这种增加使未选定NAND串的沟道电压升压，以便有助于在施加编程电压时防止编程干扰。可在每个编程电压之后执行验证测试(验证测试)以确定存储器单元是否已完成编程。

验证测试可涉及将一系列验证电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如果单元处于非导电状态，则存储器单元的Vth超过验证电压。当完成对存储器单元的编程时，可将相关联的NAND串锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

还可以根据子块编程顺序对存储器单元进行编程，其中连接到字线的存储器单元在一个子块中编程，然后在下一个子块中编程，以此类推。

在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前，在一个编程遍次完成对每个字线的编程。例如，对第一字线WL0进行编程，然后对第二字线WL1进行编程，依此类推。然而，字线(例如，WL1)的编程可以对相邻的先前编程的字线(例如，WL0)引起相邻字线干扰。具体地，由于电容耦接，连接到WL0的存储器单元的Vth可以由于连接到WL1的存储器单元的Vth的增加以及由于施加到WL1的编程电压而偏移得更高。除相邻字线干扰之外，在编程操作期间可能发生编程干扰。编程干扰涉及在施加编程电压时的连接到选定字线的未选定存储器单元的Vth的增加。

为了减小相邻字线干扰和编程干扰，可以例如使用两个或三个编程遍次来执行多遍编程操作。例如，当使用两个编程遍次时，在第一或其他预最终编程遍次中对WLn的存储器单元进行部分编程，然后对一个或多个其他字线(诸如WLn-1和/或WLn+1)的存储器单元进行编程，并且然后WLn的存储器单元在第二或其他最终编程遍次中完成编程。该方法涉及来回字线编程顺序。针对两遍编程操作和三遍编程操作的示例，分别参见图6A和图6B。

然而，由于相邻字线干扰和编程干扰，存储器单元的Vth分布仍然可以移位得更高。上移可能是足够高的，以至导致读取错误。

本文提供的技术解决了上述及其他问题。在一种方法中，在第一编程遍次(或在最终编程遍次之前的其他预最终编程遍次)中调整与选定字线相邻的字线的通过电压，以促进电子注入到选定存储器单元的源极侧上的字线间或单元间区域中。该调整可以涉及在源极侧相邻字线上使用相对较高的通过电压。在第二(或其他最终)编程遍次中也调整通过电压，以阻止电子注入到选定存储器单元的源极侧上的单元间区域中。该调整可以涉及在源极侧相邻字线上使用相对较低的通过电压。也可以对漏极侧相邻字线的通过电压进行补偿调整。例如，当源极侧相邻字线相对较高或较低时，可以使漏极侧相邻字线的通过电压分别相对较低或较高。当源极侧相邻字线的通过电压相对较高时，向漏极侧相邻字线施加相对较低的通过电压可以避免增加编程干扰。当源极侧相邻字线的通过电压相对较低时，向漏极侧相邻字线施加相对较高的通过电压可以避免增加完成编程遍次所需的编程循环的数量。这样避免了增加总体编程时间。

因此，由于减小了Vth分布的上尾部的加宽，因此可以实现窄最终Vth分布。

上述技术可以涉及NAND串沟道的不对称升压，其中通过电压在选定字线的漏极侧和源极侧相邻字线上相异。

在另一种方法中，当选定字线在堆叠(诸如图5A的堆叠610)的底部部分中时，使用不对称升压。当选定字线在堆叠的顶部部分中时，可以使用对称升压。利用对称升压，通过电压在选定字线的漏极侧和源极侧相邻字线上相等或基本上相等。当选定字线在堆叠中相对较高时，NAND串中的选定字线下方存在相对更多的已编程存储器单元。因此，沟道的升压更加困难，并且不对称升压(在选定字线的一侧上具有较低通过电压)的使用可导致不充分的升压和增加的编程干扰。相比之下，对称升压(具有相对较高的源极和漏极侧通过电压)可以提供更好的沟道升压。

在另一种方法中，将堆叠分成底部部分、中部部分和顶部部分，并且在底部部分中的强不对称升压、中部部分中的弱不对称升压和顶部部分中的对称升压之间存在过渡。

技术可以用于其中NAND串水平延伸的2D存储器设备以及其中NAND串垂直延伸的3D存储器设备。

这些和其他特征将在下文进一步讨论。

图1是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块SB0、SB1、…、SB2(感测电路)并且允许并行读取或编程一页存储器单元。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114、功率控制模块116(功率控制电路)和编程擦除(P-E)循环计数器117。状态机112提供存储器操作的芯片级控制。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。在一种方法中，感测块可包括位线驱动器。也参见图3。

(P-E)循环计数器117还可以跟踪块中的P-E循环以用于在编程操作期间调整通过电压，诸如图15C中描绘的。这种调整可以补偿随着P-E循环的增加而引起的存储器单元性能的变化。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块SB0、SB1、…、SB2、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码诸如一组指令，并且处理器可可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。

本文描述的技术可应用于2D和3D存储器结构。位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。

在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。

通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图2是描绘图1的感测块SB0的一个实施方案的框图。SB0被划分为称为感测模块(例如，SM0a-SM0d)或感测放大器的一个或多个核心部分以及称为管理电路(MC0)的公共部分。在一个实施方案中，存在用于每个位线的单独感测模块和用于一组多个(例如，四个)感测模块SM0a-SM0d的一个公共管理电路。组中的每个感测模块经由数据总线172与相关联的管理电路通信。因此，存在与一组存储器单元的感测模块通信的一个或多个管理电路。

例如，感测模块SM0a包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。SM0a包括位线锁存器182，其用于设定已连接位线上的电压条件。例如，锁存在位线锁存器182中的预定状态将导致已连接位线被拉至指定编程禁止的状态(例如，1.5-3V)。作为示例，标志＝0可以禁止编程，而标志＝1允许编程。

管理电路MC0包括处理器192、四组示例数据锁存器(DL)194-197、以及耦接在一组数据锁存器194与数据总线120之间的I/O接口196。可以为每个感测模块提供一组数据锁存器，并且可以为每组提供由LDL、MDL和UDL识别的数据锁存器。LDL、MDL和UDL分别在存储器中存储写入数据的下页(LP)、中间页(MP)和上页(UP)的位，该存储器在每个存储器单元中存储三位数据。

处理器192执行计算，诸如确定存储在已感测的存储器单元中的数据以及将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，该编程操作表示要编程到存储器中的写数据。I/O接口196提供数据锁存器194-197和数据总线120之间的接口。

在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测模块可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测模块提供给处理器192。此时，处理器192通过考虑感测模块的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。在管理电路MC0的另一个实施方案中，位线锁存器182既用作用于锁存感测模块的输出的锁存器，也用作如上所述的位线锁存器。

一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证过程期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的电平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关联位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在编程或验证操作期间，待编程的数据(写入数据)从数据总线120存储在该组数据锁存器194-197中，在LP、MP和UP数据锁存器中。在状态机的控制下，编程操作包括施加到所寻址的存储器单元的控制栅极的一系列编程电压脉冲。每个编程脉冲之后是读回(验证)以确定存储器单元是否已被编程为期望的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两个状态一致时，处理器192设定位线锁存器182以便使位线被拉至指定编程禁止的状态。即使在其控制栅极出现编程脉冲，这也禁止耦接到位线的存储器单元进一步编程。在其他实施方案中，处理器最初加载位线锁存器182，并且感测电路在验证过程中将它设定为禁止值。

每组数据锁存器194-197可被实现为每个感测模块的数据锁存器的堆叠。在一个实施方案中，每个感测模块有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读取/写入模块组被调整，使得其每个数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

图3描绘了图1的用于将电压提供给存储器单元的块的功率控制模块116的示例具体实施。在该示例中，存储器结构126包括四个相关块BLK_0至BLK_3的组410，以及四个相关块BLK_4至BLK_7的另一组411。块可以在一个或多个平面中。图1的行解码器124经由传输晶体管422向字线和每个块的选择栅极提供电压。行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码器的电压被提供给相应控制栅极线或字线。如果传输晶体管截止，则行解码器与相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮动。

例如，控制栅极线412连接到传输晶体管组413、414、415和416，其进而分别连接到控制栅极线BLK_4、BLK_5、BLK_6和BLK_7。控制栅极线417连接到传输晶体管组418、419、420和421，其进而分别连接到控制栅极线BLK_0、BLK_1、BLK_2和BLK_3。

通常，一次在一个选定块上以及在块的一个选定子块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线402连接到本地控制线403。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关450提供电压。控制传输晶体管424以将电压从电压驱动器传递到开关450。

电压驱动器可以包括：在编程或读取操作期间选择的数据字线上提供电压的选定数据字线驱动器(WLn驱动器443)、用于漏极侧相邻字线(邻近选定字线WLn的漏极侧或在其上和/或按照字线编程顺序在WLn之后)的WLn+1驱动器444、用于源极侧相邻字线(邻近WLn的源极侧或在其上和/或按照字线编程顺序在WLn之前)的WLn-1驱动器445、用于其他未选定数据字线的WLother驱动器446、用于源极侧虚设字线的WLDS驱动器447和用于漏极侧虚设字线的WLDD驱动器448。电压驱动器还可以包括用于SGD晶体管的SGD驱动器449a和用于SGS晶体管的SGS驱动器449b。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

阱电压驱动器430经由控制线432向基板中的阱区611a(参见图5A)提供电压Vsource。在一种方法中，阱区433对于块是共同的。块也共享一组位线442。位线电压驱动器440向位线提供电压。在诸如图5A和图5B中描绘的堆叠存储器设备中，多组连接的存储器单元可以布置在NAND串中，该NAND串从基板垂直向上延伸。在一种方法中，每个NAND串的底部(或源极端)与阱区接触，并且每个NAND串的顶端(或漏极端)连接到相应的位线。

图4是存储器设备500的透视图，该存储器设备500包括图1的存储器结构126的示例3D配置中的一组块。在基板上的是存储器单元(存储元件)的示例块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图5A描绘了图4的块BLK0的一部分的示例剖视图。该块包括交替的导电层和介电层的堆叠610。在该示例中，导电层包括两个SGD层、一个SGS层、两个源极侧虚设字线层(或字线)WLDS1和WLDS0、两个漏极侧虚设字线层WLDD1和WLDD0、以及十个数据字线层(或字线)WL0-WL9。WL0是源极侧数据字线，并且WLDS1是与源极侧数据字线相邻的虚设字线层。WLDS0是与WLDS1相邻的另一个虚设字线层。WL9是漏极侧数据字线，并且WLDD1是与漏极侧数据字线相邻的虚设字线层。WLDD0是与WLDD1相邻的另一个虚设字线层。介电层被标记为DL1-DL18。此外，描绘了包括NAND串700n和710n的堆叠的区。与图6A一致，NAND串700n和710n处于不同子块SB0和SB1中。子块由绝缘区612划分。每个NAND串包含存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。在图5B中更详细地示出了堆叠的区622。

该堆叠包括基板611。在一种方法中，源极线SL的一部分包括阱区611a作为基板中的n型源极扩散层或阱。阱区与块中的每串存储器单元的源极端接触。擦除脉冲可以在擦除操作中施加到该层。在一个可能的具体实施中，n型阱区611a形成在p型阱区611b中，该p型阱区继而又形成在n型阱区611c中，该n型阱区继而又形成在p型半导体基板611d中。在一种方法中，n型源极扩散层可以由平面中的所有块共享。

NAND串700n在堆叠616的底部616b处具有源极端613，并且在堆叠的顶部616a处具有漏极端615。金属填充的狭缝617和620可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。

在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压驱动器的水平路径。

图5B描绘了图5A的堆叠的区622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。在该示例中，存储器单元704-708分别连接到字线WL0-WL4。

可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱685或列可包括阻挡氧化物层663、电荷俘获层664或膜，诸如氮化硅(Si3N4)或其他氮化物、隧道层665(例如，包括氧化物)、沟道660(例如，包括多晶硅)和介电核心666(例如，包括二氧化硅)。字线层可包括金属阻挡层661和导电金属661a(诸如钨)作为控制栅极。例如，提供了控制栅极690-694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。

每个NAND串(或NAND链或每组连接的晶体管)包括从一个或多个源极端选择栅极晶体管连续延伸到一个或多个漏极端选择栅极晶体管的沟道。沟道700a是连续的，因为它是不间断的，并且因此可在NAND串中提供连续的导电路径。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引或注入到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。

NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。

图6A描绘了与图4和5A一致的BLK0中的NAND串的示例视图，以及用于两遍编程操作的示例字线编程顺序。NAND串以3D配置布置在块的子块中。每个子块包括多个NAND串，其中描绘了一个示例NAND串。例如，SB0、SB1、SB2和SB3分别包括示例NAND串700n、710n、720n和730n。NAND串具有与图5A一致的数据字线、虚设字线和选择栅极线。每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线或控制线层。NAND串700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。另一个选项是在对下一个子块的存储器单元编程之前，对一个子块中的所有存储器单元编程，一次一个字线部分。例如，字线编程顺序可从WL0(源极端字线)开始，并且在WL9(漏极端字线)结束。

在包括第一编程遍次和第二编程遍次的多遍编程操作中，选择字线以用于按照由图的左侧650处的带圆圈数字描绘的顺序进行编程。例如，“1”指示在第一编程遍次中对WL0进行编程，“2”指示然后在第一编程遍次中对WL1进行编程，“3”指示然后在第二编程遍次中对WL0进行编程，“4”指示然后在第一编程遍次中对WL2进行编程，“5”指示然后在第二编程遍次中对WL1进行编程，依此类推。还参见图7A至图7C。

NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。

另外，NAND串700n包括SGS晶体管701、虚设存储器单元702和703、数据存储器单元704-713、虚设存储器单元714和715以及SGD晶体管716和717。NAND串710n包括SGS晶体管721、虚设存储器单元722和723、数据存储器单元724-733、虚设存储器单元734和735以及SGD晶体管736和737。NAND串720n包括SGS晶体管741、虚设存储器单元742和743、数据存储器单元744-753、虚设存储器单元754和755以及SGD晶体管756和757。NAND串730n包括SGS晶体管761、虚设存储器单元762和763、数据存储器单元764-773、虚设存储器单元774和775以及SGD晶体管776和777。

一个或多个SGD晶体管设置在每个NAND串的漏极端，并且一个或多个SGS晶体管设置在每个NAND串的源极端。在一种方法中，SB0、SB1、SB2和SB3中的SGD晶体管可以分别由单独的控制线SGD0(0)和SGD1(0)、SGD0(1)和SGD1(1)、SGD0(2)和SGD1(2)以及SGD0(3)和SGD1(3)驱动。在另一种方法中，子块中的所有SGD晶体管被连接并共同驱动。SB0、SB1、SB2和SB3中的SGD晶体管可分别由单独的控制线SGS(0)、SGS(1)、SGS(2)和SGS(3)驱动。在另一种方法中，块中的所有SGS晶体管被连接并共同驱动。

图6B描绘了使用图6A的BLK0的三遍编程操作的示例字线编程顺序。在该编程操作中，每个字线具有第一编程遍次、第二编程遍次和第三编程遍次。应用于大多数字线的重复模式从WL2-WL7延伸。针对这些字线，在第一编程遍次和第二编程遍次之间以及在第二编程遍次和第三编程遍次之间，对其他字线执行三个编程遍次。例如，针对WL2执行第一编程遍次和第二编程遍次，分别由步骤“4”和“8”表示。步骤5-7是指在这些第一编程遍次和第二编程遍次之间执行的其他编程遍次。针对WL2执行第二编程遍次和第三编程遍次，分别由步骤“8”和“12”表示。步骤9-11是指在这些第一编程遍次和第二编程遍次之间执行的其他编程遍次。还参见图8A至图8D。

图7A至图7C描绘了两遍编程操作的示例，其中图7A描绘了起始Vth分布，图7B描绘了第一编程遍次之后的Vth分布，并且图7C描绘了第二编程遍次之后的Vth分布。在这些图中，垂直轴描绘了存储器单元的数量，并且水平轴描绘了电压。本示例使用两遍编程和八个分配的数据状态。其他选项是可能的，包括多于两个遍次和不同数量的数据状态。最初，所有存储器单元处于Er状态，由Vth分布800(图7A)表示。第一编程遍次基于写入数据的下页(LP)。如果LP＝1，则处于Er状态的存储器单元保持在该状态。如果LP＝0，则使用验证电压VvINT将存储器单元从Er状态编程为由Vth分布802表示的中间(INT)状态。参见图7B。INT状态可以在擦除状态和最高编程状态(例如，G状态)之间。

第二编程遍次基于数据的UP位和MP位。如果UP和MP分别为1和1，则处于Er状态的存储器单元保持在该状态并且在图7C中处于Vth分布800，并且将处于INT状态的存储器单元编程为由Vth分布816表示的G状态。如果UP和MP分别为0和1，则将处于Er状态的存储器单元编程为由Vth分布810表示的A状态，并且将处于INT状态的存储器单元编程为由Vth分布815表示的F状态。如果UP和MP分别为0和0，则将处于Er状态的存储器单元编程为由Vth分布811表示的B状态，并且将处于INT状态的存储器单元编程为由Vth分布814表示的E状态。如果UP和MP分别为1和0，则将处于Er状态的存储器单元编程为由Vth分布812表示的C状态，并且将处于INT状态的存储器单元编程为由Vth分布813表示的D状态。每个数据状态由三位序列表示。例如，数据状态Er、A、B、C、D、E、F和G由以下表示：111、011、001、101、100、000、010和110。在每个序列中，UP位随后是MP位和LP位。

分别使用验证电压VvA、VvB、VvC、VvD、VvE、VvF和VvG将存储器单元编程为A、B、C、D、E、F和G状态。还描绘了VvA、VvB、VvC、VvD、VvE、VvF和VvG的读取电压。

对于分别由Vth分布800a，810a和811a描绘的Er、A和B状态，Vth分布在上尾部处加宽。如上所述，加宽可以由相邻字线干扰和编程干扰引起，并且主要在较低数据状态的存储器单元上看到。本文所述的编程技术可以减小Vth分布的加宽。

图8A至图8D描绘了与图6B一致的三遍编程操作的示例，其中图8A描绘了起始Vth分布，图8B描绘了第一编程遍次之后的Vth分布，图8C描绘了第二编程遍次之后的Vth分布，并且图8D描绘了第三编程遍次之后的Vth分布。

图8A描绘了三遍编程操作的起始阈值分布。最初，单元全部处于由阈值分布(Vth)分布800表示的擦除(Er)状态。垂直轴线表示单元数量，并且水平轴线表示Vth。

图8B描绘了在图8A的示例三遍编程操作中的第一编程遍次之后产生的阈值分布。基于所指示的写入数据，要保持在Er状态或被编程为A、B和C状态的单元由Vth分布800表示，而要被编程为D、E、F和G状态的单元被编程为中间(INT)分布802。该编程遍次可被称为第一中间遍次，其中使用验证电平VvINT。

图8C描绘了在图8A的示例三遍编程操作中的第二编程遍次之后产生的阈值分布。基于所指示的写入数据，要保持在Er状态或被编程为A状态的单元由Vth分布800表示。要编程为B和C状态的单元被编程为第一中间(INT1)分布804。要编程为D和E状态的单元被编程为第二中间(INT2)分布806。要编程为F和G状态的单元被编程为第三中间(INT3)分布808。该编程遍次可被称为第二中间遍次，其中使用验证电平VvINT1、VvINT2和VvINT3。

图8D描绘了在图8A的示例三遍编程操作中的第三遍次之后产生的阈值分布。基于所指示的写入数据，将保持在Er状态的单元由Vth分布800表示，而要编程为A、B、C、D、E、F和G状态的单元分别由Vth分布810、812、814、816、818、820和822表示。该编程遍次使用验证电平VvA-VvG。

Vth分布的加宽未描绘，但与图7C所示的加宽类似。与两遍编程操作相比，可以减小加宽量，因为Vth更加渐进地增加，同时在验证电压上方的过冲较少。然而，随着编程遍次数量的增加，有时间损失。

通常，利用来回字线编程顺序(诸如在图6A和图6B中描绘的)的多遍编程操作可以减小相邻字线干扰的量，因为与单遍编程操作相比，字线的可干扰相邻字线的Vth中的过渡减小。例如，在图7C的最终编程遍次中，处于Er Vth分布800的存储器单元的过渡不超过三个数据状态。相比之下，在单遍编程操作中，最大过渡是七个数据状态—从Er状态到G状态。利用来回字线编程的多遍编程操作的另一个优点是，改善了短期数据保留。

图9A描绘了图7B的第一编程遍次中使用的电压信号的示例。在图9A至图9C中，水平轴代表编程循环(PL)数目，并且垂直轴代表电压。该电压信号在每个编程循环中使用固定幅度的编程脉冲。与图9B的方法相比，此方法可能导致INT状态的更窄Vth分布，因为编程更加渐进。第一编程遍次与图9C的第二编程遍次类似，不同之处在于通常使用更大的初始编程电压Vpgm_init1(>Vpgm_int2)，并且可以在更少的编程循环中完成操作。电压信号900包括施加到被选择用于编程的字线的一系列编程电压，包括初始编程电压901。每个编程循环中的验证电压(包括示例验证电压902)具有电平VvINT。在编程遍次完成后，实现与图7B中的分布类似的Vth分布。

图9B描绘了图7B的第一编程遍次中使用的电压信号的另一个示例。编程脉冲的幅度在每个编程循环中增加。与图8A的方法相比，此方法可以更快地完成第一编程遍次。例如，使用七个编程循环而不是八个。电压信号910包括一系列编程电压，包括初始编程电压911。每个编程循环中的验证电压(包括示例验证电压912)具有电平VvINT。

图9C描绘了图7C的第二编程遍次中使用的电压信号的示例。在编程遍次期间，对选定字线执行编程循环。编程循环包括编程部分和之后的验证部分，在该编程部分中将编程电压或脉冲施加到选定字线，在该验证部分中将验证电压施加到选定字线，同时对相关联存储器单元执行一个或多个验证测试。在每个验证测试期间，由感测电路感测存储器单元的导电电平。当存储器单元的Vth增加到该存储器单元被判断为处于非导电状态的程度时，该存储器单元通过了验证测试并且被锁定为无法在编程遍次中进一步编程。当感测电路中的导电电平超过参考电平时，存储器单元处于导电状态。当导电电平不超过参考电平时，存储器单元处于非导电状态。

除擦除状态之外，每个分配的数据状态均具有验证电压，该验证电压用于在编程操作中对该状态的验证测试。电压信号920包括被施加到被选择用于编程的字线的一系列编程电压，包括初始编程电压921。在该示例中，电压信号包括在编程遍次的编程循环中使用固定或变化的步长在幅度上逐步增大的编程电压。这被称为增量步进脉冲编程，其中编程电压以初始电平Vpgm_int2开始，并且在每个连续编程循环中以一定步长增加，例如直到编程遍次完成。当选定存储器单元的阈值电压达到分配数据状态的验证电压时，则成功完成。

每个编程循环中的验证信号(包括示例验证信号922)可以包括诸如在图12B中描绘的多个验证电压。

例如，在编程操作开始时，所有存储器单元最初可能都处于擦除状态。在编程操作完成后，实现类似于图7C中的Vth分布，并且可使用在Vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压(例如，8至10V)施加到剩余的未选定字线。通过测试给定存储器单元的Vth是高于一个或多个读取参考电压还是低于一个或多个读取参考电压，系统可以确定由存储器单元表示的数据状态。这些电压是分界电压，因为它们在不同的数据状态的Vth范围之间划分。

此外，可以将被编程或读取的数据布置成页面。例如，对于四个数据状态，或每个单元两位，可以存储两页数据。用于Er、A、B和C状态的位的示例编码分别是上页(UP)位/下页(LP)位的格式的11、10、00和01。下页读取可以使用VrA和VrC，并且上页读取可以使用VrB。

利用八个数据状态或每个单元三位，可以存储三页数据。图7C中提供了A、B、C、D、E、F和G状态的示例位编码。可以通过使用VrD读取存储器单元来确定下页的数据，可以通过使用VrB和VrF读取存储器单元来确定中间页的数据，并且可以通过使用VrA、VrC、VrE和VrG读取存储器单元来确定上页的数据。还参见图12C。

图10A描绘了在使用利用高源极侧通过电压和低漏极侧通过电压的不对称升压的第一编程遍次中的图5B的堆叠的部分699。高通过电压或低通过电压分别是指相对于编程操作中使用的所有通过电压的相对较高或较低的通过电压。堆叠的部分包括作为示例选定或主字线的WL1(例如，WLn)、作为相邻源极侧字线的WL0(例如，WLn-1)和作为相邻漏极侧字线的WL2(例如，WLn+1)。电荷俘获层664包括分别与WL0、DL5、WL1和DL6相邻的部分664d、664a、664b和664c。从图7B的示例中回想起，例如，WL1的一些存储器单元将在第一编程遍次中保持擦除状态并且不被编程。替代地，将禁止其相应NAND串进行编程。其SGD晶体管被设置为非导电状态，因此当施加通过电压时，沟道将被升压并且将防止编程。WL1的其他存储器单元将在第一编程遍次中被编程为INT状态。其SGD晶体管被设置为导电状态，使得当施加通过电压时，沟道将不会显著升压并且可进行编程。图10A的示例涉及NAND串，其中针对WL1的存储器单元进行编程，因为这是导致寄生电子和电位Vth加宽的情况。

为了对WL1的存储器单元进行编程，在该示例中，将编程电压Vpgm施加到WL1，将Vpass_high施加到WL0，并将Vpass_low施加到WL2。还参考图6A，存储器单元704-706可以分别连接到WL0-WL2。因此，在该示例中，在第一编程遍次中对存储器单元705进行编程。存储器单元704是与选定存储器单元705相邻的源极侧存储器单元，并且存储器单元706是与选定存储器单元705相邻的漏极侧存储器单元。

编程电压产生由箭头1003表示的直接栅极到沟道电场。在选定NAND串中，该场将电子(诸如示例电子1030)从沟道拉到电荷俘获层的部分664b。电子由围绕负号的圆圈表示。另外，编程电压产生分别由箭头1002和1004表示的源极侧和漏极侧的边缘栅极到沟道电场。箭头的相对宽度表示电场的相对量值。边缘电场比直接电场更弱。电子注入的量也是控制栅极和沟道之间的耦接比的函数。示例耦接比为0.8。

当将Vpass_high施加到WL0时，创建由箭头1000表示的直接栅极到沟道电场。通过电压的目的是使未选定NAND串的沟道的电压升压以防止编程干扰。另外，通过电压产生由箭头1001表示的漏极侧边缘栅极到沟道电场，以及未示出的源极侧边缘栅极到沟道电场。

由箭头1001和1002表示的边缘电场将电子(诸如示例电子1010-1013)从沟道拉到位于WLn和WLn-1之间的电荷俘获层的部分664a。这些电子可以被称为寄生电子。如上所述，期望促进在第一编程遍次中到电荷俘获层的该部分中的电子注入。通过将Vpass_high施加到WL0，由箭头1001表示的边缘场被最大化，使得到电荷俘获层的该部分664a中的电子注入被最大化。通过使在第一或其他预最终编程遍次中被拉到电荷俘获层的该部分中的电子的数量最大化，在第二或其他最终编程遍次中被拉到电荷俘获层的该部分中的电子的数量被最小化。在第二编程遍次中，当已经存在相对大量的电子时，将电子拉到电荷俘获层的该部分中更加困难。还参见图16B。

部分664a中的寄生电子增加了连接到WL0的存储器单元的表观Vth。然而，在具有来回字线顺序的多遍编程操作中，WL0的存储器单元在包括验证测试的后续编程遍次中被编程。针对WL0的存储器单元的验证测试感测Vth，该Vth基于WL0和WL1之间的寄生电子以及直接注入到电荷俘获层的处于WL0的高度的部分664d中的电子。因此，由验证测试产生的Vth分布不会由于寄生电子的存在而加宽。相比之下，如果使用单遍编程操作，则在存储器单元已经完成编程之后，部分664a中的寄生电子将增加连接到WL0的存储器单元的表观Vth。这将加宽连接到WL0的一组存储器单元的Vth分布。另外，在单遍操作中，部分664a中的寄生电子的数量将更大。

边缘电场也可能将电子拉到相邻字线的电荷俘获层的一部分中。例如，边缘电场可以从WL1延伸到WL0以将电子拉到电荷俘获层的部分664d中。

当将Vpass_low施加到WL2时，创建由箭头1006表示的直接栅极到沟道电场。另外，通过电压产生由箭头1005表示的源极侧边缘栅极到沟道电场，以及未示出的漏极侧边缘栅极到沟道电场。

由箭头1004和1005表示的边缘电场将电子(诸如示例电子1040)从沟道拉到位于WLn和WLn+1之间的电荷俘获层的部分664c。通过将Vpass_low施加到WL2，由箭头1005表示的边缘场被最小化，使得到电荷俘获层的该部分中的电子注入被最小化。

图10B描绘了在使用利用低源极侧通过电压和高漏极侧通过电压的不对称升压的第二编程遍次中的图10A的堆叠的部分699。当将编程电压Vpgm施加到WL1时，将Vpass_low施加到WL0，并且将Vpass_high施加到WL2。编程电压产生由箭头1017表示的直接栅极到沟道电场。在选定NAND串中，该场将附加电子(诸如示例电子1031)从沟道拉到电荷俘获层的部分664b。重复在图10A的第一编程遍次中注入的电子，而在图10B的第二遍次中注入的附加电子由具有对角线图案的圆圈表示。

编程电压还产生由箭头1018表示的源极侧边缘电场，以及由箭头1022表示的漏极侧边缘电场。

当将Vpass_low施加到WL0时，除了由箭头1021表示的漏极侧边缘栅极到沟道电场，以及未示出的源极侧边缘栅极到沟道电场之外，创建由箭头1019表示的直接栅极到沟道电场。

由箭头1018和1021表示的边缘电场将电子(诸如示例电子1014-1016)从沟道拉到电荷俘获层的部分664a。如上所述，期望阻止在第二或其他最终编程遍次中到电荷俘获层的该部分中的电子注入。通过将Vpass_low施加到WL0，由箭头1021表示的边缘场被最小化，使得到电荷俘获层的该部分中的电子注入在第二编程遍次中被最小化。通过使在第二或其他最终编程遍次中被拉到电荷俘获层的该部分中的电子的数量最小化，由攻击方字线WLn在受害方字线WLn-1中引起的相邻字线干扰的量被最小化。

这是来回多遍字线编程顺序的结果。例如，请参考图6A和步骤1-5。在第一编程遍次中对WL0的存储器单元进行编程(步骤1)之后，当在第一编程遍次中对WL1进行编程(步骤2)时，在WL0和WL1之间的电子注入被最大化。然而，第一编程遍次的准确度不如第二编程遍次中的准确度那样重要，使得在第一编程遍次之后的WL0的存储器单元的一定Vth加宽是可接受的。回想到，加宽主要发生在较低数据状态上。

稍后在最终编程遍次中对WL0的存储器单元进行编程(步骤3)，其中准确度是最重要的。在最终编程遍次之后，WL0的存储器单元的Vth加宽应当被最小化，其中该后续加宽是由在最终编程遍次中对WL1的存储器单元进行编程(步骤5)而引起的。在步骤3和5之间，针对WL2也会进行第一编程遍次(步骤4)，但这不会显著影响WL0和WL1之间的电荷俘获层部分中的电子数量。

当将Vpass_high施加到WL2时，创建由箭头1023表示的直接栅极到沟道电场。另外，通过电压产生由箭头1024表示的源极侧边缘栅极到沟道电场，以及未示出的漏极侧边缘栅极到沟道电场。

由箭头1022和1024表示的边缘电场将电子(诸如示例电子1041)从沟道拉到电荷俘获层的部分664c。将Vpass_high施加到WL2补偿了将Vpass_low施加到WL0的事实，并且使用于完成最终编程遍次的编程循环的总数的增加最小化。即使将相对较大数量的电子注入在电荷俘获层的部分664c中，这也不会增加WL2的存储器单元的Vth分布的加宽，因为WL2的存储器单元在WL1的最终编程遍次时还没有进行最终编程遍次。例如，在图6A中，当发生步骤5时，尚未发生步骤7。

图11A描绘了与图10A和图10B一致的用于执行多遍编程操作的示例过程。所描绘的过程涉及块编程的一部分。例如，过程可以涉及图6A中的步骤2-5，其中WL1是选定字线WLn，WL2是WLn+1，并且WL0是WLn-1。在这种情况下，图11A的步骤1100-1103分别涉及图6A中的步骤2-5。

步骤1100包括针对称为WLn的选定字线执行多遍编程操作的第一编程遍次。为了实现该步骤，可以执行步骤1100a，其包括在源极侧相邻字线(WLn-1)上设置高通过电压(Vpass_high)以促进到WLn和WLn-1之间的电荷俘获层中的电子注入。另外，可以执行步骤1100b，其包括在漏极侧相邻字线(WLn+1)上设置低通过电压(Vpass_low)以补偿在源极侧相邻字线上的高通过电压。还参见图10A。

步骤1101包括针对WLn-1执行多遍编程操作的第二遍次。步骤1102包括针对WLn+1执行多遍编程操作的第一编程遍次。步骤1103包括针对WLn执行多遍编程操作的第二编程遍次。为了实现该步骤，可以执行步骤1103a，其包括在源极侧相邻字线(WLn-1)上设置低通过电压以阻止到WLn和WLn-1之间的电荷俘获层中的电子注入。另外，可以执行步骤1103b，其包括在漏极侧相邻字线(WLn+1)上设置高通过电压以补偿在源极侧相邻字线上的低通过电压。还参见图10B。

相关装置可以包括控制电路以及布置在NAND串700n中并连接到多个字线WL0-WL9的一组存储器单元704-713，NAND串在包括交替的导电层和介电层的堆叠中垂直延伸。控制电路被配置为在预最终编程遍次中对一组存储器单元中的选定存储器单元705进行编程，随后在最终编程遍次中对与选定存储器单元相邻的源极侧存储器单元704进行编程，并且随后在最终编程遍次中对选定存储器单元进行编程。在选定存储器单元的预最终编程遍次中，控制电路被配置为将第一通过电压(例如，Vpass_high)施加到源极侧存储器单元，同时将编程电压(Vpgm)施加到选定存储器单元。在选定存储器单元的最终编程遍次中，控制电路被配置为将第二通过电压(例如，Vpass_low)施加到源极侧存储器单元，同时将编程电压施加到选定存储器单元。当选定存储器单元在堆叠的底部部分中时，第二通过电压低于第一通过电压。

在选定存储器单元的预最终编程遍次中，控制电路被配置为将第三通过电压(例如，Vpass_low)施加到与选定存储器单元705相邻的漏极侧存储器单元706，同时将编程电压施加到选定存储器单元。在选定存储器单元的最终编程遍次中，控制电路被配置为将第四通过电压(例如，Vpass_high)施加到漏极侧存储器单元，同时将编程电压施加到选定存储器单元。当选定存储器单元在堆叠的底部部分中时，第四通过电压高于第三通过电压。

一种相关方法包括：在第一编程遍次中对连接到选定字线(WLn、WL1)的一组存储器单元进行编程，第一编程遍次中的编程包括将编程电压(Vpgm)施加到选定字线，同时将源极侧通过电压(例如，Vpass_high)施加到与选定字线相邻的源极侧字线(WLn-1、WL0)，以及同时将漏极侧通过电压(例如，Vpass_low)施加到与选定字线相邻的漏极侧字线(WLn+1、WL2)；在第一编程遍次之后的第二编程遍次中对一组存储器单元进行编程，第二编程遍次中的编程包括将编程电压施加到选定字线，同时将源极侧通过电压(例如，Vpass_low)施加到源极侧字线，以及同时将漏极侧通过电压(例如，Vpass_high)施加到漏极侧字线；以及在第一编程遍次之前和第一编程遍次与第二编程遍次之间对连接到源极侧字线的存储器单元进行编程，其中第二编程遍次中的源极侧通过电压低于第一编程遍次中的源极侧通过电压(例如，Vpass_low低于Vpass_high)。

图11B描绘了用于执行图11A的多遍编程操作的编程遍次的示例过程。步骤1110开始针对字线WLn的多遍编程操作的编程遍次。步骤1111开始遍次中的编程循环。步骤1112包括将编程电压Vpgm施加到WLn，同时将通过电压(Vpass)施加到未选定字线。步骤1113包括将验证电压Vverify施加到WLn，同时将读取通过电压Vread pass施加到未选定字线。在一种方法中，将公共Vread pass施加到所有未选定数据字线。在另一种方法中，WLn-1和WLn+1与其余未选定字线相比接收更高的Vread pass。这样做是以确保相关联的存储器单元在感测WLn存储器单元期间是强导电的。此外，如步骤1113a所描绘，Vread pass可以等于或高于Vpass。

步骤1114包括感测连接到WLn的存储器单元的导电电平。步骤1113和1114可以是同时的。决定步骤1115确定编程循环中是否存在下一个验证电压。如果决定步骤1115为真，则利用下一个验证电压重复步骤1113。如果决定步骤1115为假，则到达决定步骤1116。决定步骤1116确定在编程遍次中是否存在下一个编程循环。如果决定步骤1116为真，则步骤1118涉及任选地提高Vpgm，并且在下一个编程循环中重复步骤1111。通常，当所有或几乎所有的存储器单元已经通过其相应的验证测试并达到封锁状况时，编程遍次完成。如果决定步骤1116为假，则编程遍次在步骤1117处结束。

图11C描绘了用于取决于堆叠中的选定字线的位置使用不对称或对称升压来执行多遍编程操作的示例过程。还参见图15A。步骤1120包括选择用于编程的字线WLn。步骤1121包括确定选定字线是在堆叠的底部部分还是顶部部分中。如果WLn在底部部分中，则步骤1122包括使用不对称升压来执行预最终编程遍次，并且随后，步骤1123包括使用不对称升压来执行最终编程遍次，或者步骤1125包括使用对称升压来执行最终编程遍次。如果WLn在顶部部分中，则步骤1124包括使用对称升压来执行预最终编程遍次，并且随后到达步骤1125。

在对称升压中，在编程脉冲期间对于选定字线的相邻字线，通过电压相同，或在彼此的小范围(诸如+/-10％)内。在不对称升压中，在编程脉冲期间对于选定字线的相邻字线，通过电压彼此相差多于指定量，诸如彼此相差大于10％。

在图5A的堆叠610中，例如，字线从堆叠的底部延伸到堆叠的顶部。在此示例中，WL5在堆叠的中点处。堆叠的底部部分可以包括在中点处或低于中点的字线，并且堆叠的顶部部分可以包括在中点处或高于中点的字线。例如，堆叠的底部部分可以包括字线WL0-WL5，并且堆叠的顶部部分可以包括字线WL6-WL9。如开头所提到的，当选定字线在堆叠中相对较高时，NAND串的沟道的升压更加困难，并且在选定字线下方存在相对较多的已编程存储器单元。在这种情况下，可以基于在堆叠中的选定字线的位置来调整升压技术。

在一种方法中，当选定字线在堆叠的底部部分并且升压相对容易时，可以在第二或其他最终编程遍次中使用低源极侧通过电压Vpass_low(诸如结合图11A，步骤1103a讨论的)。低通过电压减小选定字线WLn的漏极侧上的边缘电场，以便减小WLn和WLn-1之间的电子注入量，并且从而减小连接到WLn-1的存储器单元的Vth上尾部的加宽。然而，低通过电压也减小沟道升压，因为沟道升压是未选定字线的电压增加的量值的函数。因此，当选定字线在堆叠的顶部部分中并且升压相对困难时，可以代替Vpass_low将Vpass_high用于最终编程遍次中的源极侧通过电压。

具体地，在步骤1122中，当选定字线在堆叠的底部部分中时，可以在第一或其他预最终编程遍次中使用不对称升压，其中源极侧通过电压高于漏极侧通过电压。随后，可以在最终编程遍次中使用不对称或对称升压。当选定字线在堆叠的底部部分中时，可以使用不对称升压，其中漏极侧通过电压比源极侧通过电压高例如大于10-25％。

图11D描绘了用于取决于堆叠中的选定字线的位置使用强不对称升压、弱不对称升压或对称升压来执行多遍编程操作的示例过程。还参见图15B。步骤1130包括选择用于编程的字线WLn。步骤1131包括确定选定字线是在堆叠的底部部分、中部部分还是顶部部分中。在图5A的堆叠610中，例如，堆叠的底部部分、中部部分和顶部部分可以包括近似相等数量的字线，例如，每个部分可包括约三分之一的字线。例如，底部部分、中部部分和顶部部分可以分别包括WL0-WL3、WL4-WL6和WL7-WL9。中部部分包括堆叠的中点字线。

如果WLn在底部部分中，则步骤1132包括使用强不对称升压来执行预最终编程遍次，并且随后，步骤1133包括使用强不对称升压来执行最终编程遍次，步骤1135包括使用弱不对称升压来执行最终编程遍次，或者步骤1137包括使用对称升压来执行最终编程遍次。如果WLn在中部部分中，则步骤1134包括使用弱不对称升压来执行预最终编程遍次，并且随后到达步骤1135或1137。如果WLn在顶部部分中，则步骤1136包括使用对称升压来执行预最终编程遍次，并且随后到达步骤1137。

在预最终编程遍次的强不对称升压中，漏极侧通过电压比源极侧通过电压小相对较大量(例如，大于25％)。在预最终编程遍次的弱不对称升压中，漏极侧通过电压比漏极侧通过电压小中间量(例如，约10-25％)。在预最终编程遍次的对称升压中，漏极侧通过电压等于源极侧通过电压或在其+/-10％内。以上值是示例。在预最终编程遍次中，与弱不对称升压相比，在强不对称升压中，源极侧通过电压比漏极侧通过电压大较大量，并且与对称升压相比，在弱不对称升压中，源极侧通过电压比漏极侧通过电压大较大量。

在最终编程遍次的强不对称升压中，源极侧通过电压比漏极侧通过电压小相对较大量(例如，大于25％)。在最终编程遍次的弱不对称升压中，源极侧通过电压比漏极侧通过电压小中间量(例如，约10-25％)。在最终编程遍次的对称升压中，源极侧通过电压等于漏极侧通过电压或在其+/-10％内。以上值是示例。在预最终编程遍次中，与弱不对称升压相比，在强不对称升压中，漏极侧通过电压比源极侧通过电压大较大量，并且，与对称升压相比，在弱不对称升压中，漏极侧通过电压比源极侧通过电压大较大量。

图11E描绘了用于执行读取操作的示例过程。步骤1140开始读取操作。例如，读取操作可以涉及读取一页或多页数据。读取页面可涉及针对施加到选定字线WLn的一个或多个控制栅极读取电压(Vcgr)中的每一个感测存储器单元的导电电平。步骤1141开始针对数据的第一页的页面读取。步骤1142包括将Vcgr施加到WLn，并且同时将读取通过电压Vreadpass施加到未选定字线。Vread pass可以等于在编程脉冲期间施加的通过电压Vpass_high或在其+/-10％之内。Vread pass足够高以将未选定存储器单元设置在强导电状态，使得可以感测到选定存储器单元。例如，参见图12C，其涉及针对与图7C一致的三页数据的读取操作。例如，可以首先将Vcgr设置为VrD。步骤1143包括感测WLn上的存储器单元的导电电平。

决定步骤1144确定在页面读取中是否存在下一个Vcgr。如果决定步骤1144为真，则通过页面读取的下一个Vcgr重复步骤1142。如果决定步骤1144为假，则到达决定步骤1145。决定步骤1145确定在读取操作中是否存在下一个页面读取。如果决定步骤1145为真，则通过开始下一个页面读取来重复步骤1141。如果决定步骤1145为假，则读取操作在步骤1146处结束。

图12A描绘了与图11A的编程过程的步骤1100一致的第一或其他预最终编程遍次的编程循环中的示例波形。在图12A至图12C中，垂直轴描绘了电压，而水平轴描绘了时间。编程循环包括t0-t3的编程部分和t4-t9的验证部分。在编程部分中，曲线1200表示VWLn，即施加到选定字线的电压。曲线1201表示Vpass_high并且曲线1202表示Vpass_low。曲线1201和1202是在将编程脉冲施加到选定字线时施加到未选定字线的电压信号。如本文所述，可以将Vpass_low或Vpass_high施加到WLn的相邻字线以促进或阻止在WLn-1和WLn之间的NAND串的电荷俘获层中的电子注入。在一种方法中，可以将Vpass_high施加到剩余的未选定字线。如上所述，Vpass_low可以比Vpass_high低大于25％，并且甚至低30-40％。在一个示例中，Vpass_high＝10V并且Vpass_low＝6V。

VWLn可以在第一步骤中增加到通过电压电平，并且然后在第二步骤中增加到峰值电平。例如，VWLn和未选定字线的通过电压可以从t0开始增加。然后，VWLn可以在t1再次提高。VWLn和通过电压例如在t2和t3分别斜降回到0V。

在编程循环的验证阶段期间，在t4将读取通过电压信号1210施加到未选定字线。在t6，将具有电平VvINT的WLn的电压信号1211施加到选定字线。在t7执行验证测试以确定存储器单元是处于导电状态并且因此具有Vth<VvINT，还是处于非导电状态并且因此具有Vth>＝VvINT。

图12B描绘了与图11A的编程过程的步骤1103一致的第二或其他最终编程遍次的编程循环中的示例波形。编程循环包括t0-t3的编程部分和t4-t15的验证部分。在编程部分中，曲线1230表示VWLn，即施加到选定字线的电压。曲线1231表示Vpass_high并且曲线1232表示Vpass_low。曲线1231和1232是在将编程脉冲施加到选定字线时施加到未选定字线的电压信号。如本文所述，可以将Vpass_low或Vpass_high施加到WLn的相邻字线。

在编程循环的验证部分中，具有Vread pass的量值的电压信号1220被施加到未选定字线，同时电压信号1221被施加到选定字线。电压信号1221包括每个已编程数据状态的验证电压，例如，VvA-VvG，作为示例。在t7至t13分别使用验证电压VvA-VvG来执行验证测试，以确定存储器单元是否处于导电状态。

图12C描绘了与图11E的读取过程一致的读取操作中的示例波形。本示例涉及读取三页数据。使用在t1的Vcgr＝VrD(电压信号1241)，在WLn上读取第一下页。具有Vread pass的量值的电压信号1240从t0开始在未选定字线上斜升并且从t2开始斜降。使用在t5的Vcgr＝VrB和在t6的Vcgr＝VrF(电压信号1251)，在WLn上读取第二中间页。具有Vread pass的量值的电压信号1250从t3开始在未选定字线上斜升并且从t7开始斜降。使用在t9的Vcgr＝VrA、在t10的Vcgr＝VrC、在t11的Vcgr＝VrE和在t12的Vcgr＝VrG(电压信号1261)，在WLn上读取第三上页。具有Vread pass的量值的电压信号1260从t8开始在未选定字线上斜升并且从t13开始斜降。

图13描绘了与图6A的块的步骤2-5和图11A的编程过程一致的两遍编程操作中施加到块的字线的示例电压。在该示例中，选定字线WLn为WL1，源极侧相邻字线WLn-1为WL0，并且漏极侧相邻字线WLn+1为WL2。

步骤2表示针对WLn的第一编程遍次，与图11A的步骤1100一致。将Vpass_high施加到WL0和WL3-WL9，将Vpgm施加到WL1，并且将Vpass_low施加到WL2。步骤3表示针对WLn-1的第二编程遍次，与图11A的步骤1101一致。将Vpgm施加到WL0并且将Vpass_high施加到WL1-WL9。步骤4表示针对WLn+1的第一编程遍次，与图11A的步骤1102一致。将Vpass_high施加到WL0、WL1和WL4-WL9，将Vpgm施加到WL2，并且将Vpass_low施加到WL3。步骤5表示针对WLn的第二编程遍次，与图11A的步骤1103一致。将Vpass_low施加到WL0，将Vpgm施加到WL1，并且将Vpass_high施加到WL2-WL9。

图14A描绘了Vth宽度相对数据状态的曲线图，将图11A的过程(虚线)与比较例(实线)进行比较。尤其针对较低数据状态(诸如Er、A和B状态)减小Vth宽度，这些较低数据状态由于相邻字线干扰和编程干扰而最容易受Vth分布的加宽。如图7C中描绘，由于Vth分布的上尾部增加而出现加宽。针对较高数据状态也可以实现一些益处。通过偏置未选定字线来减小Vth宽度，以在多遍编程操作的预最终编程遍次中促进WLn-1和WLn之间的电子注入，并且在多遍编程的最终编程遍次中阻止这种电子注入。

图14B描绘了数据状态或Vth相对最终Vpgm的曲线图，将图11A的过程与比较例进行比较。最终Vpgm是编程遍次的最终编程循环中的Vpgm。当相邻字线的通过电压相对较低时，最终Vpgm可以相对较高。这是因为通过电压信号的边缘场有助于对选定存储器单元进行编程。也就是说，通过基于编程电压和相邻通过电压的总和的编程速度对存储器单元进行编程。同样，较高的最终Vpgm可能导致较多的编程干扰。本文描述的技术解决了这些问题。在一种方法中，选定字线的一个相邻字线上的相对较高通过电压被选定字线的另一个相邻字线上的相对较低通过电压抵消。尽管即使具有该抵消，与在选定字线的两个相邻字线上使用相对较高通过电压的情况(实线)相比，最终的Vpgm仍可能更高(虚线)。例如，为了更窄Vth分布的益处，使用一个或两个附加编程循环的时间损失可以是可接受的折衷方案。

该曲线图表明，当编程遍次中完成将存储器单元编程为给定数据状态时，Vpgmfinal具有特定量值。较高Vpgm final用于完成较高状态存储器单元的编程。例如，在垂直轴上，数据状态的范围从A状态到G状态。对于给定数据状态，Vpgm final分别较小或较大，如实线或虚线所示。例如，Vpgm final的范围可能是15-20V。

图15A描绘了与图11C的过程一致的堆叠中的选定字线的位置相对通过电压的曲线图，其中堆叠被分为两个部分。在图15A和图15B中，垂直轴沿着高度或z轴描绘了堆叠中的选定字线(WLn)的位置。在图5A的堆叠610中，例如，字线从堆叠的底部延伸到堆叠的顶部，并且WL5在堆叠的中点。堆叠的底部部分可以包括在中点处或低于中点的字线(例如，WL0-WL5)，并且堆叠的顶部部分可以包括在中点处或高于中点的字线(例如，WL6-WL9)。在该示例中，WL9是漏极侧数据字线(WL)，其也是堆叠中最顶部的数据字线。WL0是源极侧数据字线，其也是堆叠中最底部的数据字线。

对于2D NAND串，顶部部分、中部部分和底部部分可以由相应的漏极侧部分、中部部分和源极侧部分代替。

在图15A和图15B中，水平轴描绘了选定字线的相邻字线的通过电压。在图15A中，描绘了底部部分1520、中点1521和顶部部分1522。在图15B中，描绘了底部部分1530、中点1531、中部部分1532和顶部部分1533。曲线1501指示当WLn在堆叠的底部部分或顶部部分中时的相对较高的通过电压Vpass_high(例如，10V)。曲线1500指示当WLn在堆叠的底部部分中时的相对较低的通过电压Vpass_low(例如，6V)。在此示例中，Vpass_low比Vpass_high低40％。在一些实施方案中，Vpass_low比Vpass_high低大于25％，或比Vpass_high低至少大于10％。在一个选项中，曲线1502指示当WLn在堆叠的顶部部分中时使用在Vpass_low和Vpass_high之间的通过电压，诸如9V。

在一个示例中，在第二或其他最终编程遍次中，当WLn在底部部分中时，源极侧通过电压由曲线1500表示，并且当WLn在顶部部分中时，源极侧通过电压由曲线1501或1502表示。

图15B描绘了与图11D的过程一致的堆叠中的选定字线的位置相对通过电压的曲线图，其中堆叠被分为三个部分。针对堆叠的三个部分中的每个部分不同地设置通过电压允许经由中间电平Vpass_int从Vpass_low过渡到Vpass_high。堆叠的底部部分可以包括在低于中点的字线(例如，WL0-WL3)，堆叠的中部部分可以包括一组字线(例如，WL4-WL6)，其中包括中点字线WL5，并且堆叠的顶部部分可以包括高于中点的字线(例如，WL7-WL9)。每个部分可以包括约三分之一的数据字线。通常，对于N个部分，每个部分可以包括约1/N的字线。

曲线1512指示当WLn在堆叠的底部部分、中部部分或顶部部分中时的相对较高的通过电压Vpass_high(例如，10V)。曲线1510指示当WLn在堆叠的底部部分中时的相对较低的通过电压Vpass_low(例如，6V)。曲线1511指示当WLn在堆叠的中部部分时的中间通过电压Vpass_int(例如，6V)，其中Vpass_low<Vpass_int<Vpass_high。在此示例中，Vpass_int比Vpass_high低20％，并且Vpass_low比Vpass_high低40％。在一些实施方案中，Vpass_low比Vpass_high低大于25％，并且Vpass_int比Vpass_high低10-25％之间。在一个选项中，曲线1513指示当WLn在堆叠的顶部部分中时使用在Vpass_int和Vpass_high之间的通过电压，诸如9V。

在一个示例中，在第二或其他最终编程遍次中，当WLn在底部部分中时，源极侧通过电压由曲线1510表示，当WLn在中部部分中时，源极侧通过电压由曲线1511表示，并且当WLn在顶部部分中时，源极侧通过电压由曲线1513或1512表示。

图15C描绘了一个曲线图，其示出与图15A和图15B一致的作为编程擦除(P-E)循环的数量的函数的Vpass_high的变化。当一组存储器单元的P-E循环的数量增加时，相邻字线干扰和编程干扰更容易发生。因此，可以调整通过电压以抵消这种效应。在一种方法中，当P-E循环的数量大于P-E循环的阈值数量PEt时，减小Vpass_high。例如，当P-E循环的数量大于PEt时，Vpass_high可以减小至少10％，例如从10V减小到9V。这有助于减小相邻字线干扰和编程干扰。可以为存储器单元的块或其他单位跟踪P-E循环的数量。

在一个示例中，在第一或其他预最终编程遍次中，当WLn在堆叠的底部部分中时，源极侧通过电压从Vpass_high1减小到Vpass_high2。当一组存储器单元的编程擦除循环的数量高于阈值时的源极侧通过电压(第一通过电压)比当该组存储器单元的编程擦除循环的数量低于阈值时的源极侧通过电压低。

图16A是一个表格，其描绘第一编程遍次和第二编程遍次中的通过电压的不同情况。在WLn上的编程脉冲期间，Vpass_source是施加到WLn-1的电压，并且Vpass_drain是施加到WLn+1的电压。Vpass_s/d是Vpass_source/Vpass_drain的缩略形式。第一编程遍次是预最终编程遍次，并且第二编程遍次是最终编程遍次。

对于情况1，在第一编程遍次中，Vpass_s/d＝高/高，并且在第二编程遍次中，Vpass_s/d＝高/高。这种情况可以导致第一编程遍次和第二编程遍次中的最快编程，因为WLn的存储器单元所经历的边缘场被最大化。

对于情况2，在第一编程遍次中，Vpass_s/d＝低/高，并且在第二编程遍次中，Vpass_s/d＝低/高。这种情况减小第二编程遍次中的WLn和WLn-1之间的电子注入，从而减小WLn-1的存储器单元的相邻字线干扰。

对于情况3，在第一编程遍次中，Vpass_s/d＝高/低，并且在第二编程遍次中，Vpass_s/d＝高/高。这种情况增加第一编程遍次中的WLn和WLn-1之间的电子注入，从而减小第二编程遍次中的WLn-1的存储器单元的相邻字线干扰。

对于情况4，在第一编程遍次中，Vpass_s/d＝高/低，并且在第二编程遍次中，Vpass_s/d＝低/高。这种情况增加第一编程遍次中的WLn和WLn-1之间的电子注入，并且减小第二编程遍次中的WLn和WLn-1之间的电子注入，从而减小WLn-1的存储器单元的相邻字线干扰。这种情况与图10A和图10B一致。

对于情况5，在第一编程遍次中，Vpass_s/d＝低/低，并且在第二编程遍次中，Vpass_s/d＝高/高。这种情况倾向于导致第二遍次中的大量电子注入。

对于情况6，在第一编程遍次中，Vpass_s/d＝低/低，并且在第二编程遍次中，Vpass_s/d＝低/高。这种情况减小第二编程遍次中的WLn和WLn-1之间的电子注入，从而减小WLn-1的存储器单元的相邻字线干扰。

图16B是一个表格，其指示针对图16A的不同情况，WLn和WLn-1之间注入的电子的数量在第一编程遍次和第二编程遍次中如何变化。通常，第二编程遍次中的拉到WLn-1和WLn之间的电荷俘获层中的电子的数量是第二编程遍次中的WLn上的最终Vpgm和WLn-1上的Vpass的总和(SUM2)减去第一编程遍次中的WLn上的最终Vpgm和WLn-1上的Vpass的总和(SUM1)的函数。一个目标是最大化SUM1并最小化SUM2，使得最小化SUM2-SUM1的度量。这样使第二编程遍次中的拉到WLn-1和WLn之间的电荷俘获层中的电子的数量最小化，并且因此使Vth加宽最小化。对于第一遍次，该表格描绘了源极侧和漏极侧字线的通过电压(Vpass_s/d)、对应的Vpgm final和SUM1。类似地，对于第二遍次，该表格描绘了Vpass_s/d、Vpgmfinal和SUM2。最后列描绘了SUM2-SUM1。这些值以伏为单位并且是示例，其中Vpass_low＝6V并且Vpass_high＝10V。当Vpass_s/d较高时，第一编程遍次和第二编程遍次中的Vpgm_final较低。

在第一编程遍次中，对于情况1，Vpgm final是这些情况中的最低值(为14V)，因为通过电压最高，并且在SUM1＝10+14＝24V。对于情况2-4，Vpgm final＝15V，并且对于情况5和6，Vpgm final＝16V。对于情况2，SUM1＝6+15＝21V。对于情况3和4，SUM1＝10+15＝25V。对于情况5和6，SUM1＝6+16＝22V。

在第二编程遍次中，对于情况1、3和5，Vpgm final＝20V并且SUM2＝10+20＝30V。对于情况2、4和6，Vpgm final＝21V并且SUM2＝6+21＝27V。最后，对于情况1和2，SUM2-SUM1＝6V，对于情况3和6为5V，对于情况4为2V，并且对于情况5为8V。因此，情况4是用于减小相邻字线干扰的最佳情况。然而，如上所述，在确定最佳通过电压时，应当考虑其他考虑因素，诸如基于堆叠中的选定字线位置的编程干扰。

在一个实施方式中，装置包括：堆叠中的垂直延伸的NAND串，该堆叠包括交替的导电层和介电层；多个字线，该多个字线连接到NAND串中的一组存储器单元；用于以下操作的装置：当多个字线中的选定字线在堆叠的底部部分中时，在多遍编程操作的最终编程遍次期间对NAND串的沟道执行不对称升压；和用于以下操作的装置：当多个字线中的选定字线在堆叠的顶部部分中时，在多遍编程操作的最终编程遍次期间对NAND串的沟道执行对称升压。

装置还可以包括用于以下操作的装置：当多个字线中的选定字线在堆叠的底部部分中时，在多遍编程操作的预最终编程遍次期间对NAND串的沟道执行不对称升压；以及用于以下操作的装置：当多个字线中的选定字线在堆叠的顶部部分中时，在多遍编程操作的预最终编程遍次期间对NAND串的沟道执行对称升压。

用于执行不对称或对称升压的装置可以包括控制电路110、控制器122、功率控制模块116，包括图3的WLn驱动器443、WLn+1驱动器444、WLn-1驱动器445，行解码器124或其他逻辑硬件，和/或存储在计算机可读存储介质或设备上的其他可执行代码。其他实施方案可以包括类似或等效装置。

装置还可以包括用于以下操作的装置：当多个字线中的选定字线在堆叠的底部部分中时，在多遍编程操作的预最终编程遍次期间对NAND串的沟道执行不对称升压；以及用于以下操作的装置：当多个字线中的选定字线在堆叠的顶部部分中时，在多遍编程操作的预最终编程遍次期间对NAND串的沟道执行对称升压。

用于执行不对称或对称升压的装置可以如上所讨论的。

在最终编程遍次的不对称升压中：当选定字线分别在堆叠的底部部分1530中、堆叠的中部部分1532中、或堆叠的顶部部分1533中时，选定字线的相邻漏极侧字线的通过电压(例如，如图15B的曲线1512和1513中的10V)比选定字线的相邻源极侧字线的通过电压(例如，如曲线1510、1511和1513中分别为6、8或9-10V)中的通过电压大第一量、第二量或第三量(4V、2V或0-1V)。第一量大于第二量；并且第二量大于第三量。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (17)

1.一种用于存储器设备的装置，包括：

一组存储器单元，所述组存储器单元以NAND串(700n,710n,720n,730n)布置并连接到多个字线(WL0-WL9)，所述NAND串在包括交替的导电层和介电层的堆叠(610)中垂直延伸；和

控制电路(110,122)，所述控制电路被配置为在预最终编程遍次中对所述组存储器单元中的选定存储器单元进行编程，随后在最终编程遍次中对与所述选定存储器单元相邻的源极侧存储器单元进行编程，并且随后在最终编程遍次中对所述选定存储器单元进行编程；

在所述选定存储器单元的所述预最终编程遍次中，所述控制电路被配置为将第一通过电压(Vpass_high)施加到所述源极侧存储器单元，同时将编程电压施加到所述选定存储器单元；

在所述选定存储器单元的所述最终编程遍次中，所述控制电路被配置为将第二通过电压(Vpass_low)施加到所述源极侧存储器单元，同时将编程电压施加到所述选定存储器单元；并且

当所述选定存储器单元在所述堆叠的底部部分中时，所述第二通过电压低于所述第一通过电压；

其中：

在所述选定存储器单元的所述预最终编程遍次中，所述控制电路被配置为将第三通过电压施加到与所述选定存储器单元相邻的漏极侧存储器单元，同时将所述编程电压施加到所述选定存储器单元；

在所述选定存储器单元的所述最终编程遍次中，所述控制电路被配置为将第四通过电压施加到所述漏极侧存储器单元，同时将所述编程电压施加到所述选定存储器单元；并且

当所述选定存储器单元在所述堆叠的所述底部部分中时，所述第四通过电压高于所述第三通过电压。

2.根据权利要求1所述的装置，其中：

当所述选定存储器单元在所述堆叠的所述底部部分中时，所述第二通过电压比所述第一通过电压低10％以上；并且

当所述选定存储器单元在所述堆叠的顶部部分中时，所述第二通过电压在所述第一通过电压的+/-10％内。

3.根据权利要求1所述的装置，其中：

当所述选定存储器单元在所述堆叠的所述底部部分中时，所述第二通过电压比所述第一通过电压低第一量；并且

当所述选定存储器单元在堆叠的中点处时，所述第二通过电压比所述第一通过电压低第二量，所述第二量小于所述第一量。

4.根据权利要求1所述的装置，其中：

当所述选定存储器单元在所述堆叠的所述底部部分中时，所述第二通过电压比所述第一通过电压低25％以上；并且

当所述选定存储器单元在堆叠的中点处时，所述第二通过电压比所述第一通过电压低不到25％。

5.根据权利要求4所述的装置，其中：

当所述选定存储器单元在所述堆叠的顶部部分中时，所述第二通过电压在所述第一通过电压的+/-10％内。

6.根据权利要求1所述的装置，其中：

在所述选定存储器单元的所述预最终编程遍次中以及在所述选定存储器单元的所述最终编程遍次中，所述控制电路被配置为将读取通过电压施加到所述源极侧存储器单元，同时将验证电压施加到所述选定存储器单元；

所述读取通过电压在所述第一通过电压的+/-10％内；并且

所述第二通过电压比所述读取通过电压低25％以上。

7.根据权利要求6所述的装置，其中：

当所述选定存储器单元在所述堆叠的所述底部部分中时，所述第三通过电压低于所述第一通过电压并且所述第四通过电压高于所述第二通过电压。

8.根据权利要求1所述的装置，其中：

当所述组存储器单元的编程擦除循环的数量高于阈值时的所述第一通过电压比当所述组存储器单元的编程擦除循环的数量低于所述阈值时的所述第一通过电压低。

9.根据权利要求1所述的装置，其中：

当所述选定存储器单元在所述堆叠中的位置相对较低时，所述最终编程遍次中的所述第二通过电压比所述预最终编程遍次中的所述第二通过电压低的量是相对较高的。

10.一种用于存储器设备的方法，包括：

在第一编程遍次中对连接到选定字线的一组存储器单元进行编程，所述第一编程遍次中的所述编程包括将编程电压施加到所述选定字线，同时将源极侧通过电压施加到与所述选定字线相邻的源极侧字线，以及同时将漏极侧通过电压施加到与所述选定字线相邻的漏极侧字线；

在所述第一编程遍次之后的第二编程遍次中对所述组存储器单元进行编程，所述第二编程遍次中的所述编程包括将编程电压施加到所述选定字线，同时将源极侧通过电压施加到所述源极侧字线，以及同时将漏极侧通过电压施加到所述漏极侧字线；以及

在所述第一编程遍次之前和所述第一编程遍次与所述第二编程遍次之间对连接到所述源极侧字线的存储器单元进行编程，其中所述第二编程遍次中的所述源极侧通过电压低于所述第一编程遍次中的所述源极侧通过电压，并且其中所述第二编程遍次中的漏极侧通过电压高于所述第一编程遍次中的所述漏极侧通过电压；

其中所述一组存储器单元以NAND串布置并连接到多个字线，所述NAND串在包括交替的导电层和介电层的堆叠中垂直延伸。

11.根据权利要求10所述的方法，其中：

所述第一编程遍次中的所述漏极侧通过电压低于所述第二编程遍次中的所述漏极侧通过电压。

12.根据权利要求11所述的方法，其中：

所述堆叠包括底部部分、中部部分和顶部部分；

当所述选定字线的位置在所述底部部分中时的量大于当所述选定字线的所述位置在所述中部部分中时的所述量，其中所述量指的是所述第二编程遍次中的所述源极侧通过电压比所述第一编程遍次中的所述源极侧通过电压低的量；并且

当所述选定字线的所述位置在所述中部部分中时的所述量大于当所述选定字线的所述位置在所述顶部部分中时的所述量。

13.根据权利要求10所述的方法，还包括：

将读取通过电压施加到所述源极侧字线，同时将验证电压施加到所述选定字线；

所述读取通过电压在所述第一编程遍次中的所述源极侧通过电压的+/-10％内；并且

所述第二编程遍次中的所述源极侧通过电压比所述读取通过电压低25％以上。

14.一种用于存储器设备的装置，包括：

堆叠中的垂直延伸NAND串，所述堆叠包括交替的导电层和介电层；

多个字线，连接到所述NAND串中的一组存储器单元；

当所述多个字线中的选定的字线在所述堆叠的底部部分中时，用于在多遍编程操作的最终编程遍次期间进行所述NAND串的沟道的非对称升压的机构；以及

当所述多个字线中的选定的字线在所述堆叠的顶部部分中时，用于在所述多遍编程操作的最终编程遍次期间进行所述NAND串的所述沟道的对称升压的机构，其中：

在所述最终编程遍次的所述非对称升压中，所述选定的字线的相邻源极侧字线通过电压比所述选定的字线的相邻漏极侧字线的通过电压低10％以上；并且

在所述最终编程遍次的所述对称升压中，所述相邻源极侧字线的所述通过电压在所述相邻漏极侧字线的所述通过电压的+/-10％之内。

15.根据权利要求14所述的装置，还包括：

当所述多个字线中的所述选定的字线在所述堆叠的底部部分中时，用于在所述多遍编程操作的预最终编程遍次期间进行所述NAND串的所述沟道的非对称升压的机构；以及

当所述多个字线中的所述选定的字线在所述堆叠的顶部部分中时，用于在所述多遍编程操作的预最终编程遍次期间进行所述NAND串的所述沟道的对称升压的机构。

16.根据权利要求15所述的装置，其中：

在所述预最终编程遍次的所述非对称升压中，相邻漏极侧字线的通过电压比相邻源极侧字线的通过电压低10％以上；并且

在所述预最终编程遍次的所述对称升压中，所述相邻源极侧字线的通过电压在所述相邻漏极侧字线的通过电压的+/-10％之内。

17.根据权利要求14所述的装置，其中在所述最终编程遍次的非对称升压中：

当所述选定的字线在所述堆叠的底部部分中时、在所述堆叠的中部部分中时或所述堆叠的顶部部分中时，所述选定的字线的所述相邻漏极侧字线的通过电压比所述选定的字线的所述相邻源极侧字线的通过电压分别更大第一量、第二量或第三量；

所述第一量大于所述第二量；并且

所述第二量大于所述第三量。