CN114121092A - 提高沟道升压的周期性减小的字线偏置 - Google Patents

Abstract

描述了一种设备和技术，用于通过在编程期间施加周期性低字线偏置而增大编程期间的NAND串的沟道升压。在一方面中，低通过电压VpassL被施加于指定的字线，以在沟道升压电平中产生周期性低点或下降。正常通过电压Vpass被施加于其他未选择的字线。低点对沟道中的电子朝向所选择的字线移动产生屏障，以防止电子下拉与所选择的字线相邻的沟道区域处的电压。VpassL可以被施加于所选择的字线的源极和/或漏极侧处的指定的字线。控制电路可以配置有实现该技术的各种参数。

Description

提高沟道升压的周期性减小的字线偏置

技术领域

本技术涉及存储器装置的操作。

背景技术

半导体存储器装置已经变得越来越流行用于各种电子装置中。例如，非 易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算装 置、非移动计算装置和其他装置中。

诸如浮置栅极或电荷俘获材料的电荷储存材料可以在这种存储器装置 中使用以储存表示数据状态的电荷。可以将电荷俘获材料垂直布置为三维 (3D)堆叠存储器结构，或水平布置为二维(2D)存储器结构。3D存储器 结构的一个示例是位成本可规模化(BiCS)架构，其包括交替的导电层和电 介质层的堆叠体。

存储器装置包含例如可以以NAND串的形式串联布置的存储器单元， 其中在NAND串的端部处提供选择栅晶体管，以将NAND串的沟道选择性 地连接至源极线或位线。然而，在操作这样的存储设备中存在各种挑战。

发明内容

相应地，可见在一个实现方式中，一种设备包括：控制电路，配置为连 接到多条字线，多条字线连接到NAND串自动地存储器单元且包括所选择 的字线和未选择的字线，并且NAND串包括沟道；以及存储器接口，连接到 控制电路。控制电路配置为，经由存储器接口发布命令以施加多个电压信号 到多条字线，从而升压沟道的电压，多个电压信号包括施加到所选择的字线 的编程电压信号，以及从相应的初始电压向通过电压增大的电压信号，其中在未选择的字线之中，通过电压对于沿着NAND串以间隔隔开的指定的字 线比指定的字线之间的字线更低。

在另一实现方式中，一种方法包括：在编程操作中施加编程电压信号到 所选择的字线，所选择的字线和未选择的字线在连接到所选择的NAND串 和未选择的NAND串的多条字线之中，并且未选择的NAND串包括沟道； 以及，在施加编程电压信号期间，施加电压信号到未选择的字线，施加到未 选择的字线的电压信号从相应的初始电压增大到相应的通过电压，在沟道中 的升压上产生周期性下降。

在另一实现方式，一种设备包括：NAND串，包括多个存储器单元和沟 道；以及连接到存储器单元的多条字线，每条字线相邻于沟道的相应区域且 配置为携载电压信号，电压信号使沟道的相应区域的电压升压，沟道具有沿 着NAND串的长度带有周期性下降的电压。

附图说明

图1A是示例性存储器装置的框图。

图1B是图1A的存储器装置100的布置的框图，其中第一裸芯130a上 的控制电路130与分开的第二裸芯126b上的存储器结构126通信。

图2是绘示图1A的感测块51的一个实施例的框图。

图3绘示了图1A的用于向平面中的存储器单元的块提供电压的电力控 制电路115的示例性实现方式。

图4是根据图1A的示例性存储器裸芯400的立体图，其中块提供在相 应的平面P0和P1中。

图5绘示了图1A的存储器结构126中的示例性晶体管520。

图6绘示了图4的框B0-0的一部分的示例性截面图，包含NAND串 700n和710n。

图7A绘示了根据图4和图6的框B0-0中的NAND串的示例性视图。

图7B绘示了图7A的框B0-0的示例性俯视图，具有相应的NAND串、 位线和感测电路。

图8绘示了八状态存储器装置的阈值电压(Vth)分布。

图9A绘示了经历编程干扰的存储器单元的示例。

图9B绘示了在发生图9A的不同类型的编程干扰时使用的电压的表。

图10A绘示了在编程操作的预充电阶段和编程/升压阶段期间的示例性 电压信号，其提供了对结合图9A讨论的编程干扰的对策。

图10B绘示了沟道电压对NAND串中的位置的示例性曲线，使用图10A 的不同的电压信号。

图11绘示了不使用诸如结合图10A所讨论的编程干扰对策时NAND串 的沟道中的升压。

图12A绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND 串的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn- 3、WLn-6、WLn-9...和WLn+3、WLn+6、WLn+9....，使得WL_dVpass_init＝3 且WL_dVpass_period＝3。

图12B绘示了在使用诸如结合图12A所讨论的编程干扰对策时NAND 串的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn+3、 WLn+6、WLn+9...，使得WL_dVpass_init＝3且WL_dVpass_period＝3。

图12C绘示了在使用诸如结合图12A所讨论的编程干扰对策时NAND 串的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn- 3、WLn-6、WLn-9...，使得WL_dVpass_init＝3且WL_dVpass_period＝3。

图13绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND串 的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn-4、 WLn-7、WLn-10...和WLn+4、WLn+7、WLn+10...，使得WL_dVpass_init＝4 且WL_dVpass_period＝3。

图14绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND串 的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn-3、 WLn-7、WLn-11...和WLn+3、WLn+7、WLn+11...，使得WL_dVpass_init＝3 且WL_dVpass_period＝4。

图15绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND串 的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn-3、 WLn-7、WLn-12...和WLn+3、WLn+7、WLn+12...，使得指定的字线沿着NAND 串在移动远离所选择的字线的方向上以逐渐扩大的间隔隔开。

图16绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND串 的沟道中的升压，其中对策涉及将VpassL-，VpassL和VpassL+施加到指定 的字线，分别包含WLn-2、WLn-5、WLn-9，并且分别施加到WLn+2、WLn+5、 WLn+9，使得指定的字线的通过电压对距所选择的字线逐渐更远的指定的字 线逐渐升高。

图17A绘示了在WLn是下WL时，沟道电压对时间的曲线，根据图10A 的电压信号。

图17B绘示了在WLn是中下WL时，沟道电压对时间的曲线，根据图 10A的电压信号。

图17C绘示了在WLn是中上WL时，沟道电压对时间的曲线，根据图 10A的电压信号。

图17D绘示了在WLn是上WL时，沟道电压对时间的曲线，根据图10A 的电压信号。

图18绘示了对于dVpass的不同值，沟道电压对时间的曲线，根据图 10A的电压信号。

图19绘示了对于WL_dVpass_init(WLn与接收VpassL的最接近字线 之间的字线的数目)的不同值，沟道电压对时间的曲线，根据图10A的电压 信号。

图20绘示了对于WL_dVpass_period(接收VpassL的字线之间的间隔) 的不同值，沟道电压对时间的曲线，根据图10A的电压信号。

图21A绘示了WL_dVpass_period对WLn位置的曲线。

图21B绘示了VpassL和dVpass对WLn位置的曲线。

图21C绘示了NAND串的经受编程干扰对策的部分对WLn位置的曲 线。

图21D绘示了NAND串沟道，其中75％的漏极侧字线经受编程干扰对 策。

图21E绘示了NAND串沟道，其中50％的漏极侧字线经受编程干扰对 策。

图21F绘示了NAND串沟道，其中0％的漏极侧字线经受编程干扰对 策。

图22A绘示了编程块的过程。

图22B绘示了用于图22A的步骤2202的dVpass的值的表。

图22C绘示了用于图22A的步骤2202的WL_dVpass_init值的表。

图22D绘示了用于图22A的步骤2202的WL_dVpass_period的值的表。

图23绘示了根据图22用于执行编程操作的示例性电压信号。

具体实施方式

描述了用于在编程期间通过施加周期性低字线偏置而增大NAND串的 沟道升压的设备和技术。

在一些存储器装置中，存储器单元彼此结合为诸如块或子块中的NAND 串。每个NAND串包括若干存储器单元，其串联连接在一个或多个漏极端 选择栅极晶体管(称为SGD晶体管)与一个或多个源极端选择栅极晶体管 (称为SGS晶体管)之间，一个或多个漏极端选择栅极晶体管在NAND串 的连接到位线的漏极端上，一个或多个源极端选择栅极晶体管在NAND串 或其他存储器串或一组连接的存储器单元的连接到源极线的源极端上。选择 栅极晶体管也称为选择栅极。另外，存储器单元可以布置有公共控制栅极线 (例如，字线)，其充当控制栅极。一组字线从块的源极侧延伸到块的漏极 侧。例如，见图7A。存储器单元可以连接为其他类型的串和以其他方式连 接。

在3D存储器结构中，存储器单元可以布置为衬底中的堆叠体中的垂直 NAND串，其中堆叠体包括交替的导电层和电介质层。导电层充当连接到存 储器单元的字线。每个NAND串可以具有柱的形状，其与字线相交以形成 存储器单元。另外，每个NAND串包含在堆叠体中垂直地延伸的各种层。例 如，见图6中的NAND串700n的沟道660和电荷俘获层664。NAND串的 源极端700s连接到衬底611，并且NAND串的漏极端700d连接到位线BL0。

在2D存储器结构中，存储器单元可以布置为衬底上的水平NAND串。

块中的存储器单元的编程操作典型地涉及施加一系列编程脉冲到所选 择的字线WLn，同时通过电压被施加于未选择的字线。字线连接到将发生编 程的所选择的NAND串，以及编程被抑制的未选择的NAND串。当字线的 电压斜升时，由于与字线的电容性耦合，未选择的NAND串的沟道的电压 增大或升压。这帮助防止连接到WLn的未选择的NAND串中的存储器单元 的编程干扰或意外编程。特别地，与WLn接近的沟道区域的较高升压可以 帮助减小编程干扰。擦除状态存储器单元尤其易受编程干扰影响，如图8所 示。增大升压电平的一种方案是增大通过电压。然而，如果通过电压变得过 高，其自身可能导致编程干扰。此外，编程干扰预期在3D存储器装置中随 着NAND串的沟道长度增大而更糟。沟道长度的该增大对应于块中字线的 数目的增大。例如，一些块具有96或更多个字线。

本文中提供的技术解决上述和其他问题。在一方面中，低通过电压 VpassL被施加于字线中的一些，以在沟道升压电平中产生周期性低点或下 降。见图10A和图10B中的VpassL和Vpass的示例性电压信号。这些字线 称为指定的字线。见图12A中的示例性下降1201-1206和示例性指定的字线 WLn-9、WLn-6、WLn-3、WLn+3、WLn+6、WLn+9。下降对沟道中的电子 朝向所选择的字线的移动产生屏障，以防止电子下拉相邻于所选择的字线的 沟道区域处的电压。还参见图12A。

在一种方案中，VpassL在WLn的源极侧和漏极侧两者上被施加于指定 的字线。见图12A。在另一种方案中，基于字线编程顺序，VpassL被施加于 WLn的一侧但不被施加于另一侧。例如，VpassL可以在所选择的字线的未 编程侧上被施加于指定的字线，但不被施加于所选择的字线的已编程侧上的 已编程的字线。见图12B和图12C，作为示例。

控制电路可以配置有用于实现技术的各种参数。例如，参数 WL_dVpass_init指定最接近于所选择的字线的初始指定的字线的位置。参数 WL_dVpass_period指定其他指定的字线相对于初始指定的字线的周期或间 隔。WL_dVpass_init可以等于(见图12A和图12B)或不同于(见图13-16) WL_dVpass_period。

WL_dVpass_period可以固定或变化。例如，其可以在移动远离所选择的 字线的方向上逐渐增大，如图15和图16。参数dVpass指定标称通过电压 Vpass与VpassL之间的差异。此外，dVpass(和VpassL)可以固定或变化。 例如，dVpass可以在移动远离所选择的字线的方向上逐渐降低(且VpassL 可以增大)，如图16。

WL_dVpass_period、dVpass和VpassL还可以是所选择的字线位置的函 数，因为编程干扰的可能性作为所选择的字线位置的函数变化。见图21A和 图21B。

NAND串的产生周期性下降的部分可以是WLn位置的函数。见图21C 至图21E。

这些其他特征以下进一步讨论。

图1A是示例性储存装置的框图。存储器装置100(诸如非易失性储存 系统)可以包含一个或多个存储器裸芯108。存储器裸芯108(或芯片)包含 存储器单元的存储器结构126(诸如存储器单元的阵列)、控制电路110、和 读/写电路128。存储器结构126是由字线经由行解码器124且由位线经由列 解码器132可寻址的。读/写电路128包含多个感测块51，52，...53(感测电 路)且允许存储器单元的页并行读取或编程。典型地控制器122被包含在与 一个或多个存储器裸芯108相同的存储器装置100(例如，可移除储存卡) 中。控制器可以在与存储器裸芯108分开的裸芯127上。命令和数据在主机 140与控制器122经由数据总线120传输，并且在控制器与一个或多个存储 器裸芯108之间经由线118传输。

存储器结构可以是2D或3D的。存储器结构可以包括存储器单元的一 个或多个阵列，包含3D阵列。存储器结构可以包括单片3D存储器结构， 其中多个存储器级形成在单个衬底(诸如晶片)上方(且不在衬底中)，而没 有介于中间的衬底。存储器结构可以包括任意类型的非易失性存储器，其单 片地形成在存储器单元的阵列的具有设置在硅衬底的有源区域的一个或多 个物理级中。存储器结构可以在非易失性存储器装置中，其具有与存储器单 元的操作相关联的电路，无论相关联的电路在衬底上方还是衬底内。

控制电路110与读/写电路128协作以在存储器结构126上进行存储器 操作，并且包含状态机、片上地址解码器114，以及电力控制电路115。可以 提供储存区域113，例如用于操作参数和软件/代码。在一个实施例中，状态 机由软件可编程。在其他实施例中，状态机不使用软件且完全实现为硬件(例 如，电路)。

片上地址解码器114提供由主机或存储器控制器使用的地址到由解码器 124和132使用的硬件地址之间的地址接口。电力控制电路115控制在存储 器操作期间供给到字线、选择栅极线、位线和源极线的电力和电压。其可以 包含字线、SGS和SGD晶体管以及源极线的驱动器。还参见图3。在一种方 案中，感测块可以包含位线驱动器。

在一些实现方式中，一些部件可以组合。在各种设计中，除存储器结构 126之外的部件中的一个或多个(单独或组合)可以视为配置为执行本文中 描述的技术(包含本文描述的过程的步骤)的至少一个控制电路。例如，控 制电路可以包含以下各项中任意一个或其组合：控制电路110，状态机112， 解码器114和132，电力控制电路115，感测块51、52、...、53，读/写电路 128，控制器122，等等。状态机是可以控制控制电路110的操作的电路。在 一些实施例中，状态机由微处理器、微控制器和/或RISC处理器实现或被其 取代。

片外控制器122(在一个实施例中是电路)可以包括处理器122e，诸如ROM 122a和RAM 122b的存储器以及纠错码(ECC)引擎245。ECC引擎 可以纠正若干读取错误。RAM 122b可以是DRAM，其储存非提交数据，作 为示例。在编程期间，要编程的数据的副本储存在RAM122b中，直到编程 成功完成。响应于成功完成，数据被从RAM 122b擦除并提交或释放到存储 器单元的块。RAM 122b可以储存一个或多个字线的数据。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接 口是提供控制器与存储器裸芯之间的电接口的电路。例如，存储器接口可以 改变信号的格式或定时，提供缓冲，隔离浪涌，锁存I/O等等。处理器可以 经由存储器接口122d发布命令到控制电路110(或存储器裸芯的任意其他部 件)。

控制器122中的存储器(诸如ROM 122a和RAM 122b)包括诸如一组 指令的代码，并且处理器可操作为执行该组指令以提供本文所描述的功能。 替代地或附加地，处理器可以从存储器结构的子集126a(诸如一个或多个字 线中的存储器单元的保留区域)访问代码。

例如，代码可以由控制器用于访问存储器结构，诸如以编程、读取和擦 除操作。代码可以包含引导代码和控制代码(例如，一组指令)。引导代码是 在引导或启动过程期间初始化控制器的软件，并且使控制器能够访问存储器 结构。代码可以由控制器用于控制一个或多个存储器结构。一经启动，处理 器122e从ROM 122a或子集126a取回引导代码以执行，并且引导代码初始 化系统部件，并将控制代码加载到RAM 122b中。一旦控制代码加载到RAM 中，其被处理器执行。控制代码包含驱动器以执行基本任务，诸如控制和分 配存储器，对指令的出合理排优先级，以控制输入和输出端口。

例如RAM 122b和/或控制电路110的控制器可以储存指示块中的预期 数目的失效位的参数。这些参数可以包含例如储存在存储器单元中的每单元 的位的数目，块或子块中的编程的字线的部分，块中的编程的子块的部分， 用于在块中储存和读取数据的ECC过程的强度，预读取电压脉冲的持续时 间(如果使用)，以及读取精度，诸如位线或字线电压稳定时间和感测通过的 数目。

总体上，控制代码可以包含指令以执行本文描述的功能，包含以下进一 步讨论的流程图的步骤，以及提供电压波形，包含以下进一步讨论的电压波 形。控制电路可以配置为执行指令以执行本文描述的功能。

在一个实施例中，主机是计算装置(例如，膝上式计算机、桌面计算机、 智能电话、平板计算机、数码相机)，其包含一个或多个处理器、一个或多个 处理器可读存储器装置(RAM、ROM、闪速存储器、硬盘驱动器、固态存储 器)，其储存处理器可读代码(例如，软件)以编程一个或多个处理器来执行 本文描述的方法。主机还可以包含与一个或多个处理器通信的附加系统存储 器、一个或多个输入/输出接口和/或一个或多个输入/输出装置。

还可以使用除NAND闪速存储器之外的其他类型的非易失性存储器。

半导体存储器装置包含诸如动态随机存取存储器(DRAM)或静态随机 存取存储器(SRAM)装置的易失性存储器装置，诸如电阻式随机存取存储 器(ReRAM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器(其还 可以视为EEPROM的子集)、铁电式随机存取存储器(FRAM)，以及磁阻式 随机存取存储器(MRAM)的非易失性存储器装置，以及能够储存信息的其 他半导体元件。每个类型的存储器装置可以具有不同的配置。例如，闪速存 储器装置可以配置为NAND或NOR配置。

存储器装置可以由无源和/或有源元件以任意组合形成。作为非限制性示 例，无源半导体存储器元件包含ReRAM装置元件，其在一些实施例中包含 电阻率切换储存元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如 二极管或晶体管。作为其他非限制性示例，有源半导体存储器元件包含 EEPROM和闪速存储器装置元件，其在一些实施例中包含含有电荷储存区 域(诸如浮置栅极、导电纳米颗粒，或电荷储存电介质材料)的元件。

多个存储器元件可以配置为使得它们串联连接或使得每个元件单独可 访问。作为非限制性示例，NAND配置的闪速存储器装置(NAND存储器) 典型地含有串联连接的存储器元件。NAND串是一组串联连接的晶体管的示 例，包括存储器单元和SG晶体管。

NAND存储器阵列可以配置为使得阵列由多个串的存储器构成，其中串 由共用单个位线且作为组访问的多个存储器元件共用。替代地，存储器元件 可以配置为使得每个元件是单独可存取的，例如NOR存储器阵列。NAND 和NOR存储器配置是示例，并且存储器元件可以以其他方式配置。

位于衬底内和/或之上的半导体存储器元件可以布置为二维或三维，诸如 2D存储器结构或3D存储器结构。

在2D存储器结构中，半导体存储器元件布置在单个平面或单个存储器 装置级中。典型地，在2D存储器结构中，存储器元件布置在平面中(例如， 在x-y方向平面中)，其实质上平行于支承存储器元件的衬底的主表面延伸。 衬底可以是晶片，其之上或其中形成存储器元件的层，或其可以是载体衬底， 在存储器元件形成之后附接到存储器元件。作为非限制性示例，衬底可以包 含半导体，诸如硅。

存储器元件可以布置为顺序阵列中的单个存储器装置级，诸如多个行和 /或列。然而，存储器元件可以排列为不规则或非正交配置。存储器元件可以 各自具有两个或更多个电极或接触线，诸如位线和字线。

3D存储器阵列布置为使得存储器元件占据多个平面或多个存储器装置 级，由此形成三维结构(即，在x、y和z方向上，其中z方向实质上垂直于 衬底的主表面，且x和y方向实质上平行于衬底的主表面)。

作为非限制性示例，3D存储器结构可以垂直地布置为多个2D存储器装 置级的堆叠体。作为另一非限制性示例，3D存储器阵列可以布置为多个垂 直列(例如，实质上垂直于衬底的主表面(即，在y方向上)延伸的列)，每 列具有多个存储器元件。列可以布置为2D配置，例如在x-y平面中，得到 存储器元件的3D布置，元件在多个垂直地堆叠的存储器平面上。三维的存 储器元件的其他配置也可以构成3D存储器阵列。

作为非限制性示例，在3D NAND存储器阵列中，存储器元件可以耦接 在一起以形成单个水平(例如，x-y)存储器装置级内的NAND串。替代地， 存储器元件可以耦接在一起以形成跨越多个水平存储器装置级的垂直 NAND串。可以设想其他3D配置，其中一些NAND串含有单个存储器级中 的存储器元件，而其他串含有跨过多个存储器级的存储器元件。3D存储器 阵列还可以设计为NOR配置和ReRAM配置。

典型地，在单片3D存储器阵列中，一个或多个存储器装置级形成在单 个衬底之上。可选地，单片3D存储器阵列还可以具有一个或多个存储器层， 其至少部分地在单个衬底内。作为非限制性示例，衬底可以包含诸如硅的半 导体。在单片3D阵列中，构成阵列的存储器装置级的层典型地形成在阵列 的下面的存储器装置级的层上。然而，单片3D存储器阵列的相邻存储器装 置级的层可以被共用或具有存储器装置级之间的介于中间的层。

2D阵列可以分开地形成并然后封装在一起以形成具有多层存储器的非 单片存储器装置。例如，可以通过在分开的衬底上形成存储器级并然后将存 储器级上下叠置而构造非单片堆叠存储器。衬底可以在堆叠之前被减薄或从 存储器装置级移除，但因为存储器装置级初始形成在分开的衬底之上，所得 存储器阵列不是单片3D存储器阵列。另外，多个2D存储器阵列或3D存储 器阵列(单片或非单片)可以形成在分开的芯片上并然后封装在一起以形成 堆叠芯片存储器装置。

典型地，需要相关联的电路以进行存储器元件的操作并用于与存储器元 件通信。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元 件的电路，以完成诸如编程和读取的功能。该相关联的电路可以在与存储器 元件相同的衬底上和/或在分开的衬底上。例如，存储器读取写入操作的控制 器可以位于与存储器元件分开的控制器芯片上和/或相同的衬底上。

本领域技术人员将认识到，本技术不限于所描述的2D和3D示例性结 构，而是覆盖本文所描述和本领域技术人员所理解的本技术的精神和范围内 的全部相关存储器结构。

图1B是图1A的存储器装置100的布置的框图，其中第一裸芯130a上 的控制电路130与分开的第二裸芯126b上的存储器结构126通信。控制电 路可以经由存储器接口131(例如，相似于存储器接口122d)与存储器结构 和裸芯126b通信。存储器接口(I/F)的示例包含JEDEC的公共闪速存储器 接口。本文中描述的技术可以用结合到一个或多个存储器裸芯126b的控制 裸芯130a实现，其中存储器裸芯包含存储器结构126且控制裸芯包含控制电路130，其表示存储器结构的外围电路的全部或子集。控制电路可以在与 多个存储器单元相同的裸芯上，或在与多个存储器单元不同的裸芯上。

例如，存储器结构可以含有非易失性存储器单元。在一些实施例中，存 储器裸芯和控制裸芯结合在一起。控制电路130可以包括一组电路，其在存 储器结构上执行存储器操作(例如，写入、读取、擦除及其他)。控制电路可 以包含状态机112、储存区域113、片上地址解码器114和电力控制电路115。 在另一实施例中，读/写电路128的一部分位于控制裸芯130a上，而读/写电 路的另一部分位于存储器裸芯126b上。例如，读/写电路可以含有感测放大 器。感测放大器可以位于控制裸芯和/或存储器裸芯上。

在示例性实现方式中，控制电路130配置为连接到多个字线，多个字线 连接到NAND串中的存储器单元，并且存储器接口131连接到控制电路。 电路配置为经由存储器接口发布命令以施加多个电压信号到多个字线，从而 升压NAND串的沟道的电压。

术语“存储器裸芯”可以由指这样的半导体裸芯，其含有用于储存数据 的非易失性存储器单元。术语“控制电路裸芯”可以指这样的半导体裸芯， 其含有用于在存储器裸芯上的非易失性存储器单元上进行存储器操作的控 制电路。典型地，由单个半导体晶片形成许多半导体裸芯。

图2是绘示图1A的感测块51的一个实施例的框图。单独感测块51划 分为一个或多个核心部分，称为感测电路60-63或感测放大器，以及公共部 分，称为管理电路190。在一个实施例中，每个感测电路连接到相应的位线 和NAND串，并且公共管理电路190连接到一组多个(例如四个或八个)感 测电路。组中的感测电路中的每一个与相关联的管理电路经由数据总线176 通信。从而，存在与一组储存元件(存储器单元)的感测电路通信的一个或 多个管理电路。

作为示例，感测电路60在编程循环期间操作以提供预充电/编程抑制电 压到未选择的位线，或提供编程使能电压到所选的位线。未选择的位线连接 到未选择的NAND串且连接到其中的未选择的存储器单元。未选择的存储 器单元可以是未选择的NAND串中的存储器单元，其中存储器单元连接到 所选的或未选择的字线。未选择的存储器单元还可以是所选择的NAND串 中的存储器单元，其中存储器单元连接到未选择的字线。所选的位线连接到所选择的NAND串且连接到其中所选的存储器单元。

感测电路60还在编程循环中的验证测试期间操作以感测存储器单元， 从而通过达到分配的数据状态(例如，如其Vth超过分配的数据状态的验证 电压所指示的)，而确定其是否已经完成编程。感测电路60还在读取操作期 间操作以确定存储器单元已经编程到的数据状态。感测电路60还在验证测 试期间的擦除操作中操作以确定多个存储器单元是否具有验证电压以下的 Vth。如以下进一步描述的，可以对连接到块中的全部字线的存储器单元进 行验证测试，或对连接到奇数或偶数字线的存储器单元进行验证测试。感测 电路通过确定连接的位线中的导通电流在预定阈值水平以上还是以下而进 行感测。这指示存储器单元的Vth分别在字线电压以上还是以下。

感测电路可以包含连接到晶体管55(例如，nMOS)的选择器56或开 关。基于晶体管55的控制栅极58和漏极57处的电压，晶体管可以操作为 通过栅极或作为位线夹钳(clamp)。当控制栅极处的电压充分高于漏极上的 电压时，晶体管操作为通过栅极以将漏极处的电压通过到晶体管的源极59 处的位线(BL)。例如，当预充电并抑制未选择的NAND串时，可以通过诸 如1-2V的编程抑制电压。或者，可以通过诸如0V的编程使能电压，以允 许所选择的NAND串中的编程。选择器56可以通过例如3-4V的电力供给 电压Vdd到晶体管55的控制栅极以使其操作为通过栅极。

当控制栅极处的电压低于漏极上的电压时，晶体管55操作为源极跟随 器，以将位线电压设定或夹钳在Vcg-Vth，其中Vcg是控制栅极58上的电 压，并且例如1V的Vth是晶体管55的阈值电压。这假设了源极线处于0 V。该模式可以在诸如读取和验证操作的感测操作期间使用。从而由晶体管 55基于选择器56输出的电压而设定位线电压。例如，选择器56可以将例如 1.5V的Vbl_sense+Vth通过到晶体管55，以在位线上提供例如0.5V的 Vbl_sense。Vbl选择器173可以将诸如Vdd的相对高电压通过到漏极57， 其高于晶体管55上的控制栅极电压，以在感测操作期间提供源极跟随器模 式。Vbl是指位线电压。

Vbl选择器173可以通过若干电压信号之一。例如，Vbl选择器可以通 过编程抑制电压信号，其在编程循环期间对于未选择的NAND串的相应的 位线从例如0V的初始电压增大到例如Vbl_inh的编程抑制电压。Vbl选择 器173可以在编程循环期间对所选择的NAND串的相应的位线通过诸如0 V的编程使能电压信号。作为示例，Vbl选择器可以基于来自处理器192的 命令选择来自图3中的BL电压驱动器340的电压信号。

在一种方案中，每个感测电路的选择器56可以与其他感测电路的选择 器分开地控制。每个感测电路的Vbl选择器173还可以与其他感测电路的 Vbl选择器分开地控制。

在感测期间，感测节点171被充电到初始电压Vsense_init，诸如3V。 感测节点然后经由晶体管55通过到位线，并且感测节点的衰减量用于确定 存储器单元处于导通还是非导通状态。特别地，比较电路175通过在感测时 间将感测节点电压与跳脱电压作比较而确定衰减量。如果感测节点电压衰减 到跳脱电压Vtrip以下，则存储器单元处于导通状态，并且其Vth处于或低 于验证电压。如果感测节点电压不衰减到Vtrip以下，则存储器单元处于非 导通状态，并且其Vth高于验证电压。感测节点锁存器172例如基于存储器 单元处于导通还是非导通状态而通过比较电路175分别设定为0或1。感测 节点锁存器中的数据可以是由处理器192读出的位，并且被用于更新跳脱锁 存器174。随后，对于下一编程循环，跳脱锁存器中的位可以连同锁存器194- 197中的分配的数据状态一起由处理器使用，以确定存储器单元和NAND串 是选择还是未选择用于在编程循环中编程，并且由此将适当的使能或抑制位 线电压分别通过到位线。锁存器194-197可以视为数据锁存器或用户数据锁 存器，因为它们储存要编程到存储器单元中的数据。

管理电路190包括处理器192，分别感测电路60-63的四组示例性数据 锁存器194-197，以及I/O接口196，其耦接在所述数据锁存器的组与数据总 线120之间。可以为每个感测电路提供例如包括单独锁存器LDL、MDL和 UDL的一组三个数据锁存器。在一些情况下，可以使用不同数目的数据锁存 器。在每单元三位实施例中，LDL储存数据的下部页的位，MDL储存数据 的中间页的位，并且UDL储存数据的上部页的位。

处理器192进行计算，诸如以确定储存在感测的存储器单元中的数据， 并且其将确定的数据储存在该组数据锁存器中。每组数据锁存器194-197用 于储存由处理器192在读取操作确定的数据位，并且储存在编程操作期间从 数据总线120引入的表示要编程到存储器中的写入数据的数据位。I/O接口 196提供数据锁存器194-197与数据总线120之间的接口。

在读取期间，系统的操作在状态机112的控制之下，状态机112控制对 被寻址的存储器单元的不同控制栅极电压的供给。随着其逐步通过对应于存 储器支持的各种存储器状态的各种预定控制栅极电压，感测电路可以在这些 电压之一跳脱，并且对应的输出将经由数据总线176从感测电路被提供到处 理器192。此时，处理器192通过考虑感测电路的(多个)跳脱事件以及经 由输入线193来自状态机的关于施加的控制栅极电压的信息而确定所得存储 器状态。然后计算存储器状态的二进制编码，并将所得数据位储存到数据锁 存器194-197中。

一些实现方式可以包含多个处理器192。在一个实施例中，每个处理器 192将包含输出线(未绘示)，使得输出线中的每一个被“线或”(wired-OR) 在一起。在一些实施例中，输出线在连接到“线或”线之前被反转。该配置 允许在编程验证测试期间迅速确定编程过程何时已经完成，因为接收“线或” 的状态机可以确定何时正在编程的全部位已经达到期望电平。例如，当每个 位已经达到其期望电平时，该位的逻辑零将被发送到“线或”线(或数据一 被反转)。当全部位输出数据0(或数据一被反转)时，则状态机知晓终止编 程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取“线或” 线八次，或逻辑被添加到处理器192以累积相关联的位线的结果，使得状态 机仅需读取“线或”线一次。相似地，通过正确选择逻辑电平，全局状态机 可以检测到何时第一位改变其状态并相应地改变算法。

在存储器单元的编程或验证操作期间，要编程的数据(写入数据)从数 据总线120储存在该组数据锁存器194-197。在重新编程期间，存储器单元 的相应组的数据锁存器可以基于编程脉冲幅度而储存指示何时允许存储器 单元重新编程的数据。

在状态机的控制下，编程操作将一系列编程电压脉冲施加到被寻址的存 储器单元的控制栅极。在称为增量步进脉冲编程的过程中，每个电压脉冲可 以在幅度上从之前的编程脉冲以步长步进。每个编程电压之后是验证操作， 以确定存储器单元是否已经编程到期望存储器状态。在一些情况下，处理器 192相对于期望的存储器状态监测读回存储器状态。当两者一致时，处理器 192诸如通过更新其锁存器而将位线设定为编程抑制模式。这抑制耦接到位 线的存储器单元被进一步编程，即使附加编程脉冲被施加到其控制栅极。

每组数据锁存器194-197可以实现为每个感测电路的数据锁存器的堆叠 体。在一个实施例中，每个感测电路60存在三个数据锁存器。在一些实现 方式中，数据锁存器实现为移位寄存器，使得其中储存的并行数据转换为数 据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的全部数据 锁存器可以联合在一起以形成块移位寄存器，使得数据的块可以通过串行传 输而输入或输出。特别地，读/写电路的库(bank)适配为使得其数据锁存器 的组中的每一个将数据按照序列移位到数据总线中或移出数据总线，如同它 们是用于整个读/写块的移位寄存器的一部分一般。

数据锁存器识别何时相关联的存储器单元已经达到编程操作中的某些 里程(milepost)。例如，锁存器可以识别存储器单元的Vth在特定验证电压 以下。数据锁存器指示存储器单元是否当前储存来自数据的页的一位或多位。 例如，LDL锁存器可以用于储存数据的下部页。当下部页位储存在相关联的 存储器单元中时，LDL锁存器被翻转(例如，从0到1)。对于每单元三位， 当中间或上部页位分别储存在相关联的存储器单元中时，MDL或UDL锁存 器被翻转。这发生在相关联的存储器单元完成编程时。

图3绘示了图1A的电力控制电路115的示例性实现方式，以提供电压 到平面中的存储器单元的块。在一种方案中，所示的电路可以对裸芯的每个 平面重复。在该示例中，存储器结构126包含一组四个相关块B0-0至B0- 3，以及另一组四个相关块B0-4至B0-7。还参见图4。块可以在一个或多个 平面中。图1A的行解码器124经由通过晶体管322提供电压到每个块的字 线和选择栅极控制线。在一种方案中，为每个块提供分开的行解码器。行解 码器提供控制信号到将块连接到行解码器的通过晶体管。在一种方案中，每 组块的通过晶体管由公共控制栅极电压控制。从而，一组块的通过晶体管在 给定时间全部接通或全部断开。如果通过晶体管接通，则来自行解码器的电 压被提供到相应的控制栅极线或字线。如果通过晶体管断开，则行解码器与 相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮置。

例如，控制栅极线312连接到通过晶体管313-316的组，其进而分别连 接到B0-4至B0-7的控制栅极线。控制栅极线317连接到通过晶体管318- 321的组，其进而分别连接到B0-0至B0-3的控制栅极线。

典型地，编程或读取操作在块中一次在一个所选子块上进行。擦除操作 可以在所选块或子块上进行。行解码器可以将全局控制线302连接到局部控 制线303。控制线表示导电路径。从若干电压驱动器在全局控制线上提供电 压。电压驱动器中的一些可以提供电压到开关350，开关350连接到全局控 制线。控制通过晶体管324以将来自电压驱动器的电压通过到开关350。

电压驱动器可以包含所选数据字线(WL)驱动器347，其在编程或读取 操作期间选择的数据字线上提供电压。驱动器347可以在编程操作的编程循 环期间在WLn上提供预充电电压和编程电压。图6中，驱动器348可以用 于未选择的数据字线，并且虚设字线驱动器349和349a可以分别用于在虚 设字线WLDD和WLDS上提供电压。

电压驱动器还可以包含用于每个子块的分开的SGD驱动器。例如，诸 如图7A中，对于SB0、SB1、SB2和SB3可以分别提供SGD驱动器346、 346a、346b和346c。SGD驱动器提供电压到连接到SGD晶体管(漏极侧选 择栅极晶体管)的控制栅极的控制线。在一个选项中，SGS驱动器345对块 中的不同子块是公共的，并且提供电压到连接到SGS晶体管(源极侧选择栅极晶体管)的控制栅极的控制线。

包含行解码器的各种部件可以从诸如状态机112或控制器122的控制器 接收命令以执行本文描述的功能。

p阱电压驱动器330例如经由导电路径682提供电压Vp阱到p阱区域 611b中的p+接触体612b。见图6。在一种方案中，p阱区域611b对块是公 共的。Vp阱可以与图12和图13中的Verase相同。一组位线342也由块共 用。源极线(SL)电压驱动器331例如经由局部互连体651提供电压Vsl到 p阱区域611b中的n+接触体612c。

位线电压驱动器340包含电压源极，其提供电压到位线342。作为示例， 用于感测擦除验证测试的位线电压可以为0.5V。

在诸如图4至图7B中绘示的堆叠存储器装置中，连接的存储器单元的 组可以布置为NAND串，其从衬底向上垂直地延伸。在一种方案中，每个 NAND串的底部(或源极端)与衬底(例如阱区域)接触，并且每个NAND 串的顶端(或漏极端)连接到相应的位线。

图4是示例性存储器裸芯400的立体图，其中块提供在相应的平面P0 和P1中，与图1A一致。存储器裸芯包含衬底611，其中形成有存储器单元 的块的中间区域402，以及在其中图案化一个或多个上部金属层诸如以形成 位线的上部区域403。平面P0和P1表示形成在衬底611中的相应的隔离区 域。另外，数目n块的第一块序列405(标记为B0-0至B0-n-1)形成在P0 中，并且数目n块的第二块序列415(标记为B1-0至B1-n-1)形成在P1中。 每个平面可以具有相关联的行和列控制电路，诸如图1A的行解码器124、 读/写电路128和列解码器132。

在一种方案中，可以位于裸芯的外围区域中的控制电路110可以在平面 之间共用。每个平面可以具有单独的一组位线。

通过在多个平面中提供存储器单元的块，可以在平面中进行并行操作。 例如，不同平面中的块可以同时擦除。

衬底611还可以携载块下面的电路，以及在导电路径中图案化的一个或 多个下部金属层，以携载电路的信号。

在该示例中，存储器单元形成在块中的垂直NAND串中。每个块包括 存储器单元的堆叠的区域，其中堆叠体的交替的级表示字线。在一种可能的 方案中，每个块具有相对的分层侧，垂直接触体从所述分层侧向上延伸到上 部金属层，以形成与导电路径的连接。尽管绘示了两个平面作为示例，但其 他示例可以使用四个或更多个平面。每个裸芯一个平面也是可能的。

尽管以上示例涉及具有垂直地延伸的NAND串的3D存储器装置，本文 中提供的技术还可应用于2D存储器装置，其中NAND串在衬底上水平地延 伸。

图5绘示了图1A的存储器结构126中的示例性晶体管520。作为示例， 晶体管包括控制栅极CG、漏极D、源极S以及沟道CH，并且可以表示存储 器单元或选择栅极晶体管。晶体管的漏极端可选地经由NAND串中的一个 或多个其他晶体管连接到位线BL，并且晶体管的源极端可选地经由NAND 串中的一个或多个其他晶体管连接到源极线SL。

图6绘示了图4的框B0-0的一部分的示例性截面图，包含NAND串 700n和710n。在该示例中，NAND串700n和710n分别在不同子块SB0和 SB1中。块包括交替的导电层(字线层)和电介质层的堆叠体610。层可以 是长方形板，其具有z方向上的高度、y方向上的宽度，以及x方向上的长 度。

堆叠体绘示为包括一个层级，但可以可选地包含一个或多个层级的交替 的导电层和电介质层。堆叠体包括一组交替的导电层和电介质层，其中在制 造过程中形成存储器孔。

导电层包括SGS、WLDS、WL0-WL95、WLDD和SGD(0)。在该示例 中，存在96个数据字线，虽然数据字线的数目可以大于或小于96。在另一 示例性实现方式中，存在160个数据字线。

连接到存储器单元的控制栅极的导电层称为字线，并且连接到源极侧选 择栅极晶体管和漏极侧选择栅极晶体管的控制栅极的导电层分别称为源极 侧和漏极侧控制线。WLDS和WLDD为虚设字线或连接到虚设存储器单元 的导电层，其无资格储存用户数据。虚设存储器单元可以具有与数据存储器 单元相同的构造，但被控制器视为无资格储存任意类型的数据，包含用户数 据。可以在存储器单元的NAND串的漏极和/或源极端处提供一个或多个虚 设存储器单元，以提供沟道电压梯度的逐渐过渡。WL0-WL95是连接到数据 存储器单元的数据字线，其有资格储存用户数据。DL是示例性电介质层。

绘示了堆叠体的顶部610t和底部610b。WL95是最顶部数据字线或导 电层，并且WL0是最底部数据字线或导电层。

NAND串通过在堆叠体中蚀刻存储器孔，然后沿着存储器孔的侧壁沉积 材料的多个薄层而形成。存储器单元形成在字线与多个薄层相交的区域中， 并且选择栅极晶体管形成在SGS和SGD控制线与多个薄层相交的区域中。 例如，漏极侧选择栅极晶体管716形成在SGD控制线与多个薄层相交处， 源极侧选择栅极晶体管701形成在SGS控制线与多个薄层相交处，最顶部 数据存储器单元714形成在WL95字线与多个薄层相交处，并且最底部数据 存储器单元703形成在WL0字线与多个薄层相交处。

多个薄层可以形成环形层并且可以例如使用原子层沉积来沉积。例如， 层可以包含阻挡氧化物层663、电荷俘获层664或诸如硅氮化物(Si3N4)或 其他氮化物的膜、隧穿层665(例如，栅极氧化物)以及沟道660(例如，包 括多晶硅)。还可以提供电介质芯666(例如，包括二氧化硅)。字线或控制 线可以包括金属，诸如钨。在该示例中，全部层提供在存储器孔中。在其他 方案中，一些层可以提供在字线或控制线层中。多个薄层形成NAND串的 柱状有源区域(AA)。

堆叠体形成在衬底611上。在一种方案中，衬底包含连接到NAND串 的源极端的p阱区域611a(还见图3)。p阱区域可以包括外延区域612，其 相邻于源极侧选择栅极晶体管向上延伸。p阱区域可以包含连接到局部互连 体651以接收源极线电压的n+接触体612c，以及连接到导电路径682以接 收p阱电压的p+接触体612b。局部互连体651可以包括导电材料651b，诸 如由绝缘材料651a围绕的金属，以防止与相邻字线的金属导通。在一种可 能的实现方式中，p阱区域形成在n阱613中，n阱613进而形成在衬底的 p型半导体区域614中。

NAND串700n具有堆叠体610的底部610b处的源极端700s，其连接 到p阱。NAND串700n还具有在堆叠体的顶部610t处的漏极端700d，其经 由包括n型材料的位线接触体680连接到位线BL0。

NAND串可以视为具有浮置本体沟道，因为沟道的长度不形成在衬底中。

当存储器单元被编程时，电子储存在与存储器单元相关联的电荷俘获层 的一部分中。这些电子被从沟道引到电荷俘获层中，并且穿过隧穿层。存储 器单元的Vth正比于储存的电荷量而增大。在擦除操作期间，诸如通过经由 局部互连体651施加正擦除脉冲到衬底，充电NAND串的沟道，使电子从 电荷俘获层返回到沟道。

图7A绘示了根据图4和图6的框B0-0中的NAND串的示例性图示。 NAND串在3D配置中布置为块的子块。每个子块包含多个NAND串，其中 绘示了一个示例性NAND串。例如，SB0、SB1、SB2和SB3分别包括示例 性NAND串700n、710n、720n和730n。NAND串具有根据图6的数据字 线、虚设字线和选择栅极线。每个子块包括一组NAND串，其在x方向上延 伸且具有公共SGD线或控制栅极层。NAND串700n、710n、720n和730n 分别在子块SB0、SB1、SB2和SB3中。块的编程可以基于字线编程顺序发 生。一个选项是在编程下一字线的存储器单元之前，编程字线的在不同子块 中的不同部分中的存储器单元，每次一个子块。例如，这可以涉及在SB0、 SB1、SB2且然后SB3中编程WL0，然后在SB0、SB1、SB2且然后SB3中 编程WL1，等等。作为示例，字线编程顺序可以开始于WL0(源极端字线) 且结束于WL95(漏极端字线)。在另一示例中，在逆转的编程顺序中，字线 编程顺序开始于漏极端字线且结束于源极端字线。

在擦除操作中，典型地，整个块被擦除，虽然部分块擦除也是可能的。

B0-0的多个存储器单元布置在NAND串中，其中每个NAND串包括沿 着NAND串的长度的连续电荷俘获层。NAND串700n、710n、720n和730n 分别具有沟道700a、710a、720a和730a。此外，NAND串700n包含SGS晶 体管701、虚设存储器单元702、数据存储器单元703-714、虚设存储器单元 715和SGD晶体管716。NAND串710n包含SGS晶体管721、虚设存储器 单元722、数据存储器单元723-734、虚设存储器单元735和SGD晶体管 736。NAND串720n包含SGS晶体管741、虚设存储器单元742、数据存储 器单元743-754、虚设存储器单元755和SGD晶体管756。NAND串730n 包含SGS晶体管761、虚设存储器单元762、数据存储器单元763-774、虚 设存储器单元775和SGD晶体管776。

该示例绘示了在每个NAND串的漏极端处的一个SGD晶体管，以及在 每个NAND串的源极端处的一个SGS晶体管。在一种方案中，SB0、SB1、 SB2和SB3中的SGD晶体管可以分别由分开的控制线SGD(0)、SGD(1)、 SGD(2)和SGD(3)驱动。在另一种方案中，可以在NAND串中提供多 个SGD和/或SGS晶体管。

图7B绘示了图7A的框B0-0的示例性俯视图，具有相应的NAND串、 位线和感测电路。视图在x-y平面中。每个圆表示NAND串。在该示例中， 绘示了每个子块十六个NAND串。SB0包含图7A的NAND串700n和附加 的NAND串700n1-700n15。SB1包含图7A的NAND串710n和附加的NAND串710n1-710n15。SB2包含图7A的NAND串720n和附加的NAND 串720n1-720n15。SB3包含图7A的NAND串730n和附加的NAND串 730n1-730n15。

一组位线BL0-BL15连接到NAND串。每条位线连接到NAND串的相 应组，包含每个子块中的一个NAND串。例如，BL0连接到一组NAND串 799中的NAND串700n、710n、720n和730n，BL1连接到NAND串700n1， 710n1，720n1和730n1，等等。每条位线还连接到相应的感测电路，与图2 的感测电路60-63一致。例如，BL0-BL15分别连接到感测电路SC0-SC15。

图8绘示了八状态存储器装置的阈值电压(Vth)分布。八个数据状态， 或每单元三位，被绘示作为示例。本文中的技术可以应用于其他模式，包含 每单元一个或多个位。垂直轴在对数标尺上绘示了存储器单元的数目，并且 水平轴在线性标尺上绘示了阈值电压。Vth分布可以表示连接到字线的存储 器单元或块中的全部存储器单元。在擦除块之后，获取Vth分布800，表示 擦除状态。当全部或接近全部的存储器单元Vth在VvEr的验证电压以下时， 擦除操作完成。

存储器单元然后经受编程操作。存储器单元中的每一个将具有分配的数 据状态。一些存储器单元被分配为擦除状态且不被编程。多数存储器单元被 编程到更高状态，诸如A-F，在该示例中，分别如Vth分布801-807表示。 这些存储器单元经受使用VvA-VvG的验证电压的验证测试。更高状态存储 器单元的编程可能干扰连接到WLn的擦除状态存储器单元，如概述中所提 到的，导致变宽且上移的Vth分布800a。通过施加通过电压，在连接到未选 择的字线的擦除状态存储器单元中也可能导致称为Vpass干扰的干扰。

图9A绘示了经历编程干扰的存储器单元的示例。存储器单元布置在根 据图7A和图7B的NAND串700n、710n、700n1和710n1中。字线包含 WL0、WL1、WL2,...,WLn-1、WLn、WLn+1,...,WL94和WL95。在该示例中， 选择存储器单元MCP以进行编程，使得NAND串710n为所选择的NAND 串。存储器单元MCX、MCY和MCXY未选择用于编程，使得NAND串 700n、700n1和710n1为未选择的NAND串。参考x、y和z坐标系，MCX 在x方向上，MCY在y方向上，并且MCXY相对于MCP在x和y方向上。 这些示例性存储器单元中的每一个连接到WLn(所选择的字线)。BL0是所 选的位线，因为其连接到所选择的NAND串，并且BL1是未选择的位线， 因为其未连接到所选择的NAND串。NAND串可以具有公共源极电压和SGS 电压。

根据3D存储器装置的架构，编程干扰可以分类为三个模式，包含X模 式，Y-模式和XY模式。这些模式分别由MCX、MCY和MCXY经历。

在所选择的NAND串710n中，SGD晶体管通过设定正Vsgd而接通(导 通)，正Vsgd对SB1中的全部SGD晶体管是公共的。虚设字线WLDD和 WLDS可以用相应的电压偏置，其典型地低于数据字线的电压。数据字线接 收标称通过电压Vpass，诸如9V。位线BL0连接到接地，以供给用于编程 的电子。因此，在MXP的编程期间，沟道电压为0V。利用施加到WLn的 诸如20V的高编程电压Vpgm，MXP被编程。

在抑制的NAND串中，使用经受XY模式编程干扰的NAND串700n1 作为示例，通过设定Vsgd＝0V且BL1＝Vddsa(正电力供给电压)，SGD晶 体管断开(非导通)。该Vsgd对SB0中的SGD晶体管是公共的。用0V偏 置SGS晶体管以断开SGS晶体管。因此，沟道电压沿着NAND串的长度浮 置。

当未选择的字线的电压从诸如0V的初始电平斜升到最终电平Vpass(见 图10A)时，NAND串700n1中的沟道电势例如从0V上耦合到Vboost。该 上耦合是由于形成NAND串和字线的材料的电容。例如，这些材料可以包 括MONOS堆叠体，包含作为字线的金属层、阻挡氧化物层、氮化物电荷俘 获层、氧化物隧穿层和多晶硅沟道层。当Vpgm被施加于WLn时，有效编 程电压将在抑制的NAND串中发生为Vpgm-Vboost。这导致抑制的存储器 单元MCXY上的相对高应力，其可能导致编程干扰，或存储器单元的Vth的 上移。当Vboost更低时应力更高。

Vboost可以通过电子从多晶硅沟道的晶粒边界泄露而降低。该泄露在沟 道长度增大的未来存储器装置中预期变得更糟。这样的电子可能朝向相邻于 所选择的字线的沟道的高电压区域移动。见图11。Vboost可基于对应的存储 器单元的Vth而对于不同沟道区域变化。Vboost正比于Vpass-Vth。实际升 压电势因此低于理想电势。

图9B绘示了在图9A的不同类型的编程干扰发生时使用的电压的表。 第一行指示，对于编程模式中的NAND串(例如，NAND串710n)，正电压 Vsgd被施加于SGD晶体管，而Vbl＝0V，以提供处于导通状态的SGD晶体 管。第二行指示，对于x模式中的NAND串(例如，NAND串710n1)，Vsgd 被施加于SGD晶体管，而正电压Vddsa被施加于位线电压，以提供处于非 导通状态的SGD晶体管。第三行指示，对于y模式中的NAND串(例如， NAND串700n)，0V被施加于SGD晶体管且Vbl＝0V，以提供处于非导通 状态的SGD晶体管。第四行指示，对于xy模式中的NAND串(例如，NAND 串700n1)，0V被施加于SGD晶体管且Vbl＝Vddsa，以提供处于非导通状态的SGD晶体管。

图10A绘示了编程操作的预充电阶段和编程/升压阶段期间的示例性电 压信号，其提供结合图9A讨论的对编程干扰的对策。垂直轴绘示了电压且 水平轴绘示了时间。预充电阶段和编程/升压阶段发生在编程循环中，其中编 程操作包括多个相继的编程循环。验证阶段也用在编程循环中，如图23中 所绘示。曲线1000绘示了从时间t0-t1施加到所选和未选择的字线两者的电 压信号。诸如2V的正电压可以用于允许位线电压对沟道预充电。

对于所选择的字线，在t2-t6的曲线1001绘示了从诸如0V的相应的初 始电平到编程电压Vpgm的电压增大，并且保持在Vpgm。电压可以首先从 0V增大到Vpass，并且然后从Vpass到Vpgm。从未指定的未选择的字线 (例如，不是指定的字线的未选择的字线)，在t2-t6的曲线1002绘示了从 诸如0V的相应的初始电平到Vpass的电压增大，并且保持在Vpass。对于 指定的未选择的字线，在t2-t6的曲线1003绘示了从诸如0V的相应的初始 电平到VpassL的电压增大，并且保持在VpassL，其中VpassL<Vpass。VpassL 可以被施加于在一组字线中以间隔布置的字线，以在沟道的升压电平中产生 下降。

图10B绘示了沟道电压(Vch)对NAND串中的位置的示例性曲线，使 用图10A的不同的电压信号。NAND串中的位置从在NAND串的一端处的 首先编程的(pgm.)WL延伸到在NAND串的另一端的最后编程的WL。例 如，在源极到漏极WL编程顺序且96条字线的情况下，首先编程的WL是 在源极端处的WL0，并且最后编程的WL是在漏极端处的WL95。WLn指 代示例性所选择的字线。WLn的一侧上的(例如在块中WLn下方，诸如在 图6或7A中)字线，在编程WLn的时间之前已被编程。这由图中“已编 程”指代。因此，Vch将是存储器单元的Vth以及通过电压的函数。较高Vth 将导致较低Vch，如所提到的。由于编程到连接到这些字线的存储器单元中 的随机数据状态，Vch对于这些字线显著变化。

WLn另一侧上的(例如WLn上方)字线是未编程的，例如在WLn被 编程时尚未编程。则由图中“未编程”指代。因此，Vch将主要是通过电压 的函数。当不使用编程干扰对策时(曲线1013)，Vch是一致的，并且当使 用编程干扰对策时(曲线1020)，具有周期性下降。

WLn下方的字线WL0-WLn-1和WLn上方的字线是WLn+1至最后的 字线，诸如图6和图7A中的WL95。

已编程的字线是指，根据块的字线编程顺序，编程已经对连接到该字线 的存储器单元发生的字线。连接到已编程字线的存储器单元可以包含已编程 的和擦除状态存储器单元两者，典型地处于数据状态的随机分布。未编程的 字线是指编程对于连接到该字线的存储器单元尚未发生的字线，因此存储器 单元处于擦除状态。此外，编程字线是指编程连接到该字线的存储器单元。

曲线1010表示标称通过电压Vpass施加到全部未选择的字线的情况。 该曲线包含WLn下方的未选择的字线的部分1011、所选择的字线的部分 1012，以及WLn上方的未选择的字线的部分1013。曲线1020表示具有编程 干扰对策的情况。VpassL被施加于指定的未选择的字线，并且标称通过电压 Vpass施加到在指定的未选择的字线之间的其余未选择的字线。该曲线包含 WLn下方的未选择的字线的部分1021、所选择的字线的部分1022、WLn上 方的示例性指定的未选择的字线的部分1023，以及接收Vpass的WLn上方 的示例性未指定的未选择的字线的部分1024。当使用VpassL时，总体Vch 可能存在小的下降。

对于WLn，当使用编程干扰对策时(曲线1022)Vch更高。编程干扰因 此可以减小。

图11绘示了不使用诸如结合图10A所讨论的编程干扰对策时的NAND 串的沟道中的升压。图11至图16包含曲线，其绘示了在编程期间将Vpgm 施加到所选择的字线WLn期间，Vch对NAND串位置，范围从源极侧到漏 极侧。图还绘示了NAND串的层，包含阻挡氧化物层663、电荷俘获层664、 隧穿层665以及沟道660。还绘示了电子在沟道中的移动，其中电子由带有 线的圆示出。箭头示出移动的方向。包含字线和选择栅极线的控制栅极线相 邻于NAND串的层。还绘示了施加于控制栅极线的电压。另外，图11至图 16提供了简化示例，其中存储器单元全部假设为处于擦除数据状态。该简化 示例有助于阐述编程干扰对策的理论。图10B示出了实际情况，其中连接到 源极侧字线的存储器单元被编程。

例如，控制栅极线和它们的电压包含：SGS(0V)，WLDS (Vdummy),...,WLn-11至WLn-1(Vpass)，WLn(Vpgm)，WLn+1至WLn+11 (Vpass),...,WLDD(Vdummy)和SGD(0)(0V)。在一种方案中，0 V<Vdummy<Vpass。

在该未选择的NAND串中，通过断开SGD和SGS晶体管以浮置Vch 而抑制编程并鼓励升压。WLn的电压从0V斜升到Vpgm，导致与WLn相 邻的沟道区域中的峰Vch在具有编程干扰对策的情况下为Vch_max1，或在 没有编程干扰对策的情况下为Vch_max2。未选择的字线的电压从0V斜升 到Vpass，导致相邻沟道区域中的Vch_nom，包含源极侧沟道区域(曲线1101)和漏极侧沟道区域(曲线1102)。箭头1103绘示了在相关联的存储器单元已 编程时源极侧沟道中的示例性范围Vch。Vch_nom等于Vpass乘以字线对沟 道的耦合率，例如0.8-0.9。Vch_max2的较低峰表示全部未选择的字线从0 V斜升到公共通过电压Vpass的情况。Vch_max1的较高峰表示一些未选择 的字线从0V斜升到VpassL而其他字线从0V斜升到Vpass的情况，如结 合图12A至图16所讨论的。

如所提到的，沟道由于增大的字线电压而通过电容耦合升压。此外，多 晶硅沟道的晶粒边界中的电子可以朝向相邻于WLn的沟道的高电压区域移 动。电子还可以从SGS和SGD晶体管泄漏到沟道中并朝向WLn移动。作 为示例，WLn处的电子或负电荷的增大将峰Vch从Vch_max1减小到 Vch_max2。

通过将VpassL施加到指定的字线，可以产生Vch中的周期性下降，使 得电子更难到达与WLn相邻的沟道区域。有利地，该编程干扰对策在不增 大Vpass的情况下进行。增大Vpass可能导致连接到未选择的字线的存储器 单元的干扰，以及增大电力消耗。编程干扰可以由此特别是对于3D NAND 串中的存储器单元减小。在以下结合图12A至图16讨论提供Vch中的周期 性下降的各种示例。

图12A绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND 串的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn- 3、WLn-6、WLn-9...和WLn+3、WLn+6、WLn+9....，使得WL_dVpass_init＝3 且WL_dVpass_period＝3。回顾，参数WL_dVpass_init指定最接近所选择的 字线的初始指定的字线的位置(例如，被指定为接收较低通过电压以在沟道 电压中产生抑制电子朝向WLn移动的下降的字线)。参数WL_dVpass_period 指定其他指定的字线相对于初始指定的字线的周期或间隔。

通过将VpassL施加到指定的字线，在沟道电压中产生对应的下降。例 如，分别在分别相邻于WLn-9、WLn-6和WLn-3的沟道区域1211、1213和 1215中产生下降1201、1202和1203。相似地，分别在分别相邻于WLn+3、 WLn+6和WLn+9的沟道区域1219、1221和1223中产生下降1204、1205 和1206。

这些沟道区域中的“X”指示下降产生电子移动的屏障。在指定的字线 的沟道区域之间的沟道区域中产生较高标称沟道电压。例如，在与WL0至 WLn-10相邻的沟道区域1210中、与WLn-8和WLn-7相邻的沟道区域1212 中、与WLn-5和WLn-4相邻的沟道区域1214中、以及与WLn-2和WLn-1 相邻的沟道区域1216中产生标称沟道电压。相似地，作为示例，在与WLn- 1和WLn-2相邻的沟道区域1218中、与WLn+4和WLn+5相邻的沟道区域 1220中、与WLn+7和WLn+8相邻的沟道区域1222中、以及与WLn+10至 最后的字线WL95或WL159相邻的沟道区域1224中产生标称沟道电压。

电子将倾向于被俘获在具有较高Vch区域中的沟道中，在Vch的下降 之间，并且保持接近于多晶硅沟道与隧穿氧化物之间的界面。因为由沟道中 的下降产生的电势屏障，电子朝向与WLn相邻的沟道区域1217移动将被阻 挡。因此，WLn处的升压电势的下降减小，并且实现峰电压Vch_max1以最 小化编程干扰。总体上，下降可通过将VpassL施加到由接收Vpass的多个 字线围绕的一个字线而产生。可以通过将VpassL施加到被接收Vpass的字 线围绕的多个字线产生下降。

在一个选项中，字线电压的模式可以在整个NAND串上延伸。例如，在 字线WL0至WL95且WLn＝40的情况下，接收VpassL的字线可以是：WL1、 WL4、WL7、WL10、WL13、WL16、WL19、WL22、WL25、WL28、WL31、 WL34、WL37、WL43、WL46、WL49、WL52、WL55、WL58、WL61、WL64、WL67、WL70、WL73、WL76、WL79、WL82、WL85、WL88、WL91和WL94。

在另一选项中，字线电压的模式可以在未编程的字线上延伸但不在已编 程的字线上延伸。例如，见图12B和图12C。

总体上，图12A至图16所示的模式出于简洁绘示了NAND串的一部 分，但可以应用于整个NAND串。

字线电压的模式可以在NAND串的长度的大部分上，在源极和漏极侧 两者上延伸，或者仅在源极或漏极侧上而不在两侧上延伸。相似地，沟道中 的周期性下降可以在NAND串的长度的大部分上延伸。其他选项也是可能 的。

箭头1232和1233表示WL_dVpass_init，其为三条字线。即，在源极和 漏极侧上，最接近于WLn的接收VpassL的未选择的字线距WLn三条字线。 此外，最接近WLn的接收VpassL的未选择的字线与WLn分开两条介于中 间的字线。箭头1230、1231、1234和1235表示WL_dVpass_period，其为三 条字线。从而，在此示例中，WL_dVpass_period＝WL_dVpass_init。箭头1230 和1231分别指示WLn-9距WLn-6三条字线，并且WLn-6距WLn-3三条字 线。换言之，关于WLn-3，WLn的接收VpassL的最接近未选择的字线，在 WLn-3之后的每三条字线接收VpassL。从而以三条字线的周期或间隔施加 VpassL。

WL_dVpass_init对于源极侧与漏极侧可以相同或不同。 WL_dVpass_period对于源极侧与漏极侧可以相同或不同。WL_dVpass_period 还可以在源极和/或漏极侧上固定或变化。例如，图15和图16示出了变化的 WL_dVpass_period。

接收VpassL的字线可以表达为以下：WLn+/-(WL_dVpass_init+α* WL_dVpass_period)，其中α＝0,1,2,3,4…。以下提供其他示例。

在一个选项中，WLn-1和/或WLn+1接收特别通过电压，因为它们相邻 于WLn。例如，WLn-1和/或WLn+1可以接收减小的通过电压，其小于Vpass 并且其可能大于VpassL。因为来自WLn上的高Vpgm的边缘场，较低的通 过电压可以用在这些字线上。

在该示例中，在所选择的字线(WLn至WL95)的漏极侧上的未选择的 字线之中，通过电压对于沿着NAND串以间隔(由箭头1234和1235所示) 隔开的指定的字线(WLn+3、WLn+6、WLn+9...)比指定的字线之间的字线 (WLn+4、WLn+5、WLn+7、WLn+8)更低。

此外，指定的字线以相等间隔(分开三条字线或具有两条介于中间的字 线)沿着NAND串隔开。此外，在指定的字线之中，所选择的字线的最近接 字线(WLn-3、WLn+3)距所选择的字线N(＝3)条字线，并且间隔各自包 括N条字线。

在所选择的字线的源极和/或漏极侧上的未选择的字线之中，通过电压对 于沿着NAND串以间隔隔开的指定的字线比指定的字线之间的字线更低。

图12B绘示了在使用诸如结合图12A所讨论的编程干扰对策时NAND 串的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn+3、 WLn+6、WLn+9...，使得WL_dVpass_init＝3且WL_dVpass_period＝3。该方 案相似于图12A的方案，除Vch的下降在WLn的漏极侧上产生而不在源极 侧上产生之外。在该示例中，漏极侧字线未编程，使得在Vch中产生的下降 是一致的。相比之下，Vch基于WLn的源极侧上的编程的数据状态而随机 波动，诸如图10B所示，使得下降的效果较不可预测。源极侧上的Vch的随 机变化可以产生Vch的下降，其抑制电子移动而不在源极侧上施加VpassL。

这假设了字线编程顺序开始于NAND串的源极侧且结束于漏极侧。其 他编程顺序是可能的，诸如开始于NAND串的漏极侧并结束于源极侧。任 意情况下，Vch的下降可以在WLn的未编程侧上产生但不在编程侧上产生。

箭头1241表示WL0至WLn-1，其接收Vpass。产生对应的沟道区域 1240，其中电子可以朝向WLn移动。回顾，箭头1103绘示了在相关联的存 储器单元被编程时源极侧沟道中的Vch的示例性范围。

在另一选项中，VpassL被施加于已编程的和未编程的指定的字线两者， 但基于在WLn的未编程侧上比在WLn的已编程侧上提供Vch下降之间的 更短距离更重要的理论，未编程的指定的字线之间的间隔小于已编程的指定 的字线之间的间隔。

在一个选项中，字线电压的模式可以在WLn的整个漏极侧上延伸。例 如，在字线WL0至WL95且WLn＝40的情况下，接收VpassL的字线可以 是：WL43、WL46、WL49、WL52、WL55、WL58、WL61、WL64、WL67、 WL70、WL73、WL76、WL79、WL82、WL85、WL88、WL91和WL94。

图12C绘示了在使用诸如结合图12A所讨论的编程干扰对策时NAND 串的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn- 3、WLn-6、WLn-9...，使得WL_dVpass_init＝3且WL_dVpass_period＝3。

该方案相似于图12A的方案，除Vch的下降产生在WLn的源极侧上而 不在漏极侧上之外。在该示例中，源极侧字线是未编程的。

这假设了字线编程顺序开始于NAND串的漏极侧且结束于源极侧。

箭头1241a表示WLn+1至WL95，其接收Vpass。产生对应的沟道区域 1240a，其中电子可以朝向WLn移动。箭头1103绘示了在相关联的存储器 单元已编程时漏极侧沟道中的Vch的示例性范围。箭头1233a、1234a和1235a 表示WL_dVpass_init，其为三条字线。

在一个选项中，字线电压的模式可以在WLn的整个源极侧上延伸。例 如，在字线WL0至WL95且WLn＝40的情况下，接收VpassL的字线可以 是：WL1、WL4、WL7、WL10、WL13、WL16、WL19、WL22、WL25、WL28、 WL31、WL34和WL37。

通过将VpassL施加到指定的字线，在沟道电压上产生对应的下降。例 如，在分别相邻于WLn-3、WLn-6和WLn-9的沟道区域1219a、1221a和 1223a中分别产生的下降1204a、1205a和1206a。

在相邻于WLn-1和WLn-2的沟道区域1218a、相邻于WLn-4和WLn-5 的沟道区域1220a、相邻于WLn-7和WLn-8的沟道区域1222a和相邻于WL0 至WLn-10的沟道区域1224a中产生标称沟道电压。

图13绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND串 的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn-4、 WLn-7、WLn-10...和WLn+4、WLn+7、WLn+10...，使得WL_dVpass_init＝4 且WL_dVpass_period＝3。VpassL被施加于WLn-10、WLn-7、WLn-4、WLn+4、 WLn+7和WLn+10以分别在沟道区域1311，1313，1315，1319，1321和1323 的Vch分别产生下降1301、1302、1303、1304、1305和1306。Vpass被施 加于其余未选择的字线，以使沟道区域1310、1312、1314、1316、1318、1320、 1322和1324处于Vch_nom。

箭头1332和1333表示WL_dVpass_init，其为四条字线，并且箭头1330、 1331、1334和1335表示WL_dVpass_period，其为三条字线。

在该示例中，指定的字线以各自包括至少三条字线的间隔隔开。

此外，在指定的字线之中，所选择的字线的最接近字线(WLn-4、WLn4) 距所选择的字线N(＝4)条字线，并且间隔各自包括M(＝3)字线，其中 N≠M。

在一个选项中，字线电压的模式可以在整个NAND串上延伸。例如，在 字线WL0至WL95且WLn＝40的情况下，接收VpassL的字线可以是：WL0、WL3、WL6、WL9、WL12、WL15、WL18、WL21、WL24、WL27、WL30、 WL33、WL36、WL44、WL47、WL50、WL53、WL56、WL59、WL62、WL65、 WL68、WL71、WL74、WL77、WL80、WL83、WL86、WL89和WL92。

图14绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND串 的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn-3、 WLn-7、WLn-11...和WLn+3、WLn+7、WLn+11...，使得WL_dVpass_init＝3 且WL_dVpass_period＝4。VpassL被施加于WLn-11、WLn-7、WLn-3、WLn+3、 WLn+7和WLn+11以分别在沟道区域1411、1413、1215、1219、1421和1423 的Vch分别产生下降1401、1402、1403、1404、1405和1406。Vpass被施 加于其余未选择的字线，以使沟道区域1410、1412、1414、1216、1218、1420、 1422和1424处于Vch_nom。

箭头1232和1233表示WL_dVpass_init，其为三条字线，并且箭头1430、 1431、1434和1435表示WL_dVpass_period，其为四条字线。

在一个选项中，字线电压的模式可以在整个NAND串上延伸。例如，在 字线WL0至WL95且WLn＝40的情况下，接收VpassL的字线可以是：WL1、 WL5、WL9、WL13、WL17、WL21、WL25、WL29、WL33、WL37、WL43、 WL47、WL51、WL55、WL59、WL63、WL67、WL71、WL75、WL79、WL83、WL87和WL91。

图15绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND串 的沟道中的升压，其中对策涉及将VpassL施加到指定的字线，包含WLn-3、 WLn-7、WLn-12...和WLn+3、WLn+7、WLn+12...，使得指定的字线沿着NAND 串在移动远离所选择的字线的方向上以逐渐扩大的间隔隔开。该方案是基于 在更接近于WLn的指定字线之间具有更小间隔比更远离WLn的指定字线 更重要的理论，并且可以通过减小接收VpassL的字线的数目而简化实现方式。VpassL被施加于WLn-12、WLn-7、WLn-3、WLn+3、WLn+7和WLn+12 以分别在沟道区域1511、1513、1515、1519、1521和1523的Vch分别产生 下降1501、1502、1503、1504、1505和1506。Vpass被施加于其余未选择的 字线，以使沟道区域1510、1512、1514、1516、1518、1520、1522和1524 处于更高电压的Vch_nom。

箭头1532和1533表示WL_dVpass_init＝3，箭头1531和1534表示 WL_dVpass_period＝4，并且箭头1530和1535表示WL_dVpass_period＝5。 指定的字线因此以在WLn的源极和漏极侧上距WLn逐渐扩大的间隔3、4、 5、…字线隔开。

在另一选项中，在漏极或源极侧上，但不在漏极和源极侧两者上，指定 的字线沿着NAND串在移动远离所选择的字线的方向上以逐渐扩大的间隔 隔开。

在一个选项中，字线电压的模式可以在整个NAND串上延伸。例如，在 字线WL0至WL95且WLn＝40的情况下，接收VpassL的字线可以是：WL7、 WL15、WL22、WL28、WL33、WL37、WL43、WL47、WL52、WL58、WL65、 WL73、WL82和WL92。

图16绘示了在使用诸如结合图10A所讨论的编程干扰对策时NAND串 的沟道中的升压，其中对策涉及将VpassL-、VpassL和VpassL+施加到指定 的字线，分别包含WLn-2、WLn-5、WLn-9，并且分别施加到WLn+2、WLn+5、 WLn+9，使得指定的字线的减小的通过电压对距所选择的字线逐渐更远的指 定的字线逐渐升高。VpassL-、VpassL和VpassL+(其中VpassL- <VpassL<VpassL+)是指示例性通过电压，其小于Vpass。绘示了三个示例性 减小的通过电压(<Vpass)，但可以存在两个或更多个。

VpassL+被施加于WLn-9和WLn+9以分别在沟道区域1511和1523的 Vch分别产生下降1601和1606。VpassL被施加于WLn-5和WLn+5以分别 在沟道区域1513和1521的Vch分别产生下降1502和1505。VpassL-被施 加于WLn-2和WLn+2以分别在沟道区域1515和1519的Vch分别产生下 降1603和1604。

Vpass被施加于其余未选择的字线以使沟道区域1510、1512、1514、1516、 1518、1520、1522和1524处于Vch_nom。

箭头1532和1533表示WL_dVpass_init，其为两条字线，箭头1531和 1534表示WL_dVpass_period＝三条字线，并且箭头1530和1535表示 WL_dVpass_period＝四条字线。

在一个选项中，字线电压的模式可以在整个NAND串上延伸。例如，在 字线WL0至WL95且WLn＝40的情况下，接收VpassL的字线可以是：WL7、 WL15、WL22、WL28、WL33、WL37、WL43、WL47、WL52、WL58、WL65、 WL73、WL82和WLn92。

控制电路可以配置有参数，诸如dVpass、WL_dVpass_init和WLn+_dVpass_period，以实现本文中描述的技术的周期性字线偏置。还见图 22B至图22D的参数表。这些参数可以基于测试而优化。总体上，如果dVpass 过高(VpassL过低)，则可能发生栅极诱导漏极泄露，其在沟道中产生许多 电子-空穴对，导致下拉WLn处的峰Vch的很大可能性。如果dVpass过低 (VpassL过高)，则由Vch的周期性下降产生的电势屏障可能不够大以抑制 电子在沟道中移动。还参见图18。如果WL_dVpass_init过低，诸如一条或 两条字线，则初始指定的字线可能过于接近WLn，使得WLn处的Vch被下 拉。还参见图19。如果WL_dVpass_period过低，在指定的接收VpassL的字 线的数目将过大，使得总体Vch可能被下拉。还参见图20。

在图17A至图17D中，WL编程顺序为从块的源极侧至漏极侧。此外， 较低字线是WL0或在块的源极端几条字线之内，中下WL是源极端与漏极 端之间的约25％处，中上WL是源极端与漏极端之间的约75％处，并且上 WL在块的漏极端处或在块的漏极端几条字线之内。此外，数据是基于包括 块的顶半部和块的底半部之间的接口的块。绘示的时间范围对应于图10A， 并且包含预充电阶段和编程/升压阶段。此外，dVpass＝0.8V， WL_dVpass_init＝4字线，并且WL_dVpass_init＝4字线。

图17A绘示了当WLn是下WL时，根据图10A的电压信号的沟道电压 对时间的曲线。曲线1700和曲线1701分别绘示了有和没有编程干扰对策的 Vch。当使用编程干扰对策时，峰Vch显著增大。

图17B绘示了当WLn是中下WL时，根据图10A的电压信号沟道电压 对时间的曲线。曲线1710和曲线1711分别绘示了有和没有编程干扰对策的 Vch。如之前，当使用编程干扰对策时峰Vch显著增大。

图17C绘示了当WLn是中上WL时，根据图10A的电压信号的沟道电 压对时间的曲线。曲线1720和曲线1721分别绘示了有和没有编程干扰对策 的Vch。如之前，当使用编程干扰对策时峰Vch显著增大。

图17D绘示了当WLn是上WL时，根据图10A的电压信号的沟道电压 对时间的曲线，。曲线1730和曲线1731分别绘示了有和没有编程干扰对策 的Vch。在此情况下，当使用编程干扰对策时峰Vch不增大。这指示了当 WLn相对接近于NAND串的漏极端(例如在相邻于漏极端的字线的子集内) 时，对策不是有利的，其中子集包括不大于连接到NAND串的一组字线的 5-10％。

图21A至图21C示出了本文中描述的基于对图17A至图17D的了解的 编程干扰对策的示例性实现方式。在一种方案中，对于接近于NAND串的 漏极端的WLn位置，编程干扰对策可以被逐步排除或不使用。在另一种方 案中，NAND串的经受编程干扰对策的部分是WLn.t的函数。

图18绘示了对于dVpass的不同值的沟道电压对时间的曲线，根据图 10A的电压信号。曲线包含“nom.”，表示标称或比较情况，其中不使用编程 干扰对策。峰Vch对此情况最低。下一较高峰Vch对应于dVpass＝0.4V。下 一较高峰Vch对应于dVpass＝0.8V。最高峰Vch对应于dVpass＝1.2-2.0V。 数据是基于WLn＝40，WL_dVpass_init＝4条字线，且WL_dVpass_init＝4条 字线。升压电势随着dVpass增大而增大，但随着dVpass达到1.2V而饱和， 使得对电子在沟道中的移动的阻挡不被改善。dVpass设定为使得VpassL是 正电压。在一个实现方式中，施加到具有周期性下降的相邻于沟道区域的字 线的电压(VpassL)是正电压，并且低于施加到相邻于沟道的其余区域的字 线的电压(Vpass)不大于2V。

图19绘示了，根据图10A的电压信号，对于不同值的WL_dVpass_init、 WLn与接收VpassL的最接近字线之间的字线的数目，沟道电压对时间的曲 线。在此示例中，160条字线之中的WLn＝90。曲线包含“40WL或nom.”， 表示WL_dVpass_init＝40或不使用编程干扰对策的情况。峰Vch对此情况最 低。下一较高峰Vch对应于WL_dVpass_init＝15条字线。下一较高峰Vch对 应于WL_dVpass_init＝2条字线。最高峰Vch对应于WL_dVpass_init＝3-5条字线。WL_dVpass_init＝2条字线可能小于最优。升压电平随着 WL_dVpass_init增大而增大，直到WL_dVpass_init达到3-5条字线。升压电 平然后随着WL_dVpass_init进一步增大而降低。

图20绘示了，根据图10A的电压信号，对于不同值的WL_dVpass_period、 接收VpassL的字线之间的间隔，沟道电压对时间的曲线。在该示例中，存 在160条字线，WLn＝40，dVpass＝0.8V且在此示例中WL_dVpass_init＝4。 曲线包含“nom.”，表示标称情况，其中不使用编程干扰对策。峰Vch对此 情况最低。下一较高峰Vch对应于WL_dVpass_period＝3条字线。下一较高 峰Vch对应于WL_dVpass_period＝5条字线。下一较高峰Vch对应于 WL_dVpass_period＝8条字线。最高峰Vch对应于WL_dVpass_period＝20条 字线，尽管对于5、8和20条字线大致相同。升压电势随着更大的周期而增 大，并且当周期超过8条字线时几乎饱和。这指示了具有偏置为VpassL的 较少字线对优化峰Vch可以是有利的。虽然，具有较小的周期并因此将 VpassL施加到更多字线可以减小Vpass干扰，其中Vpass足够高以干扰连接 到未选择的字线的存储器单元。

图21A绘示了WL_dVpass_period对WLn位置的曲线。WLn位置是指 块的连接到块中的NAND串的多条字线之中的WLn的位置。WL位置从首 先编程的WL延伸到最后编程的WL。

图17A至图17D示出，当WLn在NAND串的漏极侧时，编程干扰对 策可能失去其有效性。相应地，一种方案是基于块的多条字线之中所选择的 字线WLn的位置并基于WL编程顺序来设定编程干扰对策的参数。

在此情况下，当WLn在首先编程的字线与过渡字线WLx之间时 WL_dVpass_period是数目N1，并且当WLn在WLx或在WLx与最后编程 的字线之间时是数目N2>N1。WLx可以在字线的相邻于最后编程的字线的 子集内，其中子集包括连接到NAND串的一组字线的不大于5-10％。例如， 在96条字线的情况下，并且假设源极到漏极编程顺序，WLx可以是WL85-WL90。增大WL_dVpass_period减小接收VpassL的字线的数目，以在使用 VpassL时最小化总体Vch的减小，如图10B所见。

在该示例中，间隔或周期是从首先编程的WL到所选择的字线的距离的 增函数。

图21B绘示了VpassL和dVpass对WLn位置的曲线。由于当WLn较 接近于最后编程的字线时编程干扰对策较不有效，因此当WLn较接近于最 后编程的字线时可以增大VpassL(并且可以降低dVpass)。从而，VpassL和 dVpass可以基于WLn的位置而设定。在此情况下，当WLn在首先编程的 WL与过渡字线WLx之间时VpassL＝VpassL-，并且当WLn在WLx或在 WLx与最后编程的字线之间时VpassL＝VpassL+，其中VpassL-<VpassL+。

在该示例中，指定的字线的通过电压是所选择的字线距首先编程的WL 的距离的增函数。

替代地，当WLn接近于最后编程的WL时可以使用标称技术。

图21C绘示了NAND串的经受编程干扰对策的部分对WLn位置的曲 线。如所提到的，随着WLn位置变得更接近于最后编程的WL，编程干扰对 策可以被逐步排除。在一种方案中，NAND串在WLn的漏极侧上(并且相 邻于WLn)经受编程干扰对策的部分是WLn位置的函数。例如，NAND串 的在WLn的漏极侧上的经受编程干扰对策的部分可以是WLn与首先编程 的WL之间的距离的降函数。即，随着距离变得更小，该部分变得更小。各 种选项是可能的。

在一种方案中，当WLn<WLx时该部分是100％(曲线2110)，当 WLn≥WLx时该部分是0％(曲线2114)，或当WLn≥WLx时该部分是诸如 50％的非零部分(曲线2113)。在另一种方案中，当WLn<WLx时该部分小 于100％，诸如75％(曲线2111)。在另一选项中，随着WLn移动更接近于 漏极端，该部分逐渐降低(曲线2112)。

在未选择的NAND串的一侧上，编程干扰对策可以在未选择的NAND 串的一部分中产生周期性下降，例如其中该部分是所选择的字线与首先编程 的WL之间的距离的降函数。

图21D至图21F绘示了作为不同WLn位置的函数的NAND串的经受 编程干扰对策的不同部分，其与图21C一致。对于NAND串的经受编程干 扰对策的部分，如之前讨论的，在对应的沟道区域中产生周期性下降。在这 些示例中，WL编程顺序为从源极侧到漏极侧。“距离”指代例如在WLn与 首先编程的WL之间的就字线数目而言的距离或物理距离。

图21D绘示了NAND串沟道，其中75％的漏极侧字线经受编程干扰对 策。NAND串沟道包含WLn的可能不经受编程干扰对策的源极侧区域2120， 经受编程干扰对策WLn的漏极侧区域2121(包括全部漏极侧字线的75％)， 以及不经受编程干扰对策的WLn的漏极侧区域2122(包括25％全部漏极侧 字线)。虚线指代不同区域中的沟道电压。沟道电压的周期性下降在区域2121 中但不在区域2120和区域2122中。反之，固定沟道电压可以存在于区域2120和2122中。

图21E绘示了NAND串沟道，其中50％的漏极侧字线经受编程干扰对 策。NAND串沟道包含不经受编程干扰对策的WLn的源极侧区域2130，和 经受编程干扰对策的WLn的相邻漏极侧区域2131(包括全部漏极侧字线的 50％)，以及不经受编程干扰对策的WLn的非相邻漏极侧区域2132(包括全 部漏极侧字线的50％)。虚线指代不同区域中的沟道电压。沟道电压的周期 性下降在区域2131中但不在区域2130和区域2132中。反之，固定沟道电 压可以存在于区域2130和区域2132中。

图21F绘示了NAND串沟道，其中0％的漏极侧字线经受编程干扰对 策。NAND串沟道包含不经受编程干扰对策的WLn的源极侧区域2140和漏 极侧区域2141。虚线指代不同区域中的沟道电压。周期性下降不存在。反之， 固定沟道电压可以存在于区域2140和区域2141中。

图22A绘示了编程块的过程。步骤2200开始编程操作中的编程循环。 编程操作可以导致存储器单元的不同Vth电平，诸如图8中所绘示。步骤 2201包含进行预充电阶段。步骤2202包含设定编程/升压阶段的参数，包含 dVpass、WL_dVpass_init和WL_dVpass_period。步骤2202a包含考虑WLn 位置。如所讨论的，这些参数可以基于诸如WLn位置的因素而优化。还参 见示出了参数表的图22B至图22D，其交叉引用到由控制电路访问的码字。 例如，参数还可以在块或芯片级优化。步骤2203包含进行编程/升压阶段， 包含斜升所选的和未选择的字线的电压，以沿着NAND串沟道提供升压中 的周期性下降，如所讨论的。步骤2204包含进行验证阶段。决定步骤2205 确定是否要进行下一编程循环。如果决定步骤2205为真，则再次到达步骤 2200。如果决定步骤2205为伪，则编程操作在步骤2206完成。图23中提 供了预充电阶段2307、编程/升压阶段2308和验证阶段2309中的电压信号 的示例性细节。

图22B绘示了用于图22A的步骤2202的dVpass的值的表。控制电路 可以使用3位码字来访问八个不同值之一。例如，码字000、001、010、011、 100、101、110和111分别对应于dVpass＝0.6、0.8、1.0、1.2、1.4、1.6、1.8 和2.0V。

图22C绘示了用于图22A的步骤2202的WL_dVpass_init的值的表。 如之前，控制电路可以使用3位码字来访问八个不同值之一。例如，码字000、 001、010、011、100、101、110和111分别对应于WL_dVpass_init＝3、4、 5、6、7、8、9和10字线。

图22D绘示了用于图22A的步骤2202的WL_dVpass_period的值的表。 如之前，控制电路可以使用3位码字来访问八个不同值之一。例如，码字000、 001、010、011、100、101、110和111分别对应于WL_dVpass_period＝3、4、 5、6、7、8、9和10字线。

图23绘示了用于进行根据图22的编程操作的示例性电压信号。垂直维 度指代电压且水平维度指代时间，时间点t0-t12。绘示的电压是示例。绘示 的时间周期对应于一个编程循环且包含预充电阶段2307(t0-t2)、编程/升压 阶段2308(t2-t8)以及验证阶段2309(t9-t12)。电压信号2300、2310、2320、 2330、2340和2350分别绘示了VWLn(所选择的字线的电压)、VWL_unsel (未选择的字线的电压)、Vsgd(SGD晶体管的电压)、Vsgs(SGS晶体管的电压)、Vbl(位线电压)以及Vsl(源极线电压)。

预充电阶段用于充电NAND串的沟道。在预充电阶段中，曲线2301绘 示了VWLn的诸如1-2V的正电压。在编程/升压阶段中，VWLn在t3从0 V(曲线2302)增大到通过电压Vpass(曲线2304)，并且然后在t5到峰值 电平Vpgm(曲线2305)。VWLn然后在验证阶段2309之前在t6降低回到0 V。在验证阶段中，验证信号2306被施加于所选择的字线，并且在验证信号 的不同验证电压期间感测所选择的存储器单元。在该示例中，验证电压是 VvE、VvF和VvG。

对于VWL_unsel，曲线2311绘示了预充电阶段中的诸如1-2V的正电 压。在编程/升压阶段中，VWL_unsel从0V(曲线2312)增大到Vpass(曲 线2314)或VpassL(曲线2315)并在施加Vpgm期间保持在该电平。如所 提到的，VpassL被施加于指定的字线，并且Vpass被施加于指定的字线之间 的其余字线。VWL_unsel在验证阶段2309期间设定为Vread，其可以等于Vpass。

对于Vsgd，曲线2321绘示了对于块中的全部SGD晶体管的诸如4-6V 的正电压。这允许Vbl被通过到沟道。对于所选的子块的SGD晶体管，曲 线2322绘示了在编程/升压阶段期间的例如2.5V的Vsgd_sel。Vsgd_sel足 够高以为接收Vbl_en＝0V的编程使能电压的所选择的NAND串将相关联的 SGD晶体管提供为导通状态。对于未选择的子块的SGD晶体管，曲线2323 绘示了在编程/升压阶段期间的例如0V的Vsgd_unsel。这为接收Vbl_inh的 编程抑制电压的未选择的NAND串将SGD晶体管提供为非导通状态。这允 许相关联的沟道在VWLn和VWL_unsel从0V斜升到Vpass或VpassL时通 过电容性耦合而升压。这附加于来自预充电阶段的升压。曲线2324示出了 在验证阶段期间处于诸如4-6V的升高的电平的Vsgd_sel，以允许在相关联 的NAND串中发生感测。曲线2325示出了在验证阶段期间处于0V的 Vsgd_unsel，因为在相关联的NAND串中不发生感测。

对于Vsgs，在一种方案中，块中的全部SGS晶体管被连接并接收相同 的电压。在预充电阶段中，曲线2331绘示了对于块中的全部SGS晶体管的 诸如4-6V的正电压。这允许电压从衬底通过到沟道。

曲线2334绘示了在编程/升压阶段期间的Vsgs＝0V。曲线2335示出了 在验证阶段期间处于诸如4-6V的升高的电平的Vsgd，以允许在所选择的 NAND串中发生感测。

Vbl表示位线电压，其可以对所选的和未选择的NAND串分开地设定。 在预充电阶段中，曲线2341绘示了正预充电电压Vbl_pc，诸如对所选择的 NAND串为2V。曲线2343绘示了对连接到未选择的NAND串的位线为0 V。在编程/升压阶段中，曲线2342绘示了例如对未选择的NAND串的编程 抑制电压Vbl_inh＝1.5V，并且曲线2343绘示了例如对所选择的NAND串的 编程使能电压Vbl_en＝0V。曲线2344示出了例如在验证阶段期间的Vbl＝0.5 V。

对于Vsl，在预充电阶段中，在从t0-t1的第一时间周期中，曲线2351绘 示了正预充电电压，诸如2V。在编程/升压阶段中，曲线2354绘示了处于 正电压的Vsl，以助于将SGS晶体管保持为非导通状态。Vsl在验证阶段期 间可以为小的正电压，如曲线2355所绘示。

为了说明和描述的目的，已经给出了本发明的前述详细描述。其并非旨 在穷举或将本发明限制为所公开的精确形式。根据上述教导，许多修改和变 化是可能的。选择所描述的实施例是为了最好地解释本发明的原理及其实际 应用，从而使本领域的其他技术人员能够在各种实施例中以适合预期的特定 用途的各种修改来最好地利用本发明。本发明的范围旨在由所附的权利要求 书限定。

Claims (20)

1.一种设备，包括：

控制电路，配置为连接到多个字线，所述多个字线连接到NAND串中的存储器单元且包括所选择的字线和未选择的字线，并且所述NAND串包括沟道；以及

存储器接口，连接到所述控制电路，所述控制电路配置为经由所述存储器接口发布命令以施加多个电压信号到所述多个字线，从而升压所述沟道的电压，所述多个电压信号包括施加到所选择的字线的编程电压信号和从相应的初始电压增大到通过电压的电压信号，其中在所述未选择的字线之中，所述通过电压对于沿着所述NAND串以间隔隔开的指定的字线比对于所指定的字线之间的字线更低。

2.如权利要求1所述的设备，其中：

所指定的字线沿着所述NAND串以相等间隔隔开；并且

所述相等间隔各自包括至少三条字线。

3.如权利要求1所述的设备，其中：

在所指定的字线之中，与所选择的字线最接近的字线距所选择的字线N条字线，并且所述间隔各自包括M条字线，其中N≠M。

4.如权利要求1所述的设备，其中：

在所指定的字线之中，与所选择的字线最接近的字线距所选择的字线N条字线，并且所述间隔各自包括N条字线。

5.如权利要求1所述的设备，其中：

所指定的字线包括未编程的字线。

6.如权利要求1所述的设备，其中：

所述间隔是所选择的字线与所述多个字线中的首先编程的字线的距离的增函数。

7.如权利要求1所述的设备，其中：

所指定的字线的通过电压是所选择的字线与所述多个字线中的首先编程的字线的距离的增函数。

8.如权利要求1所述的设备，其中：

施加到所指定的字线之间的字线的通过电压比施加到所指定的字线的通过电压更高不大于2V。

9.如权利要求1所述的设备，其中：

所指定的字线沿着所述NAND串在移动离开所选择的字线的方向上以逐渐扩大的间隔隔开。

10.如权利要求1所述的设备，其中：

所指定的字线的通过电压对距所选择的字线逐渐更远的所指定的字线逐渐升高。

11.一种方法，包括：

在编程操作中将编程电压信号施加到所选择的字线，所选择的字线和未选择的字线在连接到所选择的NAND串和未选择的NAND串的多个字线之中，并且所述未选择的NAND串包括沟道；以及

在施加所述编程电压信号期间，将电压信号施加到所述未选择的字线，施加到所述未选择的字线的所述电压信号从相应的初始电压增大到相应的通过电压，在所述沟道中的升压中产生周期性下降。

12.如权利要求11所述的方法，其中：

所述周期性下降相邻于沿着所述未选择的NAND串隔开的未选择的字线；并且

相邻于所述周期性下降的所述未选择的字线由至少两条介于中间的字线彼此隔开。

13.如权利要求11所述的方法，其中：

所述周期性下降在所述未选择的NAND串的未编程的一部分中产生。

14.如权利要求13所述的方法，其中：

所述部分是所选择的字线与所述多个字线中的首先编程的字线之间的距离的降函数。

15.如权利要求13所述的方法，其中：

所述部分在所选择的字线的漏极侧上。

16.一种设备，包括：

NAND串，包括多个存储器单元和沟道；以及

多个字线，连接到所述存储器单元，每个字线相邻于所述沟道的相应区域且配置为携载将所述沟道的相应区域的电压升压的电压信号，所述沟道具有沿着所述NAND串的长度具有周期性下降的电压。

17.如权利要求16所述的设备，其中：

所述周期性下降发生在所述NAND串的长度的大部分上。

18.如权利要求16所述的设备，其中：

与所述沟道的具有所述周期性下降的区域相邻的字线的电压是正电压且比与所述沟道的其余区域相邻的字线的电压更低不大于2V。

19.如权利要求16所述的设备，其中：

在编程电压被施加于所述多个字线中的所选择的字线时，所述周期性下降发生在所述沟道的与所述多个字线中的未选择的字线相邻的相应区域中。

20.如权利要求19所述的设备，其中：

与所述沟道的具有所述周期性下降的区域相邻的字线的电压是所述多个字线之中所选择的字线的位置的函数。

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