KR960016835B1 - 반도체 비휘발성 메모리 디바이스 - Google Patents

반도체 비휘발성 메모리 디바이스 Download PDF

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Abstract

요약없음

Description

반도체 비휘발성 메모리 디바이스
제1도는 종래의 반도체 비휘발성 메모리 디바이스를 개략적으로 도시한 단면도.
제2도는 본 발명에 따른 제1실시예의 디바이스를 개략적으로 도시한 단면도.
제3도는 본 발명에 따른 제2실시예의 디바이스를 개략적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판6, 8, 9 : 게이트 절연막
10 : 부동 게이트11 : 제어 게이트
12 : 선택 게이트17 : 메모리 트랜지스터
19 : 선택 트랜지스터
본 발명은 반도체 비휘발성 메모리 디바이스에 관한 것으로서, 특히 비트 형식(2진수)으로 기억된 디지탈 정보(또는 데이타)를 전기적으로 소거할 수 있는 반도체 비휘발성 메모리 디바이스에 관한 것이다.
기억된 데이타를 전기적으로 소거할 수 있는 전형적인 반도체 비휘발성 메모리 디바이스는 Flotox〔부동 게이트 터널 산화물(Floating-gate Tunnel Oxide)〕형 메모리 셀이 있다. Flotox형 메모리 셀은 제1도에 도시한 바와 같은 구성을 갖는다.
반도체 기판(1) 상에는 부동 게이트(10)을 구비한 메모리 트랜지스터(17) 및 선택 트랜지스터(19)가 형성되고, 메모리 트랜지스터(17)의 드레인 확산층(4)와 선택 트랜지스터(19)의 소오스 확산층(20)은 노드 영역(18)에서 서로 접속된다.
메모리 셀 내에 기억된 데이타는 다음과 같은 방법으로 소거된다. 선택 트랜지스터(19)의 선택 게이트(12)는 고 전압(예를 들어, 20V)로 설정되고, 메모리 트랜지스터(17)의 제어 게이트(11)은 고 전압 예를 들어, 20V로 설정되며, 또한 메모리 트랜지스터(17)의 소오스 확산층(3), 선택 트랜지스터(19)의 드레인 확산층(21) 및 반도체 기판(1)을 접지함으로써, 파울러-노드하임(Fowler-Nordheim) 터널링 동작에 의해 메모리 트랜지스터(17)의 드레인 확산층(4)로부터 터널 영역(5)의 터널 절연막(7)을 통해 부동 게이트(10)으로의 전자 주입이 수행된다.
그 다음, 메모리 셀 내에 데이타를 기입(기억)시키는 것은 다음의 방식으로 수행된다. 선택 트랜지스터(19)의 드레인 확산층(21)은 고 전압 예를 들어, 20V로 설정되고, 선택 게이트(12)에는 예를 들어 5V의 전압이 인가되므로, 선택 트랜지스터(19)는 온 상태로 된다. 그 다음, 메모리 트랜지스터(17)의 제어 게이트(11)은 접지되며, 소오스 확산층(3)을 부동 전압 상태로 배치함으로서, 20V에 가까운 고 전압이 메모리 트랜지스터(17)의 드레인 확산층(4)에 인가되므로, 파울러-노드하임 터널링 동작에 의해 부동 게이트(10)으로부터 터널 영역(5)의 터널 절연막(7)을 통해 전자들이 방출된다.
상술한 종래의 Flotox형 메모리 디바이스에 있어서, 기입 동작 중에 선택 트랜지스터(19)의 드레인 확산층(21)에 고 전압이 인가되기 때문에, 드레인 확산층(21)은 이곳에 인가된 고 전압에 견딜 수 있을 만큼 충분히 두껍게 제조할 필요가 있다.
이러한 이유 때문에, 선택 트랜지스터의 선택 게이트(12)의 채널을 짧게 하는 것이 곤란할 뿐만 아니라, 메모리 셀을 소형으로 제조하는 것도 곤란하다.
그러므로, 본 발명의 목적은 종래의 메모리 디바이스가 극복해야 할 상술한 문제점들을 극복한 반도체 비휘발성 메모리 디바이스를 제공하고, 선택 게이트가 짧은 채널식이고 크기가 작은 개선된 반도체 비휘발성 메모리 디바이스를 제공하기 위한 것이다.
본 발명에 따르면, 반도체 기판, 반도체 기판 상에 형성된 메모리 트랜지스터 및 메모리 트랜지스터의 상부 표면 상에 제공되고 이 메모리 트랜지스터와 직렬로 접속된 박막 트랜지스터로 이루어진 선택 트랜지스터를 포함하는 반도체 비휘발성 메모리 디바이스가 제공된다.
본 발명에 따르면, 반도체 기판 상에 메모리 트랜지스터를 갖고 있는 반도체 비휘발성 메모리 디바이스가 메모리 트랜지스터의 상부 표면 상에 제공되어 상기 메모리 트랜지스터와 직렬로 접속된 박막 트랜지스터로 구성된 선택 트랜지스터를 갖기 때문에, 메모리의 크기가 작게 제조될 수 있다.
선택 트랜지스터는 예를 들어, 다결정 실리콘 박막과 같은 사이에 놓인 절연막을 갖는 상태로 메모리 트랜지스터의 상부 표면 상에 형성된 박막 트랜지스터이다. 선택 트랜지스터의 소오스 확산층은 메모리 트랜지스터의 드레인 확산층과 접촉되어 있고 이 트랜지스터들은 직렬로 접속된다.
그러므로, 메모리 셀의 크기는 메모리 트랜지스터의 크기와 동일하므로, 보다 작은 메모리 셀 영역을 제조할 수 있다.
데이타가 전기적으로 기입되고 소거될 수 있는 한 사용될 메모리 트랜지스터는 예를 들어, 부동 게이트형 또는 다층 게이트 절연막형(multi-layer gate insulating film type)과 같이 어떤 형태로든지 가능하다. 이러한 게이트는 선택 트랜지스터의 선택 게이트를 독립적으로 제공하는 대신에 메모리 트랜지스터의 제어 게이트와 공통일 수 있다. 또한, 박막 트랜지스터는, 예를 들어 다결정 실리콘으로 형성될 수 있다.
본 발명의 상술한 장점 및 다른 장점, 특징 및 장점은 첨부 도면을 참조하여 설명된 발명의 양호한 실시예의 아래 설명으로부터 명백해질 수 있다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명하겠다.
다음 설명 전반에 걸쳐 도면의 모든 동일 요소에는 동일한 참조 번호를 붙인다.
제2도는 본 발명에 따른 제1실시예의 비휘발성 메모리 디바이스를 개략적으로 도시한 단면도이다.
제1실시예에 있어서, 부동 게이트(10)을 갖고 있는 메모리 트랜지스터(17)은 반도체 기판(1)상에 형성된다. 메모리 트랜지스터(17) 위의 층간 절연막(16) 상에는, 선택 트랜지스터(19)가 다결정 실리콘 박막(13)으로 형성되고, 메모리 트랜지스터(17)의 드레인 확산층(4) 및 선택 트랜지스터(19)의 소오스 확산층(14)는 노드 영역(18)에서 서로 접속된다.
선택 트랜지스터(19)를 구성하는 다결정 실리콘 박막(13)의 두께는 약 1000Å이고, 선택 트랜지스터(19)의 드레인 확산층(15)의 불순물 농도는 약 1018~1019㎝－3정도이므로, 드레인 확산층(15)의 내전압을 약 20V 이상으로 상승시킬 수 있다.
제2도에 있어서, 참조 번호(2)는 소자 분리 절연막(element separation insulating film)이고, 참조번호(3)은 메모리 트랜지스터(17)의 소오스 확산층이며, 참조 번호(5)는 터널 영역이고, 참조 번호(6)은 제1게이트 절연층이며, 참조 번호(7)은 터널 절연층이고, 참조 번호(8)은 제2게이트 절연막이며, 참조 번호(9)는 제3게이트 절연막이고, 참조 번호(11)은 제어(조절) 게이트이며, 참조 번호(12)는 선택 게이트이고, 참조 번호(15)는 선택 트랜지스터(19)의 드레인 확산층이다.
제2도에 도시한 본 발명에 따른 제1실시예의 특징은 선택 트랜지스터(19)가 박막 트랜지스터 형태로 메모리 트랜지스터(17) 상에 형성된다는 것이다.
그 다음은, 제1실시예의 디바이스 동작을 설명하겠다.
메모리 셀 내의 데이타의 소거 및 기입은 제1도를 참조하여 상술된 종래의 Flotox형 메모리 셀과 동일한 방법으로 수행된다.
특히, 기억된 데이타는 메모리 트랜지스터(17)이 전자를 파울러-노드하임 터널링 동작에 의해 드레인 확산층(4)로부터 터널 영역(5)를 통해 부동 게이트(10)으로 주입될 때 소거되고, 이 데이타는 전자를 파울러-노드하임 터널링 동작에 의해 부동 게이트(10)에서 터널영역(5)를 통해 방출시킬때 기입된다.
Flotox형의 메모리 셀을 설명하였을지라도, 본 발명은 다른 형태의 메모리 셀들을 갖고 있는 메모리 트랜지스터에 실현될 수 있다는 것을 인지하여야 한다.
제3도는 상이한 트랜지스터를 메모리 트랜지스터로서 갖는 본 발명의 제2실시예를 개략적으로 도시한 것이다.
제2실시예에 있어서, 상이한 형태의 메모리 트랜지스터로서 부동 게이트가 있지만, 기입 동작은 채널 핫 전자 주입(channel hot electron injection)에 의해 이 부동 게이트로 전자들을 주입시킴으로써 수행되고, 소거 동작은 메모리 트랜지스터의 소오스 확산층에 고 전압을 인가시키고, 파울러-노드하임 터널링 동작에 의해 부동 게이트에서 게이트 산화물 막을 통해 소오스 확산층으로 전자들을 방출시키므로서 수행된다.
제2실시예에 있어서, 메모리 트랜지스터(17)은 제1게이트 절연막(6), 부동 게이트(10), 제2게이트 절연막(8)과 함께 반도체 기판(1)상에 형성되고, 제어 또는 조절 게이트(11)은 그 위에 배치되며, 소오스 확산층(3) 및 드레인 확산층(4)는 반도체 기판(1)의 상부 표면에 형성되고, 부동 게이트(10)은 소오스 확산층(3)과 드레인 확산층(4) 사이의 중간점에 배치된다.
층간 절연막(16)은 메모리 트랜지스터(17)의 제어 게이트의 상부 표면이 노출되도록 형성된다. 선택 트랜지스터(19)는 다결정 실리콘 박막(13)이 층간 절연막(16)을 커버하는 제3게이트 절연막(9) 및 제어 게이트(11)의 상부 표면 상에 형성되도록 구성되고, 소오스 확산층(14) 및 드레인 확산층(15)는 제어 게이트(11)이 소오스 확산층(14)와 드레인 확산층(15) 사이의 중간에 배치되도록 다결정 박막(13)내에 형성된다.
상기 배열에 있어서, 메모리 트랜지스터(17)의 제어 게이트(11) 및 선택 트랜지스터(19)의 선택 게이트는 공통으로 작용한다.
이 배열의 특징은 메모리 트랜지스터의 제어 게이트(11)이 선택 트랜지스터(19)의 선택 게이트로서 작용하도록 박막 트랜지스터 형태의 선택 트랜지스터(19)가 메모리 트랜지스터(17) 상에 형성되는 것이다.
그 다음, 제2실시예의 디바이스의 동작을 설명하겠다.
메모리 셀 내에 데이타를 기입하는 것을 다음과 같이 수행된다. 메모리 트랜지스터(17)의 제어 게이트(11)은 메모리 트랜지스터(17) 및 선택 트랜지스터(19)가 턴 온되게 하기 위해 고 전압, 예를 들어 15V로 된다. 메모리 트랜지스터(17)의 소오스 확산층(3)이 접지되고, 선택 트랜지스터(19)의 드레인 확산층(15)가 고 전압, 예를 들어 10V 이므로, 메모리 트랜지스터(17)은 포화 상태에서 동작하며, 그 다음으로 발생된 채널 핫 전자는 부동 게이트(10)에 주입된다. 기입 동작에 의해, 메모리 트랜지스터(17)의 임계 전압은 높은 값(논리 1)(예를 들어, 8V)으로 쉬프트되어 설정된다.
메모리(기억된 데이타)를 소거하기 위한 동작은 다음과 같이 수행된다. 메모리 트랜지스터(17)의 제어 게이트(11)이 접지되고, 메모리 트랜지스터(17)의 드레인 확산층(14)는 부동 전압 상태가 되며, 메모리 트랜지스터(17)의 소오스 확산층(3)에는 고 전압(예를 들어, 15V 정도)이 인가되므로, 전자들을 파울러-노드하임 터널링 동작에 의해 메모리 트랜지스터(17)의 부동 게이트(10)에서 제1게이트 절연막(6)을 통해 방출된다. 이 소거 동작에 의해, 메모리 트랜지스터(17)의 임계 전압은 에를 들어, 3V 미만의 낮은 값(논리 O)으로 쉬프트되어 설정된다.
또한, 메모리 내의 데이타를 회복〔독출(reading-out)〕하기 위한 동작은 아래와 같이 수행된다. 메모리 트랜지스터(17)의 제어 게이트에는 예를 들어 5V가 인가되고, 메모리 트랜지스터(17)의 소오스 확산층(3)은 접지되며, 선택 트랜지스터(19)의 드레인 확산층(15)에는 약 1V의 전압이 인가된다. 메모리 트랜지스터(17)의 기입 상태는 전류가 흐르는지 또는 흐르지 않는지의 여부에 따라서 판정 또는 검출된다.
데이타가 채널 핫 전자 주입에 의해 기입되고, 데이타가 파울러-노드하임 터널링 동작에 의해 부동 게이트로부터 방출된 전자들에 의해 소거되는 제2실시예와 같이 기술된 형태의 메모리 트랜지스터에 있어서, 메모리 트랜지스터는 다음 주어진 조건이 충족되는 경우 선택 트랜지스터가 없이도 동작될 수 있다.
즉, 이 회로는 메모리 내에 기억된 데이타의 소거후 메모리 트랜지스터의 임계전압이 낮은 절대값의 전압을 갖는 증가형 트랜지스터(enhancement mode transistor)로 설정될 수 있는 회로이다.
그러나. 실제로 전자가 파울러-노드하임 터널링 동작에 의헤 부동 게이트로부터 방출될 때, 부동 게이트는 동시에 정(＋) 홀(hole)이 주입되고, 메모리의 소거 후, 메모리 트랜지스터는 공핍 모드(depletion mode)로 된다. 그러므로, 이는 메모리 셀의 선택이 독출 동작에서 수행될 수 없다는 문제점을 발생시킨다.
이러한 이유 때문에, 방금 설명한 형태의 메모리 트랜지스터에 있어서, 직렬로 트랜지스터에 접속된 선택트랜지스터를 갖는 것이 보다 실용적이다. 그러나, 이 메모리 트랜지스터 위에 선택 트랜지스터를 형성시킴으로써, 선택 트랜지스터를 갖지 않는 영역과 동일한 점유 영역을 갖는 메모리 셀을 실현할 수 있다.
본 발명의 제1 및 제2실시예에 있어서, 선택 트랜지스터는 다결정 실리콘 박막으로 형성된 박막 트랜지스터라는 것으로 설명되어 있다. 그러나, 물론 이러한 트랜지스터가 단결정 실리콘의 박막 트랜지스터 또는 다른 형태의 반도체 박막 트랜지스터일 수 있다는 것을 인지하여야 한다.
상술한 바와 같이, 본 발명에 따르면, 직렬로 메모리 트랜지스터에 접속된 선택 트랜지스터가 다결정 실리콘의 박막 트랜지스터에 의해 메모리 트랜지스터 위에 형성되므로, 메모리 셀에 의해 점유된 필요한 공간은 1개의 트랜지스터의 공간과 같으므로 전체 메모리 셀을 보다 작게 제조할 수 있다.
본 발명이 양호한 실시예를 사용하여 기술되었을지라도, 사용된 용어들은 제한적 의미보다는 설명적 의미로 사용되었으며, 본 발명의 진정한 범위 및 교시로부터 벗어나지 않고 부가된 청구 범위 내에서 변경이 가능하다는 것을 이해해야 한다.

Claims (5)

  1. 반도체 비휘발성 메모리 디바이스(semiconductor non-volatile memory device)에 있어서 : 주표면을 갖는 반도체 기판(1); 상기 반도체 기판의 주표면 상에 형성되며, 또 게이트 절연막 및 채널 영역을 갖는 메모리 트랜지스터(17); 및 상기 메모리 트랜지스터와 직렬로 접속되고, 게이트 절연막 및 채널 영역을 가지며, 또 상기 반도체 기판의 주표면에 대해 수직인 방향으로 상기 게이트 절연막 및 상기 채널 영역이 상기 메모리 트랜지스터의 상기 게이트 절연막 및 상기 채널 영역과 중첩되도록 제공된 선택 트랜지스터(19)를 포함하는 것을 특징으로 하는 반도체 비휘발성 메모리 디바이스.
  2. 제1항에 있어서, 상기 메모리 트랜지스터는 부동 게이트(floating gate, 10)을 포함하는 것을 특징으로 하는 반도체 비휘발성 메모리 디바이스.
  3. 제1항에 있어서, 상기 메모리 트랜지스터는 다수의 게이트 절연막(6, 8, 9)를 포함하는 것을 특징으로 하는 반도체 비휘발성 메모리 디바이스.
  4. 제1항에 있어서, 상기 메모리 트랜지스터는 상기 선택 트랜지스터에 대한 선택 게이트로서의 역할도 역시 담당하는 제어 게이트(11)을 갖고 있는 것을 특징으로 하는 반도체 비휘발성 메모리 디바이스.
  5. 제1항에 있어서, 상기 트랜지스터는 다결정 실리콘 박막(polycrystalline silicon thin film)으로 형성되는 것을 특징으로 하는 반도체 비휘발성 메모리 디바이스.
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