JPS58203697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58203697A JPS58203697A JP57085216A JP8521682A JPS58203697A JP S58203697 A JPS58203697 A JP S58203697A JP 57085216 A JP57085216 A JP 57085216A JP 8521682 A JP8521682 A JP 8521682A JP S58203697 A JPS58203697 A JP S58203697A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野）
この発明はデータの電気的書き替えがｌ１ｌＩ］能な胱
出し専用で不揮発性の半導体記憶装置に関するＯ 〔発明の技術的背景〕 浮遊ｒ−）と制御ｃ−トの２つのｆ−）構造を崩する絶
縁ｆ−）電界効果トランジスタたとえばＭＯＳＦＥＴ
をメモリセルとして使用している、紫外線消去形の不
揮発性半導体メ七Ｉ）は現在多くの電子装置で利用され
一〇いる。
出し専用で不揮発性の半導体記憶装置に関するＯ 〔発明の技術的背景〕 浮遊ｒ−）と制御ｃ−トの２つのｆ−）構造を崩する絶
縁ｆ−）電界効果トランジスタたとえばＭＯＳＦＥＴ
をメモリセルとして使用している、紫外線消去形の不
揮発性半導体メ七Ｉ）は現在多くの電子装置で利用され
一〇いる。
第１図は上記浮遊ｆ−）および制御ｙ−トを１する従来
のメモリセルの榊成をボす断面図である。図において、
たとえばＰ型のシリコン半導体基板１内にはｖＮのソー
ス２およびドレイン３が形成式ねる。上記ソース２とド
レイン３との間のチャネル上には浮遊ｒ −） ４が形
成され、さらにこの浮遊ｒ−ト４土には制ｗｒ−１５が
形成もれる。
のメモリセルの榊成をボす断面図である。図において、
たとえばＰ型のシリコン半導体基板１内にはｖＮのソー
ス２およびドレイン３が形成式ねる。上記ソース２とド
レイン３との間のチャネル上には浮遊ｒ −） ４が形
成され、さらにこの浮遊ｒ−ト４土には制ｗｒ−１５が
形成もれる。
このような構成のメモリセルにおいてｒ−タを書込む場
合には、制＠？”−） ４とドレイン３にそれぞれ高電
圧を印加する このと色、ドレイン３の近傍で住じるイ
ンパクトイオニゼーシｑ ７ （１ｍｐａｃｔ １ｏｎ
ｉｓａｔｉｏｎ）で発生したＭ％Ｌ子（ｈｏｔ ｅｌｅ
ｃｔｒｏｎ ）が浮遊ｒ−ト４に注入され、この浮遊ｆ
−）４は負電位に設定されてデータの書込みが行なわれ
る。
合には、制＠？”−） ４とドレイン３にそれぞれ高電
圧を印加する このと色、ドレイン３の近傍で住じるイ
ンパクトイオニゼーシｑ ７ （１ｍｐａｃｔ １ｏｎ
ｉｓａｔｉｏｎ）で発生したＭ％Ｌ子（ｈｏｔ ｅｌｅ
ｃｔｒｏｎ ）が浮遊ｒ−ト４に注入され、この浮遊ｆ
−）４は負電位に設定されてデータの書込みが行なわれ
る。
一方、データの１・込みが行なわれたメモリセルのデー
タ消去を行なう場合、紫外線が照射される。紫外線の照
射によって、浮遊？−ト４に蓄えられている電子にエネ
ルギーが与、見られ、この電子が制御ゲート５および基
板１夛排出芒れて消去が行なわれる。
タ消去を行なう場合、紫外線が照射される。紫外線の照
射によって、浮遊？−ト４に蓄えられている電子にエネ
ルギーが与、見られ、この電子が制御ゲート５および基
板１夛排出芒れて消去が行なわれる。
ところで、上記メモリセルではう′−夕の消去に時間が
かがシ、ものによっては約３０９程度かかるという不都
合がある。
かがシ、ものによっては約３０９程度かかるという不都
合がある。
そこで本発明基は以前に、データの消去を灼時間で行な
う目的のため、電気的にデータ消去を行なうことができ
るメモリセル′ｆｒ開発した。
う目的のため、電気的にデータ消去を行なうことができ
るメモリセル′ｆｒ開発した。
このメモリセルｔｉ％願昭５５−１４５１９５号公報に
詳細に記載されているものであシ、その構成は第２図に
示す断面図の通りである。この第２図に示すメモリセル
では、浮遊ｆ −） ４に容量６の一端を結合し、この
容量６の他端にはデータ書込時に高電位となりまたデー
タ消去時に低電位となる電圧ｖＡｔ−印加するようにし
たものである。
詳細に記載されているものであシ、その構成は第２図に
示す断面図の通りである。この第２図に示すメモリセル
では、浮遊ｆ −） ４に容量６の一端を結合し、この
容量６の他端にはデータ書込時に高電位となりまたデー
タ消去時に低電位となる電圧ｖＡｔ−印加するようにし
たものである。
このメモリセルではデータの消去も電気的に行なうため
、短時間で消去できる。しかしながら、第１図のメモリ
セルと同様、データ書込み時には、チャネルｔｒＩＬｔ
ａしこのときに生じるインパクトイオニゼーシ習ンで発
生する電子を浮遊ｒ−）４に注入するようにしている。
、短時間で消去できる。しかしながら、第１図のメモリ
セルと同様、データ書込み時には、チャネルｔｒＩＬｔ
ａしこのときに生じるインパクトイオニゼーシ習ンで発
生する電子を浮遊ｒ−）４に注入するようにしている。
このために、データ書込み時にメモリセルに多くの１ｍ
が流れ、データプログラム時における消費１［ｆｉが大
きくなる欠点がある。
が流れ、データプログラム時における消費１［ｆｉが大
きくなる欠点がある。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、ｒ−夕の消去ｔ１１気
的に行なうヒとができかつデータプログラム時における
消費電流も小さくできる不揮発性で読出し専用の半導体
記憶装置を提供することにある。
あシ、その目的とするところは、ｒ−夕の消去ｔ１１気
的に行なうヒとができかつデータプログラム時における
消費電流も小さくできる不揮発性で読出し専用の半導体
記憶装置を提供することにある。
上記目的を達成する丸めにこの発明にあっては、データ
書込み時に、第１．第２の制御ダートを高電位に設定し
て基体と浮遊？−）とめ間の電界を高め、これによりフ
ァウラーノルドハイムトンネル効果によって基体から浮
遊ｆ−）に電子を注入することによシブログラム時の消
費ＩＩ流を低減するようにしている。
書込み時に、第１．第２の制御ダートを高電位に設定し
て基体と浮遊？−）とめ間の電界を高め、これによりフ
ァウラーノルドハイムトンネル効果によって基体から浮
遊ｆ−）に電子を注入することによシブログラム時の消
費ＩＩ流を低減するようにしている。
以下図面を参照してこの発明の一実施例を説明する。第
３図はこの発明に係る半導体記憶装置の１つのメモリセ
ルの構成を示し、鶏３図（ａ）絋・母ターン平面図で第
３図（ｂ）＃ｉ、ｌＷ１図（、）のｘ −ｘ’線に沿っ
た断面図である。図において１１はたとえばＰ型のシリ
コン半導体基板であシ、この基板１１内に所定の間隔を
保って一対のｔ型半導体４領域からなるソース１２およ
びドレイ／１３が形成されている。上記ソース１２とド
レイン１３とを結ぶ延長線と交差する方向でかつソース
１２、ドレイン１３間のチャネル上には、絶縁層１４を
介して、第１層目の多結晶シリコンによって構成される
浮遊ｆ−ト１５が形成されている。上記浮遊ｆｆ −）
１５上には絶縁層１６が堆積形成され、この絶縁層１
６上には第２層目の多結晶シリコンにより上記浮遊ｒ−
）１５の延長方向と交差する方向に延長して構成される
制御ｒ−ト（第２の制御？−ト）１７が形成されている
。そしてこの制Ｎデート１７の一部は上記浮遊ｆ−ト１
５と電な９合っている。
３図はこの発明に係る半導体記憶装置の１つのメモリセ
ルの構成を示し、鶏３図（ａ）絋・母ターン平面図で第
３図（ｂ）＃ｉ、ｌＷ１図（、）のｘ −ｘ’線に沿っ
た断面図である。図において１１はたとえばＰ型のシリ
コン半導体基板であシ、この基板１１内に所定の間隔を
保って一対のｔ型半導体４領域からなるソース１２およ
びドレイ／１３が形成されている。上記ソース１２とド
レイン１３とを結ぶ延長線と交差する方向でかつソース
１２、ドレイン１３間のチャネル上には、絶縁層１４を
介して、第１層目の多結晶シリコンによって構成される
浮遊ｆ−ト１５が形成されている。上記浮遊ｆｆ −）
１５上には絶縁層１６が堆積形成され、この絶縁層１
６上には第２層目の多結晶シリコンにより上記浮遊ｒ−
）１５の延長方向と交差する方向に延長して構成される
制御ｒ−ト（第２の制御？−ト）１７が形成されている
。そしてこの制Ｎデート１７の一部は上記浮遊ｆ−ト１
５と電な９合っている。
さらに上記浮遊ｆ −） １５および制御ｆ−）１７上
には異なる絶縁層１８が挽板形成され、この絶縁層１８
上には第３層目の多結晶シリコンにより上記浮遊？”
−） Ｊ ｓの延長方向と同一方向でしかもこの浮遊ｅ
−ト１５と１なるように他の制御ｃ−）（Ｍｌの制御ゲ
ート）１９が延長形成されている。
には異なる絶縁層１８が挽板形成され、この絶縁層１８
上には第３層目の多結晶シリコンにより上記浮遊？”
−） Ｊ ｓの延長方向と同一方向でしかもこの浮遊ｅ
−ト１５と１なるように他の制御ｃ−）（Ｍｌの制御ゲ
ート）１９が延長形成されている。
上ｉｌ遊ゲート１５とソース１２、ドレイン１３間のチ
ャネルとの間における上記絶縁層１４の厚さは３００Ａ
程度に設定され、この以外の位置での絶縁層１４の厚さ
は６０００λ程度に設定されている。また浮遊ｆ−ト１
５と制御ｆｆ −） １７との間における上記絶縁層１
６の厚さは４００Ａ程度に設定され１、さらに浮遊ｒ−
ト１５と上記とは異なる制御ダート１９との間における
上記絶縁層１８の厚さも４００′Ａ程度に設定されてい
る。なお、第３図（ｂ）では区間を見易くするために、
各絶縁層１４，１６．１８の厚さは実際とは異なる寸法
となっている。
ャネルとの間における上記絶縁層１４の厚さは３００Ａ
程度に設定され、この以外の位置での絶縁層１４の厚さ
は６０００λ程度に設定されている。また浮遊ｆ−ト１
５と制御ｆｆ −） １７との間における上記絶縁層１
６の厚さは４００Ａ程度に設定され１、さらに浮遊ｒ−
ト１５と上記とは異なる制御ダート１９との間における
上記絶縁層１８の厚さも４００′Ａ程度に設定されてい
る。なお、第３図（ｂ）では区間を見易くするために、
各絶縁層１４，１６．１８の厚さは実際とは異なる寸法
となっている。
このような構成でなるメモリセルにおいて、各制御ｒ−
ト１９，１７、浮遊ダート１５、基板Ｊ１の相互間には
、第３図（ｂ）中に示すようにＣ１〜Ｃ４なる各結合容
量が存在しでいる。すなわち、制御ｒ−ト１９と浮遊ダ
ート１５との間にはＣＩが、浮遊ｆ−ト１５とチャネル
との間にはＣ３が、浮遊ｆ−ト１５とチャネル以外の位
置での基板１１との間にはＣｓが、制御１ｒ−ト１７と
浮遊ｆ−ト１５との間にはＣ４がそれぞれ存在している
。そしていま制御？−）１９に電圧ｖ、（１を、もう１
つの制御ｆ−ト１７に電圧ｖ、 １ｒそれぞれ印加する
場合、浮遊ｆ−）１５におけるｔ位置、。は次式で表わ
される。
ト１９，１７、浮遊ダート１５、基板Ｊ１の相互間には
、第３図（ｂ）中に示すようにＣ１〜Ｃ４なる各結合容
量が存在しでいる。すなわち、制御ｒ−ト１９と浮遊ダ
ート１５との間にはＣＩが、浮遊ｆ−ト１５とチャネル
との間にはＣ３が、浮遊ｆ−ト１５とチャネル以外の位
置での基板１１との間にはＣｓが、制御１ｒ−ト１７と
浮遊ｆ−ト１５との間にはＣ４がそれぞれ存在している
。そしていま制御？−）１９に電圧ｖ、（１を、もう１
つの制御ｆ−ト１７に電圧ｖ、 １ｒそれぞれ印加する
場合、浮遊ｆ−）１５におけるｔ位置、。は次式で表わ
される。
−力、第３図において、チャネル長りを３＃Ｉチャオル
−Ｗを３μｍにそれぞれ眩定し、またｆｌｌＪ軸ダート
１９と浮遊ゲート１５とが絶縁層Ｊ８を介して重なり合
っている部分の平面南極ｔ、 ｘｔ、が３ μｍＸ３
ｔｔｍ 、 ％１１−ケ”−）７７と浮遊ケ”−ｔｌｓ
とが絶縁層１６を介して１なシ合っている部分の平面向
秘ｔ、 Ｘｔ、が３μ０ＩＸ８μｍであるとすれば、上
記（１）式で表わされるＶＦＧは次のようにｉｔｈき改
めることができる。
−Ｗを３μｍにそれぞれ眩定し、またｆｌｌＪ軸ダート
１９と浮遊ゲート１５とが絶縁層Ｊ８を介して重なり合
っている部分の平面南極ｔ、 ｘｔ、が３ μｍＸ３
ｔｔｍ 、 ％１１−ケ”−）７７と浮遊ケ”−ｔｌｓ
とが絶縁層１６を介して１なシ合っている部分の平面向
秘ｔ、 Ｘｔ、が３μ０ＩＸ８μｍであるとすれば、上
記（１）式で表わされるＶＦＧは次のようにｉｔｈき改
めることができる。
はＣ３に相当している）は他のものに比較し１十分に小
さいため、これを省略してＶＦＧ ’に求めると次の（
３）式が得られる。
さいため、これを省略してＶＦＧ ’に求めると次の（
３）式が得られる。
このようなメモリセルにおいてデータを畳込む場合には
、制御ｅ −） １９に印加する電圧ＶＣ（ｌとしで＋
２０Ｖ’ｅ、もう１つの制御４Ｉｒ−ト１７に印加する
電圧ＶＡとして＋３０Ｖ ｔそれぞれ与える。このとき
、上記（３）式により浮遊ｙ −ト１５の電位ＶＦＧは
２０Ｖとなる。そして浮遊ｆ −） Ｊ ５とチャネル
との間における絶縁層１４の厚さが３００λであるため
、この部分における電界強度は 第４図は電界強度Ｅ （Ｘ １０’ ＶＡ−ＩＬ）に対
するトンネル電流Ｌｏｇ ｌの変化を示す特性図である
。
、制御ｅ −） １９に印加する電圧ＶＣ（ｌとしで＋
２０Ｖ’ｅ、もう１つの制御４Ｉｒ−ト１７に印加する
電圧ＶＡとして＋３０Ｖ ｔそれぞれ与える。このとき
、上記（３）式により浮遊ｙ −ト１５の電位ＶＦＧは
２０Ｖとなる。そして浮遊ｆ −） Ｊ ５とチャネル
との間における絶縁層１４の厚さが３００λであるため
、この部分における電界強度は 第４図は電界強度Ｅ （Ｘ １０’ ＶＡ−ＩＬ）に対
するトンネル電流Ｌｏｇ ｌの変化を示す特性図である
。
第４図かられかるように上記６．７ Ｘ １０’ Ｖ／
ｃｍの電界強ｆＦｉファウラノルドハイムトンネリング
に十分な電界となる。一方、このとき、制御ｙ −ト１
７および、浮遊ｆ−）７５相互間の電界残層１６の厚さ
は一様に４００＾に設定されているものとする）。上記
制御ｆ−）Ｊ７、浮遊ｙ −トノ５間の電界強度よシも
浮遊？ −） １５とチャネルとの間の電界強度がはる
かに大きなものとなるため、チャネルから浮遊ダート１
５に電子が注入されてデータの書き込みが行なわれる。
ｃｍの電界強ｆＦｉファウラノルドハイムトンネリング
に十分な電界となる。一方、このとき、制御ｙ −ト１
７および、浮遊ｆ−）７５相互間の電界残層１６の厚さ
は一様に４００＾に設定されているものとする）。上記
制御ｆ−）Ｊ７、浮遊ｙ −トノ５間の電界強度よシも
浮遊？ −） １５とチャネルとの間の電界強度がはる
かに大きなものとなるため、チャネルから浮遊ダート１
５に電子が注入されてデータの書き込みが行なわれる。
データ消去を行なう場合には、ｖｃｏを＋３０Ｖに、Ｖ
Ａｉ□Ｖにそれぞれ設定する。このとき、前記（３）式
によシ浮遊？ −） １５の電位Ｖ、。は６ｖになシ、
さらに浮遊ｆ −） １５とチャネルなる。一方、浮遊
？−１７５と制御ｆ −） １ ＆なる。一般に多結晶
シリコン層の絶に層はシリコン基板上の絶縁層よシも、
多結晶シリコン層の形状の関係からよシ小さな電界でト
ンネル電流がおこることが知られている。したがって、
この場合に浮遊ｒ−ト１５に蓄えられていた電子が制ｆ
ｉｌＩ”−）１９から排出され、この結来、データの消
去が行なわれる。
Ａｉ□Ｖにそれぞれ設定する。このとき、前記（３）式
によシ浮遊？ −） １５の電位Ｖ、。は６ｖになシ、
さらに浮遊ｆ −） １５とチャネルなる。一方、浮遊
？−１７５と制御ｆ −） １ ＆なる。一般に多結晶
シリコン層の絶に層はシリコン基板上の絶縁層よシも、
多結晶シリコン層の形状の関係からよシ小さな電界でト
ンネル電流がおこることが知られている。したがって、
この場合に浮遊ｒ−ト１５に蓄えられていた電子が制ｆ
ｉｌＩ”−）１９から排出され、この結来、データの消
去が行なわれる。
このように上記実施例では、データの誉込みを行なう場
合、従来のようにメモリセルに１１＃Ｌを流してインノ
ぐクトイオニゼーションを生じせしめるのではなく、フ
ァウラーノルトノ・イムト１１１１□ ンネル効果によって基板（チャネル）から浮遊ｒ −）
Ｊ ５に電子を注入するようにしているので、プログ
ラム時の消費を流を低減することができる。また、デー
タの消去を行なう場合にもトンネル効果によシミ党内に
短時間で行なうことができる。
合、従来のようにメモリセルに１１＃Ｌを流してインノ
ぐクトイオニゼーションを生じせしめるのではなく、フ
ァウラーノルトノ・イムト１１１１□ ンネル効果によって基板（チャネル）から浮遊ｒ −）
Ｊ ５に電子を注入するようにしているので、プログ
ラム時の消費を流を低減することができる。また、デー
タの消去を行なう場合にもトンネル効果によシミ党内に
短時間で行なうことができる。
第５図は第３図に示すメモリセルを多数使用してメモリ
を構成する場合の回路図である。
を構成する場合の回路図である。
図において２１．２１ は行方向および列方向にマト
リクス状に配設されたメモリセルである。行方向に配列
されている各行の、検数のメモリセル２１の各制御ゲー
ト１９どおしが共通接続てれ、共通接続された各行のル
１」御ゲート１９は行デコーダ２２からのデコード出力
が供給される各行Ｉｆｉ１２３に接続されている。また
列方向に配列されている各列の、検数のメモリセル２１
の各制御ｒ−ト１７どおしおよび各ドレイン１３どおＬ
２がそれぞれ共通接続され、共通接続された各列のドレ
イン１３は名列線２４に、共通接続された各列の制御ｆ
−）７７は各制御線２５にそれぞれ′ｉ＆続されている
。またすべてのメモリセル２ノのソース１２ｔｄ接地を
位点（＝ＯＶ）に接続されている。
リクス状に配設されたメモリセルである。行方向に配列
されている各行の、検数のメモリセル２１の各制御ゲー
ト１９どおしが共通接続てれ、共通接続された各行のル
１」御ゲート１９は行デコーダ２２からのデコード出力
が供給される各行Ｉｆｉ１２３に接続されている。また
列方向に配列されている各列の、検数のメモリセル２１
の各制御ｒ−ト１７どおしおよび各ドレイン１３どおＬ
２がそれぞれ共通接続され、共通接続された各列のドレ
イン１３は名列線２４に、共通接続された各列の制御ｆ
−）７７は各制御線２５にそれぞれ′ｉ＆続されている
。またすべてのメモリセル２ノのソース１２ｔｄ接地を
位点（＝ＯＶ）に接続されている。
このようなメモリセルにおいて、データ書込み時および
データ消去時に非選択なメモリセルに対する影響につい
で考え−Ｃみる。ます、ｆ −夕書込み時、行線２３す
なわち制御ゲート１９の電圧ＶＣＯが＋２０Ｖ、制＃線
２５すなわちもう１つの制御ｒ−ト１７の電圧Ｖ、が＋
３０Ｖに設定されることによって選択されるメモリセル
２ノにはデータが書込まれる。一方、このときに非選択
な行ｉＩ！Ａ２３および制御線２５は共に＋１０Ｖ
に設定される。したがって、非選択なメモリセル２１の
ｆ［＋＋１１＃デート１９の（圧ｖｃｏ−・よび制＠ｌ
’−）１７の電圧ｖＡは次の３通りの値の組合せとなる
。
データ消去時に非選択なメモリセルに対する影響につい
で考え−Ｃみる。ます、ｆ −夕書込み時、行線２３す
なわち制御ゲート１９の電圧ＶＣＯが＋２０Ｖ、制＃線
２５すなわちもう１つの制御ｒ−ト１７の電圧Ｖ、が＋
３０Ｖに設定されることによって選択されるメモリセル
２ノにはデータが書込まれる。一方、このときに非選択
な行ｉＩ！Ａ２３および制御線２５は共に＋１０Ｖ
に設定される。したがって、非選択なメモリセル２１の
ｆ［＋＋１１＃デート１９の（圧ｖｃｏ−・よび制＠ｌ
’−）１７の電圧ｖＡは次の３通りの値の組合せとなる
。
■ Ｖ、＝＋１０ Ｖ、 Ｖ、Ｇ＝＋１０ Ｖ■
Ｖ、二十３０ ｖ＋ ｖＣＧ二十ＩＯＶ■ ＶＡ二
＋ｌ ＯＶ、 ｖｃ、＝＋２０ Ｖこのうち■の場
合、浮遊ｆ−’Ｆ１５の電位ｖ２゜は前記（３）式より
７．３ Ｖとなる。この電位による浮遊ｆ−）２５と
チャネル間および浮遊ｒ−ト１５と制御？−ト１１また
は１９との間の電界強度はそれぞれ２４×１い’ｆ’ｔ
ｘ、０．７ Ｘ Ｉ Ｏ’ Ｖ／ｃｍとなシ、トンネル
電流ｔｌ’ｉｋれない・上記■の場合、浮遊ｆｆ −）
１５の電位ｖＦＧは１８Ｖとなる。このとき、浮遊ｒ
−） １５とチャネルとの間の′電界強度に６ Ｘ
１０’ ＶＡｌｌＬとなるが。
Ｖ、二十３０ ｖ＋ ｖＣＧ二十ＩＯＶ■ ＶＡ二
＋ｌ ＯＶ、 ｖｃ、＝＋２０ Ｖこのうち■の場
合、浮遊ｆ−’Ｆ１５の電位ｖ２゜は前記（３）式より
７．３ Ｖとなる。この電位による浮遊ｆ−）２５と
チャネル間および浮遊ｒ−ト１５と制御？−ト１１また
は１９との間の電界強度はそれぞれ２４×１い’ｆ’ｔ
ｘ、０．７ Ｘ Ｉ Ｏ’ Ｖ／ｃｍとなシ、トンネル
電流ｔｌ’ｉｋれない・上記■の場合、浮遊ｆｆ −）
１５の電位ｖＦＧは１８Ｖとなる。このとき、浮遊ｒ
−） １５とチャネルとの間の′電界強度に６ Ｘ
１０’ ＶＡｌｌＬとなるが。
この間の絶縁層１４はシリコン基板上のものであるため
、この電界ではトンネル電流は流れない。
、この電界ではトンネル電流は流れない。
また、浮遊ｒ−）１５と制御デート１７との間の電界強
度は３ Ｘ １０ ＶＡＩＩＬとなわ、この間でもトン
ネル電流は流れない。
度は３ Ｘ １０ ＶＡＩＩＬとなわ、この間でもトン
ネル電流は流れない。
上記■の場合、浮遊ｆ−ト１５の電位ＶＦＧは９．３ｖ
になる。このとき、浮遊ｆ −） １５とチャネルとの
間の電界強度は３．ｌＸ１０’η軸 であ択ま九浮遊ダ
ート１５と制御ゲート１９との間の電界強度は２．７
Ｘ １０’ Ｖ／ｃｘ となシ、いずれの間でもトン
ネル電流Ｌ流は流れない。
になる。このとき、浮遊ｆ −） １５とチャネルとの
間の電界強度は３．ｌＸ１０’η軸 であ択ま九浮遊ダ
ート１５と制御ゲート１９との間の電界強度は２．７
Ｘ １０’ Ｖ／ｃｘ となシ、いずれの間でもトン
ネル電流Ｌ流は流れない。
このようにデータ書込みの場合に、非選択のメモリセル
２ノではトンネルｔｆｉが流れないので、非選択のメモ
リセル２ノに対する影響はない。
２ノではトンネルｔｆｉが流れないので、非選択のメモ
リセル２ノに対する影響はない。
データ消去時、非選択な行線２３の電圧Ｖ、１゜はＯｖ
に、制御線２５の電圧Ｖ、は＋２０Ｖ にそれぞれ設定
される。そしてこの場合も土配データ書込み時と同様に
、非選択なメモリセル２ノの制御？−ト１９の電圧Ｖ、
。および制ｆＩ４１ｆｆ−）１７の電圧■、は次の３通
シの値の組合せとなる。
に、制御線２５の電圧Ｖ、は＋２０Ｖ にそれぞれ設定
される。そしてこの場合も土配データ書込み時と同様に
、非選択なメモリセル２ノの制御？−ト１９の電圧Ｖ、
。および制ｆＩ４１ｆｆ−）１７の電圧■、は次の３通
シの値の組合せとなる。
■ Ｖｃａ； ＯＶ、 ＶＡ＝＋２０Ｖ■ ＶＣ，
＝＋３０Ｖ、 ｖＡ＝＋ｚｏｖ■ Ｖｃｏ＝ Ｏ
Ｖ、 ｖＡ＝ ｏｖこのうち■の場合、電界強度
は０となるために開動とならない。そして■の場合、浮
遊ｒ −ト１５の電位ＶＦＧはＩＩＶとなシ、このとき
の浮遊ゲート１５とチャネルとの間の電界強度は３．４
Ｘ１０ νｉ、浮遊？−） １ ｑと制御ｒ−ト１９と
の間の電界強度は２．９ Ｘ ’１０ ”／（３１とな
シ、いずれの間でもトンネル電流は流れない。
＝＋３０Ｖ、 ｖＡ＝＋ｚｏｖ■ Ｖｃｏ＝ Ｏ
Ｖ、 ｖＡ＝ ｏｖこのうち■の場合、電界強度
は０となるために開動とならない。そして■の場合、浮
遊ｒ −ト１５の電位ＶＦＧはＩＩＶとなシ、このとき
の浮遊ゲート１５とチャネルとの間の電界強度は３．４
Ｘ１０ νｉ、浮遊？−） １ ｑと制御ｒ−ト１９と
の間の電界強度は２．９ Ｘ ’１０ ”／（３１とな
シ、いずれの間でもトンネル電流は流れない。
また■の場合、電位ｖ２゜は１６．７Ｖとなり、浮遊？
−）７５とチャネルとの間の電界強度は１９との間の電
界強度Ｖｆ３．３ＸＩいηｈとなり、この場合にもトン
ネル電流は流れない。したがって、データｍ去の場合に
も非選択のメモリセル２１に対する影４ｉｌはない。
−）７５とチャネルとの間の電界強度は１９との間の電
界強度Ｖｆ３．３ＸＩいηｈとなり、この場合にもトン
ネル電流は流れない。したがって、データｍ去の場合に
も非選択のメモリセル２１に対する影４ｉｌはない。
ところで、第５図に示すメモリにおいて特定ツメモリセ
ルのデータを消去し過ぎると、すなわち浮遊ｒ−トｉｓ
から電子を排出し過ぎると、浮遊？−ト１５に正電荷が
番＆場れてこのメモリセル２１のしきい値が負に反転し
てしまう。
ルのデータを消去し過ぎると、すなわち浮遊ｒ−トｉｓ
から電子を排出し過ぎると、浮遊？−ト１５に正電荷が
番＆場れてこのメモリセル２１のしきい値が負に反転し
てしまう。
するとこのメモリセル２ノは制御１”−ト１９（Ｄ電位
がＯｖでもオンしてしまり状態が発生し、正確なデータ
が読み城れなくなってしまう。
がＯｖでもオンしてしまり状態が発生し、正確なデータ
が読み城れなくなってしまう。
このため、データの消去のし過ぎを防止するには、第６
図に示すような回路を第５図のメモリに付加すればよい
。すなわち、第６図において、２１＃′ｉ１つのメモリ
セルであシ、このメモリセル２１のドレイン１３が接続
されている列１１ｉ！２４には負荷回路３１が結合され
ている。そ１−で上記列Ｈ２４の電位は電位比較回路３
２に供給される。この−位比転回路３２に１．Ｌ、上記
負荷回路３１と等１１１な構成のもう１つの負６．ｊ回
路３３と所定のｒ−トバイアスｖ１が与えられｔいるＭ
ＯＳＦＥＴ Ｊ４との接続点の電位が供給さｈる。
図に示すような回路を第５図のメモリに付加すればよい
。すなわち、第６図において、２１＃′ｉ１つのメモリ
セルであシ、このメモリセル２１のドレイン１３が接続
されている列１１ｉ！２４には負荷回路３１が結合され
ている。そ１−で上記列Ｈ２４の電位は電位比較回路３
２に供給される。この−位比転回路３２に１．Ｌ、上記
負荷回路３１と等１１１な構成のもう１つの負６．ｊ回
路３３と所定のｒ−トバイアスｖ１が与えられｔいるＭ
ＯＳＦＥＴ Ｊ４との接続点の電位が供給さｈる。
そして電位比較回路３２は供給される２つの電、位の大
小関係に応じて前記制御＃２５に供給するための電圧ｖ
Ａの値を制御する。
小関係に応じて前記制御＃２５に供給するための電圧ｖ
Ａの値を制御する。
すなわち、メモリセル２）においてデータの消去し過ぎ
の状態が発生すれば列線２４の電位が低下するた峠、電
位比較回路３２において列１Ｉｉｌ’ｍ位を基準電位と
比較し、基準−位よりも低下すれば消去のし過ぎである
としで電圧ｖＡ をＯｖから＋２０Ｖに上昇させるよ
うにしでいる。
の状態が発生すれば列線２４の電位が低下するた峠、電
位比較回路３２において列１Ｉｉｌ’ｍ位を基準電位と
比較し、基準−位よりも低下すれば消去のし過ぎである
としで電圧ｖＡ をＯｖから＋２０Ｖに上昇させるよ
うにしでいる。
また消去のし過ぎであるか否かを検出するための基準電
位は次のようにして規定されている。
位は次のようにして規定されている。
すなわち、ｖ、、＝十：３０ ｖ、 ｖＡ二ｏ Ｖ （
７）とき、中性状ＩＩＪトナル浮ｉｆ−ト１５（ｒ）電
位ｖＦ、＃′ｉ、ｌ１ｉＪ記（３）式よシロｖであるこ
とがわかる。つまシ”ＦＧが６ｖの時が浮遊ｆ −）
１５０元々の状態である。
７）とき、中性状ＩＩＪトナル浮ｉｆ−ト１５（ｒ）電
位ｖＦ、＃′ｉ、ｌ１ｉＪ記（３）式よシロｖであるこ
とがわかる。つまシ”ＦＧが６ｖの時が浮遊ｆ −）
１５０元々の状態である。
したがって、第６図中のＭＯＳＦＥＴ ３４のｒ−トパ
イアスｖ、ｔ６ｖＫｖｗして、メモリセル２Ｉの浮遊ｆ
−ト１５か中性状態となるときの列線２４における電位
を基準電位として電位比較回ｗ６３２に供給している。
イアスｖ、ｔ６ｖＫｖｗして、メモリセル２Ｉの浮遊ｆ
−ト１５か中性状態となるときの列線２４における電位
を基準電位として電位比較回ｗ６３２に供給している。
第５図のメモリにおいてｒ−夕を絖み出す場合には、各
１つの行線２３および列線２４がそれぞれ鳩電位に設定
される。このとき、浮遊ダート１５に電子が注入されて
いないメモリセル２Ｉはしきい値が低くなっているので
オンし、この後、列線２４ｆ’ｉ放電される。一方、予
め浮遊ｒ −） １５に電子が注入すれているメモリセ
ル２ノではそのしきい値が筒くなっているのでオン状態
とはならず、夕ＩＪ４１）ｉ２４は放電されない。
１つの行線２３および列線２４がそれぞれ鳩電位に設定
される。このとき、浮遊ダート１５に電子が注入されて
いないメモリセル２Ｉはしきい値が低くなっているので
オンし、この後、列線２４ｆ’ｉ放電される。一方、予
め浮遊ｒ −） １５に電子が注入すれているメモリセ
ル２ノではそのしきい値が筒くなっているのでオン状態
とはならず、夕ＩＪ４１）ｉ２４は放電されない。
そしてこの夕＋Ｊ１ｍｌｌｚ４の電位がセンスアングに
よって検出され、ルベルあるいはθレベルのデータが出
力される。
よって検出され、ルベルあるいはθレベルのデータが出
力される。
上記データを読み出す場合１列線２４における放電速度
はできるだけ速い方が好ましい。このため、選択された
メモリセル２１の浮遊ｒ −ト１５の電位はできるだけ
扁い方が良い。データ耽み出し時にｖＡを＋２ＶｌｌＣ
股足すると、−・虻に刺択時のｖｃ（ｌは＋５■に眩定
されるだめ、選択されたメモリセル２１の浮遊ｆ −）
１５の電位■２゜は２ｖにな・る。
はできるだけ速い方が好ましい。このため、選択された
メモリセル２１の浮遊ｒ −ト１５の電位はできるだけ
扁い方が良い。データ耽み出し時にｖＡを＋２ＶｌｌＣ
股足すると、−・虻に刺択時のｖｃ（ｌは＋５■に眩定
されるだめ、選択されたメモリセル２１の浮遊ｆ −）
１５の電位■２゜は２ｖにな・る。
電力、非選択なメモリセル２１にｈ−ｔ’ｒる浮遊ｆ−
）７５の電位ＶＦｔｌはＩＶ程度であるたり、メモリセ
ル２ノのしきい値Ｖｉｉｖから２ｖの間の値に、たとえ
ば１．３ｖ程度に設層すればよい。
）７５の電位ＶＦｔｌはＩＶ程度であるたり、メモリセ
ル２ノのしきい値Ｖｉｉｖから２ｖの間の値に、たとえ
ば１．３ｖ程度に設層すればよい。
以上説明したようにこの発明によｔＬば、データ曹込み
時に基体と浮遊ｆｆ−）との間の電界を高め、これによ
シファウラーノルドハイムトンネル効呆によって基体か
ら浮遊ｆ−）に電子を注入するようにしたので、データ
プログラム時における消費電力が小さくでき、またデー
タの消去も電気的に行なうことができる不揮発性で・１
：１・ 耽出し専用の半導体記憶装置を提供することができる。
時に基体と浮遊ｆｆ−）との間の電界を高め、これによ
シファウラーノルドハイムトンネル効呆によって基体か
ら浮遊ｆ−）に電子を注入するようにしたので、データ
プログラム時における消費電力が小さくでき、またデー
タの消去も電気的に行なうことができる不揮発性で・１
：１・ 耽出し専用の半導体記憶装置を提供することができる。
第１図り従来のメモリセルの構成を示す−［圓メモリセ
ルの断面図、第３図はこの発明の半導体記論装置の１つ
のメモリセルの構成を示し、第３図（ａ）は７９タ一ン
平向図、第３図（ｂ）は同図（、）のｘ −ｘ’線に沿
った断面図、第４図はこの発明を説明するための鉤性図
、第５図は第３図に示すメモリセルを使用したメモリの
回路図、第６図は上記第５図に示すメモリに付加して使
用式れる回路の回路図である。 １１ ・Ｐ型のシリコン半導体基板、１２ ・ソース、
１３・・・ドレイン、１４，１６．１８・・絶縁層、１
５・・浮遊ｆｆ−）、１７ 制御ゲート（Ｍ２ の％
ｉＪ＠ｒ −） ）、 １ ９ −− ％す＠ ｌ’
−ト （％ １ （Ｄ １ＩＪＮｆ −） ）、
２ノ・・メモリセル、２２・・行デコーダ、２３ ・ｈ
紛、２４・・列線、２５・・・制御線。 ３１．３３・・負荷回路、３２・・電位比軟回路、３４
・・・ＭＯＳＦＥＴ 田願人代理人 弁理士 鈴 江 武 藤第１図
（ａ： 第２図 Ｅｌ！３ＦｊＡ ｊｌＩ４！Ｉｉ −Ｅ （ｘｌＣＰＶ／ ｃｍ ）
ルの断面図、第３図はこの発明の半導体記論装置の１つ
のメモリセルの構成を示し、第３図（ａ）は７９タ一ン
平向図、第３図（ｂ）は同図（、）のｘ −ｘ’線に沿
った断面図、第４図はこの発明を説明するための鉤性図
、第５図は第３図に示すメモリセルを使用したメモリの
回路図、第６図は上記第５図に示すメモリに付加して使
用式れる回路の回路図である。 １１ ・Ｐ型のシリコン半導体基板、１２ ・ソース、
１３・・・ドレイン、１４，１６．１８・・絶縁層、１
５・・浮遊ｆｆ−）、１７ 制御ゲート（Ｍ２ の％
ｉＪ＠ｒ −） ）、 １ ９ −− ％す＠ ｌ’
−ト （％ １ （Ｄ １ＩＪＮｆ −） ）、
２ノ・・メモリセル、２２・・行デコーダ、２３ ・ｈ
紛、２４・・列線、２５・・・制御線。 ３１．３３・・負荷回路、３２・・電位比軟回路、３４
・・・ＭＯＳＦＥＴ 田願人代理人 弁理士 鈴 江 武 藤第１図
（ａ： 第２図 Ｅｌ！３ＦｊＡ ｊｌＩ４！Ｉｉ −Ｅ （ｘｌＣＰＶ／ ｃｍ ）
Claims (2)
- （１）半導体基体内に設けられるソースおよびドレイン
、上記基体上に設けられる第１の制御ｒ−）、＠２の制
御ｆｆ−）、上記第１．第２の制御ダートそれぞれとの
間で容量結合を有する浮遊ｆｆ−）からなる絶縁ｆ−）
電界効果トランジスタをメモリセルとして備え、データ
書込み時に上記第１．第２の制御？−）を高電位に設定
して上記基体から浮遊ｆ−）へ電子をトンネル効果によ
って注入する手段と、ｒ−夕消去時に上記第１の制御ダ
ートｔ−高電位に、第２の制御ｅ−）を低電位にそれぞ
れ設定して上記浮遊ｆ−）から第１の制御ｒ−トヘ電子
をトンネル効果によって排出する手段とを具備したこと
を％徴とする半導体記憶装置。 - （２） データ消去時に、前記メモリセルのソースも
しくはドレインが共通接続される列線の電位を検出し、
この電位が所定電位に達した際にｒ−夕の消去を止める
手段をさらに備えた％許梢求の範位第１項に記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085216A JPS58203697A (ja) | 1982-05-20 | 1982-05-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085216A JPS58203697A (ja) | 1982-05-20 | 1982-05-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58203697A true JPS58203697A (ja) | 1983-11-28 |
| JPH0320838B2 JPH0320838B2 (ja) | 1991-03-20 |
Family
ID=13852372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085216A Granted JPS58203697A (ja) | 1982-05-20 | 1982-05-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203697A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117498A (ja) * | 1983-11-30 | 1985-06-24 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH01243590A (ja) * | 1988-03-25 | 1989-09-28 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US4924437A (en) * | 1987-12-09 | 1990-05-08 | Texas Instruments Incorporated | Erasable programmable memory including buried diffusion source/drain lines and erase lines |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236475A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Non-volatile semiconductor memory |
| JPS5587387A (en) * | 1978-12-25 | 1980-07-02 | Toshiba Corp | Prom eraser |
| JPS5759387A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Semiconductor storage device |
-
1982
- 1982-05-20 JP JP57085216A patent/JPS58203697A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236475A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Non-volatile semiconductor memory |
| JPS5587387A (en) * | 1978-12-25 | 1980-07-02 | Toshiba Corp | Prom eraser |
| JPS5759387A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Semiconductor storage device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117498A (ja) * | 1983-11-30 | 1985-06-24 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US4924437A (en) * | 1987-12-09 | 1990-05-08 | Texas Instruments Incorporated | Erasable programmable memory including buried diffusion source/drain lines and erase lines |
| JPH01243590A (ja) * | 1988-03-25 | 1989-09-28 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JP2723247B2 (ja) * | 1988-03-25 | 1998-03-09 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320838B2 (ja) | 1991-03-20 |
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