JP4609533B2 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP4609533B2
JP4609533B2 JP2008153961A JP2008153961A JP4609533B2 JP 4609533 B2 JP4609533 B2 JP 4609533B2 JP 2008153961 A JP2008153961 A JP 2008153961A JP 2008153961 A JP2008153961 A JP 2008153961A JP 4609533 B2 JP4609533 B2 JP 4609533B2
Authority
JP
Japan
Prior art keywords
electrode
impurity diffusion
film
insulating film
diffusion region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008153961A
Other languages
English (en)
Other versions
JP2009302226A (ja
Inventor
和男 田口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2008153961A priority Critical patent/JP4609533B2/ja
Priority to US12/469,181 priority patent/US8040728B2/en
Publication of JP2009302226A publication Critical patent/JP2009302226A/ja
Application granted granted Critical
Publication of JP4609533B2 publication Critical patent/JP4609533B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、データの書込み及び消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路に関する。
消去及び書込みを何度でも行うことのできる不揮発性メモリとして、ＥＰＲＯＭが広く用いられている。ＥＰＲＯＭには、記憶内容の消去に紫外線を用いるＵＶ−ＥＰＲＯＭと、電気的に記憶内容を消去できるＥＥＰＲＯＭとが存在する。ＥＥＰＲＯＭ（エレクトロニカリー・イレーサブル・プログラマブル・リードオンリーメモリ）は、電気的に記憶内容を消去できるので便利である反面、大容量のデータを記憶するためにはメモリのサイズが大きくなってしまうという問題がある。そこで、ＥＥＰＲＯＭにおけるメモリセルのサイズを小さくすることが要望されている。また、ＥＥＰＲＯＭを内蔵した半導体集積回路の製造プロセスを簡素化することも要望されている。
図６は、従来の半導体集積回路におけるＥＥＰＲＯＭのメモリセルの構造を示す図である。図６の（ａ）は、平面図であり、図６の（ｂ）は、図６の（ａ）に示すVI−VIにおける断面図である。なお、図６においては、導電体の位置関係を示すために、層間絶縁膜が省略されている。
図６の（ｂ）に示すように、Ｐ型の半導体基板１１０内に、熱酸化膜１１１ａ及び１１１ｂと、濃度が比較的薄いＮ型の不純物拡散領域１１２と、Ｎ型の不純物拡散領域１１３ａ、１１３ｂ、１１４ａ、１１４ｂとが形成されている。ここで、不純物拡散領域１１３ａ及び１１３ｂは、ＮチャネルＭＯＳトランジスタＱ１１（検出トランジスタ）のソース／ドレインを構成し、不純物拡散領域１１４ａ及び１１４ｂは、ＮチャネルＭＯＳトランジスタＱ１２（選択トランジスタ）のソース／ドレインを構成する。
半導体基板１１０上には、ゲート絶縁膜１２１及びトンネル膜１２２をそれぞれ介して、アンダーポリシリコン層のフローティングゲート電極１３１及び上部電極１３２が形成されている。ここで、上部電極１３２、トンネル膜１２２、及び、不純物拡散領域１１２は、コンデンサＣＡを構成する。また、半導体基板１１０上には、ゲート絶縁膜１２３を介して、ポリシリコン層のゲート電極１４１（ワードラインＷＬ）が形成されている。
図６の（ａ）に示すように、半導体基板１１０内に、濃度が比較的薄いＮ型の不純物拡散領域１１５が形成されている。半導体基板１１０上には、層間絶縁膜を介して、アンダーポリシリコン層の上部電極１３３が形成されている。ここで、上部電極１３３、層間絶縁膜、及び、不純物拡散領域１１５は、コンデンサＣＢを構成する。
また、半導体基板１１０内に、Ｎ型の不純物拡散領域１１６ａ及び１１６ｂが形成されている。不純物拡散領域１１６ａは、不純物拡散領域１１５に接続されている。ここで、不純物拡散領域１１６ａ及び１１６ｂは、ＮチャネルＭＯＳトランジスタＱ１３（選択トランジスタ）のソース／ドレインを構成する。ワードライン１４１は、トランジスタＱ１３のゲート電極を構成する。
さらに、半導体基板１１０上には、層間絶縁膜を介して、アルミ配線層の配線１５１、１５２、及び、１５３が形成されている。配線１５１、１５２、及び、１５３は、不純物拡散領域１１３ａ、１１４ｂ、及び、１１６ｂにそれぞれ電気的に接続されている。
上記の構成において、コンデンサＣＢとコンデンサＣＡとは、トランジスタＱ１３のソース／ドレイン（不純物拡散領域１１６ａ）とトランジスタＱ１２のソース／ドレイン（不純物拡散領域１１４ａ）との間に直列に接続され、コンデンサＣＢとコンデンサＣＡとの接続点（上部電極１３２及び１３３）が、トランジスタＱ１１のフローティングゲート電極１３１に接続されている。
ここで、ワードライン１４１にハイレベルの選択信号を印加すると共に、トランジスタＱ１３及びＱ１２を介して、コンデンサＣＢとコンデンサＣＡとの直列接続に所定の制御電圧を印加することにより、トンネル膜１２２にＦＮ（Fowler-Nordheim）トンネル電流が流れて、上部電極１３２及び１３３に正又は負の電荷が蓄積される。これにより、メモリセルに情報が格納され、上部電極１３２及び１３３に接続されたフローティングゲート電極１３１を有するトランジスタＱ１１がオン状態又はオフ状態に固定されるので、メモリセルから情報を検出することができる。
しかしながら、図６に示す構成によれば、コンデンサＣＢとコンデンサＣＡとが平面的に配置されるので、メモリセルのサイズが大きくなってしまう。また、ゲート絶縁膜１２１及びトンネル膜１２２を形成する工程と、ゲート絶縁膜１２３を形成する工程とを、別個に管理しなければならないので、ＥＥＰＲＯＭを内蔵した半導体集積回路の製造プロセスが複雑化してしまう。
関連する技術として、特許文献１には、半導体基板内にトレンチを形成し、フローティングゲート電極とコントロールゲート電極とが対向する面積を大きくしてカップリング比を上げることにより、書込み電圧及び消去電圧の低電圧化を図った不揮発性半導体メモリが開示されている。この不揮発性半導体メモリにおいては、トレンチが、２つの異なる幅を持っている。幅の狭い領域では、絶縁層がトレンチ内に完全に埋め込まれ、幅の広い領域では、絶縁層がトレンチ内に凹状に埋め込まれる。フローティングゲート電極は、活性領域のチャネル領域上にゲート絶縁膜を介して形成され、かつ、絶縁層の凹部内にも形成される。コントロールゲート電極は、凹部の内外において、フローティングゲート電極上に形成される。しかしながら、半導体基板内にトレンチを形成するために、不揮発性半導体メモリの製造プロセスが複雑化してしまう。
また、特許文献２には、フローティングゲート電極とコントロールゲート電極間のカップリング比を向上させることを目的とする不揮発性半導体記憶装置が開示されている。この不揮発性半導体記憶装置は、主表面を有する半導体基板と、前記主表面上にトンネル絶縁膜を介して形成された第１導電膜、及び、該第１導電膜上に積層され凸部（立壁部）を有する第２導電膜を有するフローティングゲート電極と、前記第２導電膜を覆うように形成された絶縁膜と、前記絶縁膜上に形成されたコントロールゲート電極とを備えている。しかしながら、フローティングゲート電極を２つの導電膜で形成するために、不揮発性半導体記憶装置の製造プロセスが複雑化してしまう。
特開２０００−１２７０９号公報（第１頁、図２） 特開２００２−２４６４８５号公報（第１−２頁、図１）
そこで、上記の点に鑑み、本発明は、データの書込み及び消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、半導体集積回路の製造プロセスを複雑化することなく、メモリセルのサイズを小さくすることを目的とする。
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、データの書込み及び消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、各メモリセルが、ワードラインによって制御される選択トランジスタと、半導体基板の主面において第１の領域に形成され、選択トランジスタのソース又はドレインに電気的に接続された不純物拡散領域と、半導体基板上に絶縁膜を介して形成され、中心部に開口が形成された第１の電極であって、制御信号が印加される第１の電極と、半導体基板の主面において、第１の電極に対向すると共に上記不純物拡散領域の周囲を囲む第２の領域に形成された酸化膜と、第１の電極上に絶縁膜を介して形成され、該絶縁膜を介して第１の電極に対向する第２の電極であって、第１の電極に設けられた開口を通して半導体基板側に突出すると共にトンネル膜を介して上記不純物拡散領域に対向する突出部を有し、第１の電極と上記不純物拡散領域との間に印加される電圧に応じて情報を格納する第２の電極と、第２の電極に電気的に接続されたフローティングゲート電極、及び、上記不純物拡散領域に電気的に接続されたドレイン又はソースを有し、メモリセルに格納されている情報を検出する検出トランジスタとを具備する。
ここで、第２の電極と第１の電極との間の絶縁膜が、酸化膜、窒化膜、酸化膜の３層構造膜を含むようにしても良い。その場合には、第２の電極と第１の電極との間に形成される容量を大きくすることができる。また、検出トランジスタは、第２の電極と一体化されて形成されたフローティングゲート電極を有しても良い。その場合には、メモリセルのサイズをさらに小さくすることができる。
本発明によれば、各メモリセルにおいて、半導体基板上に絶縁膜を介して形成され、中心部に開口が形成された第１の電極と、第１の電極上に絶縁膜を介して形成された第２の電極とによって第１のコンデンサが構成され、半導体基板の主面において第１の領域に形成された不純物拡散領域と、第１の電極に設けられた開口を通して半導体基板側に突出し、トンネル膜を介して不純物拡散領域に対向する第２の電極の突出部とによって第２のコンデンサが構成されるので、第１のコンデンサの容量を第２のコンデンサの容量よりも大きくすることが容易であり、半導体集積回路の製造プロセスを複雑化することなく、メモリセルのサイズを小さくすることができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路に内蔵されているＥＥＰＲＯＭのメモリセルの構造を示す図である。図１の（ａ）は、平面図であり、図１の（ｂ）は、図１の（ａ）に示すＩ−Ｉにおける断面図である。なお、図１においては、導電体の位置関係を示すために、層間絶縁膜が省略されている。
図１の（ｂ）に示すように、Ｐ型の半導体基板１０（本実施形態においては、シリコン基板とする）内に、熱酸化膜１１ａ及び１１ｂと、濃度が比較的薄いＮ型の不純物拡散領域１２〜１４と、Ｎ型の不純物拡散領域１５ａ、１５ｂ、１６ａ、１６ｂとが形成されている。ここで、不純物拡散領域１５ａ及び１５ｂは、ＮチャネルＭＯＳトランジスタＱ１（検出トランジスタ）のソース／ドレインを構成し、不純物拡散領域１６ａ及び１６ｂは、ＮチャネルＭＯＳトランジスタＱ２（選択トランジスタ）のソース／ドレインを構成する。
本実施形態においては、濃度が比較的薄いＮ型の不純物拡散領域１４の周囲に、ＬＯＣＯＳ（Local Oxidation of Silicon）法、又は、浅いＳＴＩ（Shallow Trench Isolation）によって、シリコン酸化膜１７及び１８を形成して、不純物拡散領域１４をアイランド形状として孤立させている。これにより、電極３１に対向する半導体基板１０の領域がシリコン酸化膜１７及び１８によって覆われるので、第１の電極３１と半導体基板１０との間の耐圧を向上させることができる。
半導体基板１０上には、層間絶縁膜を介して、アンダーポリシリコン層の第１の電極３１が形成されている。図１の（ａ）に示すように、第１の電極３１の一部（中心部）には、開口が形成されている。さらに、絶縁膜を介して、ポリシリコン層のフローティングゲート電極４１、第２の電極４２、及び、ゲート電極４３（ワードラインＷＬ）が形成されている。フローティングゲート電極４１は、ゲート絶縁膜２１を介して、半導体基板１０上に形成される。第２の電極４２は、層間絶縁膜を介して、第１の電極３１上に形成される。ゲート電極４３は、ゲート絶縁膜２３を介して、半導体基板１０上に形成される。
第２の電極４２は、層間絶縁膜を介して、第１の電極３１に対向している。第２の電極４２、層間絶縁膜、及び、第１の電極３１は、ＰＩＰ（ポリ・インシュレータ・ポリ）構造のコンデンサＣＢを構成する。また、第２の電極４２は、第１の電極３１に形成された開口を通して半導体基板１０側に突出する突出部４２ａを有している。突出部４２ａは、トンネル膜２２を介して、不純物拡散領域１４に対向している。第２の電極４２、トンネル膜２２、及び、不純物拡散領域１４は、コンデンサＣＡを構成する。
トンネル膜２２は、低電圧系のトランジスタのゲート絶縁膜を形成するための第１回目のゲート酸化によって形成される。また、ゲート絶縁膜２１及び２３は、高電圧系のトランジスタのゲート絶縁膜を形成するために、第１回目のゲート酸化によって形成された酸化膜の上に第２回目のゲート酸化による酸化膜を追加することによって形成される。トンネル膜２２の膜厚は、７０Å〜１２０Å程度が適切である。トンネル膜２２としては、低電圧系のトランジスタのゲート絶縁膜と同様に膜厚が正確に管理されるシリコン酸化膜を使用することができるので、メモリセルの品質を安定化させることが可能である。これにより、ゲート絶縁膜とは別個にトンネル膜を形成するための特別な熱酸化工程やその管理が必要ないので、半導体集積回路の製造プロセスを簡素化することができる。
図１の（ａ）に示すように、半導体基板１０上には、層間絶縁膜を介して、アルミ配線層の配線５１、５２、及び、５３が形成されている。配線５１、５２、及び、５３は、不純物拡散領域１５ａ、１６ｂ、及び、第１の電極３１にそれぞれ電気的に接続されている。配線５２には制御信号ＣＤが供給され、配線５３には制御信号ＣＧが供給される。
ここで、コンデンサＣＢとコンデンサＣＡとは、配線５３とトランジスタＱ２のソース／ドレイン（不純物拡散領域１６ａ）との間に直列に接続され、コンデンサＣＡとコンデンサＣＢとの接続点（第２の電極４２）は、トランジスタＱ１のフローティングゲート電極４１に接続されている。
コンデンサＣＡに所定値以上の電圧が印加されると、第２の電極の突出部４２ａと不純物拡散領域１４との間にトンネル膜２２を介してＦＮトンネル電流が流れる。これにより、第２の電極４２は、印加される電圧に応じて情報を格納することができる。トランジスタＱ１のフローティングゲート電極４１は、第２の電極４２と同電位になるので、トランジスタＱ１は、第２の電極４２に蓄積される電荷に応じて動作することにより、メモリセルに格納されている情報を検出することができる。
コンデンサＣＢとコンデンサＣＡとの直列接続に印加される電圧は、コンデンサＣＢとコンデンサＣＡとの容量比（カップリング比）に応じて分圧されるので、トンネル膜２２にＦＮトンネル電流を流すために必要となる電圧を低くするためには、コンデンサＣＢの容量がコンデンサＣＡの容量よりも大きい方が良い。望ましくは、コンデンサＣＢの容量が、コンデンサＣＡの容量の４倍以上とされる。
本実施形態によれば、コンデンサＣＢとコンデンサＣＡとが立体的に配置されるので、メモリセルのサイズを小さくすることができる。また、ゲート絶縁膜２１及び２３を形成する工程においてトンネル膜２２も形成されるので、ＥＥＰＲＯＭを内蔵した半導体集積回路の製造プロセスが複雑化することがない。
コンデンサＣＢにおいては、第２の電極４２に突出部４２ａを設けることによって、第２の電極４２と第１の電極３１との対向面積を増やして、容量を増加させることができる。コンデンサＣＢの容量をさらに増加させるために、第１の電極３１と第２の電極４２との間に形成される絶縁膜として、誘電率の高い窒化膜（シリコン窒化膜：ＳｉｘＯｙ（ｘ、ｙは任意の数））や、ＯＮＯ膜（酸化膜、窒化膜、酸化膜の３層構造膜）等の高誘電率材料を用いるようにしても良い。図２は、第１の電極と第２の電極との間にＯＮＯ膜を形成する例を示す図である。図２に示すように、第１の電極３１と第２の電極４２との間に、シリコン酸化膜６１、シリコン窒化膜６２、及び、シリコン酸化膜６３が形成されている。
一方、コンデンサＣＡにおいては、第２の電極４２と半導体基板１０との間に寄生容量が存在すると容量が増加してしまう。本実施形態においては、第２の電極４２を第１の電極３１よりも上層に形成することにより、第２の電極４２と半導体基板１０との間の寄生容量が極めて小さくなるので、コンデンサＣＡの容量を低減することができる。なお、第１の電極３１と半導体基板１０との間の寄生容量に関しては、データ書込み時の耐圧が確保されていれば、動作上は全く影響がない。さらに、図１の（ｂ）において、不純物拡散領域１４は、アイランド形状のシリコンであるので、不純物拡散領域１４と第２の電極４２との位置関係をずらすことにより、コンデンサＣＡの容量を減少させることができる。
次に、図１に示すメモリセルの動作について説明する。
図３は、図１に示すメモリセルの回路図である。データの書込みにおいて、トランジスタＱ１（検出トランジスタ）のソースはオープン状態とされる。また、当該メモリセルを選択する場合には、トランジスタＱ２（選択トランジスタ）のゲート電極であるワードラインに所定の高電位ＶＤが印加される。
メモリセルにデータ「１」を書き込む際には、配線５３に印加される制御信号ＣＧが高電位ＶＤとされ、配線５２に印加される制御信号ＣＤが接地電位（０Ｖ）とされる。従って、コンデンサＣＢとコンデンサＣＡとの直列接続に電圧ＶＤが印加され、コンデンサＣＢとコンデンサＣＡとの容量比（カップリング比）に応じて分圧された電圧が、コンデンサＣＡの両端に印加される。これにより、コンデンサＣＡにおいて、突出部４２ａから不純物拡散領域１４に向けてＦＮトンネル電流が流れ、突出部４２ａを有する第２の電極４２に負の電荷が蓄積されて、メモリセルにデータ「１」が書き込まれる。その際に、以前に書き込まれていたデータは消去される。トランジスタＱ１のソースを接地してデータを読み出す際には、トランジスタＱ１がオフ状態に固定されているので、データ「１」が読み出される。
メモリセルにデータ「０」を書き込む際には、配線５３に印加される制御信号ＣＧが接地電位（０Ｖ）とされ、配線５２に印加される制御信号ＣＤが高電位ＶＤとされる。従って、トランジスタＱ２のしきい電圧をＶＴとすると、コンデンサＣＢとコンデンサＣＡとの直列接続に電圧−（ＶＤ−ＶＴ）が印加され、コンデンサＣＢとコンデンサＣＡとの容量比（カップリング比）に応じて分圧された電圧がコンデンサＣＡの両端に印加される。これにより、コンデンサＣＡにおいて、不純物拡散領域１４から突出部４２ａに向けてＦＮトンネル電流が流れ、突出部４２ａを有する第２の電極４２に正の電荷が蓄積されて、メモリセルにデータ「０」が書き込まれる。その際に、以前に書き込まれていたデータは消去される。トランジスタＱ１のソースを接地してデータを読み出す際には、トランジスタＱ１がオン状態に固定されているので、データ「０」が読み出される。
一方、データの書込みにおいて、当該メモリセルを選択しない場合には、ワードラインに接地電位（０Ｖ）が印加される。その場合には、トランジスタＱ２がオフ状態となり、配線５２と配線５３との間に電圧が印加されてもコンデンサＣＡにＦＮトンネル電流が流れないので、当該メモリセルに記憶されているデータは変化しない。
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路に内蔵されているＥＥＰＲＯＭのメモリセルの構造を示す図である。図４の（ａ）は、平面図であり、図４の（ｂ）は、図４の（ａ）に示すIV−IVにおける断面図である。なお、図４においては、導電体の位置関係を示すために、層間絶縁膜が省略されている。
第２の実施形態においては、トランジスタＱ１（検出トランジスタ）のフローティングゲート４１が、第２の電極４２と一体化されて形成されている。これに伴い、トランジスタＱ１のドレインとして、図１の（ｂ）に示す不純物拡散領域１５ｂの替わりに、濃度が比較的薄い不純物拡散領域１２の延長部分１２ａが用いられる。その他の点に関しては、第１の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。
図５は、本発明の第３の実施形態に係る半導体集積回路に内蔵されているＥＥＰＲＯＭのメモリセルの構造を示す図である。図５の（ａ）は、平面図であり、図５の（ｂ）は、図５の（ａ）に示すＶ−Ｖにおける断面図である。なお、図５においては、導電体の位置関係を示すために、層間絶縁膜が省略されている。
第３の実施形態においては、図１に示す第１の実施形態におけるシリコン酸化膜１７及び１８を設けることなく、濃度が比較的薄い不純物拡散領域１４が、半導体基板１０の表面を含む領域に幅広く形成されている。これにより、半導体集積回路の構造が簡単になるが、第１の電極３１と不純物拡散領域１４との間の耐圧に注意して層間絶縁膜の膜厚を決定する必要がある。
なお、以上の実施形態においてはＰ型の半導体基板内にＮチャネルＭＯＳトランジスタを形成する場合について説明したが、Ｎ型の半導体基板又はＮウエル内にＰチャネルＭＯＳトランジスタを形成しても良い。
本発明の第１の実施形態におけるＥＥＰＲＯＭのメモリセルの構造を示す図。 第１の電極と第２の電極との間にＯＮＯ膜を形成する例を示す図。 図１に示すメモリセルの回路図。 本発明の第２の実施形態におけるＥＥＰＲＯＭのメモリセルの構造を示す図。 本発明の第３の実施形態におけるＥＥＰＲＯＭのメモリセルの構造を示す図。 従来の半導体集積回路におけるＥＥＰＲＯＭのメモリセルの構造を示す図。
符号の説明
１０ 半導体基板、 １１ａ及び１１ｂ 熱酸化膜、 １２〜１４ 濃度が比較的薄いＮ型の不純物拡散領域、 １２ａ 不純物拡散領域１２の延長部分、 １５ａ〜１６ｂ Ｎ型の不純物拡散領域、 １７、１８ シリコン酸化膜、 ２１、２３ ゲート絶縁膜、 ２２ トンネル膜、 ３１ 第１の電極、 ４１ フローティングゲート電極、 ４２ 第２の電極、 ４２ａ 突出部、 ４３ ゲート電極、 ５１〜５３ 配線、 ６１、６３ シリコン酸化膜、 ６２ シリコン窒化膜

Claims (3)

  1. データの書込み及び消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、各メモリセルが、
    ワードラインによって制御される選択トランジスタと、
    半導体基板の主面において第１の領域に形成され、前記選択トランジスタのソース又はドレインに電気的に接続された不純物拡散領域と、
    前記半導体基板上に絶縁膜を介して形成され、中心部に開口が形成された第１の電極であって、制御信号が印加される前記第１の電極と、
    前記半導体基板の主面において、前記第１の電極に対向すると共に前記不純物拡散領域の周囲を囲む第２の領域に形成された酸化膜と、
    前記第１の電極上に絶縁膜を介して形成され、該絶縁膜を介して前記第１の電極に対向する第２の電極であって、前記第１の電極に設けられた開口を通して前記半導体基板側に突出すると共にトンネル膜を介して前記不純物拡散領域に対向する突出部を有し、前記第１の電極と前記不純物拡散領域との間に印加される電圧に応じて情報を格納する前記第２の電極と、
    前記第２の電極に電気的に接続されたフローティングゲート電極、及び、前記不純物拡散領域に電気的に接続されたドレイン又はソースを有し、メモリセルに格納されている情報を検出する検出トランジスタと、
    を具備する半導体集積回路。
  2. 前記第２の電極と前記第１の電極との間の絶縁膜が、酸化膜、窒化膜、酸化膜の３層構造膜を含む、請求項１記載の半導体集積回路。
  3. 前記検出トランジスタが、前記第２の電極と一体化されて形成されたフローティングゲート電極を有する、請求項１又は２記載の半導体集積回路。
JP2008153961A 2008-06-12 2008-06-12 半導体集積回路 Expired - Fee Related JP4609533B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008153961A JP4609533B2 (ja) 2008-06-12 2008-06-12 半導体集積回路
US12/469,181 US8040728B2 (en) 2008-06-12 2009-05-20 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008153961A JP4609533B2 (ja) 2008-06-12 2008-06-12 半導体集積回路

Publications (2)

Publication Number Publication Date
JP2009302226A JP2009302226A (ja) 2009-12-24
JP4609533B2 true JP4609533B2 (ja) 2011-01-12

Family

ID=41414632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008153961A Expired - Fee Related JP4609533B2 (ja) 2008-06-12 2008-06-12 半導体集積回路

Country Status (2)

Country Link
US (1) US8040728B2 (ja)
JP (1) JP4609533B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59500343A (ja) * 1982-03-09 1984-03-01 ア−ルシ−エ−　コ−ポレ−シヨン 電気的に改変可能の不揮発性浮動ゲ−ト記憶装置
JPS62502156A (ja) * 1985-03-08 1987-08-20 エヌ・シ−・ア−ル・コ−ポレ−シヨン フロ−ティング・ゲ−ト不揮発性電界効果メモリ−装置
JPH01146371A (ja) * 1987-12-02 1989-06-08 Mitsubishi Electric Corp 半導体記憶装置
JPH06244431A (ja) * 1993-02-16 1994-09-02 Matsushita Electron Corp 半導体記憶装置
JP2003092368A (ja) * 2001-09-19 2003-03-28 Ricoh Co Ltd 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1986005323A1 (en) 1985-03-08 1986-09-12 Ncr Corporation Floating gate nonvolatile field effect memory device
US5457061A (en) * 1994-07-15 1995-10-10 United Microelectronics Corporation Method of making top floating-gate flash EEPROM structure
JP2000012709A (ja) 1998-06-18 2000-01-14 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
JP2002246485A (ja) 2001-02-13 2002-08-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US7307309B2 (en) * 2004-03-04 2007-12-11 Texas Instruments Incorporated EEPROM with etched tunneling window
JP2006066695A (ja) * 2004-08-27 2006-03-09 Renesas Technology Corp 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59500343A (ja) * 1982-03-09 1984-03-01 ア−ルシ−エ−　コ−ポレ−シヨン 電気的に改変可能の不揮発性浮動ゲ−ト記憶装置
JPS62502156A (ja) * 1985-03-08 1987-08-20 エヌ・シ−・ア−ル・コ−ポレ−シヨン フロ−ティング・ゲ−ト不揮発性電界効果メモリ−装置
JPH01146371A (ja) * 1987-12-02 1989-06-08 Mitsubishi Electric Corp 半導体記憶装置
JPH06244431A (ja) * 1993-02-16 1994-09-02 Matsushita Electron Corp 半導体記憶装置
JP2003092368A (ja) * 2001-09-19 2003-03-28 Ricoh Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20090310417A1 (en) 2009-12-17
US8040728B2 (en) 2011-10-18
JP2009302226A (ja) 2009-12-24

Similar Documents

Publication Publication Date Title
US5412600A (en) Non-volatile semiconductor device with selecting transistor formed between adjacent memory transistors
US7411823B2 (en) In-service reconfigurable DRAM and flash memory device
JPH0864699A (ja) 不揮発性半導体記憶装置
US10026742B2 (en) Nonvolatile memory devices having single-layered gates
JP3060680B2 (ja) 不揮発性半導体記憶装置
JP2007173821A (ja) プログラミング速度を改善したｅｅｐｒｏｍ、その製造方法及びその駆動方法
JP4795660B2 (ja) 半導体装置
JP2008016681A (ja) 不揮発性半導体記憶装置
CN105870122B (zh) 半导体器件
KR100460020B1 (ko) 트랜지스터,트랜지스터어레이및불휘발성반도체메모리
JP2005353984A (ja) 不揮発性記憶装置
JP2007149997A (ja) 不揮発性メモリセル及びｅｅｐｒｏｍ
US9142307B2 (en) Non-volatile semiconductor memory device
JP6078327B2 (ja) 半導体装置
JP3830704B2 (ja) 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法
JP2001284473A (ja) 不揮発性半導体メモリ
JP4609533B2 (ja) 半導体集積回路
JP2002026151A (ja) 半導体メモリ装置
JP2007213703A (ja) 半導体記憶装置
US6642571B2 (en) Nonvolatile semiconductor memory
US7262993B2 (en) Nonvolatile semiconductor memory device
JP2006310564A (ja) 不揮発性半導体記憶装置およびその製造方法
US20230200062A1 (en) Semiconductor device
JP3120923B2 (ja) 不揮発性半導体記憶装置の使用方法
US20210020646A1 (en) Non-volatile semiconductor memory device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100727

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100819

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100914

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100927

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131022

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees