JP2000012709A - 不揮発性半導体メモリ及びその製造方法 - Google Patents

不揮発性半導体メモリ及びその製造方法

Info

Publication number
JP2000012709A
JP2000012709A JP10171351A JP17135198A JP2000012709A JP 2000012709 A JP2000012709 A JP 2000012709A JP 10171351 A JP10171351 A JP 10171351A JP 17135198 A JP17135198 A JP 17135198A JP 2000012709 A JP2000012709 A JP 2000012709A
Authority
JP
Japan
Prior art keywords
gate electrode
insulating layer
floating gate
concave portion
element isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10171351A
Other languages
English (en)
Inventor
Toshitake Yaegashi
利武 八重樫
Seiichi Aritome
誠一 有留
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP10171351A priority Critical patent/JP2000012709A/ja
Publication of JP2000012709A publication Critical patent/JP2000012709A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】 カップリング比を上げ、書き込み、消去電圧
の低電圧化を図る。 【解決手段】 トレンチ１３は、異なる二つの幅を持っ
ている。幅の狭い領域では、トレンチ１３内に絶縁層２
が完全に埋め込まれ、幅の広い領域では、絶縁層２は、
トレンチ１３内に凹状に埋め込まれている。フローティ
ングゲート電極（ポリシリコン膜４，５）は、活性領域
のチャネル領域上にゲート絶縁膜３を介して形成され、
かつ、絶縁層２の凹部１４内にも形成される。コントロ
ールゲート電極（ポリシリコン膜７，タングステンシリ
サイド膜８）は、凹部１４内及び外において、フローテ
ィングゲート電極上に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ート電極及びコントロールゲート電極を有する不揮発性
半導体メモリに関する。
【０００２】
【従来の技術】図２１は、従来の不揮発性半導体メモリ
の平面パターンを示している。図２２は、図２１のＸＸ
ＩＩ−ＸＸＩＩ線に沿う断面図である。この不揮発性半
導体メモリは、ＩＥＥＥ，ＩＥＤＭ ´９７ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｇｅｓｔ ｐ．ｐ．２７１−２７４
（Ｓｈｉｍｉｚｕ ｅｔ ａｌ．）で報告されたＥＥＰ
ＲＯＭに関する。
【０００３】半導体基板１中には、例えば、ＳＴＩ（Sh
allow Trench Isolation）構造を有する素子分離用の絶
縁層２が形成されている。絶縁層２は、例えば、酸化シ
リコンから構成される。絶縁層２の間の半導体基板（素
子領域）１上には、ゲート絶縁膜３が形成されている。
【０００４】ゲート絶縁膜３上には、不純物を含むポリ
シリコン膜４，５から構成されるフローティングゲート
電極ＦＧが形成されている。フローティングゲート電極
ＦＧのロウ方向の二つの端部は、絶縁層２上に配置され
る。このようなフローティングゲート電極ＦＧの端部を
絶縁層２にオーバーラップさせる構造は、ウイングポリ
構造と呼ばれる。
【０００５】フローティングゲート電極ＦＧの表面は、
酸化シリコンと窒化シリコンがスタックされたいわゆる
ＯＮＯと呼ばれる絶縁膜６により覆われている。絶縁膜
６上には、不純物を含むポリシリコン膜７とタングステ
ンシリサイド膜８がスタックされた構造を有するコント
ロールゲート電極ＣＧが形成されている。
【０００６】フローティングゲート電極ＦＧのカラム方
向の両端側の半導体基板（素子領域）１中には、ソース
・ドレイン拡散層１０が形成されている。なお、本例
は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを前提としてい
るため、カラム方向に隣接するメモリセルで共有される
ソース・ドレイン拡散層１０に対するコンタクトホール
の形成を省略することが可能になっている。
【０００７】層間絶縁膜９は、メモリセル、即ち、コン
トロールゲート電極ＣＧを完全に覆うように半導体基板
１上に形成される。次に、図２１及び図２２に示す従来
の不揮発性半導体メモリの製造方法について説明する。
【０００８】まず、イオン注入により、半導体基板１中
にＮ型ウェル、Ｐ型ウェル及びチャネル領域をそれぞれ
形成する。この後、熱酸化を行い、半導体基板１上に酸
化膜からなるゲート絶縁膜３を形成する。ＣＶＤ法によ
り、ゲート絶縁膜３上にポリシリコン膜４を形成する。
また、拡散法により、ポリシリコン膜４中に不純物（例
えば、リン）を導入する。なお、不純物の導入は、ポリ
シリコン膜４の形成と同時に行ってもよい。
【０００９】ポリシリコン膜４上にマスク材としての窒
化シリコンを形成し、ＰＥＰ（写真蝕刻工程）により、
窒化シリコン上にレジストパターンを形成する。レジス
トパターンをマスクにして窒化シリコンをエッチングし
た後、このレジストパターンは、除去される。また、窒
化シリコンをマスクにして、ポリシリコン膜４、ゲート
絶縁膜３及び半導体基板１を順次エッチングし、半導体
基板１中にトレンチを形成する。
【００１０】ＣＶＤ法により、半導体基板１上にトレン
チを完全に満たすＴＥＯＳなどの絶縁層２を形成した
後、ＣＭＰ（Chemical Mechanical Polishing ）によ
り、この絶縁層２をトレンチ内のみに残存させる。この
時、窒化シリコンは、ＣＭＰのエッチングストッパとし
て機能する。これにより、ＳＴＩ構造を有する素子分離
用の絶縁層２が完成する。この後、ウェットエッチング
法により、窒化シリコンは、除去される。
【００１１】ＣＶＤ法により、半導体基板１上の全面
に、ポリシリコン膜４と一体化するようなポリシリコン
膜５を形成する。ポリシリコン膜５中には、拡散法によ
り不純物（例えば、リン）が導入される。なお、不純物
の導入は、ポリシリコン膜５の形成と同時に行ってもよ
い。
【００１２】ＰＥＰにより、レジストパターンを形成し
た後、このレジストパターンをマスクにしてポリシリコ
ン膜５にスリットＳＬを形成する。このスリットＳＬ
は、絶縁層２上に形成される。即ち、メモリセルのフロ
ーティングゲート電極ＦＧの端部がＳＴＩ構造の絶縁層
２にオーバーラップするように、スリットＳＬの位置が
決定される。この後、レジストパターンは、除去され
る。
【００１３】ＣＶＤ法により、酸化シリコン（ＳｉＯ
2 ）、窒化シリコン（Ｓｉ3 Ｎ4 ）、酸化シリコン（Ｓ
ｉＯ2 ）を順次形成し、ポリシリコン膜５上にＯＮＯと
呼ばれる絶縁膜６を形成する。
【００１４】ＣＶＤ法により、絶縁膜６上にポリシリコ
ン膜７を形成する。ポリシリコン膜７中には、拡散法に
より不純物（例えば、リン）が導入される。なお、不純
物の導入は、ポリシリコン膜７の形成と同時に行っても
よい。また、コントロールゲート電極ＣＧの抵抗値を下
げるため、ポリシリコン膜７上には、タングステンシリ
サイド膜（ＷＳｉ）８が形成される。
【００１５】タングステンシリサイド膜８上にマスク材
としての窒化シリコンを形成し、ＰＥＰにより、窒化シ
リコン上にレジストパターンを形成する。レジストパタ
ーンをマスクにして窒化シリコンをエッチングした後、
このレジストパターンは、除去される。また、窒化シリ
コンをマスクにして、タングステンシリサイド膜８、ポ
リシリコン膜７、絶縁膜（ＯＮＯ）６及びポリシリコン
膜５，４を順次エッチングする。その結果、メモリセル
のフローティングゲート電極ＦＧ及びコントロールゲー
ト電極ＣＧが完成する。
【００１６】なお、マスクとしての窒化シリコンは、こ
の後、除去しても、又はそのまま残存させてもよい。コ
ントロールゲート電極ＣＧをマスクにして、イオン注入
により、絶縁層２間の半導体基板（素子領域）１中に不
純物を導入し、かつ、不純物の活性化のための高温アニ
ールを行うと、ソース・ドレイン拡散層１０が形成され
る。
【００１７】ＣＶＤ法により、メモリセルを完全に覆う
層間絶縁膜９を形成し、かつ、層間絶縁膜９にメモリセ
ルのビット線コンタクトに達するコンタクトホールを形
成する。層間絶縁膜９上及びコンタクトホール内には、
例えば、アルミニウムからなる配線が形成される。この
後、半導体基板１上の全面に保護膜（パッシベーション
膜）が形成され、不揮発性半導体メモリが完成する。
【００１８】
【発明が解決しようとする課題】図２１及び図２２に示
す不揮発性半導体メモリでは、データの書き込み及び消
去は、例えば、フローティングゲート電極ＦＧと半導体
基板１の間のゲート絶縁膜３にいわゆるトンネル電流を
流すことにより実行される。このトンネル電流を流すた
め、通常、コントロールゲート電極ＣＧと半導体基板１
の間には、電源電圧よりも高い高電圧が印加される。
【００１９】一方、近年では、不揮発性半導体メモリの
信頼性を向上させるため、データの書き込み及び消去時
にコントロールゲート電極ＣＧと半導体基板１の間に印
加する電圧（書き込み電圧、消去電圧）は、できるだけ
低くすることが好ましくなっている。
【００２０】しかし、書き込み電圧及び消去電圧を低電
圧化すると、フローティングゲート電極ＦＧと半導体基
板１の間に印加される電圧が低くなり、ゲート絶縁膜３
に十分なトンネル電流を流すことができなくなる。
【００２１】そこで、書き込み電圧及び消去電圧が低電
圧化されても、ゲート絶縁膜３に十分なトンネル電流を
流すため、フローティングゲート電極ＦＧとコントロー
ルゲート電極ＣＧの間の容量Ｃ１と、フローティングゲ
ート電極ＦＧと半導体基板１の間の容量Ｃ２の比（カッ
プリング比Ｃ１／Ｃ１＋Ｃ２）を上げることが検討され
ている。
【００２２】カップリング比を上げると、コントロール
ゲート電極ＣＧと半導体基板１の間に印加される電圧の
うち、フローティングゲート電極ＦＧと半導体基板１の
間に印加される電圧が大きくなる。このため、書き込み
電圧及び消去電圧が低電圧化されても、十分なトンネル
電流を流すことができる。
【００２３】カップリング比を上げるための手法として
は、１．フローティングゲート電極ＦＧとコントロール
ゲート電極ＣＧの間の絶縁膜６を薄膜化する、２．フロ
ーティングゲート電極ＦＧとコントロールゲート電極Ｃ
Ｇが対向する面積をフローティングゲート電極ＦＧと半
導体基板１が対向する面積よりも大きくする、などが考
えられている。
【００２４】図２１及び図２２の例は、上記２．の手法
の一つを示すものであり、フローティングゲート電極Ｆ
Ｇの両端部がＳＴＩ構造の絶縁層２にオーバーラップす
るいわゆるウイングポリ構造により、上記２．の条件を
達成している。
【００２５】しかし、ウイングポリ構造では、フローテ
ィングゲート電極ＦＧとコントロールゲート電極ＣＧが
対向する面積は、素子分離用の絶縁層２の幅に制限を受
ける。即ち、フローティングゲート電極ＦＧとコントロ
ールゲート電極ＣＧが対向する面積を大きくし、カップ
リング比を上げようとすると、素子分離用の絶縁層２の
幅も広くしなければならず、メモリセルの集積度の向上
に悪影響を及ぼす。
【００２６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、メモリセルの集積度を低下させる
ことなく、カップリング比を向上でき、書き込み電圧及
び消去電圧の低電圧化に貢献できる新規な構造の不揮発
性半導体メモリを提供することである。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、異なる素子分離
幅を有し、素子分離幅の広い領域には凹部が設けられて
いる素子分離用の絶縁層と、前記絶縁層に画定された活
性領域のチャネル領域上にゲート絶縁膜を介して配置さ
れると共に前記凹部内に配置されるフローティングゲー
ト電極と、前記チャネル領域及び前記凹部上で前記フロ
ーティングゲート電極上に配置されるコントロールゲー
ト電極とを備える。
【００２８】前記絶縁層は、異なる素子分離幅を有する
トレンチ内に配置され、素子分離幅の狭い領域では、前
記絶縁層の表面が実質的に平坦であり、素子分離幅の広
い領域では、前記絶縁層の表面に凹部が設けられてい
る。
【００２９】本発明の不揮発性半導体メモリは、複数の
メモリセルを有し、互いに隣接するメモリセルのフロー
ティングゲート電極を分離するスリットは、前記絶縁層
の凹部の外に設けられている。
【００３０】前記コントロールゲート電極のエッジは、
前記絶縁層の凹部の外に存在している。前記絶縁層の素
子分離幅の狭い領域の間の活性領域にソース・ドレイン
拡散層が配置されている。
【００３１】前記チャネル領域のチャネル長方向におけ
る前記フローティングゲート電極の断面形状は、前記チ
ャネル領域に対して非対称となっている。本発明の不揮
発性半導体メモリの製造方法は、互いに素子分離幅の異
なる領域を有するトレンチを複数本半導体基板に形成
し、前記トレンチの素子分離幅の狭い領域と広い領域の
双方に実質的に同じ膜厚の絶縁層を埋め込み、素子分離
幅の狭い領域の表面を実質的に平坦にし、素子分離幅の
広い領域の表面に凹部を形成し、前記凹部の内面を含む
前記絶縁層上及び互いに隣接するトレンチ間の前記半導
体基板上に第１導電膜を形成し、前記絶縁層上の前記第
１導電膜にスリットを形成し、前記第１導電膜上に絶縁
膜を介して第２導電膜を形成し、前記第２導電膜及び前
記第１導電膜を加工し、コントロールゲート電極及びフ
ローティングゲート電極を形成する、という一連の工程
を備える。
【００３２】前記絶縁層は、ＣＶＤ法により前記トレン
チ内及び外に絶縁物を堆積した後、ＣＭＰ法により前記
トレンチ外の絶縁物を除去することにより形成される。
前記スリットは、前記凹部の外に形成される。前記コン
トロールゲート電極のエッジが前記凹部にかからないよ
うに、前記第２導電膜及び前記第１導電膜は、加工され
る。
【００３３】
【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリ及びその製造方法について詳
細に説明する。図１は、本発明の第１実施の形態に関わ
るＮＯＲ型フラッシュＥＥＰＲＯＭの平面パターンの主
要部を示している。図２は、図１のＩＩ−ＩＩ線に沿う
断面図である。図５は、図１のデバイスの等価回路（破
線で囲った部分）を示している。
【００３４】半導体基板１中には、ＳＴＩ（Shallow Tr
ench Isolation）構造を有する素子分離用の絶縁層（酸
化シリコンなど）２が形成されている。この絶縁層２
は、場所によって幅が異なるカラム方向に長いトレンチ
（溝）１３内に形成されている。
【００３５】具体的には、トレンチ１３の幅は、フロー
ティングゲート電極ＦＧ及びコントロールゲート電極Ｃ
Ｇが配置される領域において広く設定され、ソース・ド
レイン拡散層１０に挟まれる領域において狭くなってい
る。
【００３６】そして、トレンチ１３において、幅の広い
領域では、絶縁層２が凹状に埋め込まれ、凹部（窪み）
１４が形成されており、幅の狭い領域では、絶縁層が完
全に埋め込まれ、表面が実質的に平坦になっている。
【００３７】絶縁層２の間の半導体基板（活性領域）１
上には、ゲート絶縁膜３が形成されている。ゲート絶縁
膜３上には、不純物を含むポリシリコン膜４，５から構
成されるフローティングゲート電極ＦＧが形成されてい
る。
【００３８】フローティングゲート電極ＦＧのロウ方向
の二つの端部は、絶縁層２上に配置される。さらに、フ
ローティングゲート電極ＦＧのロウ方向の二つの端部の
うちの一方側においては、フローティングゲート電極Ｆ
Ｇが絶縁層２の凹部１４内に形成されている。
【００３９】互いに隣接するメモリセルのフローティン
グゲート電極ＦＧを分離するためのスリットＳＬは、絶
縁層２の凹部１４の外に設けられている。フローティン
グゲート電極ＦＧの表面は、酸化シリコンと窒化シリコ
ンがスタックされたいわゆるＯＮＯと呼ばれる絶縁膜６
により覆われている。絶縁膜６上には、不純物を含むポ
リシリコン膜７とタングステンシリサイド膜８がスタッ
クされた構造を有するコントロールゲート電極ＣＧが形
成されている。コントロールゲート電極ＣＧ上には、コ
ントロールゲート電極ＣＧ及びフローティングゲート電
極ＦＧの加工時のマスクとして機能するマスク材（例え
ば、窒化シリコン）１２が形成されている。
【００４０】コントロールゲート電極ＣＧ及びフローテ
ィングゲート電極ＦＧの幅（ゲート長）は、絶縁層２の
凹部１４の大きさ（カラム方向の長さ）よりも大きく設
定され、コントロールゲート電極ＣＧ及びフローティン
グゲート電極ＦＧのエッジが絶縁層２の凹部１４にかか
らないようにしている。
【００４１】即ち、コントロールゲート電極ＣＧ及びフ
ローティングゲート電極ＦＧの加工を、絶縁層２の凹部
１４の外で行うようにしている。フローティングゲート
電極ＦＧのカラム方向の両端側の半導体基板（素子領
域）１中には、ソース・ドレイン拡散層１０が形成され
ている。本例は、ＮＯＲ型フラッシュＥＥＰＲＯＭを前
提としているため、コンタクトホール１１は、各ソース
・ドレイン拡散層１０上に設けられる。
【００４２】層間絶縁膜９は、メモリセル、即ち、コン
トロールゲート電極ＣＧを完全に覆うように半導体基板
１上に形成される。上記構成のＥＥＰＲＯＭによれば、
ＳＴＩのためのトレンチ１３の幅は、フローティングゲ
ート電極ＦＧ及びコントロールゲート電極ＣＧが配置さ
れる領域において広く設定され、ソース・ドレイン拡散
層１０に挟まれる領域において狭くなっている。このた
め、幅の広い領域では、絶縁層２が凹状に埋め込まれ、
幅の狭い領域では、絶縁層が完全に埋め込まれる。
【００４３】また、フローティングゲート電極ＦＧのロ
ウ方向の二つの端部を絶縁層２上に配置し、かつ、二つ
の端部のうちの一方側においては、フローティングゲー
ト電極ＦＧが絶縁層２の凹部１４内に形成される。
【００４４】よって、絶縁層２の凹部１４の側面の面積
分だけ、コントロールゲート電極ＣＧとフローティング
ゲート電極ＦＧが対向する面積を増やすことができ、カ
ップリング比Ｃ１／Ｃ１＋Ｃ２（フローティングゲート
電極ＦＧとコントロールゲート電極ＣＧの間の容量Ｃ１
と、フローティングゲート電極ＦＧと半導体基板１の間
の容量Ｃ２の比）を上げることができる。また、カップ
リング比を上げることができるため、書き込み電圧や消
去電圧の低電圧化を達成できる。
【００４５】また、コントロールゲート電極ＣＧとフロ
ーティングゲート電極ＦＧが対向する面積の増加（カッ
プリング比を上げること）は、素子分離用の絶縁層２の
凹部１４により達成しているため、絶縁層２の幅を広く
しなくても、カップリング比を上げることができる。よ
って、メモリセルの集積度の向上に貢献できる。
【００４６】また、互いに隣接するメモリセルのフロー
ティングゲート電極ＦＧを分離するためのスリットＳＬ
を絶縁層２の凹部１４の外に設け、コントロールゲート
電極ＣＧ及びフローティングゲート電極ＦＧのエッジ
も、絶縁層２の凹部１４にかからないようにしている。
【００４７】よって、スリットＳＬ形成時や、コントロ
ールゲート電極ＣＧ及びフローティングゲート電極ＦＧ
の加工時において、加工段差（加工される材料の厚さの
ばらつき）がなくなり、信頼性が向上し、加工も容易に
なる。
【００４８】具体的には、凹部１４の外部と内部でのポ
リシリコン膜の厚さのばらつきに起因する半導体基板の
オーバーエッチングを防止することができると共に、絶
縁膜６のエッチングの際の素子分離用の絶縁層２のオー
バーエッチングを抑えるうえで、特にコントロールゲー
ト電極ＣＧ及びフローティングゲート電極ＦＧのエッジ
を凹部１４の外部に設定することが極めて有効である。
【００４９】また、ソース・ドレイン拡散層１０間の絶
縁層２の幅は、コントロールゲート電極ＣＧ及びフロー
ティングゲート電極ＦＧ直下の絶縁層２の幅よりも狭く
設定されているため、ソース・ドレイン拡散層１０に対
するコンタクト領域の面積を増やすことができる。
【００５０】よって、コンタクトホール１１の開口が容
易になると共に、合せずれが生じてもコンタクト抵抗の
増大を抑えることができる。図３は、本発明の第２実施
の形態に関わるＮＯＲ型フラッシュＥＥＰＲＯＭの平面
パターンの主要部を示している。図４は、図３のＩＶ−
ＩＶ線に沿う断面図である。図５は、図３のデバイスの
等価回路（破線で囲った部分）を示している。
【００５１】本実施の形態のメモリは、上述の第１実施
の形態のメモリと比べると、スリットＳＬの位置が異な
っている点に特徴を有する。半導体基板１中には、ＳＴ
Ｉ構造を有する素子分離用の絶縁層（酸化シリコンな
ど）２が形成されている。この絶縁層２は、場所によっ
て幅が異なるカラム方向に長いトレンチ（溝）１３内に
形成されている。
【００５２】具体的には、トレンチ１３の幅は、フロー
ティングゲート電極ＦＧ及びコントロールゲート電極Ｃ
Ｇが配置される領域において広く設定され、ソース・ド
レイン拡散層１０に挟まれる領域において狭くなってい
る。
【００５３】そして、トレンチ１３において、幅の広い
領域では、絶縁層２が凹状に埋め込まれ、凹部（窪み）
１４が形成されており、幅の狭い領域では、絶縁層が完
全に埋め込まれ、表面が実質的に平坦になっている。
【００５４】絶縁層２の間の半導体基板（活性領域）１
上には、ゲート絶縁膜３が形成されている。ゲート絶縁
膜３上には、不純物を含むポリシリコン膜４，５から構
成されるフローティングゲート電極ＦＧが形成されてい
る。
【００５５】フローティングゲート電極ＦＧのロウ方向
の二つの端部は、絶縁層２の凹部１４内に形成されてい
る。つまり、互いに隣接するメモリセルのフローティン
グゲート電極ＦＧを分離するためのスリットＳＬは、絶
縁層２の凹部１４内に設けられている。
【００５６】フローティングゲート電極ＦＧの表面は、
酸化シリコンと窒化シリコンがスタックされたいわゆる
ＯＮＯと呼ばれる絶縁膜６により覆われている。絶縁膜
６上には、不純物を含むポリシリコン膜７とタングステ
ンシリサイド膜８がスタックされた構造を有するコント
ロールゲート電極ＣＧが形成されている。コントロール
ゲート電極ＣＧ上には、コントロールゲート電極ＣＧ及
びフローティングゲート電極ＦＧの加工時のマスクとし
て機能するマスク材（例えば、窒化シリコン）１２が形
成されている。
【００５７】コントロールゲート電極ＣＧ及びフローテ
ィングゲート電極ＦＧの幅（ゲート長）は、絶縁層２の
凹部１４の大きさ（カラム方向の長さ）よりも大きく設
定され、コントロールゲート電極ＣＧ及びフローティン
グゲート電極ＦＧのエッジが絶縁層２の凹部１４にかか
らないようにしている。
【００５８】即ち、コントロールゲート電極ＣＧ及びフ
ローティングゲート電極ＦＧの加工を、絶縁層２の凹部
１４の外で行うようにしている。フローティングゲート
電極ＦＧのカラム方向の両端側の半導体基板（素子領
域）１中には、ソース・ドレイン拡散層１０が形成され
ている。本例は、ＮＯＲ型フラッシュＥＥＰＲＯＭを前
提としているため、コンタクトホール１１は、各ソース
・ドレイン拡散層１０上に設けられる。
【００５９】層間絶縁膜９は、メモリセル、即ち、コン
トロールゲート電極ＣＧを完全に覆うように半導体基板
１上に形成される。上記構成を有するＥＥＰＲＯＭにお
いても、上述の第１実施の形態のＥＥＰＲＯＭと同様の
効果を得ることができる。
【００６０】なお、本実施の形態では、スリットＳＬが
絶縁層２の凹部１４内に形成され、メモリセルのパター
ンが、ロウ方向及びカラム方向共に、メモリセルの中心
に対して対称となっている（第１実施の形態では、ロウ
方向においては、メモリセルのパターンがその中心に対
して非対称となっている）。
【００６１】図６は、本発明の第３実施の形態に関わる
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面パターンの主
要部を示している。図７は、図６のＶＩＩ−ＶＩＩ線に
沿う断面図である。図１０は、図６のデバイスの等価回
路（破線で囲った部分）を示している。
【００６２】半導体基板１中には、ＳＴＩ構造を有する
素子分離用の絶縁層（酸化シリコンなど）２が形成され
ている。この絶縁層２は、場所によって幅が異なるカラ
ム方向に長いトレンチ（溝）１３内に形成されている。
【００６３】具体的には、トレンチ１３の幅は、フロー
ティングゲート電極ＦＧ及びコントロールゲート電極Ｃ
Ｇが配置される領域において広く設定され、ソース・ド
レイン拡散層１０に挟まれる領域において狭くなってい
る。
【００６４】そして、トレンチ１３において、幅の広い
領域では、絶縁層２が凹状に埋め込まれ、凹部（窪み）
１４が形成されており、幅の狭い領域では、絶縁層が完
全に埋め込まれ、表面が実質的に平坦になっている。
【００６５】絶縁層２の間の半導体基板（活性領域）１
上には、ゲート絶縁膜３が形成されている。ゲート絶縁
膜３上には、不純物を含むポリシリコン膜４，５から構
成されるフローティングゲート電極ＦＧが形成されてい
る。
【００６６】フローティングゲート電極ＦＧのロウ方向
の二つの端部は、絶縁層２上に配置される。さらに、フ
ローティングゲート電極ＦＧのロウ方向の二つの端部の
うちの一方側においては、フローティングゲート電極Ｆ
Ｇが絶縁層２の凹部１４内に形成されている。
【００６７】互いに隣接するメモリセルのフローティン
グゲート電極ＦＧを分離するためのスリットＳＬは、絶
縁層２の凹部１４の外に設けられている。フローティン
グゲート電極ＦＧの表面は、酸化シリコンと窒化シリコ
ンがスタックされたいわゆるＯＮＯと呼ばれる絶縁膜６
により覆われている。絶縁膜６上には、不純物を含むポ
リシリコン膜７とタングステンシリサイド膜８がスタッ
クされた構造を有するコントロールゲート電極ＣＧが形
成されている。コントロールゲート電極ＣＧ上には、コ
ントロールゲート電極ＣＧ及びフローティングゲート電
極ＦＧの加工時のマスクとして機能するマスク材（例え
ば、窒化シリコン）１２が形成されている。
【００６８】コントロールゲート電極ＣＧ及びフローテ
ィングゲート電極ＦＧの幅（ゲート長）は、絶縁層２の
凹部１４の大きさ（カラム方向の長さ）よりも大きく設
定され、コントロールゲート電極ＣＧ及びフローティン
グゲート電極ＦＧのエッジが絶縁層２の凹部１４にかか
らないようにしている。即ち、コントロールゲート電極
ＣＧ及びフローティングゲート電極ＦＧの加工を、絶縁
層２の凹部１４の外で行うようにしている。
【００６９】フローティングゲート電極ＦＧのカラム方
向の両端側の半導体基板（素子領域）１中には、ソース
・ドレイン拡散層１０が形成されている。層間絶縁膜９
は、メモリセル、即ち、コントロールゲート電極ＣＧを
完全に覆うように半導体基板１上に形成される。
【００７０】上記構成を有するＥＥＰＲＯＭにおいて
も、上述の第１実施の形態のＥＥＰＲＯＭと同様の効果
を得ることができる。図８は、本発明の第４実施の形態
に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面パタ
ーンの主要部を示している。図９は、図８のＩＸ−ＩＸ
線に沿う断面図である。図１０は、図８のデバイスの等
価回路（破線で囲った部分）を示している。
【００７１】半導体基板１中には、ＳＴＩ構造を有する
素子分離用の絶縁層（酸化シリコンなど）２が形成され
ている。この絶縁層２は、場所によって幅が異なるカラ
ム方向に長いトレンチ（溝）１３内に形成されている。
【００７２】具体的には、トレンチ１３の幅は、フロー
ティングゲート電極ＦＧ及びコントロールゲート電極Ｃ
Ｇが配置される領域において広く設定され、ソース・ド
レイン拡散層１０に挟まれる領域において狭くなってい
る。
【００７３】そして、トレンチ１３において、幅の広い
領域では、絶縁層２が凹状に埋め込まれ、凹部（窪み）
１４が形成されており、幅の狭い領域では、絶縁層が完
全に埋め込まれ、表面が実質的に平坦になっている。
【００７４】絶縁層２の間の半導体基板（活性領域）１
上には、ゲート絶縁膜３が形成されている。ゲート絶縁
膜３上には、不純物を含むポリシリコン膜４，５から構
成されるフローティングゲート電極ＦＧが形成されてい
る。
【００７５】フローティングゲート電極ＦＧのロウ方向
の二つの端部は、絶縁層２の凹部１４内に形成されてい
る。つまり、互いに隣接するメモリセルのフローティン
グゲート電極ＦＧを分離するためのスリットＳＬは、絶
縁層２の凹部１４内に設けられている。
【００７６】フローティングゲート電極ＦＧの表面は、
酸化シリコンと窒化シリコンがスタックされたいわゆる
ＯＮＯと呼ばれる絶縁膜６により覆われている。絶縁膜
６上には、不純物を含むポリシリコン膜７とタングステ
ンシリサイド膜８がスタックされた構造を有するコント
ロールゲート電極ＣＧが形成されている。コントロール
ゲート電極ＣＧ上には、コントロールゲート電極ＣＧ及
びフローティングゲート電極ＦＧの加工時のマスクとし
て機能するマスク材（例えば、窒化シリコン）１２が形
成されている。
【００７７】コントロールゲート電極ＣＧ及びフローテ
ィングゲート電極ＦＧの幅（ゲート長）は、絶縁層２の
凹部１４の大きさ（カラム方向の長さ）よりも大きく設
定され、コントロールゲート電極ＣＧ及びフローティン
グゲート電極ＦＧのエッジが絶縁層２の凹部１４にかか
らないようにしている。即ち、コントロールゲート電極
ＣＧ及びフローティングゲート電極ＦＧの加工を、絶縁
層２の凹部１４の外で行うようにしている。
【００７８】フローティングゲート電極ＦＧのカラム方
向の両端側の半導体基板（素子領域）１中には、ソース
・ドレイン拡散層１０が形成されている。層間絶縁膜９
は、メモリセル、即ち、コントロールゲート電極ＣＧを
完全に覆うように半導体基板１上に形成される。
【００７９】上記構成を有するＥＥＰＲＯＭにおいて
も、上述の第１実施の形態のＥＥＰＲＯＭと同様の効果
を得ることができる。次に、本発明の不揮発性半導体メ
モリの製造方法について説明する。
【００８０】以下では、上述の第１乃至第４実施の形態
のうち、図１及び図２に示す第１実施の形態に関わるＮ
ＯＲ型フラッシュＥＥＰＲＯＭを例にして説明すること
にする。
【００８１】まず、図１１及び図１２に示すように、イ
オン注入により、半導体基板１中にＮ型ウェル、Ｐ型ウ
ェル及びチャネル領域（図示せず）をそれぞれ形成す
る。この後、熱酸化を行い、半導体基板１上に酸化膜か
らなるゲート絶縁膜３を形成する。ＣＶＤ法により、ゲ
ート絶縁膜３上にポリシリコン膜４を形成する。また、
拡散法により、ポリシリコン膜４中に不純物（例えば、
リン）を導入する。なお、不純物の導入は、ポリシリコ
ン膜４の形成と同時に行ってもよい。
【００８２】ポリシリコン膜４上にマスク材としての窒
化シリコン１５を形成し、ＰＥＰ（写真蝕刻工程）によ
り、窒化シリコン１５上にレジストパターンを形成す
る。レジストパターンをマスクにしてＲＩＥにより窒化
シリコン１５をエッチングした後、このレジストパター
ンは、除去される。また、窒化シリコン１５をマスクに
して、ポリシリコン膜４、ゲート絶縁膜３及び半導体基
板１を順次ＲＩＥによりエッチングし、半導体基板１中
にトレンチ１３を形成する。
【００８３】トレンチ１３は、全体としてカラム方向に
長い溝状となっており、場所によって幅が異なるように
形成される。本例では、トレンチ１３は、幅ａの領域と
幅ｂ（＞ａ）の領域を有する。
【００８４】次に、図１３及び図１４に示すように、Ｃ
ＶＤ法により、半導体基板１上にＴＥＯＳなどの絶縁層
２を形成する。ここで、絶縁層２の厚さは、トレンチ１
３の幅の狭い方ａの半分程度に設定される。これによ
り、トレンチ１３の幅の狭い領域では、絶縁層２が完全
に埋め込まれ、幅の広い領域では、絶縁層２が凹状に埋
め込まれる。
【００８５】この後、ＣＭＰ（Chemical Mechanical Po
lishing ）により、絶縁層２を研磨し、トレンチ１３の
外の絶縁層２を除去すると、トレンチ１３の幅の狭い領
域では、絶縁層２の表面が一様に平坦となり、幅の広い
領域では、絶縁層２に凹部（窪み）１４が形成される。
【００８６】なお、窒化シリコン１５は、ＣＭＰのエッ
チングストッパとして機能し、ＣＭＰ終了後にウェット
エッチング法により除去される。次に、図１５及び図１
６に示すように、ＣＶＤ法により、半導体基板１上の全
面に、ポリシリコン膜４と一体化するようなポリシリコ
ン膜５を形成する。ここで、ポリシリコン膜５は、絶縁
層２の凹部１４においては、その内面上に形成され、凹
部１４を埋め込むことはない。ポリシリコン膜５中に
は、拡散法により不純物（例えば、リン）が導入され
る。なお、不純物の導入は、ポリシリコン膜５の形成と
同時に行ってもよい。
【００８７】ＰＥＰにより、レジストパターンを形成し
た後、このレジストパターンをマスクにしてポリシリコ
ン膜５にスリットＳＬを形成する。このスリットＳＬ
は、絶縁層２の凹部１４とオーバーラップしないよう
に、絶縁層２の凹部１４の外に形成される。この後、レ
ジストパターンは、除去される。
【００８８】次に、図１７及び図１８に示すように、Ｃ
ＶＤ法により、酸化シリコン（ＳｉＯ2 ）、窒化シリコ
ン（Ｓｉ3 Ｎ4 ）、酸化シリコン（ＳｉＯ2 ）を順次形
成し、ポリシリコン膜５上にＯＮＯと呼ばれる絶縁膜６
を形成する。
【００８９】ＣＶＤ法により、絶縁膜６上にポリシリコ
ン膜７を形成する。ポリシリコン膜７中には、拡散法に
より不純物（例えば、リン）が導入される。なお、不純
物の導入は、ポリシリコン膜７の形成と同時に行っても
よい。また、コントロールゲート電極ＣＧの抵抗値を下
げるため、ポリシリコン膜７上には、タングステンシリ
サイド膜（ＷＳｉ）８が形成される。
【００９０】タングステンシリサイド膜８上にマスク材
としての窒化シリコン１２を形成し、ＰＥＰにより、窒
化シリコン１２上にレジストパターンを形成する。レジ
ストパターンをマスクにしてＲＩＥにより窒化シリコン
１２をエッチングした後、このレジストパターンは、除
去される。また、窒化シリコン１２をマスクにして、タ
ングステンシリサイド膜８、ポリシリコン膜７、絶縁膜
（ＯＮＯ）６及びポリシリコン膜５，４を順次ＲＩＥに
よりエッチングする。その結果、メモリセルのフローテ
ィングゲート電極ＦＧ及びコントロールゲート電極ＣＧ
が完成する。
【００９１】この時、フローティングゲート電極ＦＧ及
びコントロールゲート電極ＣＧのライン幅は、絶縁層２
の凹部１４の大きさ（カラム方向の長さ）よりも大きく
設定され、かつ、フローティングゲート電極ＦＧ及びコ
ントロールゲート電極ＣＧのエッジが絶縁層２の凹部１
４にかからないようにしている。
【００９２】よって、フローティングゲート電極ＦＧ及
びコントロールゲート電極ＣＧの加工時において、いわ
ゆる加工段差がなくなるため、メモリセルのゲート部の
加工が容易に行える。
【００９３】なお、本例では、マスクとしての窒化シリ
コン１２は、そのまま残存させているが、メモリセルの
ゲート部の加工が終了した後に除去しても構わない。こ
の後、コントロールゲート電極ＣＧをマスクにして、イ
オン注入により、絶縁層２間の半導体基板（素子領域）
１中に不純物を導入し、かつ、不純物の活性化のための
高温アニールを行うと、ソース・ドレイン拡散層１０が
形成される。
【００９４】次に、図１９及び図２０に示すように、Ｃ
ＶＤ法により、メモリセルを完全に覆う層間絶縁膜９を
形成し、かつ、層間絶縁膜９にメモリセルのソース・ド
レイン拡散層１０に達するコンタクトホール１１を形成
する。ここで、ソース・ドレイン拡散層１０が形成され
る活性化領域の面積は、メモリセルのチャネル領域の面
積よりも大きくなっているため、コンタクトホール１１
の形成が容易になっている。
【００９５】層間絶縁膜９上及びコンタクトホール１１
内には、例えば、アルミニウムからなる配線（ビット
線、ソース線）が形成される。この後、半導体基板１上
の全面に保護膜（パッシベーション膜）が形成され、不
揮発性半導体メモリが完成する。
【００９６】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリ及びその製造方法によれば、次のような
効果を奏する。ＳＴＩのためのトレンチの幅は、フロー
ティングゲート電極及びコントロールゲート電極が配置
される領域において広く設定され、ソース・ドレイン拡
散層に挟まれる領域において狭くなっている。このた
め、幅の広い領域では、絶縁層が凹状に埋め込まれ、幅
の狭い領域では、絶縁層が完全に埋め込まれる。また、
フローティングゲート電極のロウ方向の端部を絶縁層上
に配置し、かつ、フローティングゲート電極を絶縁層の
凹部内にも形成している。
【００９７】よって、絶縁層の凹部の側面の面積分だ
け、コントロールゲート電極とフローティングゲート電
極が対向する面積を増やすことができ、カップリング比
を上げることができる。また、カップリング比を上げる
ことができるため、書き込み時及び消去時において、半
導体基板とコントロールゲート電極の間に印加する電圧
を低くできる。
【００９８】また、コントロールゲート電極とフローテ
ィングゲート電極が対向する面積の増加（カップリング
比を上げること）は、素子分離用の絶縁層の凹部により
達成しているため、素子分離用の絶縁層の幅を広くしな
くても、カップリング比を上げることができる。よっ
て、メモリセルの集積度の向上に貢献できる。
【００９９】また、互いに隣接するメモリセルのフロー
ティングゲート電極を分離するためのスリットを絶縁層
の凹部の外に設け、かつ、コントロールゲート電極及び
フローティングゲート電極のエッジが絶縁層の凹部にか
からないようにしている。
【０１００】よって、スリット形成時や、コントロール
ゲート電極及びフローティングゲート電極の加工時にお
いて、加工段差によるプロセスのダメージがなくなり、
信頼性が向上し、ゲート加工も容易になる。
【０１０１】また、ソース・ドレイン拡散層が形成され
る活性領域の面積は、コントロールゲート電極及びフロ
ーティングゲート電極直下のチャネル領域の面積よりも
大きく設定されているため、ソース・ドレイン拡散層に
対するコンタクトホールの形成が容易になる。
【０１０２】また、素子分離用の絶縁層の凹部は、トレ
ンチの幅（狭い領域、広い領域）とポリシリコン膜の厚
さを調整するだけで容易に形成できる。つまり、素子分
離用の絶縁層の凹部を形成するに当たり、ＰＥＰやエッ
チング工程を追加する必要がないため、製造コストの増
加もない。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わるＥＥＰＲＯＭ
を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】本発明の第２実施の形態に関わるＥＥＰＲＯＭ
を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】図１及び図３のデバイスの等価回路を示す図。
【図６】本発明の第３実施の形態に関わるＥＥＰＲＯＭ
を示す平面図。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】本発明の第４実施の形態に関わるＥＥＰＲＯＭ
を示す平面図。
【図９】図８のＩＸ−ＩＸ線に沿う断面図。
【図１０】図６及び図８のデバイスの等価回路を示す
図。
【図１１】本発明の製造方法の一工程を示す平面図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】本発明の製造方法の一工程を示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】本発明の製造方法の一工程を示す平面図。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】本発明の製造方法の一工程を示す平面図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断
面図。
【図１９】本発明の製造方法の一工程を示す平面図。
【図２０】図１９のＸＸ−ＸＸ線に沿う断面図。
【図２１】従来のＥＥＰＲＯＭを示す平面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面
図。
【符号の説明】
１ ：半導体基板、 ２ ：絶縁層（素子分離用）、 ３ ：ゲート絶縁膜、 ４，５，７ ：ポリシリコン膜、 ６ ：絶縁膜（ＯＮＯ膜）、 ８ ：タングステンシリサイド
膜、 ９ ：層間絶縁膜、 １０ ：ソース・ドレイン拡散
層、 １１ ：コンタクトホール、 １２，１５ ：窒化シリコン、 １３ ：トレンチ（ＳＴＩ用）、 １４ ：凹部（窪み）、 ＦＧ ：フローティングゲート電
極、 ＣＧ ：コントロールゲート電
極、 ＢＬ ：ビット線、 ＳＳＬ ：ソース線、 ＳＬ ：スリット。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA03 AA25 AA31 AA43 AA63 AB09 AD53 AD60 AD61 AG10 AG12 AG21 AG29 5F083 EP04 EP13 EP23 EP55 EP76 EP77 ER22 GA05 GA22 GA30 JA32 JA35 JA39 JA53 KA01 LA12 LA16 LA20 MA03 MA19 MA20 NA01 PR03 PR05 PR21 PR36 PR40

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 異なる素子分離幅を有し、素子分離幅の
    広い領域には凹部が設けられている素子分離用の絶縁層
    と、前記絶縁層により画定された活性領域のチャネル領
    域上にゲート絶縁膜を介して配置されると共に前記凹部
    内に配置されるフローティングゲート電極と、前記チャ
    ネル領域及び前記凹部上で前記フローティングゲート電
    極上に配置されるコントロールゲート電極とを具備する
    ことを特徴とする不揮発性半導体メモリ。
  2. 【請求項２】 前記絶縁層は、異なる素子分離幅を有す
    るトレンチ内に配置され、素子分離幅の狭い領域では、
    前記絶縁層の表面が実質的に平坦であり、素子分離幅の
    広い領域では、前記絶縁層の表面に凹部が設けられてい
    ることを特徴とする請求項１記載の不揮発性半導体メモ
    リ。
  3. 【請求項３】 複数のメモリセルを有し、互いに隣接す
    るメモリセルのフローティングゲート電極を分離するス
    リットは、前記絶縁層の凹部の外に設けられていること
    を特徴とする請求項１記載の不揮発性半導体メモリ。
  4. 【請求項４】 前記コントロールゲート電極のエッジ
    は、前記絶縁層の凹部の外に存在していることを特徴と
    する請求項１記載の不揮発性半導体メモリ。
  5. 【請求項５】 前記絶縁層の素子分離幅の狭い領域の間
    の活性領域にソース・ドレイン拡散層が配置されている
    ことを特徴とする請求項１記載の不揮発性半導体メモ
    リ。
  6. 【請求項６】 前記チャネル領域のチャネル長方向にお
    ける前記フローティングゲート電極の断面形状は、前記
    チャネル領域に対して非対称となっていることを特徴と
    する請求項１記載の不揮発性半導体メモリ。
  7. 【請求項７】 互いに素子分離幅の異なる領域を有する
    トレンチを複数本半導体基板に形成する工程と、前記ト
    レンチの素子分離幅の狭い領域と広い領域の双方に実質
    的に同じ膜厚の絶縁層を埋め込み、素子分離幅の狭い領
    域の表面を実質的に平坦にし、素子分離幅の広い領域の
    表面に凹部を形成する工程と、前記凹部の内面を含む前
    記絶縁層上及び互いに隣接するトレンチ間の前記半導体
    基板上に第１導電膜を形成する工程と、前記絶縁層上の
    前記第１導電膜にスリットを形成する工程と、前記第１
    導電膜上に絶縁膜を介して第２導電膜を形成する工程
    と、前記第２導電膜及び前記第１導電膜を加工し、コン
    トロールゲート電極及びフローティングゲート電極を形
    成する工程とを具備することを特徴とする不揮発性半導
    体メモリの製造方法。
  8. 【請求項８】 前記絶縁層は、ＣＶＤ法により前記トレ
    ンチ内及び外に絶縁物を堆積した後、ＣＭＰ法により前
    記トレンチ外の絶縁物を除去することにより形成される
    ことを特徴とする請求項７記載の不揮発性半導体メモリ
    の製造方法。
  9. 【請求項９】 前記スリットは、前記凹部の外に形成さ
    れることを特徴とする請求項７記載の不揮発性半導体メ
    モリの製造方法。
  10. 【請求項１０】 前記コントロールゲート電極のエッジ
    が前記凹部にかからないように、前記第２導電膜及び前
    記第１導電膜を加工することを特徴とする請求項７記載
    の不揮発性半導体メモリの製造方法。
JP10171351A 1998-06-18 1998-06-18 不揮発性半導体メモリ及びその製造方法 Pending JP2000012709A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10171351A JP2000012709A (ja) 1998-06-18 1998-06-18 不揮発性半導体メモリ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10171351A JP2000012709A (ja) 1998-06-18 1998-06-18 不揮発性半導体メモリ及びその製造方法

Publications (1)

Publication Number Publication Date
JP2000012709A true JP2000012709A (ja) 2000-01-14

Family

ID=15921601

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10171351A Pending JP2000012709A (ja) 1998-06-18 1998-06-18 不揮発性半導体メモリ及びその製造方法

Country Status (1)

Country Link
JP (1) JP2000012709A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030025315A (ko) * 2001-09-20 2003-03-29 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조방법
KR100422347B1 (ko) * 2001-06-15 2004-03-12 주식회사 하이닉스반도체 플레쉬 메모리소자의 제조방법
GB2416916A (en) * 2004-07-30 2006-02-08 Zetex Plc A semiconductor device with a trench
JP2007043088A (ja) * 2005-06-30 2007-02-15 Oki Electric Ind Co Ltd 半導体記憶装置及び半導体記憶装置の製造方法
US7382015B2 (en) 1999-12-09 2008-06-03 Kabushiki Kaisha Toshiba Semiconductor device including an element isolation portion having a recess
CN100461427C (zh) * 2005-03-24 2009-02-11 株式会社东芝 非易失性半导体存储器件及其制造方法
US7786525B2 (en) 2007-04-17 2010-08-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7795667B2 (en) 2002-11-21 2010-09-14 Kabushiki Kaisha Toshiba Semiconductor memory preventing an electric short circuit between a word line and a semiconductor substrate, and manufacturing method for the semiconductor memory
US8040728B2 (en) 2008-06-12 2011-10-18 Seiko Epson Corporation Semiconductor integrated circuit

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7382015B2 (en) 1999-12-09 2008-06-03 Kabushiki Kaisha Toshiba Semiconductor device including an element isolation portion having a recess
US7488646B2 (en) 1999-12-09 2009-02-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and its manufacturing method
US7582928B2 (en) 1999-12-09 2009-09-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and its manufacturing method
KR100422347B1 (ko) * 2001-06-15 2004-03-12 주식회사 하이닉스반도체 플레쉬 메모리소자의 제조방법
KR20030025315A (ko) * 2001-09-20 2003-03-29 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조방법
US7795667B2 (en) 2002-11-21 2010-09-14 Kabushiki Kaisha Toshiba Semiconductor memory preventing an electric short circuit between a word line and a semiconductor substrate, and manufacturing method for the semiconductor memory
GB2416916A (en) * 2004-07-30 2006-02-08 Zetex Plc A semiconductor device with a trench
CN100461427C (zh) * 2005-03-24 2009-02-11 株式会社东芝 非易失性半导体存储器件及其制造方法
JP2007043088A (ja) * 2005-06-30 2007-02-15 Oki Electric Ind Co Ltd 半導体記憶装置及び半導体記憶装置の製造方法
US7786525B2 (en) 2007-04-17 2010-08-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8040728B2 (en) 2008-06-12 2011-10-18 Seiko Epson Corporation Semiconductor integrated circuit

Similar Documents

Publication Publication Date Title
US5786612A (en) Semiconductor device comprising trench EEPROM
US7122869B2 (en) Nonvolatile semiconductor memory device in which selection transistors and memory transistors have different impurity concentration distributions
JP3512976B2 (ja) 不揮発性半導体記憶装置およびその製造方法
US6222227B1 (en) Memory cell with self-aligned floating gate and separate select gate, and fabrication process
KR100612190B1 (ko) 불휘발성 반도체 메모리 및 그 제조 방법
US6570215B2 (en) Nonvolatile memories with floating gate spacers, and methods of fabrication
US20100187593A1 (en) Nand flash memory and method for manufacturing the same
JP2002064157A (ja) 半導体メモリ集積回路及びその製造方法
US8865546B2 (en) Method for manufacturing a non-volatile semiconductor memory device having contact plug formed on silicided source/drain region
US5679970A (en) Triple gate flash-type EEPROM memory and its production process
JP2001094075A (ja) 不揮発性半導体記憶装置およびその製造方法
US6680230B2 (en) Semiconductor device and method of fabricating the same
JP3389112B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US20070132005A1 (en) Electrically Erasable and Programmable Read Only Memories Including Variable Width Overlap Regions and Methods of Fabricating the Same
US7986001B2 (en) Semiconductor memory device and method of manufacturing the same
JPH08241932A (ja) 不揮発性半導体記憶装置およびその製造方法
JPH11103033A (ja) 不揮発性半導体記憶装置の製造方法
US20030205756A1 (en) Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same
JP2000012709A (ja) 不揮発性半導体メモリ及びその製造方法
JP4322477B2 (ja) 半導体装置の製造方法
US8241984B2 (en) Semiconductor device and method for manufacturing the same
US20050032306A1 (en) Fabrication of conductive gates for nonvolatile memories from layers with protruding portions
JP2000012813A (ja) 半導体不揮発性記憶装置およびその製造方法
KR100673226B1 (ko) 비휘발성 메모리 소자의 제조방법
US6608348B2 (en) Nonvolatile semiconductor memory array with skewed array arrangement